CN1855510A - 集成电路记忆体及其操作方法 - Google Patents

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Abstract

一种电荷捕获记忆体元件，其采用场诱发(fieldinduced)的反转层以取代源极和汲极的掺质。电荷捕获记忆体元件包含多个记忆胞，其适用于储存两位元，其中一位元在电荷捕获结构的左侧，而另一位元在电荷捕获结构的右侧。使用负闸极电压FN穿隧将可诱发一正阀限电压擦除状态，以在一正电压下建立一电荷平衡条件。本发明亦提供了低电流、源极侧及热电子注入的编程方法。

Description

集成电路记忆体及其操作方法
技术领域
本发明是有关于一种电性可编程可擦除的非挥发性记忆体，特别是有关于一种包含电荷捕获(charge trapping)记忆胞的记忆体。
背景技术
以电荷储存结构为基础的电性可编程可擦除的非挥发非挥发性储存技术目前应用在许多方面，如用于电性可擦除可编程唯读记忆体(EEPROM)和快闪记忆体(flash memory)中。有许多种记忆胞(memory cell)结构被用于电性可擦除可编程唯读记忆体(EEPROM)和快闪记忆体。随着集成电路(integrated circuits)尺寸的缩小，包含电荷捕获介电层(chargetrapping dielectric layer)的记忆胞结构由于其制程的尺寸可调整性(scalability)和简单性(simplicity)引起了人们很大的兴趣。包含电荷捕获介电层的记忆胞结构包括例如Nitride Read Only Memory、SONOS以及PHINES的结构。这些记忆胞是在电荷捕获介电层(如氮化硅)中捕获电荷来储存资料的。藉由捕获负电荷即可提高记忆胞的阀限电压(thresholdvoltage)。相反地，藉由从电荷捕获层移除负电荷，可以降低记忆胞的阀限电压。
一般SONOS元件使用超薄底部氧化物(ultra-thin bottom oxide)，厚度例如小于3纳米，并采用用于通道(channel)擦除的直接穿隧(directtunneling)的偏压措施。虽然，使用该技术的擦除速率很快，但是由于电荷可通过超薄底部氧化物而遗漏出去，故其电荷保持力(charge retention)很差。
NITRIDE READ ONLY MEMORY元件使用相对较厚的底部氧化物来防止电荷遗漏，厚度例如大于3纳米，常见为5～9纳米。NITRIDE READ ONLY MEMORY元件不采用直接穿隧法，而使用带对带穿隧(band to band tunneling)法所引起的热电洞注入(hot hole injection)BTBTHH以擦除记忆胞。但是，该热电洞注入将破坏氧化物，从而损失在高阀限记忆胞中的电荷并增加在低阀限记忆胞中的电荷。此外，在重复编程和擦除操作的循环中，由于难于擦除在电荷捕获结构中所累积的电荷，必然会逐渐增加擦除时间。这种电荷累积的发生是由于电洞注入点和电子注入点之间的不一致所造成的，故经擦除脉冲后还会存留一些电子。另外，在一个NITRIDE READ ONLY MEMORY的快闪记忆体元件的区段(sector)擦除的过程中，因为制程参数的不同(例如为通道长度的不同)，所以每一记忆胞的擦除速率皆不相同。擦除速率的不同将导致在擦除状态时存在一个很大的阀限电压Vt分布，其中一些记忆胞变得难于擦除而其中一些记忆胞将被过度擦除。因此，在多次的编程和擦除操作之后，此时Vt窗口目标值将会过小，并可观察到其耐久性很差。随着记忆体朝向更小体积的方向发展，这种现象将变得更加严重。
一般记忆胞的尺寸上的限制的一乃是来自于在半导体基板(substrate)中使用扩散线(diffusion line)作为源极和汲极端(source and drainterminal)。当形成扩散线所使用的杂质稍微超出了其掺杂范围时，将会增加了扩散区域(diffusion region)的尺寸。这种扩散难以将记忆胞缩到越来越小，并将产生记忆胞尺寸的其他限制，包括防止产生击穿(punch-through)漏电流的最小通道长度。
一种克服使用扩散线所产生的问题的方法，是使用邻接于记忆胞中的电荷储存结构的控制电极而在基板中引入(induced)导电反转区(conductive inversion regions)以作为源极和汲极端。由于没有掺质(implant)，反转区的尺寸将能够精确地控制。请参阅Sasago等所著的“90-nm-node multi-level AG-AND type flash memory with cell size oftrue 2F2/bit and programming throughput of 10MB/s”，IEDM，2003，第823-826页，以及Ishii等人所申请的公开号为2004/0084714的美国专利。
但是，关于电荷捕获记忆胞的文献中并未记载反转位元线(inversionbit line)的记忆体元件的实际实施状况。
发明内容
依据本发明的一观点，揭示一种没有掺杂的源极和汲极位元线的反转位元线的电荷捕获记忆胞，其采用一场诱导(field induced)反转层以代替源极和汲极的掺质(implant)。结果，可更容易地缩小记忆胞的体积。在一实施例中，记忆胞系适用于储存两个位元，一个在电荷捕获结构的左侧，另一个在电荷捕获结构的右侧。在一实施例中的记忆胞乃提出一正阀限电压擦除状态(threshold voltage erase state)，并使用负闸极电压的FN穿隧法(Fowler-Nordheim穿隧法)而设置，其中FN穿隧法可在一正阀限电压下建立一个电荷平衡条件，以防止过度擦除的问题发生。在记忆胞的一实施例中提出一低电流、源极侧、热电子注入的编程方法，其适合使用反转位元线，并可对记忆胞的左右两侧实施低电流的高速率编程方式。
此处揭示一种集成电路记忆体，包括一半导体本体、多条字元线、一记忆阵列、多条电流控制线，其中记忆阵列包括多个记忆胞，而字元线乃是配置在半导体本体上，且记忆阵列乃是配置于字元线和半导体本体间。该记忆阵列包括至少一个区段、多个记忆胞与多个电荷捕获结构，以用于区段的擦除操作。在记忆阵列中的记忆胞包括各自的多个控制闸极(controlgate)，而这些控制闸极乃是与这些字元线中的字元线相接触，且电荷捕获结构乃是配置在控制闸极和半导体本体之间。多个电流控制线垂直于这些字元线而排列，并配置在记忆阵列的这些记忆胞的多条列的间。且这些电流控制线配置在半导体本体上，并根据施加于电流控制线上的偏压电压而排列这些电流控制线以诱发在半导体本体内的反转位元线。在编程、擦除和读取操作中，反转位元线为记忆胞提供了源极和汲极端。
在本发明的一实施例中，控制电路可包含于集成电路记忆体中。控制电路耦接至这些电流控制线(current control lines)、这些字元线(wordlines)以及半导体本体，并施加偏压措施以藉由对储存在记忆胞中的电荷来进行编程和擦除资料以及读取已储存的资料；其中，用以编程一记忆胞左侧的一位元资料的偏压措施，可经由反转位元线而在电荷捕获结构的左侧诱发源极侧热电子注入(hot electron injection)，来建立用于读取左侧的一高阀限状态。此外，用于编程此记忆胞右侧的一位元资料的偏压措施，可经由反转位元线而在电荷捕获结构的右侧诱发源极侧热电子注入。另外，用于擦除至少一个区段中的资料的偏压措施包括诱发电荷平衡并藉由在耦接到区段中的记忆胞的至少一字元线和半导体本体之间施加足够的一负电压，以在电荷捕获结构和半导体本体的间诱发FN穿隧，而半导体本体藉由控制闸极和电荷捕获结构的间的FN穿隧而达到电荷平衡，直到在区段中的这些记忆胞中建立一个目标低阀限电压(target low thresholdvoltage)为止。此外，用以读取一位元资料的偏压措施可诱发在记忆胞的左侧和右侧上的反转位元线，并施加一读取偏压电压(read bias voltage)给耦接于此特定的记忆胞的控制闸极的字元线。
在本发明的一实施例中，藉由擦除过程而达到记忆胞的电荷平衡状态(charge balanced state)将可产生正电的一目标低阀限电压，在一些实施例中，该电压大于2伏特，在另外的一些实施例中，该电压较佳为大于3伏特。在一些实施例中，可设计记忆胞以调整目标低阀限电压的强度。例如，相对高的功函数材料(如P型多晶硅)能够使用于控制闸极，以便减少电荷平衡状态的强度。
如上所述，本发明另提供了一种集成电路记忆体的操作方法。根据本发明的一实施例，此集成电路记忆体的操作方法包括：
施加一偏压措施，用于编程此记忆阵列中的一个特定记忆胞的左侧的一位元资料，并藉由这些反转位元线而在电荷捕获结构的左侧诱发源极侧热电子注入，以建立用于读取左侧的一高阀限状态；
施加一偏压措施，用于编程记忆阵列中的该特定记忆胞的右侧的一位元资料，并藉由这些反转位元线而在电荷捕获结构的右侧诱发源极侧热电子注入，以建立用于读取右侧的一高阀限状态；
施加一偏压措施，用于擦除至少一个区段中的资料，包括诱发电荷平衡并藉由在耦接于区段中的记忆胞的至少一字元线和半导体本体之间施加足够的一负电压，以在电荷捕获结构和半导体本体之间诱发FN穿隧，而半导体本体藉由控制闸极和电荷捕获结构之间的FN穿隧而达到平衡，直到在区段中的记忆胞中建立一个目标低阀限电压为止；
施加一偏压措施，用于读取记忆阵列中的特定记忆胞的左侧和右侧的一的一位元资料，以诱发在特定记忆胞的左侧和右侧上的相对导通的反转位元线，并施加一读偏压电压给耦接于特定记忆胞的控制闸极的字元线。
同样地，本发明的一实施例包括藉由源极侧热电子注入所诱发的反转位元线来编程资料的一偏压措施。在此描述的一个实施例，用于编程特定的记忆胞的左侧和右侧的一的一位元资料的偏压措施包括：
施加一本体偏压电压于半导体本体上，
施加一编程电压于一字元线，其耦接于特定记忆胞与其他多个记忆胞，而其他记忆胞耦接于包括一第二记忆胞的一侧的字元线，
施加第一偏压电压给一第一电流控制线，其邻接于在左侧和右侧的其他侧的特定记忆胞，必足够诱发在第一电流控制线下的一相对导通的反转位元线，以形成特定记忆胞的一汲极端，并且藉由第一电流控制线所诱发的反转位元线而施加一汲极电压于汲极端，
施加足够的第二偏压电压给第二电流控制线，以诱发一相对阻抗的反转位元线，其邻接于在一侧的特定记忆胞，以及施加一第三偏压电压给一第三电流控制线，以诱发一相对导通的反转位元线，其邻接于在一侧的第二记忆胞，以形成特定记忆胞的一源极端，并藉由第二和第三电流控制线所诱发的反转位元线，而施加一源极电压于源极端。
另外，揭露一种用于读取反转位元线的一位元资料的偏压措施。在一实施例中，此用于读取特定记忆胞的左侧和右侧的一的一位元资料的偏压措施包括：
施加一读取电压于一字元线上，而此字元线耦接于特定记忆胞；
施加一第一偏压电压于一第一电流控制线，而此第一电流控制线邻接于在左侧和右侧的另一侧的特定记忆胞，并足够诱发相对导通的由第一电流控制线所诱发的反转位元线，以形成特定记忆胞的一汲极端，以及藉由第一电流控制线所诱发的反转位元线，而施加一汲极电压于汲极端；以及
施加一第二偏压电压于第二电流控制线，而第二电流控制线邻接于在左侧和右侧的一的特定记忆胞，并足够诱发相对导通的由第二电流控制线所诱发的反转位元线，以形成特定记忆胞的一源极端，并藉由第二电流控制线所诱发的反转位元线，而施加一源极电压于源极端。
与习知技艺相比，本发明所提出的储存技术具有明显的优点。与习知的电荷捕获记忆胞或者是基于浮置闸极技术的记忆胞相比，由于消除了埋设源极和汲极扩散区域，故本发明的记忆体的体积可以更容易地缩小。由于消除了具有扩散源极和汲极区域的击穿(punch-through)漏电流问题，记忆胞的体积将可以缩到很小。在应用反转位元线而诱发低电流源极侧注入技术的实施例中，其编程速率比习知的电荷捕获记忆胞更快。在上述技术的实施例中的擦除演算法也可更加地简单和迅速以实现一正的擦除阀限状态。本发明的记忆体技术可用于高密度阵列的每一记忆胞的两位元。此外，该记忆体技术可避免了在习知的电荷捕获结构技艺于操作中所产生的热电洞的资料保持问题。
上述说明仅是本发明技术方案的概述，为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是习知的具有埋设扩散源极和汲极端的电荷捕获记忆胞的简单示意图。
图2是一种含有反转位元线结构的电荷捕获记忆胞的示意图，其中反转位元线可作为源极和汲极端。
图3是本发明一个实施例的一行反转位元线记忆胞的剖面示意图。
图4是本发明另一实施例的一行反转位元线记忆胞的剖面示意图。
图5是本发明又一实施例的一行反转位元线记忆胞的剖面示意图。
图6是本发明一个实施例的一个基本编程和擦除循环操作的流程图。
图7是本发明一个实施例的编程电荷捕获记忆胞的左侧的一位元的偏压措施的示意图。
图8是本发明一个实施例的编程电荷捕获记忆胞的右侧的一位元的偏压措施的示意图。
图9是本发明一个实施例的读取电荷捕获记忆胞的左侧的一位元的偏压措施的示意图。
图10是本发明一个实施例的读取电荷捕获记忆胞的右侧的一位元的偏压措施的示意图。
图11是本发明一个实施例的擦除电荷捕获记忆胞中的资料的偏压措施的示意图。
图12是电荷平衡重设操作时间与阀限电压Vt的关系图。
图13是一个记忆胞的第一位元的编程操作时间与阀限电压Vt的关系图。
图14是一个记忆胞的第二位元的编程操作时间与阀限电压Vt的关系图。
图15是一记忆胞的擦除操作时间与阀限电压Vt的关系图。
图16是本发明一实施例的集成电路记忆体的方块图。
11：控制闸极                     12：顶部介电质
13：电荷捕获层                   14：底部介电质
15、16：n+掺杂区域               17：p-掺杂区域
21：控制闸极                     22：顶部介电质
23：电荷捕获层                   24：底部介电质
25：源极端                       26：汲极端
27、28：电流控制线               29：被捕获电子
100：半导体本体                  101、102、103：控制闸极
104、105、106、107：电流控制线   110：介电质
111：顶部介电质                  112：电荷捕获层
113：底部介电质                  114：字元线
121：顶部介电质                  122：电荷捕获层
123：底部介电质                  130：介电质
131：顶部介电质                  132：电荷捕获层
133：底部介电质                  200：负闸极电压FN注入重设
201：辅助闸极源极侧的热电子注入编程
202：负闸极电压FN平衡擦除        300：左侧位元
301：区域                        302、303、304：反转位元线
310：右侧位元                    311：区域
312、313、314：反转位元线       1600：记忆体阵列
1601：行解码器                   1602：字元线
1603：列解码器                   1604：位元线
1605、1607：汇流排               1606：方块
1608：偏压措施供应电压           1609：偏压措施状态机
1611：资料输入线                 1612：资料输出线
1650：集成电路
A、B、C、D、E、F、G、H、I、J：偏压电压
具体实施方式
以下结合图1～16及较佳实施例，对本发明详细说明如后。
图1是习知的电荷捕获记忆胞的简单示意图。电荷捕获记忆胞的基板包括两n+掺杂区域15和16，以及在掺杂区域15和16之间的p-掺杂区域17。该些n+掺杂区域15和16可作为源极和汲极端的扩散线(diffusionlines)。该记忆胞的剩余部分包括一电荷捕获结构，其包含一底部介电质14、一电荷捕获层13、一顶部介电质12以及一控制闸极11，其中底部介电质14位于基板上，而电荷捕获层13位于底部介电质14上，且顶部介电质12位在电荷捕获层13上，而控制闸极11乃是位在顶部介电质12上。一般而言，控制闸极11的材质包括n-型多晶硅，并耦接于一字元线(图中未示)。该电荷捕获结构在电荷捕获层13中具有被捕获的电子(如电子18)。一般来说，该些记忆胞被热电洞注入所诱发的带对带穿隧法所擦除，并且达到小于1伏特甚至更低的低阀限状态，如图中的少量的电子符号所代表。此外，虽然扩散区域在掺杂过程中能够沿着控制闸极11的边缘而自动地校准，但是杂质仍然会往电荷捕获结构的边缘下扩散，进而缩减通道而限制了元件往更小的尺寸发展。
图2是一种含有反转位元线的记忆胞的示意图，其中反转位元线位于例如为p型井的一半导体本体上。该反转位元线具有一源极端25和一汲极端26，其回应于施加在电流控制线27和28上的偏压电压。记忆胞包括一电荷捕获结构，包含一底部介电质24、一电荷捕获层23、一顶部介电质22及一控制闸极21，其中底部介电质24位于基板上，而电荷捕获层23位于底部介电质24上，且顶部介电质22位于电荷捕获层23上，而控制闸极21位于顶部介电质22上。在本实施例中，控制闸极21含有p型多晶硅，而电流控制线27和28含有n型多晶硅。由于p型多晶硅具有较高的功函数(work function)，因此，当其用于控制闸极时，将会影响藉由FN穿隧法所诱发的电荷平衡阀限状态，其将详细叙述如下。由于n型多晶硅具有较高的导电性，故适于作为电流控制线的材料。控制闸极21乃是耦接于一字元线(图中未示)，其垂直于电流控制线27和28，并耦接于在记忆阵列中排列成行的多个记忆胞。该电荷捕获结构在电荷捕获层23中具有如29所代表的被捕获电子。图2中的相对较多个电子符号乃是表示：藉由电荷平衡FN穿隧法(以下将详细叙述)所达到的低阀限状态比习知技艺所达到的阀限状态相对地更呈正电。
一般而言，顶部介电质包括厚度为5～10纳米的二氧化硅和氮氧化硅，或者其他具有高介电常数的类似材料，如Al2O3。底部介电质包括厚度为3～10纳米的二氧化硅和氮氧化硅，或者其他具有高介电常数的类似材料。电荷捕获结构包括厚度为3～9纳米的氮化硅、相对含氮较多的氮氧化硅，或者其他具有高介电常数的类似材料，包括金属氧化物，例如为Al2O3、HfO2和其他氧化物。电荷捕获层可以是电荷捕获材料的不连续的一组区域(pockets)或者粒子，也可以是如图所示的连续的一层。
在一些实施例中，闸极包括一种功函数大于n型硅的固有功函数(大约4.1eV)的材料，其功函数较佳为大于4.25eV，包括例如大于5eV。一般而言，闸极材料包括p型多晶硅、氮化钛(TiN)、铂(Pt)和其他高功函数的金属和材料。适用于实施例的其他高功函数材料包括但不限于金属钌(Ru)、铱(Ir)、镍(Ni)、钴(Co)与金属合金，其中金属合金包括但不限于合金Ru-Ti、Ni-Ti、金属氮化物以及金属氧化物，其中金属氧化物包括但不限于RuO2。相较于一般的n型多晶硅闸极，高功函数的闸极材料具有更高的电子穿隧的注入阻障(injection barrier)。以二氧化硅作为顶部介电质的n型多晶硅闸极为例，其注入阻障为约3.15eV。因此，在本发明实施例中作为闸极和顶部介电质的材料乃是具有大于3.15eV的注入阻障，其例如大于3.4eV，较佳为大于4eV。
图3是在半导体本体100上所形成的一行记忆胞的剖面示意图。该些记忆胞具有位于电荷捕获结构上的控制闸极101、102、103，其中电荷捕获结构包含有顶部介电质111、电荷捕获层112、以及底部介电质113。电流控制线104、105、106、107位于半导体本体100上，并沿着记忆阵列中的列而在成行的记忆胞中延伸。在图3所示的实施例中，控制闸极101、102、103的材质包含p型多晶硅。电流控制线104、105、106、107的材质包括n型多晶硅或其他导电材料。在图3所示的实施例中，电流控制线104、105、106、107乃是隔离于半导体本体100，并藉由如二氧化硅的介电质110而隔离于记忆胞。图3中所示的结构藉由如下方式而实现。首先，在半导体本体100上形成一记忆胞的堆叠结构(stack)(包括控制闸极103、顶部介电质111、电荷捕获层112、以及底部介电质113)，并在记忆胞间形成一介电质110。然后，图案化电流控制线104、105、106、107。没有被介电质110所覆盖的控制闸极101、102、103适于连接字元线，其中该字元线乃是以线114作为代表，其在垂直于电流控制线104～107的方向而延伸。字元线的材质可以使用多晶硅、金属、金属硅化物(silicides)、其他导电材料以及上述材料的组合。
图4是本发明另一实施例的一行记忆胞的剖面示意图。在图3中的标号使用在图4中乃是表示与图3相同的结构。其不同之处仅仅在于，记忆胞的电荷捕获结构包括顶部介电质121、电荷捕获层122、以及底部介电质123，其延伸于电流控制线104～107的下，同时也位于控制闸极101～103的下。图4所示的结构的制造过程包括：首先，形成横贯在半导体本体100上的堆叠结构，其由顶部介电质121、电荷捕获层122、以及底部介电质123所组成。然后，形成控制闸极101～103，其位于电流控制线104～107之间并耦接于一字元线(图中未示)。
图5是本发明又一实施例的一行记忆胞的剖面示意图。在图3中的标号使用在图5中乃是表示与图3相同的结构。其不同之处仅仅在于，记忆胞的电荷捕获结构包括顶部介电质131、电荷捕获层132、以及底部介电质133，其中此电荷捕获结构乃是连续贯穿记忆阵列，并延伸于控制闸极101～103的下、控制闸极101～103和电流控制线105～107之间以及电流控制线105～107的上。图5所示的结构的制造过程包括：首先，形成被图案化的电流控制线105～107，并藉由介电质130而与半导体本体100隔离。接着，在半导体本体100和电流控制线105～107的上形成一堆叠结构，其由顶部介电质131、电荷捕获层132以及底部介电质133所组成。然后，在电流控制线105～107之间形成控制闸极101～103，其耦接于一字元线(图中未示)。
图6是上述的记忆胞在完成一个基本操作过程的流程图。为了建立一个相对正电的擦除状态，在制造完成后，藉由一负的闸极电压而重设(reset)记忆体阵列，FN注入过程将建立一电荷平衡的低阀限状态(步骤200)。施加源极侧热电子注入偏压过程于一辅助闸极(步骤201)以完成编程操作。施加一负的闸极电压FN电荷平衡注入(步骤202)，以完成擦除操作，其类似于步骤200的重设操作。至于基本的编程和擦除操作循环乃是如图6所示。
请分别参阅图7和图8，其分别是本发明实施例的记忆胞的左侧位元以及记忆胞的右侧位元的偏压措施的编程过程。图7描述的是左侧位元300的编程过程。区域301包含特定的记忆胞，包括位元300和位于左侧的记忆胞，区域301被施加偏压，使得源极区域的辅助闸极，被诱发热电子注入。控制闸极101、102耦接于一字元线，其可接收该偏压电压。半导体本体100接收偏压F。电流控制线104、105、106可分别接收偏压电压B、C、D，以便诱发反转位元线。藉由电流控制线104所诱发的反转位元线302可接收偏压电压G。藉由电流控制线104所诱发的反转位元线303可接收偏压电压H。通过电流控制线106所诱发的反转位元线304可接收偏压电压I。电流控制线107可接收偏压电压E。如果有诱发的反转位元线的话，将可接收偏压电压J。施加于反转位元线上的偏压电压G、H、J、I可经由在记忆阵列中所选择的电晶体而耦接于半导体本体100，并与特定的记忆胞导通，其中反转位元线可存取此特定的记忆胞。同样地，偏压电压B、C、D、和E可藉由在记忆阵列中所选择的电晶体而耦接于电流控制线104、105、106。偏压电压A乃是施加于字元线上。
一组偏压电压乃提出如下，其用于编程左侧位元300到一高的阀限状态：
A：12～16V
B：4～6V
C：0.7～1V
D：7～9V
E：0V
F：0V
G：0V
H：浮置
I：4～6V
J：0V
如上所述的偏压措施的结果，藉由记忆胞的电流控制线104和控制闸极101而感应相对导通的反转位元线302，其中此记忆胞乃是位于包含有位元300的记忆胞的左侧，并将此相对导通的反转位元线302接地。在电流控制线105下而感应一相对阻性的反转位元线303。反转位元线302和303的结合将可提供用以编程操作所需的源极端。在电流控制线106下所感应的相对导通的反转位元线304，可作为用以编程操作的汲极端。
图8是编程一右侧位元310的偏压措施，其中此右侧位元310位于区域311的特定记忆胞内。该区域311包括特定的记忆胞，包含位元310和位于右侧的记忆胞，区域311被施加偏压，使得源极区域的辅助闸极，被诱发热电子注入。控制闸极耦接于一字元线，可接收偏压电压A。半导体本体可接收偏压电压F。在区域311中的电流控制线接收偏压电压C、D和E，以便诱发反转位元线。藉由一电流控制线所诱发的反转位元线312可接收偏压电压I。藉由一电流控制线所诱发的反转位元线313可接收偏压电压J。藉由一电流控制线所诱发反转位元线314可接收偏压电压H。在图8中，位于区域311外部的电流控制线可接收偏压电压B，并且，假如有包含已诱发的反转位元线的区域时，则接收偏压电压G。
一组偏压电压乃提出如下，其用于编程右侧位元310到一高的阀限状态：
A：12～16V
B：0V
C：7～9V
D：0.7～1V
E：4～6V
F：0V
G：0V
H：4～6V
I：浮置
J：0V
图8中所示的用于编程右侧位元310的偏压措施，乃是与用于编程特定记忆胞中的左侧位元301的偏压措施正好相反。
一组偏压电压乃提出如下，其用以读取图9所示的特定记忆胞的左侧位元301：
A：2～5V
B：0V
C：4～6V
D：4～6V
E：0V
F：0V
G：0V
H：0V
I：1～3V
J：0V
这个读取偏压措施导致在电流控制线的下形成反转位元线，用以接收偏压电压C，以作为在读取操作中的一源极端。此外，这个读取偏压措施亦可导致在电流控制线的下形成反转位元线，其用以接收偏压电压D，以作为在读取操作中的一汲极。在控制闸极上的电压位准(voltage level)A乃是设置在介于目标低阀限状态(target low threshol dstate)和目标高阀限状态之间。
一组偏压电压乃提出如下，其用以读取图10所示的特定记忆胞的右侧位元310：
A：2～5V
B：0V
C：4～6V
D：4～6V
E：0V
F：0V
G：0V
H：1～3V
I：0V
J：0V
因此，为了读取右侧位元310，位于电流控制线的下的用以接收偏压电压C的反转位元线可作为一汲极，此外，位于电流控制线的下的用以接收偏压电压D的反转位元线可作为一源极。
图11是一种用于擦除与用以重设的偏压措施，其先前于前述的编程操作。可以看出，在FN擦除和重设的过程中并没有反转位元线。以下乃提出一组偏压电压，其用以擦除沿着一字元线的所有记忆胞或者在此记忆阵列内的一区段(sector)的所有记忆胞：
A：-10～15V
B：浮置
C：浮置
D：浮置
E：浮置
F：5～10V
G：浮置
H：浮置
I：浮置
J：浮置
在一实施例中，A的范围由-15V到-20V，且F乃是接地(0V)。
因此，在这个擦除偏压措施中，乃是在记忆阵列的一个区段中的记忆胞的控制闸极之间以及该区段的半导体本体之间施加-15V到-25V的电位。藉由移除在编程和擦除循环中所诱发的电子而建立的区域里的多余电子，以及藉由诱发从控制闸极到电荷捕获层的电子注入电流以及从电荷捕获结构到半导体本体的电子输出电流，这个偏压措施将可平衡在电荷捕获结构中的电荷分布情况。经过足够长的时间之后，电荷捕获结构中的被捕获电荷将能够达到动态平衡(dynamic balance)或均衡(equilibrium)，其中，记忆胞的阀限电压将收敛于一目标阀限，并且在电荷捕获结构的长度方向上形成一平衡的电荷分布。
图12是图6中步骤200所对应的重设操作的效能的示意图。在重设操作的前，没有捕获电荷的记忆胞的阀限电压乃是小于1伏特。当施加重设操作约1～10秒之后，在偏压电压约-20V的情况下，该目标低阀限电压些微地大于3伏特。可以看到，第一位元和第二位元约在同一时间内被重设。
图13是编程一位元的性能的示意图，其例如为记忆胞的左侧的一位元。如图13所示，对于一个记忆胞而言，其开始于约为3.2伏特的擦除状态阀限并诱发如上所述的源极侧热电子注入，而经过大约10微秒后，第一位元具有约为5伏特的阀限。至于记忆胞的其他的位元起初是处于低阀限状态，其几乎不受到任何的影响。
请参阅图14，其是编程一位元的性能的示意图，其例如为在编程记忆胞的左侧的一位元后的记忆胞的右侧的一位元。如14图所示，对于一个记忆胞而言，其开始于约为3.2伏特的擦除状态阀限并诱发如上所述的源极侧热电子注入，而经过大约10微秒后，第二位元具有约为5伏特的阀限。至于记忆胞的其他的位元起初是处于高阀限状态，其几乎完全不受影响。
图15是具有两个已编程的位元的记忆胞的擦除操作的性能的示意图。请参照图15，在擦除操作的前，记忆胞中的两位元的阀限电压都大约是5.1V。在施加一1～10秒的擦除偏压措施后，在偏压电压约-20V的情况下，目标低阀限电压约是3.4V。由图15可以看到，第一位元和第二位元将同时被擦除。因为该擦除操作乃执行在区段边界，所以每一记忆胞的擦除时间将相当地短。
图16是本发明一实施例的集成电路的方块图。在一半导体基板上，集成电路1650包括一个记忆体阵列1600，其包含多个电荷捕获记忆胞。一个行解码器1601耦接于多条字元线1602，其沿着记忆体阵列1600的行而排列。一个列解码器1603耦接于多条电流控制线和多条反转位元线1604，其沿着记忆体阵列1600的列而排列。藉由汇流排(bus)1605把位址(address)传递给列解码器1603和行解码器1601。在方块1606中的感测放大器和资料输入结构经由资料汇流排1607而耦接于列解码器1603。经由资料输入线1611，来自于集成电路1650上的输入/输出端的资料，或者是来自于集成电路1650内部或外部的其他资料源的资料，乃是被传送到方块1606中的资料输入结构。经由资料输出线1612，来自于方块1606中的感测放大器的资料乃是被传送到集成电路1650上的输入/输出端，或者是被传送到集成电路1650内部或外部的其他资料目的地。一个偏压措施状态机1609控制偏压措施供应电压1608的应用，例如应用于擦除校验(erase verify)电压和编程校验电压，以及控制用于编程、读取、擦除记忆阵列中的记忆胞的偏压措施，如上所述，其包括一FN穿隧法的电荷平衡擦除操作。
综上所述，本发明乃是提出一种包含反转位元线、电荷捕获记忆胞的记忆体技术。使用快速、低电流编程程序的记忆胞将可以储存多个位元，并具有很好的电荷保留特性。该结构将不会发生在邻接的记忆胞的电荷储存结构之间的电荷耦合现象，其如同在高密度记忆体阵列(dense array)中的浮置闸极记忆体所发生的一样。该记忆阵列可相对地易于制造，例如，在一些实施例中，仅需要两个多晶硅层即可制造。进而，藉由使用一正电压低阀限状态，该记忆体将可以减少过度擦除(over-erase)的问题。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (24)

1、一种集成电路记忆体，包括：
一半导体本体，具有一第一导电型；
多数条字元线，配置于该半导体本体上；
一记忆阵列，配置在该些字元线和该半导体本体之间，而该记忆阵列包括至少一个区段、多个记忆胞与多个电荷捕获结构，其中该些记忆胞包括各自的多数个控制闸极，而该些控制闸极乃是与该些字元线中的多条字元线接触，且该些电荷捕获结构乃是配设在该些控制闸极和该半导体本体之间；
多数条电流控制线，垂直于该些字元线而排列，并配置在该记忆阵列的该些记忆胞的多条列之间，且配置于该半导体本体上，并被排列为诱发在该半导体本体内的多数条反转位元线，以回应施加在该些电流控制线上的偏压电压；以及
一控制电路，耦接于该些电流控制线、该些字元线和该半导体本体，而该控制电路施加多个偏压措施以便于藉由对储存于记忆胞中的电荷而进行编程和擦除资料以及读取已储存的资料，其中该些偏压措施包括：
用于编程该记忆阵列中的一个特定的记忆胞的左侧的一位元资料的该偏压措施，藉由该些反转位元线而在电荷捕获结构的左侧诱发源极侧热电子注入，以建立用于读取左侧的一高阀限状态；
用于编程该记忆阵列中的该特定的记忆胞的右侧的一位元资料的该偏压措施，藉由该些反转位元线而在电荷捕获结构的右侧诱发源极侧热电子注入，以建立用于读取右侧的一高阀限状态；
用于擦除至少一个区段中的资料的该偏压措施，包括诱发电荷平衡并藉由在耦接于该区段中的该些记忆胞的至少一字元线和该半导体本体之间施加足够的一负电压，以在该电荷捕获结构和该半导体本体之间诱发FN穿隧，而该半导体本体藉由该控制闸极和该电荷捕获结构之间的FN穿隧而达到平衡，直到在该区段中的该些记忆胞中建立一个目标低阀限电压为止；以及
用于读取该记忆阵列中的一特定记忆胞的左侧和右侧的一的一位元资料的该偏压措施，包括诱发在该特定记忆胞的左侧和右侧上的相对导通的反转位元线并施加一读取偏压电压给耦接于该特定记忆胞的控制闸极的字元线。
2、根据权利要求1所述的集成电路记忆体，其中用于编程该特定记忆胞的左侧和右侧的一的一位元资料的该偏压措施包括：
施加一本体偏压电压于该半导体本体上；
施加一编程电压于一字元线，耦接于该特定记忆胞与其他多个记忆胞，其耦接于包括一第二记忆胞的左侧与右侧的一的该字元线；
施加一第一偏压电压给一第一电流控制线，其邻接于在左侧和右侧的其他侧的该特定记忆胞，并足够诱发相对导通的一反转位元线，以形成该特定记忆胞的一汲极端，并且借着由该第一电流控制线所诱发的该反转位元线而施加一汲极电压于该汲极端；以及
施加足够的一第二偏压电压给一第二电流控制线，以诱发一相对阻抗的反转位元线，其邻接于在一侧的该特定记忆胞，并施加一第三偏压电压给一第三电流控制线，以诱发一相对导通的反转位元线，其邻接于在一侧的该第二记忆胞，以形成该特定记忆胞的一源极端，并且借着由该第二电流控制线和该第三电流控制线所诱发的该反转位元线，而施加一源极电压于该源极端。
3、根据权利要求1所述的集成电路记忆体，其中用于读取该特定记忆胞的左侧和右侧的一的一位元资料的偏压措施包括：
施加一读取电压于一字元线上，而该字元线耦接于该特定记忆胞；
施加一第一偏压电压于一第一电流控制线，而该第一电流控制线邻接于在左侧和右侧的另一侧的该特定记忆胞，并足够诱发相对导通的一反转位元线，以形成该特定记忆胞的一汲极端，并且借着由该第一电流控制线所诱发的该反转位元线，而施加一汲极电压于该汲极端；以及
施加一第二偏压电压于一第二电流控制线，而该第二电流控制线邻接于在左侧和右侧的一的该特定记忆胞，并足够诱发相对导通的一反转位元线，以形成该特定记忆胞的一源极端，并且藉由该第二电流控制线所诱发的该反转位元线，而施加一源极电压于该源极端。
4、根据权利要求1所述的集成电路记忆体，其中该目标低阀限电压大于2伏特。
5、根据权利要求1所述的集成电路记忆体，其中该目标低阀限电压大于3伏特。
6、根据权利要求1所述的集成电路记忆体，其中在该些记忆胞中的该些控制闸极的材质包括功函数大于4.25eV的材料。
7、根据权利要求1所述的集成电路记忆体，其中在该些记忆胞中的该些控制闸极的材质包括p型多晶硅。
8、根据权利要求1所述的集成电路记忆体，其中在该些记忆胞中的该些控制闸极的材质包括p型多晶硅，并且该些电流控制线的材质包括n型多晶硅。
9、根据权利要求1所述的集成电路记忆体，其中该些电流控制线的导线具有一宽度，其约等于制程中所需的最小特征尺寸。
10、根据权利要求1所述的集成电路记忆体，其中该些电荷捕获结构包括一底层、一中间层与一顶层，其中该底层的材质包括二氧化硅，而该中间层的材质包括氮化硅，且该顶层的材质包括二氧化硅。
11、一种集成电路记忆体的操作方法，其中该记忆体包括一半导体本体、多数条字元线、包含多个记忆胞的一记忆阵列、多数个电荷捕获结构及多数条电流控制线，其中该半导体本体具有一第一导电型，而该些字元线配置于该半导体本体上，且该记忆阵列配置在该些字元线和该半导体本体之间，而该记忆阵列包括至少一个区段，且该些记忆胞包括各自的控制闸极，其连接于该些字元线中的字元线，而该些电荷捕获结构乃是配置在该些控制闸极和该半导体本体之间，且该些电流控制线乃是垂直于该些字元线而排列并配置在该记忆阵列的该些记忆胞的列之间，并配置于该半导体本体上，而回应施加在该些电流控制线上的偏压电压，以诱发在该半导体本体内的该多数条反转位元线，而该集成电路记忆体的操作方法包括：
施加一偏压措施，用于编程该记忆阵列中的一个特定记忆胞的左侧的一位元资料，藉由该些反转位元线而在电荷捕获结构的左侧诱发源极侧热电子注入，以建立用于读取左侧的一高阀限状态；
施加一偏压措施，用于编程该记忆阵列中的该特定记忆胞的右侧的一位元资料，藉由该些反转位元线而在电荷捕获结构的右侧诱发源极侧热电子注入，以建立用于读取右侧的一高阀限状态；
施加一偏压措施，用于擦除至少一个区段中的资料，包括诱发电荷平衡并藉由在耦接于该区段中的该些记忆胞的至少一字元线和该半导体本体之间施加足够的一负电压，以在该电荷捕获结构和该半导体本体之间诱发FN穿隧，而该半导体本体藉由该控制闸极和该电荷捕获结构之间的FN穿隧而达到平衡，直到在该区段中的该些记忆胞中建立一个目标低阀限电压为止；以及
施加一偏压措施，用于读取该记忆阵列中的一特定记忆胞的左侧和右侧的一的一位元资料，以诱发在该特定记忆胞的左侧和右侧上的相对导通的反转位元线，并施加一读取偏压电压给耦接于该特定记忆胞的控制闸极的字元线。
12、根据权利要求11所述的集成电路记忆体的操作方法，其中用于编程该特定记忆胞的左侧和右侧的一的一位元资料的该偏压措施包括：
施加一本体偏压电压于该半导体本体上；
施加一编程电压于一字元线，耦接于该特定记忆胞与其他多个记忆胞，而其他该些记忆胞耦接于包括一第二记忆胞的左侧与右侧的一的该字元线；
施加一第一偏压电压给一第一电流控制线，其邻接于在左侧和右侧的其他侧的该特定记忆胞，并足够诱发相对导通的一反转位元线，以形成该特定记忆胞的一汲极端，并且藉由该第一电流控制线所诱发的该反转位元线而施加一汲极电压于该汲极端；以及
施加足够的一第二偏压电压给一第二电流控制线，以诱发一相对阻抗的反转位元线，其邻接于在一侧的该特定记忆胞，并施加一第三偏压电压给一第三电流控制线，以诱发一相对导通的反转位元线，其邻接于在一侧的该第二记忆胞，以形成该特定记忆胞的一源极端，并且借着由该第二电流控制线和该第三电流控制线所诱发的该反转位元线，而施加一源极电压于该源极端。
13、根据权利要求11所述的集成电路记忆体的操作方法，其中用于读取该特定记忆胞的左侧和右侧的一的一位元资料的偏压措施包括：
施加一读取电压于一字元线上，而该字元线耦接于该特定记忆胞；
施加一第一偏压电压于一第一电流控制线，而该第一电流控制线邻接于在左侧和右侧的另一侧的该特定记忆胞，并足够诱发相对导通的一反转位元线，以形成该特定记忆胞的一汲极端，并且借着由该第一电流控制线所诱发的该反转位元线，而施加一汲极电压于该汲极端；以及
施加一第二偏压电压于一第二电流控制线，而该第二电流控制线邻接于在左侧和右侧的一的该特定记忆胞，并足够诱发相对导通的一反转位元线，以形成该特定记忆胞的一源极端，并且藉由该第二电流控制线所诱发的该反转位元线，而施加一源极电压于该源极端。
14、根据权利要求11所述的集成电路记忆体的操作方法，其中该目标低阀限电压大于2伏特。
15、根据权利要求11所述的集成电路记忆体的操作方法，其中该目标低阀限电压大于3伏特。
16、根据权利要求11所述的集成电路记忆体的操作方法，其中在编程该至少一区段中的该些记忆胞的前，更包括：
施加一偏压措施，用于设定在至少一个区段中的一低阀限状态，包括诱发电荷平衡并藉由在耦接到该区段中的该些记忆胞的至少一字元线和该半导体本体之间施加足够的一负电压，以在该电荷捕获结构和该半导体本体间引起FN穿隧，而该半导体本体藉由该控制闸极和该电荷捕获结构间的FN穿隧而获得平衡，直到在该区段中的该些记忆胞中建立一目标低阀限电压为止。
17、一种集成电路记忆体，包括：
一半导体本体，具有一第一导电型；
多数个字元线，配置于该半导体本体上；
一记忆阵列，配置在该些字元线和该半导体本体之间，而该记忆阵列包括至少一个区段、多个记忆胞与多个电荷捕获结构，其中该些记忆胞包括各自的多数个控制闸极，而该些控制闸极乃是与该些字元线中的多条字元线接触，且该电荷捕获结构乃是配设在该些控制闸极和该半导体本体之间，而该些控制闸极包括功函数大于约4.25eV的材料；
多数条电流控制线，垂直于该些字元线而排列，并配置在该记忆胞阵列的该些记忆胞的多条列之间，且配置于该半导体本体上，并被排列为诱发在该半导体本体内的多数条电流控制线，以回应施加在该些电流控制线上的偏压电压；以及
一控制电路，耦接于该些电流控制线、该些字元线和该半导体本体，而该控制电路施加多个偏压措施以藉由对储存在记忆胞中的电荷而进行编程和擦除资料以及读取已储存的资料，其中用于擦除至少一个区段中的资料的该偏压措施包括：
诱发电荷平衡并藉由在耦接于该区段中的该些记忆胞的至少一字元线和该半导体本体之间施加足够的一负电压，以在该电荷捕获结构和该半导体本体之间诱发FN穿隧，而该半导体本体藉由该控制闸极和该电荷捕获结构之间的FN穿隧而达到平衡，直到在该区段中的该些记忆胞中建立一个目标低阀限电压为止。
18、根据权利要求17所述的集成电路记忆体，其中用于编程该特定记忆胞的左侧和右侧的一的一位元资料的该偏压措施包括：
施加一本体偏压电压于该半导体本体上；
施加一编程电压一字元线，耦接于该特定记忆胞与其他多个记忆胞，其耦接于包括一第二记忆胞的左侧与右侧的一的该字元线；
施加一第一偏压电压给一第一电流控制线，其邻接于在左侧和右侧的其他侧的该特定记忆胞，并足够诱发相对导通的一反转位元线，以形成该特定记忆胞的一汲极端，并且借着由该第一电流控制线所诱发的该反转位元线而施加一汲极电压于该汲极端；以及
施加足够的一第二偏压电压给一第二电流控制线，以诱发一相对阻抗的反转位元线，其邻接于在一侧的该特定记忆胞，并施加一第三偏压电压给一第三电流控制线，以诱发一相对导通的反转位元线，其邻接于在一侧的该第二记忆胞，以形成该特定记忆胞的一源极端，并且借着由该第二电流控制线和该第三电流控制线所诱发的该反转位元线，而施加一源极电压于该源极端。
19、根据权利要求17所述的集成电路记忆体，其中用于读取该特定记忆胞的左侧和右侧的一的一位元资料的偏压措施包括：
施加一读取电压于一字元线上，而该字元线耦接于该特定记忆胞；
施加一第一偏压电压于一第一电流控制线，而该第一电流控制线邻接于在左侧和右侧的另一侧的该特定记忆胞，并足够诱发相对导通的一反转位元线，以形成该特定记忆胞的一汲极端，并且借着由该第一电流控制线所诱发的该反转位元线，而施加一汲极电压于汲极端；以及
施加一第二偏压电压于一第二电流控制线，而该第二电流控制线邻接于在左侧和右侧的一的该特定记忆胞，并足够诱发相对导通的一反转位元线，以形成该特定记忆胞的一源极端，并且藉由该第二电流控制线所诱发的该反转位元线，而施加一源极电压于该源极端。
20、根据权利要求17所述的集成电路记忆体，其中该目标低阀限电压大于2伏特。
21、根据权利要求17所述的集成电路记忆体，其中该目标低阀限电压大于3伏特。
22、根据权利要求17所述的集成电路记忆体，其中在该些记忆胞中的该些控制闸极的材质包括p型多晶硅。
23、根据权利要求17所述的集成电路记忆体，其中该些电流控制线的导线具有一宽度，约等于制造中所需的最小特征尺寸。
24、根据权利要求17所述的集成电路记忆体，其中该些电荷捕获结构包括一底层、一中间层与一顶层，其中该底层的材质包括二氧化硅，而该中间层的材质包括氮化硅，且该顶层的材质包括二氧化硅。
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