JP2724053B2 - Ｌｃｄ駆動回路 - Google Patents
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- Liquid Crystal (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、駆動回路において、
特に液晶（以下ＬＣＤと略す）駆動用ＩＣの様に駆動回
路をカスケード接続しシリアルで送られてくる多量のデ
ータをラッチしパラレルで出力する回路を構成する場合
において駆動回路のラッチパルスを見かけ上後縁で働く
動作としラッチパルス中にクロックが入力されても動作
するようにした技術に関する。
特に液晶（以下ＬＣＤと略す）駆動用ＩＣの様に駆動回
路をカスケード接続しシリアルで送られてくる多量のデ
ータをラッチしパラレルで出力する回路を構成する場合
において駆動回路のラッチパルスを見かけ上後縁で働く
動作としラッチパルス中にクロックが入力されても動作
するようにした技術に関する。
【０００２】
【従来の技術】例えば、ＬＣＤ表示用の駆動回路のよう
に、多数の出力が必要な駆動回路は、データー生成回路
から、シリアルで出力されたデーターを、パラレルデー
ターに変換するデーターラッチ回路を有する、駆動回路
が用いられている。
に、多数の出力が必要な駆動回路は、データー生成回路
から、シリアルで出力されたデーターを、パラレルデー
ターに変換するデーターラッチ回路を有する、駆動回路
が用いられている。
【０００３】一般に、このようなデーターラッチ回路を
有する駆動回路は、端子数が１００ＰＩＮ程度の大型Ｉ
Ｃによって、構成される。ところで、端子数が１００Ｐ
ＩＮ程度のＩＣの場合は８０出力が限度であり、またＴ
ＡＢによる端子数が１８０ピン程度のＩＣの場合は１６
０出力が限度である。
有する駆動回路は、端子数が１００ＰＩＮ程度の大型Ｉ
Ｃによって、構成される。ところで、端子数が１００Ｐ
ＩＮ程度のＩＣの場合は８０出力が限度であり、またＴ
ＡＢによる端子数が１８０ピン程度のＩＣの場合は１６
０出力が限度である。
【０００４】したがって、転送するデーターが、６４０
ビットの様な多数のデーターを処理するシステムを構成
する場合は、８０〜１６０出力のＩＣを、８〜４個カス
ケード接続する必要がある。
ビットの様な多数のデーターを処理するシステムを構成
する場合は、８０〜１６０出力のＩＣを、８〜４個カス
ケード接続する必要がある。
【０００５】従来、この種の回路は図３に示すものがあ
る。
る。
【０００６】図３は、従来の駆動回路を、カスケード接
続した状態を示す回路構成図、図４は、図３の回路各部
の動作波形図である。なお、以下の説明において、カス
ケード接続の２段目を次段と称し、３段目以後の各段を
代表したものとする。
続した状態を示す回路構成図、図４は、図３の回路各部
の動作波形図である。なお、以下の説明において、カス
ケード接続の２段目を次段と称し、３段目以後の各段を
代表したものとする。
【０００７】図３において、図示しないデーター生成回
路よりシリアルで送られてくるデーターＤｓは初段ＬＣ
Ｄドライバー３７ａおよび初段ＬＣＤドライバ３７ａと
同一構成の次段ＬＣＤドライバー３７ｂの入力端子Ｔ1
に、それぞれ与えられる。また上記シリアルデーターＤ
ｓに同期して、入力されるクロックパルスＣＰが各段の
入力端子Ｔ2に与えられるとともに、上記シリアルデー
ターＤｓをラッチするためのラッチパルスＬＰが各段の
入力端子Ｔ3に与えられる。
路よりシリアルで送られてくるデーターＤｓは初段ＬＣ
Ｄドライバー３７ａおよび初段ＬＣＤドライバ３７ａと
同一構成の次段ＬＣＤドライバー３７ｂの入力端子Ｔ1
に、それぞれ与えられる。また上記シリアルデーターＤ
ｓに同期して、入力されるクロックパルスＣＰが各段の
入力端子Ｔ2に与えられるとともに、上記シリアルデー
ターＤｓをラッチするためのラッチパルスＬＰが各段の
入力端子Ｔ3に与えられる。
【０００８】イネーブル信号は、前段のドライバーの端
子Ｔ5から出力され後段ドライバーの端子Ｔ4に与えられ
る。なお、初段ＬＣＤドライバー３７ａの場合は、前段
のドライバーがないので、イネーブル入力端子Ｔ は、
接地（“Ｌ”レベルに接続）される。
子Ｔ5から出力され後段ドライバーの端子Ｔ4に与えられ
る。なお、初段ＬＣＤドライバー３７ａの場合は、前段
のドライバーがないので、イネーブル入力端子Ｔ は、
接地（“Ｌ”レベルに接続）される。
【０００９】入力端子Ｔ1に与えられたシリアルデータ
ーＤｓは、バッファーＡ1を介してデーターラッチ回路
１に与えられる。データーラッチ回路１は、複数のフリ
ップフロップ回路２６〜３０によって、構成されてい
る。これらのフリップフロップ２６〜３０は、データー
フリップフロップ（以後Ｄ−Ｆ／Ｆと略す）か、又は、
データーラッチ（以後Ｄ−ラッチと略す）が用いられ、
シリアルデーターＤｓは、各フリップフロップ２６〜３
０のデーター入力端子Ｄに与えられる。
ーＤｓは、バッファーＡ1を介してデーターラッチ回路
１に与えられる。データーラッチ回路１は、複数のフリ
ップフロップ回路２６〜３０によって、構成されてい
る。これらのフリップフロップ２６〜３０は、データー
フリップフロップ（以後Ｄ−Ｆ／Ｆと略す）か、又は、
データーラッチ（以後Ｄ−ラッチと略す）が用いられ、
シリアルデーターＤｓは、各フリップフロップ２６〜３
０のデーター入力端子Ｄに与えられる。
【００１０】一方、入力端子Ｔ3に与えられたラッチパ
ルスＬＰは、バッファーＡ3を介して、初段次段判定回
路２、イネーブルラッチ回路４、シフトレジスター５、
イネーブル信号出力回路６、ラッチ付きドライブ回路
７、およびカウント回路８に、それぞれ供給される。
ルスＬＰは、バッファーＡ3を介して、初段次段判定回
路２、イネーブルラッチ回路４、シフトレジスター５、
イネーブル信号出力回路６、ラッチ付きドライブ回路
７、およびカウント回路８に、それぞれ供給される。
【００１１】シフトレジスター５は、フリップフロップ
１５，１７〜２１とＡＮＤゲート１６によって構成さ
れ、上記ラッチパルスＬＰは、フリップフロップ１５の
セット入力端子Ｓに与えられるとともに、フリップフロ
ップ１７〜２１のリセット入力端子Ｒに与えられる。こ
れらのフリップフロップ１５，１７〜２１は、前のフリ
ップフロップの出力端子Ｑから出力された信号が次のフ
リップフロップのデーター入力端子Ｄに与えられるよう
に接続される。なお、初段のフリップフロップ１５のデ
ーター入力端子Ｄは接地（“Ｌ”レベルに接続）されて
いる。
１５，１７〜２１とＡＮＤゲート１６によって構成さ
れ、上記ラッチパルスＬＰは、フリップフロップ１５の
セット入力端子Ｓに与えられるとともに、フリップフロ
ップ１７〜２１のリセット入力端子Ｒに与えられる。こ
れらのフリップフロップ１５，１７〜２１は、前のフリ
ップフロップの出力端子Ｑから出力された信号が次のフ
リップフロップのデーター入力端子Ｄに与えられるよう
に接続される。なお、初段のフリップフロップ１５のデ
ーター入力端子Ｄは接地（“Ｌ”レベルに接続）されて
いる。
【００１２】これらのフリップフロップ１５，１７〜２
０の出力端子Ｑから出力された信号の内、フリップフロ
ップ１７〜２０のＱ出力が、データーラッチ回路、を構
成するフリップフロップ２７〜３０のラッチ入力端子Ｌ
に与えられる。また、シフトレジスター５におけるフリ
ップフロップ１５のＱ出力は、ＡＮＤゲート１６を介し
てデータラッチ回路１におけるフリップフロップ２６の
ラッチ入力端子Ｌに与えられる。
０の出力端子Ｑから出力された信号の内、フリップフロ
ップ１７〜２０のＱ出力が、データーラッチ回路、を構
成するフリップフロップ２７〜３０のラッチ入力端子Ｌ
に与えられる。また、シフトレジスター５におけるフリ
ップフロップ１５のＱ出力は、ＡＮＤゲート１６を介し
てデータラッチ回路１におけるフリップフロップ２６の
ラッチ入力端子Ｌに与えられる。
【００１３】上記アンドゲート１６の一方の入力端子に
は、クロック制御回路３を構成する３入力ＡＮＤゲート
１４の出力が与えられ、ＡＮＤゲート１４の出力がＨレ
ベルになるタイミングで上記フリップフロップ１５のＱ
出力信号が、上記フリップフロップ２６のラッチ入力端
子Ｌに与えられる。
は、クロック制御回路３を構成する３入力ＡＮＤゲート
１４の出力が与えられ、ＡＮＤゲート１４の出力がＨレ
ベルになるタイミングで上記フリップフロップ１５のＱ
出力信号が、上記フリップフロップ２６のラッチ入力端
子Ｌに与えられる。
【００１４】上記クロック制御回路３は、上記３入力Ａ
ＮＤゲート１４とＯＲゲート１３とで構成され、上記ク
ロックパルスＣＰ、初段次段判定回路２の出力信号、イ
ネーブルラッチ回路４の出力信号、およびシフトレジス
ター５における最終段のフリップフロップ２１のバーＱ
端子出力信号に基いて回路の動作クロック信号を形成す
る。
ＮＤゲート１４とＯＲゲート１３とで構成され、上記ク
ロックパルスＣＰ、初段次段判定回路２の出力信号、イ
ネーブルラッチ回路４の出力信号、およびシフトレジス
ター５における最終段のフリップフロップ２１のバーＱ
端子出力信号に基いて回路の動作クロック信号を形成す
る。
【００１５】上記クロック制御回路３から出力されるシ
フトクロック信号は、上記ＡＮＤゲート１６の他に、フ
リップフロップ１５，１７〜２１のクロック入力端子に
それぞれ与えられる。
フトクロック信号は、上記ＡＮＤゲート１６の他に、フ
リップフロップ１５，１７〜２１のクロック入力端子に
それぞれ与えられる。
【００１６】上記、初段次段判定回路２は、図示しない
データー生成回路から送られているシリアルデーターＤ
ｓが当該回路に与えられるものか、或いは次段回路に与
えられるものかを判定するために設けられ、３つのＤ形
のフリップフロップ９，１０，１１によって、構成され
ている。
データー生成回路から送られているシリアルデーターＤ
ｓが当該回路に与えられるものか、或いは次段回路に与
えられるものかを判定するために設けられ、３つのＤ形
のフリップフロップ９，１０，１１によって、構成され
ている。
【００１７】又、カウント回路８は、クロックパルスを
分周して、イネーブル信号の受信用クロックを間引くこ
とにより、イネーブル信号の遅延時間の影響を受けない
様にするために設けられており、Ｄ形フリップフロップ
７５と、２入力ＡＮＤゲート７６により構成されてい
る。
分周して、イネーブル信号の受信用クロックを間引くこ
とにより、イネーブル信号の遅延時間の影響を受けない
様にするために設けられており、Ｄ形フリップフロップ
７５と、２入力ＡＮＤゲート７６により構成されてい
る。
【００１８】又、イネーブルラッチ回路４は、入力端子
Ｔ4に与えられるイネーブル信号を、前記カウント回路
８の出力により、ラッチする為に設けられ、Ｄ形フリッ
プフロップ１２により構成されている。
Ｔ4に与えられるイネーブル信号を、前記カウント回路
８の出力により、ラッチする為に設けられ、Ｄ形フリッ
プフロップ１２により構成されている。
【００１９】一方、上記シフトレジスター５における最
終段よりも１つ前の段に設けられているフリップフロッ
プ１９のＱ出力端子が、イネーブル信号出力回路６を構
成する。ＮＯＲゲート２３の一方の入力端子に与えられ
る。
終段よりも１つ前の段に設けられているフリップフロッ
プ１９のＱ出力端子が、イネーブル信号出力回路６を構
成する。ＮＯＲゲート２３の一方の入力端子に与えられ
る。
【００２０】上記イネーブル信号出力回路６は、上記Ｎ
ＯＲゲート２３とＮＯＲゲート２２およびインバーター
２４により構成され、上記ＮＯＲゲート２３，２２によ
り、Ｓ−Ｒフリップフロップが構成される。
ＯＲゲート２３とＮＯＲゲート２２およびインバーター
２４により構成され、上記ＮＯＲゲート２３，２２によ
り、Ｓ−Ｒフリップフロップが構成される。
【００２１】上記インバーター２４の出力が端子Ｔ5に
与えられ、これがイネーブル信号として、後段の駆動回
路の入力端子Ｔ4に導出される。
与えられ、これがイネーブル信号として、後段の駆動回
路の入力端子Ｔ4に導出される。
【００２２】次に、カスケード接続時の動作について、
説明する。
説明する。
【００２３】図示しないデーター生成回路より送られて
くるシリアルデーター信号Ｄｓ、クロックパルス信号Ｃ
Ｐ、ラッチパルス信号ＬＰは、図４の波形図に示すよう
な、波形になっており、波形は連続している。
くるシリアルデーター信号Ｄｓ、クロックパルス信号Ｃ
Ｐ、ラッチパルス信号ＬＰは、図４の波形図に示すよう
な、波形になっており、波形は連続している。
【００２４】ラッチパルスＬＰが入力されると、フリッ
プフロップ１０，７５，１２，１７〜２１が、ラッチパ
ルスＬＰの“Ｈ”レベルの部分でリセットされるため、
これらのフリップフロップのＱ出力端子は“Ｌ”レベル
になる。
プフロップ１０，７５，１２，１７〜２１が、ラッチパ
ルスＬＰの“Ｈ”レベルの部分でリセットされるため、
これらのフリップフロップのＱ出力端子は“Ｌ”レベル
になる。
【００２５】フリップフロップ２１の場合は、バーＱが
“Ｈ”となり、ＡＮＤゲート１４の第１入力端子にこの
信号を送る。ＮＯＲ２２，２３により構成される、Ｒ−
Ｓフリップフロップは同様にリセットされ、その出力は
“Ｌ”レベルになるが、インバーター２４を通して、Ｔ
5より“Ｈ”レベルを出力する。
“Ｈ”となり、ＡＮＤゲート１４の第１入力端子にこの
信号を送る。ＮＯＲ２２，２３により構成される、Ｒ−
Ｓフリップフロップは同様にリセットされ、その出力は
“Ｌ”レベルになるが、インバーター２４を通して、Ｔ
5より“Ｈ”レベルを出力する。
【００２６】フリップフロップ１５は、ラッチパルスＬ
Ｐの“Ｈ”レベルによりセットされて、Ｑ出力端子が
“Ｈ”レベルになる。
Ｐの“Ｈ”レベルによりセットされて、Ｑ出力端子が
“Ｈ”レベルになる。
【００２７】次に、ラッチパルスＬＰが“Ｈ”→“Ｌ”
に立ち下がった時、フリップフロップ９のＱ出力が、
“Ｈ”レベルになる。このフリップフロップ９のＱ出力
が、フリップフロップ１０のＤ入力端子に送られ、ま
た、ラッチ回路２６〜３０にラッチされていたシリアル
データーＤｓがラッチ付きＬＣＤドライブ回路７にラッ
チされて、出力端子３２〜３６より、ＬＣＤ駆動レベル
が出力される。
に立ち下がった時、フリップフロップ９のＱ出力が、
“Ｈ”レベルになる。このフリップフロップ９のＱ出力
が、フリップフロップ１０のＤ入力端子に送られ、ま
た、ラッチ回路２６〜３０にラッチされていたシリアル
データーＤｓがラッチ付きＬＣＤドライブ回路７にラッ
チされて、出力端子３２〜３６より、ＬＣＤ駆動レベル
が出力される。
【００２８】次に、図示しないデーター生成回路から送
られてくる、クロックパルスＣＰの立ち上がり時点で
は、図示しないデーター生成回路から送られてくるシリ
アルデーターＤｓが、データーラッチ回路１の各フリッ
プフロップ２６〜３０のＤ入力端子に入力される。
られてくる、クロックパルスＣＰの立ち上がり時点で
は、図示しないデーター生成回路から送られてくるシリ
アルデーターＤｓが、データーラッチ回路１の各フリッ
プフロップ２６〜３０のＤ入力端子に入力される。
【００２９】また、初段ＬＣＤドライブ回路３７ａの入
力端子Ｔ4は“Ｌ”レベルに設定されており、この
“Ｌ”レベルがインバーターＡ4で反転されることによ
り、“Ｈ”レベルになり、フリップフロップ１１と１２
のＤ入力端子に送られている。よって一度でも、フリッ
プフロップ１０のＱ出力が立ち下がると、フリップフロ
ップ１１のＱ出力が“Ｈ”レベルになる。この“Ｈ”レ
ベルの出力は、２入力ＯＲゲート１３の第１入力端子お
よびこのＯＲゲート１３を介して３入力ＡＮＤゲート１
４の第２入力端子に送られる。
力端子Ｔ4は“Ｌ”レベルに設定されており、この
“Ｌ”レベルがインバーターＡ4で反転されることによ
り、“Ｈ”レベルになり、フリップフロップ１１と１２
のＤ入力端子に送られている。よって一度でも、フリッ
プフロップ１０のＱ出力が立ち下がると、フリップフロ
ップ１１のＱ出力が“Ｈ”レベルになる。この“Ｈ”レ
ベルの出力は、２入力ＯＲゲート１３の第１入力端子お
よびこのＯＲゲート１３を介して３入力ＡＮＤゲート１
４の第２入力端子に送られる。
【００３０】この場合、３入力ＡＮＤゲート１４の第１
入力端子は“Ｈ”レベルになっているので、ＡＮＤゲー
ト１４の第３入力端子に与えられるクロックパルスＣＰ
は、そのまま出力される。
入力端子は“Ｈ”レベルになっているので、ＡＮＤゲー
ト１４の第３入力端子に与えられるクロックパルスＣＰ
は、そのまま出力される。
【００３１】一方、次段ＬＣＤドライバー３７ｂの入力
端子Ｔ4は、初段ＬＣＤドライブ回路３７ａの出力端子
Ｔ5から“Ｈ”レベルのイネーブル信号が与えられる。
この“Ｈ”レベルの信号は次段のＬＣＤドライバー３７
ｂ内にてインバーターＡ4により“Ｌ”レベルに反転さ
れ、フリップフロップ１１，１２のＤ入力端子に送られ
る。
端子Ｔ4は、初段ＬＣＤドライブ回路３７ａの出力端子
Ｔ5から“Ｈ”レベルのイネーブル信号が与えられる。
この“Ｈ”レベルの信号は次段のＬＣＤドライバー３７
ｂ内にてインバーターＡ4により“Ｌ”レベルに反転さ
れ、フリップフロップ１１，１２のＤ入力端子に送られ
る。
【００３２】また、フリップフロップ１１のクロック入
力端子に与えられるフリップフロップ１０のＱ出力が一
度でも“Ｈ”から“Ｌ”レベルに立ち下がると、フリッ
プフロップ１１のＱ出力は、“Ｌ”レベルに固定され、
これが２入力ＯＲゲート１３の第１入力端子に供給され
る。
力端子に与えられるフリップフロップ１０のＱ出力が一
度でも“Ｈ”から“Ｌ”レベルに立ち下がると、フリッ
プフロップ１１のＱ出力は、“Ｌ”レベルに固定され、
これが２入力ＯＲゲート１３の第１入力端子に供給され
る。
【００３３】一方、上記ゲート１３の第２入力端子に与
えられるフリップフロップ１２のＱ出力は、“Ｌ”レベ
ルなので、２入力ＯＲゲート１３の出力は“Ｌ”レベル
になる。
えられるフリップフロップ１２のＱ出力は、“Ｌ”レベ
ルなので、２入力ＯＲゲート１３の出力は“Ｌ”レベル
になる。
【００３４】したがって、この場合、２入力ＯＲゲート
１３の出力が供給される３入力ＡＮＤゲート１４におい
ては、ＡＮＤ条件が成立しないため、このＡＮＤゲート
１４の第３入力端子に与えられているクロックパルスＣ
Ｐの通過が禁止されている。
１３の出力が供給される３入力ＡＮＤゲート１４におい
ては、ＡＮＤ条件が成立しないため、このＡＮＤゲート
１４の第３入力端子に与えられているクロックパルスＣ
Ｐの通過が禁止されている。
【００３５】さて、初段ＬＣＤドライバー３７ａは、以
上の状態において、クロックパルスＣＰが入力される
と、ＡＮＤゲート１４を通って、２入力ＡＮＤゲート１
６の第２入力端子に送られる。この場合、上記２入力Ａ
ＮＤゲート１６の第１入力端子は“Ｈ”レベルなので、
上記２入力ＡＮＤゲート１６の出力は“Ｈ”になる。
上の状態において、クロックパルスＣＰが入力される
と、ＡＮＤゲート１４を通って、２入力ＡＮＤゲート１
６の第２入力端子に送られる。この場合、上記２入力Ａ
ＮＤゲート１６の第１入力端子は“Ｈ”レベルなので、
上記２入力ＡＮＤゲート１６の出力は“Ｈ”になる。
【００３６】次に、このクロックパルスＣＰが“Ｈ”→
“Ｌ”に立ち下がると、第４図に示すようにフリップフ
ロップ１５のＱ出力は“Ｌ”レベルになり、フリップフ
ロップ１７のＱ出力は“Ｈ”レベルになる。この時、２
入力ＡＮＤゲート１６の出力は“Ｌ”レベルになり、こ
の出力信号が、フリップフロップ２６のラッチ入力端子
Ｌに送られるため、シリアルデーターＤｓの最初のデー
ターが、フリップフロップ２６にラッチされる。これ
と、同時に、フリップフロップ１０のＱ出力は“Ｈ”レ
ベルになり、フリップフロップ９をリセットする。同様
に、カウント回路におけるフリップフロップ７５は、１
つカウントが進み、Ｑ出力が“Ｈ”になる。次段ＬＣＤ
ドライバー３７ｂのフリップフロップ９，１０，７５も
同様の動作をする。
“Ｌ”に立ち下がると、第４図に示すようにフリップフ
ロップ１５のＱ出力は“Ｌ”レベルになり、フリップフ
ロップ１７のＱ出力は“Ｈ”レベルになる。この時、２
入力ＡＮＤゲート１６の出力は“Ｌ”レベルになり、こ
の出力信号が、フリップフロップ２６のラッチ入力端子
Ｌに送られるため、シリアルデーターＤｓの最初のデー
ターが、フリップフロップ２６にラッチされる。これ
と、同時に、フリップフロップ１０のＱ出力は“Ｈ”レ
ベルになり、フリップフロップ９をリセットする。同様
に、カウント回路におけるフリップフロップ７５は、１
つカウントが進み、Ｑ出力が“Ｈ”になる。次段ＬＣＤ
ドライバー３７ｂのフリップフロップ９，１０，７５も
同様の動作をする。
【００３７】次に、２番目のシリアルデーターＤｓと、
クロックパルスＣＰが送られてくると、フリップフロッ
プ１７のＱ出力は“Ｌ”レベルとなり、フリップフロッ
プ１８のＱ出力は“Ｈ”レベルになる。この時、フリッ
プフロップ１７のＱ出力は、フリップフロップ２７のラ
ッチ入力端子Ｌに与えられるため、２番目のシリアルデ
ーターＤｓがフリップフロップ２７にラッチされる。こ
の時、フリップフロップ７５のＱ出力が入力されてい
る、２入力ＡＮＤゲート７６の第１入力端子には、
“Ｈ”レベルが入力されているので、第２入力端子のク
ロックパルスＣＰは、ＡＮＤゲート７６を通って、フリ
ップフロップ１２のクロック入力端子に入力される。Ｄ
−Ｆ／Ｆ１２は、データー入力端子の“Ｈ”レベル（Ｔ
4信号）を読み込んで、Ｑ出力より出力する。以下、フ
リップフロップ７５，１２，ＡＮＤゲート７６により、
クロックパルスの偶数回ごとにＴ4端子に入力される信
号を読み込み、ＯＲゲート１３の第２入力端へ“Ｈ”レ
ベルを出力する。
クロックパルスＣＰが送られてくると、フリップフロッ
プ１７のＱ出力は“Ｌ”レベルとなり、フリップフロッ
プ１８のＱ出力は“Ｈ”レベルになる。この時、フリッ
プフロップ１７のＱ出力は、フリップフロップ２７のラ
ッチ入力端子Ｌに与えられるため、２番目のシリアルデ
ーターＤｓがフリップフロップ２７にラッチされる。こ
の時、フリップフロップ７５のＱ出力が入力されてい
る、２入力ＡＮＤゲート７６の第１入力端子には、
“Ｈ”レベルが入力されているので、第２入力端子のク
ロックパルスＣＰは、ＡＮＤゲート７６を通って、フリ
ップフロップ１２のクロック入力端子に入力される。Ｄ
−Ｆ／Ｆ１２は、データー入力端子の“Ｈ”レベル（Ｔ
4信号）を読み込んで、Ｑ出力より出力する。以下、フ
リップフロップ７５，１２，ＡＮＤゲート７６により、
クロックパルスの偶数回ごとにＴ4端子に入力される信
号を読み込み、ＯＲゲート１３の第２入力端へ“Ｈ”レ
ベルを出力する。
【００３８】又、同時に、フリップフロップ１０は、フ
リップフロップ９のＱ出力の“Ｌ”レベルを読み込みＱ
出力端子から出力する。この立ち下がりにより、フリッ
プフロップ１１は、Ｔ4端子に入力される信号の逆論理
を、読み込んで（この場合は“Ｈ”）をＯＲゲート１３
の第１入力端子へ出力する。
リップフロップ９のＱ出力の“Ｌ”レベルを読み込みＱ
出力端子から出力する。この立ち下がりにより、フリッ
プフロップ１１は、Ｔ4端子に入力される信号の逆論理
を、読み込んで（この場合は“Ｈ”）をＯＲゲート１３
の第１入力端子へ出力する。
【００３９】次段ＬＣＤドライバー３７ｂでは、フリッ
プフロップ９，１０，１１，７５はＡＮＤゲート７６に
より同様に動作し、フリップフロップ１１，１２により
“Ｌ”レベルが読み込まれてＯＲゲート１３へ出力す
る。
プフロップ９，１０，１１，７５はＡＮＤゲート７６に
より同様に動作し、フリップフロップ１１，１２により
“Ｌ”レベルが読み込まれてＯＲゲート１３へ出力す
る。
【００４０】ＯＲゲート１３は、入力された信号が２つ
とも“Ｌ”の為、３入力ＡＮＤゲートの第２入力端子を
“Ｌ”として、第３入力端子のクロックパルスＣＰ信号
に禁止をかける。
とも“Ｌ”の為、３入力ＡＮＤゲートの第２入力端子を
“Ｌ”として、第３入力端子のクロックパルスＣＰ信号
に禁止をかける。
【００４１】次に、初段のＬＣＤドライバー３７ａに、
３番目のシリアルデーターＤｓと、クロックパルスＣＰ
が送られてくると、フリップフロップ１８のＱ出力は、
“Ｌ”レベルになり、このときフリップフロップ１８の
Ｑ出力がフリップフロップ２８のラッチ入力端子に与え
られるため、３番目のシリアルデーターがフリップフロ
ップ２８にラッチされる。この様にして、図示しないデ
ーター生成回路より送られてくるシリアルデーターＤｓ
をクロックパルスＣＰに同期して、順次データーラッチ
回路１の各フリップフロップ２６〜３０にラッチしてい
く。そして、初段ＬＣＤドライバー３７に対応する最後
のデーターの１つ前のシリアルデーターＤｓが入力され
ると（最終クロックパルスＣＰの２つ前のクロックが入
力されると）、フリップフロップ１９のＱ出力が“Ｈ”
レベルになり、イネーブル信号出力回路６の２入力ＮＯ
Ｒゲート２３に伝達される。ＮＯＲゲート２３は、ＮＯ
Ｒゲート２２とＳ−Ｒ、フリップフロップを構成してお
り、伝達された信号により、Ｓ−Ｒフリップフロップは
セットされるが、インバーター２４により反転された
“Ｌ”レベルをＴ5より出力し、次段のＴ4へ伝送する。
この信号が、イネーブル信号であり、次段のＬＣＤドラ
イバー３７ｂの入力端子Ｔ4を通り、インバーターＡ4を
介して、フリップフロップ１１及び１２の各Ｄ入力端子
に与えられる。
３番目のシリアルデーターＤｓと、クロックパルスＣＰ
が送られてくると、フリップフロップ１８のＱ出力は、
“Ｌ”レベルになり、このときフリップフロップ１８の
Ｑ出力がフリップフロップ２８のラッチ入力端子に与え
られるため、３番目のシリアルデーターがフリップフロ
ップ２８にラッチされる。この様にして、図示しないデ
ーター生成回路より送られてくるシリアルデーターＤｓ
をクロックパルスＣＰに同期して、順次データーラッチ
回路１の各フリップフロップ２６〜３０にラッチしてい
く。そして、初段ＬＣＤドライバー３７に対応する最後
のデーターの１つ前のシリアルデーターＤｓが入力され
ると（最終クロックパルスＣＰの２つ前のクロックが入
力されると）、フリップフロップ１９のＱ出力が“Ｈ”
レベルになり、イネーブル信号出力回路６の２入力ＮＯ
Ｒゲート２３に伝達される。ＮＯＲゲート２３は、ＮＯ
Ｒゲート２２とＳ−Ｒ、フリップフロップを構成してお
り、伝達された信号により、Ｓ−Ｒフリップフロップは
セットされるが、インバーター２４により反転された
“Ｌ”レベルをＴ5より出力し、次段のＴ4へ伝送する。
この信号が、イネーブル信号であり、次段のＬＣＤドラ
イバー３７ｂの入力端子Ｔ4を通り、インバーターＡ4を
介して、フリップフロップ１１及び１２の各Ｄ入力端子
に与えられる。
【００４２】ここでさらにクロックパルスＣＰが入力さ
れると、フリップフロップ１９のＱ出力は“Ｌ”にな
り、この１９のＱ出力がフリップフロップ２９のラッチ
入力端子に与えられるため、最後から２番目のデーター
が、フリップフロップ２９にラッチされる。同時に、フ
リップフロップ２０のＱ出力が“Ｈ”レベルになる。こ
の時次段のフリップフロップ７５のＱ出力が“Ｈ”とな
るが、まだＡＮＤゲート７６からパルスが出力されな
い。
れると、フリップフロップ１９のＱ出力は“Ｌ”にな
り、この１９のＱ出力がフリップフロップ２９のラッチ
入力端子に与えられるため、最後から２番目のデーター
が、フリップフロップ２９にラッチされる。同時に、フ
リップフロップ２０のＱ出力が“Ｈ”レベルになる。こ
の時次段のフリップフロップ７５のＱ出力が“Ｈ”とな
るが、まだＡＮＤゲート７６からパルスが出力されな
い。
【００４３】さらに、クロックパルスＣＰが入力される
と、フリップフロップ２０のＱ出力は“Ｌ”レベルにな
り、このフリップフロップ２０のＱ出力が、フリップフ
ロップ３０のラッチ入力端子に与えられるため、初段の
最後のデーターＤｓが、フリップフロップ３０にラッチ
される。一方、フリップフロップ２１のＱ出力は、
“Ｈ”レベルに、又、バーＱ出力は“Ｌ”レベルにな
る。このバーＱ出力信号の“Ｌ”レベルが、３入力ＡＮ
Ｄゲート１４の第１入力端子に加えられる。この結果図
示しないデーター生成回路より送られてくるクロックパ
ルスＣＰが上記３入力ＡＮＤゲート１４で禁止される。
と、フリップフロップ２０のＱ出力は“Ｌ”レベルにな
り、このフリップフロップ２０のＱ出力が、フリップフ
ロップ３０のラッチ入力端子に与えられるため、初段の
最後のデーターＤｓが、フリップフロップ３０にラッチ
される。一方、フリップフロップ２１のＱ出力は、
“Ｈ”レベルに、又、バーＱ出力は“Ｌ”レベルにな
る。このバーＱ出力信号の“Ｌ”レベルが、３入力ＡＮ
Ｄゲート１４の第１入力端子に加えられる。この結果図
示しないデーター生成回路より送られてくるクロックパ
ルスＣＰが上記３入力ＡＮＤゲート１４で禁止される。
【００４４】一方、これと同時に、次段ＬＣＤドライバ
ー３７ｂのフリップフロップ７５のＱ出力が“Ｈ”の
為、クロックパルスＣＰは、ＡＮＤゲート７６を介し
て、フリップフロップ１２のクロック入力端子に伝達さ
れるので、フリップフロップ１２はクロックパルスＣＰ
の立ち下がり時に、イネーブル信号を反転した“Ｈ”レ
ベルを読み込みＱ出力より２入力ＯＲゲート１３の第２
入力端子を通して、３入力ＡＮＤゲート１４の第２入力
端子へ伝達する。このＡＮＤゲート１４の第１入力端子
も“Ｈ”レベルになっているので、この後、データー生
成回路から送られてくるクロックパルスＣＰは、３入力
ＡＮＤゲート１４を通ることができ、フリップフロップ
１５，１７〜２１のクロック入力端子と、２入力ＡＮＤ
ゲート１６の第２入力端子に送られることになる。
ー３７ｂのフリップフロップ７５のＱ出力が“Ｈ”の
為、クロックパルスＣＰは、ＡＮＤゲート７６を介し
て、フリップフロップ１２のクロック入力端子に伝達さ
れるので、フリップフロップ１２はクロックパルスＣＰ
の立ち下がり時に、イネーブル信号を反転した“Ｈ”レ
ベルを読み込みＱ出力より２入力ＯＲゲート１３の第２
入力端子を通して、３入力ＡＮＤゲート１４の第２入力
端子へ伝達する。このＡＮＤゲート１４の第１入力端子
も“Ｈ”レベルになっているので、この後、データー生
成回路から送られてくるクロックパルスＣＰは、３入力
ＡＮＤゲート１４を通ることができ、フリップフロップ
１５，１７〜２１のクロック入力端子と、２入力ＡＮＤ
ゲート１６の第２入力端子に送られることになる。
【００４５】さて、次に図示しないデーター生成回路よ
り送られてくるクロックパルスＣＰが、次段が最初に動
作するパルスであり、このクロックパルスの立ち下がり
で、次段のＬＣＤドライバー３７ｂにおいて、フリップ
フロップ１５のＱ出力は“Ｈ”→“Ｌ”レベルに反転す
るとともに、フリップフロップ１７のＱ出力が“Ｈ”レ
ベルになる。又、この時、２入力ＡＮＤゲート１６の第
１入力端子には、このクロックパルスが立ち下がるまで
“Ｈ”が入力されていたので、この１回だけ、クロック
パルスＣＰは、ＡＮＤゲート１６を通って、フリップフ
ロップ２６のラッチ入力端子Ｌに入力される。
り送られてくるクロックパルスＣＰが、次段が最初に動
作するパルスであり、このクロックパルスの立ち下がり
で、次段のＬＣＤドライバー３７ｂにおいて、フリップ
フロップ１５のＱ出力は“Ｈ”→“Ｌ”レベルに反転す
るとともに、フリップフロップ１７のＱ出力が“Ｈ”レ
ベルになる。又、この時、２入力ＡＮＤゲート１６の第
１入力端子には、このクロックパルスが立ち下がるまで
“Ｈ”が入力されていたので、この１回だけ、クロック
パルスＣＰは、ＡＮＤゲート１６を通って、フリップフ
ロップ２６のラッチ入力端子Ｌに入力される。
【００４６】フリップフロップ２６〜３０のＤ入力端子
には、データー生成回路からシリアルデーターＤｓが入
力されているので、次段ＬＣＤドライバー３７ｂは、前
記クロックパルスＣＰの立ち下がりで、フリップフロッ
プ２６は、データーＤｓをラッチして、Ｑ出力から、ド
ライブ回路７へ送る。次のクロックパルスＣＰが、図示
しないデーター生成回路より送られてくると、フリップ
フロップ１７のＱ出力は“Ｌ”レベル、フリップフロッ
プ１８のＱ出力は、“Ｈ”レベルになり、このクロック
ＣＰに対応したシリアルデーターＤｓがフリップフロッ
プ２７にラッチされる。以後同様に、図示しないデータ
ー生成回路より送られてくるシリアルデーターＤｓがク
ロックパルスＣＰにより順次ラッチされて行く。
には、データー生成回路からシリアルデーターＤｓが入
力されているので、次段ＬＣＤドライバー３７ｂは、前
記クロックパルスＣＰの立ち下がりで、フリップフロッ
プ２６は、データーＤｓをラッチして、Ｑ出力から、ド
ライブ回路７へ送る。次のクロックパルスＣＰが、図示
しないデーター生成回路より送られてくると、フリップ
フロップ１７のＱ出力は“Ｌ”レベル、フリップフロッ
プ１８のＱ出力は、“Ｈ”レベルになり、このクロック
ＣＰに対応したシリアルデーターＤｓがフリップフロッ
プ２７にラッチされる。以後同様に、図示しないデータ
ー生成回路より送られてくるシリアルデーターＤｓがク
ロックパルスＣＰにより順次ラッチされて行く。
【００４７】そして、次段ＬＣＤドライバー３７ｂに入
力される最後のクロックパルスＣＰの２つ前のクロック
パルスＣＰが入力されると、シフトレジスター５におけ
る最終段より２つ手前のフリップフロップ１９のＱ出力
が“Ｈ”レベルになる。この“Ｈ”レベルにより、２入
力ＮＯＲ２３，２２で構成されるＳ−Ｒフリップフロッ
プがセットされ、この“Ｈ”レベルがインバーター２４
を通して、“Ｌ”レベルとなり、出力端子Ｔ から３段
目のＬＣＤドライバーのイネーブル入力端子Ｔ4に送ら
れる。
力される最後のクロックパルスＣＰの２つ前のクロック
パルスＣＰが入力されると、シフトレジスター５におけ
る最終段より２つ手前のフリップフロップ１９のＱ出力
が“Ｈ”レベルになる。この“Ｈ”レベルにより、２入
力ＮＯＲ２３，２２で構成されるＳ−Ｒフリップフロッ
プがセットされ、この“Ｈ”レベルがインバーター２４
を通して、“Ｌ”レベルとなり、出力端子Ｔ から３段
目のＬＣＤドライバーのイネーブル入力端子Ｔ4に送ら
れる。
【００４８】次のクロックパルスＣＰが図示しないデー
ター生成回路より送られてくると、次段ＬＣＤドライバ
ー３７ｂのフリップフロップ１９のＱ出力は、“Ｌ”に
なり、フリップフロップ２０のＱ出力は“Ｈ”になる。
ター生成回路より送られてくると、次段ＬＣＤドライバ
ー３７ｂのフリップフロップ１９のＱ出力は、“Ｌ”に
なり、フリップフロップ２０のＱ出力は“Ｈ”になる。
【００４９】この時、フリップフロップ１９のＱ出力
は、フリップフロップ２９のラッチ端子Ｌへ送られ、こ
れに対応するシリアルデーターがフリップフロップ２９
にラッチされる。
は、フリップフロップ２９のラッチ端子Ｌへ送られ、こ
れに対応するシリアルデーターがフリップフロップ２９
にラッチされる。
【００５０】次にクロックパルスＣＰが、図示しないデ
ーター生成回路より送られてくると、フリップフロップ
２０のＱ出力は“Ｌ”になり、フリップフロップ２１の
Ｑ出力は“Ｈ”、バーＱ出力は“Ｌ”になる。この時、
フリップフロップ２０のＱ出力は、フリップフロップ３
０のラッチ端子Ｌへ送られ、これに対応するシリアルデ
ーターが、フリップフロップ３０にラッチされる。
ーター生成回路より送られてくると、フリップフロップ
２０のＱ出力は“Ｌ”になり、フリップフロップ２１の
Ｑ出力は“Ｈ”、バーＱ出力は“Ｌ”になる。この時、
フリップフロップ２０のＱ出力は、フリップフロップ３
０のラッチ端子Ｌへ送られ、これに対応するシリアルデ
ーターが、フリップフロップ３０にラッチされる。
【００５１】一方、フリップフロップ２１のバーＱ出力
（“Ｌ”レベル）が、３入力ＡＮＤゲート１４の第１入
力端子に与えられることにより、３入力ＡＮＤゲート１
４の出力は“Ｌ”に固定される。
（“Ｌ”レベル）が、３入力ＡＮＤゲート１４の第１入
力端子に与えられることにより、３入力ＡＮＤゲート１
４の出力は“Ｌ”に固定される。
【００５２】フリップフロップ２６〜３０のＱ出力はラ
ッチ付きドライブ回路７に送られる。
ッチ付きドライブ回路７に送られる。
【００５３】以後、同様に３段目以後のＬＣＤドライバ
ーにもデーターが転送された後、データー生成回路よ
り、ラッチパルスＬＰが送られてくると、ＬＣＤドライ
バーは、各ＬＣＤドライバーのデーターラッチ回路１か
ら、ラッチ付きドライブ回路７に入力されているデータ
ーをラッチして、出力端子３２〜３６にパラレルに出力
する。
ーにもデーターが転送された後、データー生成回路よ
り、ラッチパルスＬＰが送られてくると、ＬＣＤドライ
バーは、各ＬＣＤドライバーのデーターラッチ回路１か
ら、ラッチ付きドライブ回路７に入力されているデータ
ーをラッチして、出力端子３２〜３６にパラレルに出力
する。
【００５４】
【発明が解決する課題】以上説明したように従来の回路
においては、データ生成回路より選出されるクロックパ
ルスＣＰとラッチパルスＬＰの間には位相の制限があり
図１に示す様にラッチパルスＬＰの“Ｈ”レベルは、ク
ロックパルスの“Ｌ”レベルの区間に入るようになって
いる。この区間はシリアルデータからパラレルに変換す
る区間であり最後のシリアルデータを転送後ラッチパル
スＬＰでラッチする必要がある。又従来例は１ＢＩＴの
データ転送の場合を示したがＬＣＤ画面の大型化に伴い
４ＢＩＴ，８ＢＩＴ，１２ＢＩＴ等に増加し又データを
転送するクロックパルスのＣＰの周波数も３ＭＨｚから
６ＭＨｚ，８ＭＨｚと増加することになる。これに伴い
クロックパルスＣＰのパルス幅がせまくなり、これに対
応するラッチパルスＬＰのパルス幅もせまくする必要が
出てくる。しかしながらこのラッチパルスＬＰのパルス
幅をせまくすると本駆動回路が誤動作する恐れが出てく
る。例えばクロックパルスＣＰのパルス幅が６ＭＨＺの
場合これに対応するラッチパルス幅ＬＰは約８３ｎｓ、
９ＭＨＺの場合は６２ｎｓ程度である。本駆動回路での
ラッチパルスＬＰのパルス幅の実力値は、５０ｎｓ程度
であり動作マージンが少ないため誤動作の原因となりや
すい。これは大画面のＬＣＤ表示のネックになってい
た。
においては、データ生成回路より選出されるクロックパ
ルスＣＰとラッチパルスＬＰの間には位相の制限があり
図１に示す様にラッチパルスＬＰの“Ｈ”レベルは、ク
ロックパルスの“Ｌ”レベルの区間に入るようになって
いる。この区間はシリアルデータからパラレルに変換す
る区間であり最後のシリアルデータを転送後ラッチパル
スＬＰでラッチする必要がある。又従来例は１ＢＩＴの
データ転送の場合を示したがＬＣＤ画面の大型化に伴い
４ＢＩＴ，８ＢＩＴ，１２ＢＩＴ等に増加し又データを
転送するクロックパルスのＣＰの周波数も３ＭＨｚから
６ＭＨｚ，８ＭＨｚと増加することになる。これに伴い
クロックパルスＣＰのパルス幅がせまくなり、これに対
応するラッチパルスＬＰのパルス幅もせまくする必要が
出てくる。しかしながらこのラッチパルスＬＰのパルス
幅をせまくすると本駆動回路が誤動作する恐れが出てく
る。例えばクロックパルスＣＰのパルス幅が６ＭＨＺの
場合これに対応するラッチパルス幅ＬＰは約８３ｎｓ、
９ＭＨＺの場合は６２ｎｓ程度である。本駆動回路での
ラッチパルスＬＰのパルス幅の実力値は、５０ｎｓ程度
であり動作マージンが少ないため誤動作の原因となりや
すい。これは大画面のＬＣＤ表示のネックになってい
た。
【００５５】
【課題を解決する手段】前述の課題を解決するため、本
発明は第１または第２の電位レベルを有するラッチ信号
と、クロック信号と、ｎビット（ただし、ｎは整数）か
らなるデータと、第３あるいは第４の電位レベルを有す
るイネーブル信号とを受信し、ラッチ信号の第２の電位
レベルから第１の電位レベルへの遷移に応答して動作
し、イネーブル信号が第３の電位レベルの時に、データ
をクロック信号に応答して、シリアルに受信するデータ
のｍビット分（ただし、ｍは整数で、ｍ＜ｎ）を格納す
る駆動手段を複数個縦列接続してなるＬＣＤ駆動回路に
おいて、駆動手段は、ラッチ信号の第２の電位レベルか
ら第１の電位レベルへの遷移に応答して動作し、イネー
ブル信号が第３の電位レベルの時に第５の電位レベルを
有し、イネーブル信号が第４の電位レベルの時に第６の
電位レベルを有する判定信号を出力し、その電位レベル
を保持するもので、初期化信号により、判定信号は第６
の電位レベルに設定される判定手段と、判定信号と許可
信号により制御され、判定信号が第５の電位レベルであ
って、許可信号を受信している時に、クロック信号の電
位レベルに応答した電位レベルの出力信号を出力するク
ロック制御手段と、許可信号を出力し、クロック制御手
段の出力信号に応答して、シリアルに受信したデータを
ｍビット分格納するもので、データのｍビット分の格納
が終了する前にイネーブル制御信号を出力し、データの
ｍビット分の格納の終了に応答して許可信号の出力を禁
止する保持手段と、ラッチ信号が第１の電位レベルの時
に、イネーブル制御信号の受信状態に応じた第３あるい
は第４の電位レベルのイネーブル信号を出力し、ラッチ
信号が第２の電位レベルの時に、イネーブル信号は第４
の電位レベルに設定されるイネーブル出力手段と、判定
信号が第５の電位レベルの時に、ラッチ信号が第２の電
位レベルから第１の電位レベルへの遷移をするまで初期
化信号を出力し、判定信号が第６の電位レベルの時に、
ラッチ信号が第２の電位レベルから第１の電位レベルへ
の遷移をした後の所定期間に初期化信号を出力する初期
化手段とを有するＬＣＤ駆動回路を提供する。
発明は第１または第２の電位レベルを有するラッチ信号
と、クロック信号と、ｎビット（ただし、ｎは整数）か
らなるデータと、第３あるいは第４の電位レベルを有す
るイネーブル信号とを受信し、ラッチ信号の第２の電位
レベルから第１の電位レベルへの遷移に応答して動作
し、イネーブル信号が第３の電位レベルの時に、データ
をクロック信号に応答して、シリアルに受信するデータ
のｍビット分（ただし、ｍは整数で、ｍ＜ｎ）を格納す
る駆動手段を複数個縦列接続してなるＬＣＤ駆動回路に
おいて、駆動手段は、ラッチ信号の第２の電位レベルか
ら第１の電位レベルへの遷移に応答して動作し、イネー
ブル信号が第３の電位レベルの時に第５の電位レベルを
有し、イネーブル信号が第４の電位レベルの時に第６の
電位レベルを有する判定信号を出力し、その電位レベル
を保持するもので、初期化信号により、判定信号は第６
の電位レベルに設定される判定手段と、判定信号と許可
信号により制御され、判定信号が第５の電位レベルであ
って、許可信号を受信している時に、クロック信号の電
位レベルに応答した電位レベルの出力信号を出力するク
ロック制御手段と、許可信号を出力し、クロック制御手
段の出力信号に応答して、シリアルに受信したデータを
ｍビット分格納するもので、データのｍビット分の格納
が終了する前にイネーブル制御信号を出力し、データの
ｍビット分の格納の終了に応答して許可信号の出力を禁
止する保持手段と、ラッチ信号が第１の電位レベルの時
に、イネーブル制御信号の受信状態に応じた第３あるい
は第４の電位レベルのイネーブル信号を出力し、ラッチ
信号が第２の電位レベルの時に、イネーブル信号は第４
の電位レベルに設定されるイネーブル出力手段と、判定
信号が第５の電位レベルの時に、ラッチ信号が第２の電
位レベルから第１の電位レベルへの遷移をするまで初期
化信号を出力し、判定信号が第６の電位レベルの時に、
ラッチ信号が第２の電位レベルから第１の電位レベルへ
の遷移をした後の所定期間に初期化信号を出力する初期
化手段とを有するＬＣＤ駆動回路を提供する。
【００５６】
【作用】カスケード接続された初段のＬＣＤドライバー
の動作はラッチパルスの立ち下がりからシリアルデータ
Ｄｓの受付を開始し、終了までの動作が実行されればこ
の区間以外時の受付動作はする必要がない。次段のＬＣ
Ｄドライバーの動作は前段のイネーブル出力によりシリ
アルデータＤｓ、クロックパルスＣＰを受付ける必要が
あるためこの動作を実行するために、ラッチパルス制御
回路の第２クロック制御信号レベル（初段次段判定回路
の判定出力の結果）により初段のＬＣＤドライバーはラ
ッチパルスそのもの、次段のＬＣＤドライバーはラッチ
パルスの立ち下がりを微分したパルスによりイネーブル
ラッチ回路、シフトレジスタを制御することにより、ラ
ッチパルスＬＰのパルス幅を広くすることが可能とな
り、見かけ上ラッチパルスの立ち下がりで働くことにな
りラッチパルス発生中にクロックパルスが入力されても
動作するためラッチパルスＬＰのパルス幅の制限が緩和
され広範囲のデータ生成回路のインターフェースが可能
となる。
の動作はラッチパルスの立ち下がりからシリアルデータ
Ｄｓの受付を開始し、終了までの動作が実行されればこ
の区間以外時の受付動作はする必要がない。次段のＬＣ
Ｄドライバーの動作は前段のイネーブル出力によりシリ
アルデータＤｓ、クロックパルスＣＰを受付ける必要が
あるためこの動作を実行するために、ラッチパルス制御
回路の第２クロック制御信号レベル（初段次段判定回路
の判定出力の結果）により初段のＬＣＤドライバーはラ
ッチパルスそのもの、次段のＬＣＤドライバーはラッチ
パルスの立ち下がりを微分したパルスによりイネーブル
ラッチ回路、シフトレジスタを制御することにより、ラ
ッチパルスＬＰのパルス幅を広くすることが可能とな
り、見かけ上ラッチパルスの立ち下がりで働くことにな
りラッチパルス発生中にクロックパルスが入力されても
動作するためラッチパルスＬＰのパルス幅の制限が緩和
され広範囲のデータ生成回路のインターフェースが可能
となる。
【００５７】
【実施例】図１は、この発明の第１の実施例を示すＬＣ
Ｄ駆動回路の回路図である。
Ｄ駆動回路の回路図である。
【００５８】図２は、図１の回路各部の動作波形図であ
る。
る。
【００５９】なお図１の回路において図３と同一の部分
には同一符号を付して説明を省略する。
には同一符号を付して説明を省略する。
【００６０】図１において図示しないデータ生成回路よ
りシリアルで送られてくるデータＤｓは、駆動手段の１
つであるところの初段ＬＣＤドライバー３７ａおよび初
段ＬＣＤドライバー３７ａと同一構成である駆動手段の
他の１つであるところの次段ＬＣＤドライバー３６ｂの
入力端子Ｔ 1にそれぞれ与えられる。又上記シリアルデ
ータＤｓに同期して入力されるクロックパルスＣＰが各
段の入力端子Ｔ2 に与えられるとともに上記シリアルデ
ータＤｓをラッチするためのラッチパルスＬＰが各段の
入力端子Ｔ3 に与えられる。
りシリアルで送られてくるデータＤｓは、駆動手段の１
つであるところの初段ＬＣＤドライバー３７ａおよび初
段ＬＣＤドライバー３７ａと同一構成である駆動手段の
他の１つであるところの次段ＬＣＤドライバー３６ｂの
入力端子Ｔ 1にそれぞれ与えられる。又上記シリアルデ
ータＤｓに同期して入力されるクロックパルスＣＰが各
段の入力端子Ｔ2 に与えられるとともに上記シリアルデ
ータＤｓをラッチするためのラッチパルスＬＰが各段の
入力端子Ｔ3 に与えられる。
【００６１】イネーブル信号は前段のＬＣＤドライバー
のドライバー端子Ｔ5から出力され後段のＬＣＤドライ
バーのドライバー端子Ｔ4に与えられる。なお、図1に示
す初段ＬＣＤドライバー３７ａの場合は、前段のドライ
バーがないのでイネーブル端子Ｔ4は接地（“Ｌ”レベ
ルに接続）される。
のドライバー端子Ｔ5から出力され後段のＬＣＤドライ
バーのドライバー端子Ｔ4に与えられる。なお、図1に示
す初段ＬＣＤドライバー３７ａの場合は、前段のドライ
バーがないのでイネーブル端子Ｔ4は接地（“Ｌ”レベ
ルに接続）される。
【００６２】入力端子Ｔ1 に与えられるシリアルデー
タＤｓは、バッファＡ１を介しデータラッチ回路１内の
複数のフリップフロップ回路２６〜３０のデータ入力端
子Ｄに接続される。これらのフリップフロップ２６〜３
０はデータフリップフロップ（Ｄ−Ｆ／Ｆ）か又は、デ
ータラッチ（Ｄ−ラッチ）が用いられるがフリップフロ
ップ２６ではデータフリップフロップのみを使用する。
一方入力端子Ｔ3 に与えられたラッチパルスＬＰはバ
ッファＡ3 を介して初段次段判定回路２、分周回路で
あるところのカウント回路８、イネーブル出力手段であ
るところのイネーブル信号出力回路６、ラッチ付きドラ
イブ回路７とラッチパルス制御回路５０にそれぞれ供給
される。初期化手段であるところのラッチパルス制御回
路５０はフリップフロップ４１と２入力ＡＮＤゲート４
２，４３とＯＲ回路４４より構成され上記ラッチパルス
ＬＰはフリップフロップ４１のクロック入力端子に与え
られるとともに２入力ＡＮＤゲート４３の第１入力端子
に与えられる。又入力端子Ｔ2 に与えられたクロック
パルスＣＰは、バッファＡ2を介して初段次段判定回路
２、カウント回路８、クロック制御手段であるところの
クロック制御回路３に供給される。
タＤｓは、バッファＡ１を介しデータラッチ回路１内の
複数のフリップフロップ回路２６〜３０のデータ入力端
子Ｄに接続される。これらのフリップフロップ２６〜３
０はデータフリップフロップ（Ｄ−Ｆ／Ｆ）か又は、デ
ータラッチ（Ｄ−ラッチ）が用いられるがフリップフロ
ップ２６ではデータフリップフロップのみを使用する。
一方入力端子Ｔ3 に与えられたラッチパルスＬＰはバ
ッファＡ3 を介して初段次段判定回路２、分周回路で
あるところのカウント回路８、イネーブル出力手段であ
るところのイネーブル信号出力回路６、ラッチ付きドラ
イブ回路７とラッチパルス制御回路５０にそれぞれ供給
される。初期化手段であるところのラッチパルス制御回
路５０はフリップフロップ４１と２入力ＡＮＤゲート４
２，４３とＯＲ回路４４より構成され上記ラッチパルス
ＬＰはフリップフロップ４１のクロック入力端子に与え
られるとともに２入力ＡＮＤゲート４３の第１入力端子
に与えられる。又入力端子Ｔ2 に与えられたクロック
パルスＣＰは、バッファＡ2を介して初段次段判定回路
２、カウント回路８、クロック制御手段であるところの
クロック制御回路３に供給される。
【００６３】初段次段判定回路２はフリップフロップ
（以後ＦＦと略す）９，１０，１１により構成されＦＦ
９のデータ入力端子ＤはＶDD（”Ｈ”レベル）に接続さ
れクロック入力端子はラッチパルスＬＰが入力されてい
る。Ｑ出力はＦＦ１０のデータ入力端子に接続され、Ｆ
Ｆ１０のクロック入力端子にはクロックパルスＣＰが入
力され、リセット入力端子ＲにはラッチパルスＬＰが入
力され、Ｑ出力はＦＦ９のリセット入力端子Ｒと、ＦＦ
１１のクロック入力端子に接続されている。ＦＦ１１の
データ入力端子Ｄはイネーブル信号（初段の場合はＴ4
入力端子の”Ｌ”レベルをインバータＡ４を介して”
Ｈ”レベル、次段の場合はＴ4入力端子の”Ｈ”レベル
をインバータＡ４を介して”Ｌ”レベル）が入力され
る。なお、ＦＦ１１のＱ出力は初段時”Ｈ”、次段時”
Ｌ”となりクロック制御信号となる。なお、ＩＣのＰＩ
Ｎが有る場合にはこの初段次段判定回路２を取り除き直
接入力信号として”Ｈ”又は”Ｌ”をＩＣ外部より入力
しても良い。又カウンター回路８はＦＦ７５とＡＮＤゲ
ート７６より構成され、ＦＦ７５のバーＱ出力端子はデ
ータ入力端子Ｄに接続されることによりＴーフリップフ
ロップ（以後ＴーＦＦと略す）として動作する。さらに
クロック入力端子にはクロックパルスＣＰが入力されて
その立ち下がりで動作する。Ｑ出力端子はＡＮＤゲート
７６の第１入力端子に接続され、第２入力端子にはクロ
ックパルスＣＰが接続される。ＡＮＤゲート７６の出力
端子は、イネーブルラッチ回路４のＦＦ１２のクロック
入力端子とラッチパルス制御回路５０のＦＦ４１のリセ
ット端子Ｒに接続され、ＦＦ１２のデータ入力端子Ｄは
ＯＲゲート７７を介して前記イネーブル信号が入力され
る。ＦＦ１１のＱ出力はクロック制御回路３のＯＲゲー
ト１３の第１入力端子と前記ラッチパルス制御回路５０
のＡＮＤゲート４３の第２入力端子に接続される。ＦＦ
１１のバーＱ出力端子は前記ラッチパルス制御回路５０
のＡＮＤゲート４２の第１入力端子に接続される。ＦＦ
４１のデータ入力端子ＤはＶDD（Ｈレベル）に接続さ
れ、Ｑ出力端子はＡＮＤゲート４２の第２入力端子に接
続される。ＡＮＤゲート４２の出力端子はＯＲゲート４
４の第１入力端子に接続され、ＡＮＤゲート４３の出力
端子はＯＲゲート４４の第２入力端子に接続される。Ｏ
Ｒゲート４４の出力は前記ラッチイネーブル回路４のＦ
Ｆ１２のＲ入力端子に接続され、さらにシフトレジスタ
５のＦＦ１５のセット端子Ｓに接続されるとともに、Ｆ
Ｆ１７〜２１のリセット端子Ｒにも接続される。これら
のＦＦ１５，１７〜２１は前のフリップフロップの出力
端子Ｑから出力された信号が次のフリップフロップのデ
ータ入力端子Ｄに与えられるように接続される。なお初
めのＦＦ１５のデータ入力端子Ｄは接地（”Ｌ”レベル
に接続）されている。これらのＦＦ１５，１７〜２０の
出力端子Ｑから出力された信号の内ＦＦ１７〜２０のＱ
出力がデータラッチ回路１を構成するＦＦ２７〜３０の
ラッチ入力端子Ｌに接続される。（ＦＦ２７〜３０は立
ち下がりトリガーのデータフリップフロップでも可能）
又シフトレジスタ５におけるＦＦ１５のＱ出力はＡＮＤ
ゲート１６を介してデータラッチ回路１のＦＦ２６のラ
ッチ入力端子Ｌに入力される。イネーブルラッチ回路４
のＯＲゲート７７の第１入力端子は前記インバータＡ４
より送られてくるイネーブル信号が入力され、出力はＦ
Ｆ１２のデータ入力端子Ｄに接続される。ＦＦ１２のＱ
出力端子はＯＲゲート７７の第２入力端子に接続され、
さらにクロック制御回路３のＯＲゲート１３の第２入力
端子に接続される。このＯＲゲート７７は本発明を実現
するための必須要件ではなく、ＯＲゲート７７がなくと
も本回路は動作するが、動作の正確性を確保するため好
ましくは設ける。ＯＲゲート１３の出力はＡＮＤゲート
１４の第２入力端子に接続され、さらに第１入力端子に
は前記ＦＦ２１のバーＱ出力が接続される。このＦＦ２
１のバーＱ出力はクロック制御回路３の出力を制御する
許可信号として用いられる。前記バッファＡ２の出力で
あるクロックパルスＣＰは前記クロック制御回路３のＡ
ＮＤゲート１４の第３入力端子にも接続され、その出力
端子はＦＦ１５，１７〜２１のクロック入力端子に接続
される。つまり、初段次段判定回路２とラッチイネーブ
ル回路４とは判定手段となる。また、格納回路であると
ころのデータラッチ回路１と保持制御回路であるところ
のシフトレジスタ５とは保持手段となる。
（以後ＦＦと略す）９，１０，１１により構成されＦＦ
９のデータ入力端子ＤはＶDD（”Ｈ”レベル）に接続さ
れクロック入力端子はラッチパルスＬＰが入力されてい
る。Ｑ出力はＦＦ１０のデータ入力端子に接続され、Ｆ
Ｆ１０のクロック入力端子にはクロックパルスＣＰが入
力され、リセット入力端子ＲにはラッチパルスＬＰが入
力され、Ｑ出力はＦＦ９のリセット入力端子Ｒと、ＦＦ
１１のクロック入力端子に接続されている。ＦＦ１１の
データ入力端子Ｄはイネーブル信号（初段の場合はＴ4
入力端子の”Ｌ”レベルをインバータＡ４を介して”
Ｈ”レベル、次段の場合はＴ4入力端子の”Ｈ”レベル
をインバータＡ４を介して”Ｌ”レベル）が入力され
る。なお、ＦＦ１１のＱ出力は初段時”Ｈ”、次段時”
Ｌ”となりクロック制御信号となる。なお、ＩＣのＰＩ
Ｎが有る場合にはこの初段次段判定回路２を取り除き直
接入力信号として”Ｈ”又は”Ｌ”をＩＣ外部より入力
しても良い。又カウンター回路８はＦＦ７５とＡＮＤゲ
ート７６より構成され、ＦＦ７５のバーＱ出力端子はデ
ータ入力端子Ｄに接続されることによりＴーフリップフ
ロップ（以後ＴーＦＦと略す）として動作する。さらに
クロック入力端子にはクロックパルスＣＰが入力されて
その立ち下がりで動作する。Ｑ出力端子はＡＮＤゲート
７６の第１入力端子に接続され、第２入力端子にはクロ
ックパルスＣＰが接続される。ＡＮＤゲート７６の出力
端子は、イネーブルラッチ回路４のＦＦ１２のクロック
入力端子とラッチパルス制御回路５０のＦＦ４１のリセ
ット端子Ｒに接続され、ＦＦ１２のデータ入力端子Ｄは
ＯＲゲート７７を介して前記イネーブル信号が入力され
る。ＦＦ１１のＱ出力はクロック制御回路３のＯＲゲー
ト１３の第１入力端子と前記ラッチパルス制御回路５０
のＡＮＤゲート４３の第２入力端子に接続される。ＦＦ
１１のバーＱ出力端子は前記ラッチパルス制御回路５０
のＡＮＤゲート４２の第１入力端子に接続される。ＦＦ
４１のデータ入力端子ＤはＶDD（Ｈレベル）に接続さ
れ、Ｑ出力端子はＡＮＤゲート４２の第２入力端子に接
続される。ＡＮＤゲート４２の出力端子はＯＲゲート４
４の第１入力端子に接続され、ＡＮＤゲート４３の出力
端子はＯＲゲート４４の第２入力端子に接続される。Ｏ
Ｒゲート４４の出力は前記ラッチイネーブル回路４のＦ
Ｆ１２のＲ入力端子に接続され、さらにシフトレジスタ
５のＦＦ１５のセット端子Ｓに接続されるとともに、Ｆ
Ｆ１７〜２１のリセット端子Ｒにも接続される。これら
のＦＦ１５，１７〜２１は前のフリップフロップの出力
端子Ｑから出力された信号が次のフリップフロップのデ
ータ入力端子Ｄに与えられるように接続される。なお初
めのＦＦ１５のデータ入力端子Ｄは接地（”Ｌ”レベル
に接続）されている。これらのＦＦ１５，１７〜２０の
出力端子Ｑから出力された信号の内ＦＦ１７〜２０のＱ
出力がデータラッチ回路１を構成するＦＦ２７〜３０の
ラッチ入力端子Ｌに接続される。（ＦＦ２７〜３０は立
ち下がりトリガーのデータフリップフロップでも可能）
又シフトレジスタ５におけるＦＦ１５のＱ出力はＡＮＤ
ゲート１６を介してデータラッチ回路１のＦＦ２６のラ
ッチ入力端子Ｌに入力される。イネーブルラッチ回路４
のＯＲゲート７７の第１入力端子は前記インバータＡ４
より送られてくるイネーブル信号が入力され、出力はＦ
Ｆ１２のデータ入力端子Ｄに接続される。ＦＦ１２のＱ
出力端子はＯＲゲート７７の第２入力端子に接続され、
さらにクロック制御回路３のＯＲゲート１３の第２入力
端子に接続される。このＯＲゲート７７は本発明を実現
するための必須要件ではなく、ＯＲゲート７７がなくと
も本回路は動作するが、動作の正確性を確保するため好
ましくは設ける。ＯＲゲート１３の出力はＡＮＤゲート
１４の第２入力端子に接続され、さらに第１入力端子に
は前記ＦＦ２１のバーＱ出力が接続される。このＦＦ２
１のバーＱ出力はクロック制御回路３の出力を制御する
許可信号として用いられる。前記バッファＡ２の出力で
あるクロックパルスＣＰは前記クロック制御回路３のＡ
ＮＤゲート１４の第３入力端子にも接続され、その出力
端子はＦＦ１５，１７〜２１のクロック入力端子に接続
される。つまり、初段次段判定回路２とラッチイネーブ
ル回路４とは判定手段となる。また、格納回路であると
ころのデータラッチ回路１と保持制御回路であるところ
のシフトレジスタ５とは保持手段となる。
【００６４】イネーブル出力回路６は、２入力ＮＯＲ２
２，２３とインバータ２４により構成される。ＮＯＲ２
２の第１入力端子にはラッチパルスＬＰが入力され第２
入力端子にはＮＯＲ２３の出力が接続される。ＮＯＲ２
２の出力端子は、ＮＯＲ２３の第１入力端子とインバー
タ２４を介してイネーブル出力端子Ｔ5へ接続される。
ＮＯＲ２３の第２入力端子は前記ＦＦ１９のＱ出力端子
が接続される。
２，２３とインバータ２４により構成される。ＮＯＲ２
２の第１入力端子にはラッチパルスＬＰが入力され第２
入力端子にはＮＯＲ２３の出力が接続される。ＮＯＲ２
２の出力端子は、ＮＯＲ２３の第１入力端子とインバー
タ２４を介してイネーブル出力端子Ｔ5へ接続される。
ＮＯＲ２３の第２入力端子は前記ＦＦ１９のＱ出力端子
が接続される。
【００６５】ドライブ回路（ラッチ付きドライブ回路）
７のクロック入力端子にはラッチパルスＬＰが接続さ
れ、データラッチ回路１のＦＦ２６〜３０のＱ出力から
の入力はドライブ回路７を介して出力端子３２〜３６へ
接続される。
７のクロック入力端子にはラッチパルスＬＰが接続さ
れ、データラッチ回路１のＦＦ２６〜３０のＱ出力から
の入力はドライブ回路７を介して出力端子３２〜３６へ
接続される。
【００６６】次にカスケード接続したＬＣＤドライバー
３７ａ、３７ｂの動作について第２図のタイムチャート
を用いて説明する。データ生成回路より送られてくるシ
リアルデータＤｓ、クロックパルスＣＰ、ラッチパルス
ＬＰは第２図の波形図に示す様な波形になっており、波
形は連続している。
３７ａ、３７ｂの動作について第２図のタイムチャート
を用いて説明する。データ生成回路より送られてくるシ
リアルデータＤｓ、クロックパルスＣＰ、ラッチパルス
ＬＰは第２図の波形図に示す様な波形になっており、波
形は連続している。
【００６７】まず初段次段判定回路２は従来と同様にラ
ッチパルスＬＰの立ち下がり後のクロックパルスＣＰの
２クロック目の立ち下がりでイネーブル入力端子の反転
したレベルをＦＦ１１が読み込むことにより実行され
る。これにより初段は“Ｈ”レベルを読み込んでＦＦ１
１のＱ出力より出力する。
ッチパルスＬＰの立ち下がり後のクロックパルスＣＰの
２クロック目の立ち下がりでイネーブル入力端子の反転
したレベルをＦＦ１１が読み込むことにより実行され
る。これにより初段は“Ｈ”レベルを読み込んでＦＦ１
１のＱ出力より出力する。
【００６８】一方イネーブル信号出力回路６のＮＯＲ２
２，２３はＳ−Ｒフリップフロップを構成しており上記
ラッチパルスＬＰの“Ｈ”レベルによりリセットされ
る。この出力信号がインバータ２４を介して“Ｈ”レベ
ルとなり、次段のＬＣＤドライバー３７ｂのイネーブル
信号入力となる。よって次段のＬＣＤドライバー３７ｂ
のＦＦ１１はインバータＡ4 により反転された“Ｌ”
レベルを読み込んでＦＦ１１のＱ出力より出力する。こ
れにより初段のＬＣＤドライバー３７ａは“Ｈ”、次段
のＬＣＤドライバー３７ｂは“Ｌ”と、各初段次段判定
回路２にて判定される。初段のＬＣＤドライバー３７ａ
においてはＦＦ１１のＱ出力が“Ｈ”レベルの為、ＯＲ
ゲート１３の出力は“Ｈ”レベルに固定される。次段の
ＬＣＤドライバー３７ｂにおいてはＦＦ１１のＱ出力が
“Ｌ”レベルのためＯＲゲート１３の出力はＦＦ１２の
Ｑ出力により決定される。カウンター回路８は、ラッチ
パルスＬＰにより初期リセットされ、以後入力されるク
ロックパルスＣＰの偶数個目のパルスのみ通過させる様
な動作をする。このクロックの立ち下がりでイネーブル
ラッチ回路４のＦＦ１２は初段のＬＣＤドライバー３７
ａの場合は“Ｈ”を次段のＬＣＤドライバー３７ｂの場
合は“Ｌ”を読み込んでＯＲゲート１３の第２入力端子
へ各レベルを出力する。（なお初段のＬＣＤドライバー
３７ａの場合はイネーブル入力端子Ｔ4が“Ｌ”レベル
固定の為、以後の動作は同一の為省略する。）よって次
段のＬＣＤドライバー３７ｂにおけるのＯＲゲート１３
の入力は２つとも“Ｌ”レベルのためこの出力は“Ｌ”
レベルとなり次段のＬＣＤドライバー３７ｂのＡＮＤゲ
ート１４の出力も“Ｌ”に固定される。初段のＬＣＤド
ライバー３７ａ、次段のＬＣＤドライバー３７ｂのラッ
チパルス制御回路５０は前記ラッチパルスＬＰの立ち下
がりで動作し、前記カウンタ回路８のＡＮＤゲート７６
の出力でリセットされるＦＦ４１のＱ出力と前記ラッチ
パルスＬＰそのものいづれかを選択する２入力ＡＮＤゲ
ート４２，４３とその出力のオアを取る２入力ＯＲゲー
ト４４により構成されている。次に初段次段判定回路２
のＦＦ１１のＱ出力は前記説明により初段時は“Ｈ”で
あり、この“Ｈ”レベルの時、ラッチパルスＬＰがＡＮ
Ｄゲート４３を介しオアゲート４４を通過する。
２，２３はＳ−Ｒフリップフロップを構成しており上記
ラッチパルスＬＰの“Ｈ”レベルによりリセットされ
る。この出力信号がインバータ２４を介して“Ｈ”レベ
ルとなり、次段のＬＣＤドライバー３７ｂのイネーブル
信号入力となる。よって次段のＬＣＤドライバー３７ｂ
のＦＦ１１はインバータＡ4 により反転された“Ｌ”
レベルを読み込んでＦＦ１１のＱ出力より出力する。こ
れにより初段のＬＣＤドライバー３７ａは“Ｈ”、次段
のＬＣＤドライバー３７ｂは“Ｌ”と、各初段次段判定
回路２にて判定される。初段のＬＣＤドライバー３７ａ
においてはＦＦ１１のＱ出力が“Ｈ”レベルの為、ＯＲ
ゲート１３の出力は“Ｈ”レベルに固定される。次段の
ＬＣＤドライバー３７ｂにおいてはＦＦ１１のＱ出力が
“Ｌ”レベルのためＯＲゲート１３の出力はＦＦ１２の
Ｑ出力により決定される。カウンター回路８は、ラッチ
パルスＬＰにより初期リセットされ、以後入力されるク
ロックパルスＣＰの偶数個目のパルスのみ通過させる様
な動作をする。このクロックの立ち下がりでイネーブル
ラッチ回路４のＦＦ１２は初段のＬＣＤドライバー３７
ａの場合は“Ｈ”を次段のＬＣＤドライバー３７ｂの場
合は“Ｌ”を読み込んでＯＲゲート１３の第２入力端子
へ各レベルを出力する。（なお初段のＬＣＤドライバー
３７ａの場合はイネーブル入力端子Ｔ4が“Ｌ”レベル
固定の為、以後の動作は同一の為省略する。）よって次
段のＬＣＤドライバー３７ｂにおけるのＯＲゲート１３
の入力は２つとも“Ｌ”レベルのためこの出力は“Ｌ”
レベルとなり次段のＬＣＤドライバー３７ｂのＡＮＤゲ
ート１４の出力も“Ｌ”に固定される。初段のＬＣＤド
ライバー３７ａ、次段のＬＣＤドライバー３７ｂのラッ
チパルス制御回路５０は前記ラッチパルスＬＰの立ち下
がりで動作し、前記カウンタ回路８のＡＮＤゲート７６
の出力でリセットされるＦＦ４１のＱ出力と前記ラッチ
パルスＬＰそのものいづれかを選択する２入力ＡＮＤゲ
ート４２，４３とその出力のオアを取る２入力ＯＲゲー
ト４４により構成されている。次に初段次段判定回路２
のＦＦ１１のＱ出力は前記説明により初段時は“Ｈ”で
あり、この“Ｈ”レベルの時、ラッチパルスＬＰがＡＮ
Ｄゲート４３を介しオアゲート４４を通過する。
【００６９】又、次段のＬＣＤドライバー３７ｂにおい
て、ＦＦ１１のＱ出力は“Ｌ”レベルになっているため
前記ラッチパルス制御回路５０のＦＦ４１のＱ出力より
出力された信号がＡＮＤゲート４２を介しＯＲゲート４
４を通過する。前記ラッチパルス制御回路５０のＦＦ４
１のデータ入力端子Ｄは“Ｈ”レベルに接続されている
ため前記ラッチパルスＬＰの立ち下がりでＦＦ４１は動
作し、前記カウンター回路８のゲート７６より出力され
る信号によりリセットされる。
て、ＦＦ１１のＱ出力は“Ｌ”レベルになっているため
前記ラッチパルス制御回路５０のＦＦ４１のＱ出力より
出力された信号がＡＮＤゲート４２を介しＯＲゲート４
４を通過する。前記ラッチパルス制御回路５０のＦＦ４
１のデータ入力端子Ｄは“Ｈ”レベルに接続されている
ため前記ラッチパルスＬＰの立ち下がりでＦＦ４１は動
作し、前記カウンター回路８のゲート７６より出力され
る信号によりリセットされる。
【００７０】このため初段のＬＣＤドライバー３７ａで
はラッチパルスＬＰそのものがＡＮＤゲート４３を介
し、ＯＲゲート４４を通過し、イネーブルラッチ回路４
のＦＦ１２のリセット入力端子Ｒと、シフトレジスタ５
のＦＦ１５のセット入力端子ＳとＦＦ１７〜２１のリセ
ット入力端子Ｒに伝達される。このためイネーブルラッ
チ回路４、シフトレジスタ５のＦＦ１５，１７〜２１は
ラッチパルスＬＰの“Ｈ”レベルで初期設定される。こ
のため前記シフトレジスタ５のＦＦ２１のバーＱ端子は
“Ｈ”レベルとなりこの“Ｈ”レベルはクロック制御回
路３のＡＮＤゲート１４の第１入力端子に伝達され、第
２入力端子は前記説明により“Ｈ”レベルになっている
ためデータ生成回路より送られてくるクロックパルスＣ
ＰはバッファＡ２を介しこのＡＮＤゲート１４を通過し
シフトレジスタ５のＦＦ１５〜２１のクロック入力端子
に入力される。次段のＬＣＤドライバー３７ｂでは初段
次段判定回路２のＦＦ１１のバーＱ出力が“Ｈ”になっ
ているためこの反転出力であるＱ出力は“Ｌ”のためＡ
ＮＤゲート４３は禁止されることとなり、そのためラッ
チパルス制御回路５０のＦＦ４１のＱ出力は、ＡＮＤゲ
ート４２を介しＯＲゲート４４を通過しイネーブルラッ
チ回路４のＦＦ１２のリセット入力端子Ｒとシフトレジ
スタ５のＦＦ１５のセット入力ＳとＦＦ１７〜２１のリ
セット入力端子Ｒに伝達される。
はラッチパルスＬＰそのものがＡＮＤゲート４３を介
し、ＯＲゲート４４を通過し、イネーブルラッチ回路４
のＦＦ１２のリセット入力端子Ｒと、シフトレジスタ５
のＦＦ１５のセット入力端子ＳとＦＦ１７〜２１のリセ
ット入力端子Ｒに伝達される。このためイネーブルラッ
チ回路４、シフトレジスタ５のＦＦ１５，１７〜２１は
ラッチパルスＬＰの“Ｈ”レベルで初期設定される。こ
のため前記シフトレジスタ５のＦＦ２１のバーＱ端子は
“Ｈ”レベルとなりこの“Ｈ”レベルはクロック制御回
路３のＡＮＤゲート１４の第１入力端子に伝達され、第
２入力端子は前記説明により“Ｈ”レベルになっている
ためデータ生成回路より送られてくるクロックパルスＣ
ＰはバッファＡ２を介しこのＡＮＤゲート１４を通過し
シフトレジスタ５のＦＦ１５〜２１のクロック入力端子
に入力される。次段のＬＣＤドライバー３７ｂでは初段
次段判定回路２のＦＦ１１のバーＱ出力が“Ｈ”になっ
ているためこの反転出力であるＱ出力は“Ｌ”のためＡ
ＮＤゲート４３は禁止されることとなり、そのためラッ
チパルス制御回路５０のＦＦ４１のＱ出力は、ＡＮＤゲ
ート４２を介しＯＲゲート４４を通過しイネーブルラッ
チ回路４のＦＦ１２のリセット入力端子Ｒとシフトレジ
スタ５のＦＦ１５のセット入力ＳとＦＦ１７〜２１のリ
セット入力端子Ｒに伝達される。
【００７１】次段のＬＣＤドライバー３７ｂにおいて、
この前記ラッチパルス制御回路５０のＦＦ４１のＱ出力
の“Ｈ”レベルはラッチパルスＬＰの立ち下がりから前
記説明通りカウンタ回路８のゲート７６から出力される
最初のパルスの“Ｈ”レベルまでの間であり、この
“Ｈ”レベルにより前記説明のイネーブルラッチ回路４
のＦＦ１２はリセットされるので、そのＱ出力は“Ｌ”
レベル、シフトレジスタ５のＦＦ−１５のＱ出力は
“Ｈ”レベルにセットされ、ＦＦ１７〜２０のＱ出力は
“Ｌ”レベル、ＦＦ２１のバーＱ出力は“Ｈ”レベルに
なる。
この前記ラッチパルス制御回路５０のＦＦ４１のＱ出力
の“Ｈ”レベルはラッチパルスＬＰの立ち下がりから前
記説明通りカウンタ回路８のゲート７６から出力される
最初のパルスの“Ｈ”レベルまでの間であり、この
“Ｈ”レベルにより前記説明のイネーブルラッチ回路４
のＦＦ１２はリセットされるので、そのＱ出力は“Ｌ”
レベル、シフトレジスタ５のＦＦ−１５のＱ出力は
“Ｈ”レベルにセットされ、ＦＦ１７〜２０のＱ出力は
“Ｌ”レベル、ＦＦ２１のバーＱ出力は“Ｈ”レベルに
なる。
【００７２】このＦＦ２１のバーＱ出力である“Ｈ”レ
ベルはクロック制御回路３のＡＮＤゲート１４の第１入
力端子に伝達され、第２入力端子は前記説明通り“Ｌ”
レベルになっており、この第２入力端子が“Ｌ”レベル
になっているためＡＮＤゲート１４のＡＮＤ条件が成立
しないためクロックパルスＣＰは、ＡＮＤゲート１４で
禁止される。
ベルはクロック制御回路３のＡＮＤゲート１４の第１入
力端子に伝達され、第２入力端子は前記説明通り“Ｌ”
レベルになっており、この第２入力端子が“Ｌ”レベル
になっているためＡＮＤゲート１４のＡＮＤ条件が成立
しないためクロックパルスＣＰは、ＡＮＤゲート１４で
禁止される。
【００７３】次にデータ生成回路より送られてくるクロ
ックパルスＣＰと、クロックパルスＣＰに同期して入力
されるシリアルデータＤｓは、バッファＡ１を介しデー
タラッチ回路１のＦＦ２６〜３０のデータ入力端子Ｄに
入力され、初段のＬＣＤドライバー３７ａはラッチパル
スＬＰの“Ｈ”レベルにより初期セットされたＦＦ１５
のＱ出力及びＦＦ２１のバーＱ出力は“Ｈ”レベルとな
り、このときクロックパルスＣＰは初段のＬＣＤドライ
バー３７ａのクロック制御回路３のＡＮＤゲート１４を
通ってＦＦ１５，１７〜２１のクロック入力端子に伝達
される。ところがラッチパルスＬＰの“Ｈ”レベルによ
り初期セット状態が維持されるので、クロックパルスＣ
Ｐが伝達されてもＦＦ１５は動作しない。次にラッチパ
ルスＬＰが立ち下がるとドライブ回路７は入力されてい
たデータのラッチを開始する。ラッチパルスＬＰの立ち
下がり後最初のクロックパルスＣＰを入力するとこのク
ロックパルスの立ち下がりでＦＦ１５は“Ｌ”を読み込
んでＱ出力より“Ｌ”を出力するのでこの立ち下がりの
信号でデータラッチ回路１のＦＦ２６はクロックと同期
しているデータ入力端子ＤのシリアルデータＤｓを読み
込み、ドライブ回路７へ伝達する。さらにこのクロック
パルス（シフトクロックパルス）の立ち下がりによりＦ
Ｆ１７はデータ入力端子Ｄの“Ｈ”レベルを読み込んで
Ｑ出力より出力する。次にラッチパルスＬＰの立ち下が
り後２番目のクロックパルスＣＰ入力は同様にＡＮＤゲ
ート１４を通ってシフトレジスター５に伝達される。
（以後このＡＮＤゲート１４の出力信号をシフトクロッ
クパルスと言う）このパルスの立ち下がりでＦＦ１７は
“Ｌ”を読み込んでＱ出力を“Ｌ”レベルにしＦＦ１８
は“Ｈ”を読み込んでＱ出力を“Ｈ”レベルにする。
ックパルスＣＰと、クロックパルスＣＰに同期して入力
されるシリアルデータＤｓは、バッファＡ１を介しデー
タラッチ回路１のＦＦ２６〜３０のデータ入力端子Ｄに
入力され、初段のＬＣＤドライバー３７ａはラッチパル
スＬＰの“Ｈ”レベルにより初期セットされたＦＦ１５
のＱ出力及びＦＦ２１のバーＱ出力は“Ｈ”レベルとな
り、このときクロックパルスＣＰは初段のＬＣＤドライ
バー３７ａのクロック制御回路３のＡＮＤゲート１４を
通ってＦＦ１５，１７〜２１のクロック入力端子に伝達
される。ところがラッチパルスＬＰの“Ｈ”レベルによ
り初期セット状態が維持されるので、クロックパルスＣ
Ｐが伝達されてもＦＦ１５は動作しない。次にラッチパ
ルスＬＰが立ち下がるとドライブ回路７は入力されてい
たデータのラッチを開始する。ラッチパルスＬＰの立ち
下がり後最初のクロックパルスＣＰを入力するとこのク
ロックパルスの立ち下がりでＦＦ１５は“Ｌ”を読み込
んでＱ出力より“Ｌ”を出力するのでこの立ち下がりの
信号でデータラッチ回路１のＦＦ２６はクロックと同期
しているデータ入力端子ＤのシリアルデータＤｓを読み
込み、ドライブ回路７へ伝達する。さらにこのクロック
パルス（シフトクロックパルス）の立ち下がりによりＦ
Ｆ１７はデータ入力端子Ｄの“Ｈ”レベルを読み込んで
Ｑ出力より出力する。次にラッチパルスＬＰの立ち下が
り後２番目のクロックパルスＣＰ入力は同様にＡＮＤゲ
ート１４を通ってシフトレジスター５に伝達される。
（以後このＡＮＤゲート１４の出力信号をシフトクロッ
クパルスと言う）このパルスの立ち下がりでＦＦ１７は
“Ｌ”を読み込んでＱ出力を“Ｌ”レベルにしＦＦ１８
は“Ｈ”を読み込んでＱ出力を“Ｈ”レベルにする。
【００７４】よってＦＦ１７のＱ出力の“Ｈ”レベルが
伝達されたことになる。
伝達されたことになる。
【００７５】ＦＦ２７はクロックパルスＣＰと同期に入
力されているシリアルデータＤｓを読み込んでＱ出力よ
りドライブ回路７へ伝達する。以後同様にラッチパルス
ＬＰの立ち下がり後３番目のクロックパルスＣＰ入力に
よりＦＦ２８はＦＦ１８のＱ出力によりシリアルデータ
Ｄｓを読み込んでドライブ回路７へ出力する。これらの
動作を続けて初段のＬＣＤドライバー３７ａに送るデー
タの最後から３番目のデータがドライブ回路７へ伝達さ
れた時、ＦＦ１９のＱ出力が“Ｈ”レベルとなりこの信
号によりイネーブル信号出力回路６のＳ−Ｒフリップフ
ロップはセットされる。このセットによりＳーＲフリッ
プフロップの出力の“Ｈ”レベルがインバータ２４を介
して“Ｌ”レベルとなって出力端子Ｔ5より出力され
る。出力端子Ｔ 5より出力されたイネーブル信号
（“Ｌ”レベル）は次段のＬＣＤドライバー３７ｂのイ
ネーブル信号入力端子Ｔ4に入力されインバータＡ４を
介してＦＦ１１、のデータ入力端子とイネーブルラッチ
回路４のＯＲゲート７７を介しＦＦ１２のデータ入力端
子に伝達される。この時、ＦＦ１２のクロック入力端子
にパルスが入力されるがイネーブル信号は初段のＬＣＤ
ドライバー３７ａのＡＮＤゲート１４、ＦＦ１９、ＮＯ
Ｒゲート２２，２３、インバータ２４の遅れがあり、こ
の時の変化を読み込めない。
力されているシリアルデータＤｓを読み込んでＱ出力よ
りドライブ回路７へ伝達する。以後同様にラッチパルス
ＬＰの立ち下がり後３番目のクロックパルスＣＰ入力に
よりＦＦ２８はＦＦ１８のＱ出力によりシリアルデータ
Ｄｓを読み込んでドライブ回路７へ出力する。これらの
動作を続けて初段のＬＣＤドライバー３７ａに送るデー
タの最後から３番目のデータがドライブ回路７へ伝達さ
れた時、ＦＦ１９のＱ出力が“Ｈ”レベルとなりこの信
号によりイネーブル信号出力回路６のＳ−Ｒフリップフ
ロップはセットされる。このセットによりＳーＲフリッ
プフロップの出力の“Ｈ”レベルがインバータ２４を介
して“Ｌ”レベルとなって出力端子Ｔ5より出力され
る。出力端子Ｔ 5より出力されたイネーブル信号
（“Ｌ”レベル）は次段のＬＣＤドライバー３７ｂのイ
ネーブル信号入力端子Ｔ4に入力されインバータＡ４を
介してＦＦ１１、のデータ入力端子とイネーブルラッチ
回路４のＯＲゲート７７を介しＦＦ１２のデータ入力端
子に伝達される。この時、ＦＦ１２のクロック入力端子
にパルスが入力されるがイネーブル信号は初段のＬＣＤ
ドライバー３７ａのＡＮＤゲート１４、ＦＦ１９、ＮＯ
Ｒゲート２２，２３、インバータ２４の遅れがあり、こ
の時の変化を読み込めない。
【００７６】初段のＬＣＤドライバー３７ａに送る最後
から２番目のクロックパルスＣＰが入力されるとＦＦ１
９のＱ出力端子は“Ｌ”レベルになりＦＦ２０のＱ出力
端子が“Ｈ”レベルになる。よって初段のＬＣＤドライ
バー３７ａに送る最後から２番目のシリアルデータＤｓ
は、ＦＦ２９に読み込まれてドライブ回路７に伝達され
る。次段のＬＣＤドライバー３７ｂはこの時ＡＮＤゲー
ト７６からの出力が“Ｈ”のままであるため、ＦＦ１２
はデータ入力端子Ｄの“Ｈ”レベルを読み込まずＡＮＤ
ゲート１４の第２入力端子は“Ｌ”レベルを保持してお
りクロックパルスＣＰに禁止がかかっている。初段のＬ
ＣＤドライバー３７ａに送る最後のクロックパルスＣＰ
が入力されるとＦＦ２０のＱ出力端子が“Ｌ”レベル、
ＦＦ２１のＱ出力端子が“Ｈ”レベル、バーＱ出力端子
が“Ｌ”レベルとなる。よって初段のＬＣＤドライバー
３７ａに送る最後のシリアルデータＤｓはＦＦ３０に読
み込まれてドライブ回路７に伝達される。そしてＦＦ２
１のバーＱ出力の“Ｌ”レベルがＡＮＤゲート１４の第
１入力端子に入力されてＡＮＤゲート１４の出力を
“Ｌ”レベルに固定する。
から２番目のクロックパルスＣＰが入力されるとＦＦ１
９のＱ出力端子は“Ｌ”レベルになりＦＦ２０のＱ出力
端子が“Ｈ”レベルになる。よって初段のＬＣＤドライ
バー３７ａに送る最後から２番目のシリアルデータＤｓ
は、ＦＦ２９に読み込まれてドライブ回路７に伝達され
る。次段のＬＣＤドライバー３７ｂはこの時ＡＮＤゲー
ト７６からの出力が“Ｈ”のままであるため、ＦＦ１２
はデータ入力端子Ｄの“Ｈ”レベルを読み込まずＡＮＤ
ゲート１４の第２入力端子は“Ｌ”レベルを保持してお
りクロックパルスＣＰに禁止がかかっている。初段のＬ
ＣＤドライバー３７ａに送る最後のクロックパルスＣＰ
が入力されるとＦＦ２０のＱ出力端子が“Ｌ”レベル、
ＦＦ２１のＱ出力端子が“Ｈ”レベル、バーＱ出力端子
が“Ｌ”レベルとなる。よって初段のＬＣＤドライバー
３７ａに送る最後のシリアルデータＤｓはＦＦ３０に読
み込まれてドライブ回路７に伝達される。そしてＦＦ２
１のバーＱ出力の“Ｌ”レベルがＡＮＤゲート１４の第
１入力端子に入力されてＡＮＤゲート１４の出力を
“Ｌ”レベルに固定する。
【００７７】つまり初段のＬＣＤドライバー３７ａはデ
ータ生成回路より送られてくる初段分のデータを取り込
み入力が終了すると直ちにクロックパルスＣＰの入力に
禁止がかかる。一方次段のＬＣＤドライバー３７ｂは初
段のＬＣＤドライバー３７ａの最後に入力されたクロッ
クパルスＣＰの立ち下がりによりＦＦ１２はＯＲゲート
７７を介して入力されるデータ入力端子Ｄの“Ｈ”レベ
ルを読み込んでＱ出力端子より出力する。この出力はＯ
Ｒゲート７７の第２入力端子に入力され、その出力はＦ
Ｆ１２のデータ入力端子Ｄに送られており、１度ＦＦ１
２のＱ出力が“Ｈ”レベルになると以後ＦＦ１２のリセ
ット端子Ｒにリセット入力信号が入力されるまで“Ｈ”
レベルを保持する。ＦＦ１２のＱ出力はさらにＯＲゲー
ト１３の第２入力端子にも送られるためこの“Ｈ”レベ
ルによりＯＲゲート１３は出力が“Ｈ”レベルとなりＡ
ＮＤゲート１４の第２入力端子へ出力する。ＡＮＤゲー
ト１４の第１入力端子はＦＦ２１のバーＱ出力が入力さ
れておりすでにラッチパルスＬＰにより初期リセットさ
れ“Ｈ”レベルになっており、今までのクロックパルス
ＣＰの入力禁止を解除する。
ータ生成回路より送られてくる初段分のデータを取り込
み入力が終了すると直ちにクロックパルスＣＰの入力に
禁止がかかる。一方次段のＬＣＤドライバー３７ｂは初
段のＬＣＤドライバー３７ａの最後に入力されたクロッ
クパルスＣＰの立ち下がりによりＦＦ１２はＯＲゲート
７７を介して入力されるデータ入力端子Ｄの“Ｈ”レベ
ルを読み込んでＱ出力端子より出力する。この出力はＯ
Ｒゲート７７の第２入力端子に入力され、その出力はＦ
Ｆ１２のデータ入力端子Ｄに送られており、１度ＦＦ１
２のＱ出力が“Ｈ”レベルになると以後ＦＦ１２のリセ
ット端子Ｒにリセット入力信号が入力されるまで“Ｈ”
レベルを保持する。ＦＦ１２のＱ出力はさらにＯＲゲー
ト１３の第２入力端子にも送られるためこの“Ｈ”レベ
ルによりＯＲゲート１３は出力が“Ｈ”レベルとなりＡ
ＮＤゲート１４の第２入力端子へ出力する。ＡＮＤゲー
ト１４の第１入力端子はＦＦ２１のバーＱ出力が入力さ
れておりすでにラッチパルスＬＰにより初期リセットさ
れ“Ｈ”レベルになっており、今までのクロックパルス
ＣＰの入力禁止を解除する。
【００７８】よって、初段のＬＣＤドライバー３７ａに
伝送するクロックパルスＣＰ終了後のクロックパルスＣ
Ｐ（次段のＬＣＤドライバー３７ｂに入力する初めのク
ロックパルス、以後次段のＬＣＤドライバー３７ｂの第
１パルスと言う）ＡＮＤゲート１４を介してＦＦ１５，
１７〜２１のクロック入力端子に伝達される。次段のＬ
ＣＤドライバー３７ｂに送る初めのシリアルデータＤｓ
がＦＦ２６のデータ入 力端子Ｄに伝達される。このため
次段のＬＣＤドライバー３７ｂの第１パルスによりＦＦ
１５は“Ｌ”レベルを読み込んでＱ出力は“Ｌ”レベル
になり、この立ち下がり信号によりＦＦ２６はデータ入
力端子ＤのシリアルデータＤｓを読み込んでドライブ回
路７へ伝達され、ＦＦ１７は“Ｈ”レベルを読み込んで
Ｑ出力が“Ｈ”レベルになる。
伝送するクロックパルスＣＰ終了後のクロックパルスＣ
Ｐ（次段のＬＣＤドライバー３７ｂに入力する初めのク
ロックパルス、以後次段のＬＣＤドライバー３７ｂの第
１パルスと言う）ＡＮＤゲート１４を介してＦＦ１５，
１７〜２１のクロック入力端子に伝達される。次段のＬ
ＣＤドライバー３７ｂに送る初めのシリアルデータＤｓ
がＦＦ２６のデータ入 力端子Ｄに伝達される。このため
次段のＬＣＤドライバー３７ｂの第１パルスによりＦＦ
１５は“Ｌ”レベルを読み込んでＱ出力は“Ｌ”レベル
になり、この立ち下がり信号によりＦＦ２６はデータ入
力端子ＤのシリアルデータＤｓを読み込んでドライブ回
路７へ伝達され、ＦＦ１７は“Ｈ”レベルを読み込んで
Ｑ出力が“Ｈ”レベルになる。
【００７９】以後データ生成回路から送られてくるクロ
ックパルスＣＰとシリアルデータＤｓは次段のＬＣＤド
ライバー３７ｂの内部において初段のＬＣＤドライバー
３７ａと同様ＦＦ２７〜３０に取り込まれていく。さら
に次段のＬＣＤドライバー３７ｂに伝達されるシリアル
データの最後から３番目のデータ伝送後イネーブル出力
回路６のＳ−Ｒフリップフロップはセットされインバー
タ２４を介して“Ｌ”レベルとなったイネーブル信号が
３段目のドライブ回路へ伝達される。さらに次段のＬＣ
Ｄドライバー３７ｂの最後のシリアルデータ伝送後ＦＦ
２１のバーＱが“Ｌ”レベルとなってＡＮＤゲート１４
の出力が“Ｌ”レベルに固定され、クロックパルスＣＰ
入力に禁止がかかる。以後３段目、４段目…等の次段も
同様に動作し最後のデータ伝送後ラッチパルスＬＰが入
力され全てのドライバー（初段３７ａ，次段３７ｂ等）
のドライブ回路７のクロックパルス入力端子にラッチパ
ルスＬＰが入力され、このラッチパルスＬＰの立ち下が
りでＦＦ２６〜３０のデータ信号をラッチし、出力端子
３２〜３６へ出力し一つの周期を終了する。
ックパルスＣＰとシリアルデータＤｓは次段のＬＣＤド
ライバー３７ｂの内部において初段のＬＣＤドライバー
３７ａと同様ＦＦ２７〜３０に取り込まれていく。さら
に次段のＬＣＤドライバー３７ｂに伝達されるシリアル
データの最後から３番目のデータ伝送後イネーブル出力
回路６のＳ−Ｒフリップフロップはセットされインバー
タ２４を介して“Ｌ”レベルとなったイネーブル信号が
３段目のドライブ回路へ伝達される。さらに次段のＬＣ
Ｄドライバー３７ｂの最後のシリアルデータ伝送後ＦＦ
２１のバーＱが“Ｌ”レベルとなってＡＮＤゲート１４
の出力が“Ｌ”レベルに固定され、クロックパルスＣＰ
入力に禁止がかかる。以後３段目、４段目…等の次段も
同様に動作し最後のデータ伝送後ラッチパルスＬＰが入
力され全てのドライバー（初段３７ａ，次段３７ｂ等）
のドライブ回路７のクロックパルス入力端子にラッチパ
ルスＬＰが入力され、このラッチパルスＬＰの立ち下が
りでＦＦ２６〜３０のデータ信号をラッチし、出力端子
３２〜３６へ出力し一つの周期を終了する。
【００８０】以上説明したように、この発明によればラ
ッチパルスＬＰの“Ｈ”レベルにより初段のＬＣＤドラ
イバー３７ａは初期化されこのラッチパルスＬＰの立ち
下がりによりデータラッチ回路１のデータがドライブ回
路７へラッチされる。つまりこのラッチパルスＬＰの立
ち下がりでシリアルデータＤｓをパラレルに変換しドラ
イブ回路７の出力端子３２〜３６から出力する。ラッチ
パルスＬＰの立ち下がり後初段のＬＣＤドライバー３７
ａが次のラインに対応したシリアルデータＤｓ、クロッ
クパルスＣＰの受付を始める。そして初段のＬＣＤドラ
イバー３７ａに対応するデータの転送を完了したら次段
のＬＣＤドライバー３７ｂにシリアルデータＤｓが転送
され以後順次シリアルデータＤｓとクロックパルスＣＰ
によりデータが転送されカスケード接続されたＬＣＤド
ライバーのうち最後の段に対応するＬＣＤドライバーの
データ転送が完了するとラッチパルスＬＰの“Ｈ”レベ
ルにより前記説明通り初段のＬＣＤドライバー３７ａ、
次段のＬＣＤドライバー３７ｂは初期化され以後同様の
動作をする。この時初段のＬＣＤドライバー３７ａはこ
のラッチパルスＬＰの“Ｈ”レベルそのものを初期化に
使用しているが、初段のＬＣＤドライバー３７ａは、こ
のラッチパルスＬＰの“Ｈ”の区間は、動作する必要が
なく前記説明通りラッチパルスＬＰの立ち下がり後のシ
リアルデータＤｓとクロックパルスＣＰの受付を開始、
終了までの動作を実行すれば、この区間以外は動作する
必要はない。次に次段のＬＣＤドライバー３７ｂは初段
のＬＣＤドライバー３７ａの出力端子Ｔ5より出力され
る“Ｌ”レベルのイネーブル出力によりシリアルデータ
ＤｓとクロックパルスＣＰの受付を開始するが、この次
段のＬＣＤドライバー３７ｂは前段のイネーブル出力に
より、順次シリアルデータＤｓとクロックパルスＣＰの
受付を開始する必要があるため初段のＬＣＤドライバー
３７ａのようにラッチパルスＬＰの“Ｈ”レベルそのも
のを使用することはできない。このためラッチパルスＬ
Ｐの立ち下がりからカウンター回路８のゲート７６の出
力より出力される信号の立ち上がりまでの間のみ“Ｈ”
レベルになる信号（以後ラッチパルス１とする）をイネ
ーブルラッチ回路４、シフトレジスタ回路５へ送り、前
記ラッチパルス１によりイネーブルラッチ回路４、シフ
トレジスタ回路５の初期セットを行う。それ以外の初段
次段判定回路２、カウンター回路８、イネーブル信号出
力回路６には、ラッチパルスＬＰそのものが入力され
る。それはカスケード接続したＬＣＤドライバーにおい
ては前記初段次段判定回路２、カウンター回路８、イネ
ーブル信号出力回路６は全段同期をかける必要があるた
めである。
ッチパルスＬＰの“Ｈ”レベルにより初段のＬＣＤドラ
イバー３７ａは初期化されこのラッチパルスＬＰの立ち
下がりによりデータラッチ回路１のデータがドライブ回
路７へラッチされる。つまりこのラッチパルスＬＰの立
ち下がりでシリアルデータＤｓをパラレルに変換しドラ
イブ回路７の出力端子３２〜３６から出力する。ラッチ
パルスＬＰの立ち下がり後初段のＬＣＤドライバー３７
ａが次のラインに対応したシリアルデータＤｓ、クロッ
クパルスＣＰの受付を始める。そして初段のＬＣＤドラ
イバー３７ａに対応するデータの転送を完了したら次段
のＬＣＤドライバー３７ｂにシリアルデータＤｓが転送
され以後順次シリアルデータＤｓとクロックパルスＣＰ
によりデータが転送されカスケード接続されたＬＣＤド
ライバーのうち最後の段に対応するＬＣＤドライバーの
データ転送が完了するとラッチパルスＬＰの“Ｈ”レベ
ルにより前記説明通り初段のＬＣＤドライバー３７ａ、
次段のＬＣＤドライバー３７ｂは初期化され以後同様の
動作をする。この時初段のＬＣＤドライバー３７ａはこ
のラッチパルスＬＰの“Ｈ”レベルそのものを初期化に
使用しているが、初段のＬＣＤドライバー３７ａは、こ
のラッチパルスＬＰの“Ｈ”の区間は、動作する必要が
なく前記説明通りラッチパルスＬＰの立ち下がり後のシ
リアルデータＤｓとクロックパルスＣＰの受付を開始、
終了までの動作を実行すれば、この区間以外は動作する
必要はない。次に次段のＬＣＤドライバー３７ｂは初段
のＬＣＤドライバー３７ａの出力端子Ｔ5より出力され
る“Ｌ”レベルのイネーブル出力によりシリアルデータ
ＤｓとクロックパルスＣＰの受付を開始するが、この次
段のＬＣＤドライバー３７ｂは前段のイネーブル出力に
より、順次シリアルデータＤｓとクロックパルスＣＰの
受付を開始する必要があるため初段のＬＣＤドライバー
３７ａのようにラッチパルスＬＰの“Ｈ”レベルそのも
のを使用することはできない。このためラッチパルスＬ
Ｐの立ち下がりからカウンター回路８のゲート７６の出
力より出力される信号の立ち上がりまでの間のみ“Ｈ”
レベルになる信号（以後ラッチパルス１とする）をイネ
ーブルラッチ回路４、シフトレジスタ回路５へ送り、前
記ラッチパルス１によりイネーブルラッチ回路４、シフ
トレジスタ回路５の初期セットを行う。それ以外の初段
次段判定回路２、カウンター回路８、イネーブル信号出
力回路６には、ラッチパルスＬＰそのものが入力され
る。それはカスケード接続したＬＣＤドライバーにおい
ては前記初段次段判定回路２、カウンター回路８、イネ
ーブル信号出力回路６は全段同期をかける必要があるた
めである。
【００８１】次にラッチパルスＬＰのパルス幅はクロッ
クパルスＣＰの周期のＮ倍で決定される。このＮは駆動
回路で使用する出力数、データ入力の本数によって異な
る。例えば８０出力の場合データ生成回路から送られて
くるシリアルデータが４ＢＩＴの場合必要クロック数
（シフトレジスタ５のビット数に対応する）は８０÷４
＝２０となり、データがシリアル（つまり、１ＢＩＴず
つ）の場合必要クロック数は８０となる。この必要クロ
ック数−１が前記のＮであり、シリアルデータが４ＢＩ
ＴならＮ＝１９であり、データがシリアルならばＮ＝７
９となる。
クパルスＣＰの周期のＮ倍で決定される。このＮは駆動
回路で使用する出力数、データ入力の本数によって異な
る。例えば８０出力の場合データ生成回路から送られて
くるシリアルデータが４ＢＩＴの場合必要クロック数
（シフトレジスタ５のビット数に対応する）は８０÷４
＝２０となり、データがシリアル（つまり、１ＢＩＴず
つ）の場合必要クロック数は８０となる。この必要クロ
ック数−１が前記のＮであり、シリアルデータが４ＢＩ
ＴならＮ＝１９であり、データがシリアルならばＮ＝７
９となる。
【００８２】このようにラッチパルスＬＰのパルス幅を
広くできるのは、カスケード接続したドライバーの最終
段のＬＣＤドライバーが次段のＬＣＤドライバーにイネ
ーブル信号を伝達する必要がなく前段のＬＣＤドライバ
ーからのイネーブル信号を受信し動作するだけでよいた
めである。このようにラッチパルス制御回路５０により
ラッチパルスＬＰそのものを使用するか前記ラッチパル
ス１を使用するかを初段次段判定回路２の判定結果出力
によりセレクトすることとイネーブルラッチ回路４のゲ
ート回路により１度セットしたイネーブル信号がラッチ
パルスＬＰによりクリアされないためにイネーブル信号
を保持することにより、前記説明通りラッチパルスＬＰ
のパルス幅を広くすることが可能となる。従来の駆動回
路はラッチパルスＬＰの“Ｌ”レベルで動作していたが
これを見かけ上、立ち下がりで動作として働く方式と
し、ラッチパルスＬＰが“Ｈ”レベルの時にクロックパ
ルスＣＰが入力されても動作する。このためラッチパル
スＬＰのパルス幅の制限が緩和され広範囲のデータ生成
回路へのインターフェースが可能となる。
広くできるのは、カスケード接続したドライバーの最終
段のＬＣＤドライバーが次段のＬＣＤドライバーにイネ
ーブル信号を伝達する必要がなく前段のＬＣＤドライバ
ーからのイネーブル信号を受信し動作するだけでよいた
めである。このようにラッチパルス制御回路５０により
ラッチパルスＬＰそのものを使用するか前記ラッチパル
ス１を使用するかを初段次段判定回路２の判定結果出力
によりセレクトすることとイネーブルラッチ回路４のゲ
ート回路により１度セットしたイネーブル信号がラッチ
パルスＬＰによりクリアされないためにイネーブル信号
を保持することにより、前記説明通りラッチパルスＬＰ
のパルス幅を広くすることが可能となる。従来の駆動回
路はラッチパルスＬＰの“Ｌ”レベルで動作していたが
これを見かけ上、立ち下がりで動作として働く方式と
し、ラッチパルスＬＰが“Ｈ”レベルの時にクロックパ
ルスＣＰが入力されても動作する。このためラッチパル
スＬＰのパルス幅の制限が緩和され広範囲のデータ生成
回路へのインターフェースが可能となる。
【００８３】又、本発明においてはラッチパルス制御回
路５０の構成をＦＦ４１とＡＮＤゲート４２，４３とＯ
Ｒゲート４４で構成した場合を述べたがＦＦ４１とトラ
イステートバッファ４２ａ〜４３ａを使用しても同様の
効果が得られる。この例を図５に示す。図５は図１のラ
ッチパルス制御回路５０の部分のみ抜粋した第２の実
［施例を示す回路図であり、他の部分は図１と同じ為図
を省略している。図５のラッチパルスＬＰは、ラッチパ
ルス制御回路５０を構成するＦＦ４１のクロック入力端
子とトライステートバッファ４３ａの入力に接続されＦ
Ｆ４１のＱ出力はトライステートバッファ４２ａの入力
に接続される。ＦＦ４１のリセット端子Ｒはカウンタ回
路８のＡＮＤゲート７６の出力と接続される。トライス
テートバッファ４２ａの出力はトライステートバッファ
４３ａの出力に接続されさらにイネーブルラッチ回路４
のＦＦ１２のリセット端子ＲとＦＦ１５のセット端子Ｓ
とＦＦ１７〜２１のリセット端子Ｒに接続される。トラ
イステートバッファ４２ａのコントロール入力端子は初
段次段判定回路２のＦＦ１１のバーＱ出力と接続され
る。トライステートバッファ４３ａのコントロール入力
端子は初段次段判定回路２のＦＦ１１のＱ出力に接続さ
れる。このコントロール入力端子は“Ｈ”レベルで入力
信号が出力に伝達されコントロール端子入力が“Ｌ”レ
ベルで出力はハイインピーダンスになる。ラッチパルス
制御回路５０の出力信号は初段次段判定回路２のＦＦ１
１のＱ出力、バーＱ出力によりラッチパルスＬＰそのも
のを出力するか、ＦＦ４１のＱ出力を出力するかを選択
するだけであり、以後図１と同様の結果が得られること
は明白である。
路５０の構成をＦＦ４１とＡＮＤゲート４２，４３とＯ
Ｒゲート４４で構成した場合を述べたがＦＦ４１とトラ
イステートバッファ４２ａ〜４３ａを使用しても同様の
効果が得られる。この例を図５に示す。図５は図１のラ
ッチパルス制御回路５０の部分のみ抜粋した第２の実
［施例を示す回路図であり、他の部分は図１と同じ為図
を省略している。図５のラッチパルスＬＰは、ラッチパ
ルス制御回路５０を構成するＦＦ４１のクロック入力端
子とトライステートバッファ４３ａの入力に接続されＦ
Ｆ４１のＱ出力はトライステートバッファ４２ａの入力
に接続される。ＦＦ４１のリセット端子Ｒはカウンタ回
路８のＡＮＤゲート７６の出力と接続される。トライス
テートバッファ４２ａの出力はトライステートバッファ
４３ａの出力に接続されさらにイネーブルラッチ回路４
のＦＦ１２のリセット端子ＲとＦＦ１５のセット端子Ｓ
とＦＦ１７〜２１のリセット端子Ｒに接続される。トラ
イステートバッファ４２ａのコントロール入力端子は初
段次段判定回路２のＦＦ１１のバーＱ出力と接続され
る。トライステートバッファ４３ａのコントロール入力
端子は初段次段判定回路２のＦＦ１１のＱ出力に接続さ
れる。このコントロール入力端子は“Ｈ”レベルで入力
信号が出力に伝達されコントロール端子入力が“Ｌ”レ
ベルで出力はハイインピーダンスになる。ラッチパルス
制御回路５０の出力信号は初段次段判定回路２のＦＦ１
１のＱ出力、バーＱ出力によりラッチパルスＬＰそのも
のを出力するか、ＦＦ４１のＱ出力を出力するかを選択
するだけであり、以後図１と同様の結果が得られること
は明白である。
【００８４】図６は第１図のラッチパルス制御回路５０
の部分のみ抜粋した第３の実施例を示す回路図であり、
他の部分は図１と同じ為図を省略している。
の部分のみ抜粋した第３の実施例を示す回路図であり、
他の部分は図１と同じ為図を省略している。
【００８５】図６のラッチパルスＬＰはラッチパルス制
御回路５０を構成するＦＦ４１のクロック入力端子とア
ナログＳＷ４３ｂの入力に接続される。ＦＦ４１のＱ出
力はアナログＳＷ４２ｂの入力に接続され、その出力は
バッファ４５を介し出力される。前記アナログＳＷ４３
ｂの出力はバッファ４５を介し出力されイネーブルラッ
チ回路４のＦＦ１２のリセット端子ＲとＦＦ１５のセッ
ト端子ＳとさらにＦＦ１７〜２１のリセット端子Ｒに接
続される。アナログＳＷ４２ｂのコントロール入力端子
は初段次段判定回路２のＦＦ１１のバーＱ出力と接続さ
れアナログＳＷ４３のコントロール入力端子は初段次段
判定回路２のＦＦ１１のＱ出力と接続されている。この
アナログＳＷ４２ｂ，４３ｂはコントロール入力端子に
“Ｈ”レベルが入力されると、入力信号が出力に伝達さ
れ“Ｌ”レベルが入力されると出力はハイインピーダン
スとなる。又、アナログＳＷ４２ｂ，４３ｂは、双方向
のため、出力をワイヤードオアで使用する場合は、バッ
ファを介してワイヤードオアを使用する必要がある。こ
のためバッファ４５が使用されている。ラッチパルス制
御回路５０の出力信号は初段次段判定回路２のＦＦ１１
のＱ出力、バーＱ出力により、ラッチパルスＬＰそのも
のを出力するかＦＦ４１のＱ出力を出力するかを選択す
るだけであり、以後図１同様の結果が得られることは明
白である。
御回路５０を構成するＦＦ４１のクロック入力端子とア
ナログＳＷ４３ｂの入力に接続される。ＦＦ４１のＱ出
力はアナログＳＷ４２ｂの入力に接続され、その出力は
バッファ４５を介し出力される。前記アナログＳＷ４３
ｂの出力はバッファ４５を介し出力されイネーブルラッ
チ回路４のＦＦ１２のリセット端子ＲとＦＦ１５のセッ
ト端子ＳとさらにＦＦ１７〜２１のリセット端子Ｒに接
続される。アナログＳＷ４２ｂのコントロール入力端子
は初段次段判定回路２のＦＦ１１のバーＱ出力と接続さ
れアナログＳＷ４３のコントロール入力端子は初段次段
判定回路２のＦＦ１１のＱ出力と接続されている。この
アナログＳＷ４２ｂ，４３ｂはコントロール入力端子に
“Ｈ”レベルが入力されると、入力信号が出力に伝達さ
れ“Ｌ”レベルが入力されると出力はハイインピーダン
スとなる。又、アナログＳＷ４２ｂ，４３ｂは、双方向
のため、出力をワイヤードオアで使用する場合は、バッ
ファを介してワイヤードオアを使用する必要がある。こ
のためバッファ４５が使用されている。ラッチパルス制
御回路５０の出力信号は初段次段判定回路２のＦＦ１１
のＱ出力、バーＱ出力により、ラッチパルスＬＰそのも
のを出力するかＦＦ４１のＱ出力を出力するかを選択す
るだけであり、以後図１同様の結果が得られることは明
白である。
【００８６】さらに本発明においてはイネーブルラッチ
回路４の構成をＯＲゲート７７とＦＦ１２で構成した場
合を述べたがＦＦ１２とインバータとＮＡＮＤゲートを
使用しても同様の効果が得られる。この例を図７に示
す。図７は図１のイネーブルラッチ回路４の部分のみ抜
粋した第４の実施例を示し、他の部分は図１と同じ為図
を省略している。
回路４の構成をＯＲゲート７７とＦＦ１２で構成した場
合を述べたがＦＦ１２とインバータとＮＡＮＤゲートを
使用しても同様の効果が得られる。この例を図７に示
す。図７は図１のイネーブルラッチ回路４の部分のみ抜
粋した第４の実施例を示し、他の部分は図１と同じ為図
を省略している。
【００８７】図７のイネーブル信号はイネーブルラッチ
回路４を構成するインバータ７８ａを介しＮＡＮＤゲー
ト７７ａの第１入力端子に接続され、その出力はＦＦ１
２ａのデータ入力端子Ｄに接続される。ＦＦ１２ａのＱ
出力はクロック制御回路３の第２入力端子に接続され
る。ＦＦ１２ａのバーＱ出力はＮＡＮＤゲート７７ａの
第２入力端子に接続される。ＦＦ１２ａのリセット端子
Ｒはラッチパルス制御回路５０のＯＲゲート４４の出力
と接続される。ＦＦ１２ａのクロック入力端子はカウン
ター回路８のＡＮＤゲート７６の出力と接続される。イ
ネーブルラッチ回路４のＦＦ１２ａのＱ出力は１度セッ
トしたらＦＦ１２ａのリセット端子Ｒにリセット信号が
入力されるまで保持するだけであり、以後図１と同様の
結果が得られるのは明白である。
回路４を構成するインバータ７８ａを介しＮＡＮＤゲー
ト７７ａの第１入力端子に接続され、その出力はＦＦ１
２ａのデータ入力端子Ｄに接続される。ＦＦ１２ａのＱ
出力はクロック制御回路３の第２入力端子に接続され
る。ＦＦ１２ａのバーＱ出力はＮＡＮＤゲート７７ａの
第２入力端子に接続される。ＦＦ１２ａのリセット端子
Ｒはラッチパルス制御回路５０のＯＲゲート４４の出力
と接続される。ＦＦ１２ａのクロック入力端子はカウン
ター回路８のＡＮＤゲート７６の出力と接続される。イ
ネーブルラッチ回路４のＦＦ１２ａのＱ出力は１度セッ
トしたらＦＦ１２ａのリセット端子Ｒにリセット信号が
入力されるまで保持するだけであり、以後図１と同様の
結果が得られるのは明白である。
【００８８】さらにＦＦ１２ｂ、ＡＮＤゲート７７ｂ、
インバータ７８ｂを使用しても同様の効果が得られる。
この例を図８に示す。
インバータ７８ｂを使用しても同様の効果が得られる。
この例を図８に示す。
【００８９】図８は図１のイネーブルラッチ回路４の部
分のみ抜粋した第５の実施例を示し、他の部分は図１と
同じため省略している。
分のみ抜粋した第５の実施例を示し、他の部分は図１と
同じため省略している。
【００９０】図８のイネーブル信号はイネーブルラッチ
回路４を構成するインバータ７８ｂを介しＡＮＤゲート
７７ｂの第１入力に接続され、その出力はＦＦ１２ｂの
データ入力端子Ｄに接続される。ＦＦ１２ｂのＱ出力は
ＡＮＤゲート７７ｂの第２入力端子に接続される。ＦＦ
１２ｂのバーＱ出力はクロック制御回路３の第２入力端
子に接続される。ＦＦ１２ｂのリセット端子Ｒはラッチ
パルス制御回路５０のＯＲゲート４４の出力と接続され
る。ＦＦ１２ｂのクロック入力端子はカウンター回路８
のＡＮＤゲート７６ｂの出力と接続される。イネーブル
ラッチ回路４のＦＦ１２ｂのバーＱ出力は１度セットし
たらＦＦ１２ｂのセット端子Ｓにセット信号が入力され
るまで保持するだけであり、以後図１と同様の結果が得
られるのは明白である。
回路４を構成するインバータ７８ｂを介しＡＮＤゲート
７７ｂの第１入力に接続され、その出力はＦＦ１２ｂの
データ入力端子Ｄに接続される。ＦＦ１２ｂのＱ出力は
ＡＮＤゲート７７ｂの第２入力端子に接続される。ＦＦ
１２ｂのバーＱ出力はクロック制御回路３の第２入力端
子に接続される。ＦＦ１２ｂのリセット端子Ｒはラッチ
パルス制御回路５０のＯＲゲート４４の出力と接続され
る。ＦＦ１２ｂのクロック入力端子はカウンター回路８
のＡＮＤゲート７６ｂの出力と接続される。イネーブル
ラッチ回路４のＦＦ１２ｂのバーＱ出力は１度セットし
たらＦＦ１２ｂのセット端子Ｓにセット信号が入力され
るまで保持するだけであり、以後図１と同様の結果が得
られるのは明白である。
【００９１】
【発明の効果】以上詳細に説明したように本発明によれ
ば、カスケード接続したＬＣＤドライバーの初段のＬＣ
Ｄドライバーの動作はラッチパルスの立ち下がりからシ
リアルデータＤｓの受付を開始し、終了までの動作が実
行されればこの区間以外時の受付動作はする必要がな
い。次段のＬＣＤドライバーの動作は前段のＬＣＤドラ
イバーからのイネーブル出力によりシリアルデータＤ
ｓ、クロックパルスＣＰを受付ける必要がある。この動
作を実行するためにラッチパルス制御回路は初段次段判
定回路の判定出力の結果により初段のＬＣＤドライバー
はラッチパルスそのもの、次段のＬＣＤドライバーはラ
ッチパルス立ち下がりを微分したパルスによりイネーブ
ルラッチ回路、シフトレジスタを制御することによりラ
ッチパルスＬＰのパルス幅を広くすることが可能となり
見かけ上、ラッチパルスの立ち下がりで働くことにな
り、ラッチパルスが“Ｈ”の時にクロックパルスが入力
されても動作するためラッチパルスＬＰのパルス幅の制
限が緩和され広範囲のデータ生成回路のインターフェー
スが可能となる。従ってデータ生成回路より送出される
クロックパルスＣＰとラッチパルスＬＰ間には位相の制
限が除去される。そのため、ＬＣＤ画面の大型化に伴う
ビット数の増加において、クロックパルス周波数が３Ｍ
Ｈｚから６，８ＭＨｚと増加し、クロックパルス幅がせ
まくなってもラッチパルス幅はこれに制限されず、動作
マージンが充分確保でき、ＬＣＤ画面の大型化による誤
動作の問題は解決され、信頼性の高い装置が提供でき
る。
ば、カスケード接続したＬＣＤドライバーの初段のＬＣ
Ｄドライバーの動作はラッチパルスの立ち下がりからシ
リアルデータＤｓの受付を開始し、終了までの動作が実
行されればこの区間以外時の受付動作はする必要がな
い。次段のＬＣＤドライバーの動作は前段のＬＣＤドラ
イバーからのイネーブル出力によりシリアルデータＤ
ｓ、クロックパルスＣＰを受付ける必要がある。この動
作を実行するためにラッチパルス制御回路は初段次段判
定回路の判定出力の結果により初段のＬＣＤドライバー
はラッチパルスそのもの、次段のＬＣＤドライバーはラ
ッチパルス立ち下がりを微分したパルスによりイネーブ
ルラッチ回路、シフトレジスタを制御することによりラ
ッチパルスＬＰのパルス幅を広くすることが可能となり
見かけ上、ラッチパルスの立ち下がりで働くことにな
り、ラッチパルスが“Ｈ”の時にクロックパルスが入力
されても動作するためラッチパルスＬＰのパルス幅の制
限が緩和され広範囲のデータ生成回路のインターフェー
スが可能となる。従ってデータ生成回路より送出される
クロックパルスＣＰとラッチパルスＬＰ間には位相の制
限が除去される。そのため、ＬＣＤ画面の大型化に伴う
ビット数の増加において、クロックパルス周波数が３Ｍ
Ｈｚから６，８ＭＨｚと増加し、クロックパルス幅がせ
まくなってもラッチパルス幅はこれに制限されず、動作
マージンが充分確保でき、ＬＣＤ画面の大型化による誤
動作の問題は解決され、信頼性の高い装置が提供でき
る。
【図１】本発明の第１の実施例を示し、ＬＣＤドライバ
ーをカスケード接続した状態を示す回路構成図。
ーをカスケード接続した状態を示す回路構成図。
【図２】図１各部の動作波形図。
【図３】従来のＬＣＤドライバーをカスケード接続した
状態を示す回路構成図。
状態を示す回路構成図。
【図４】図３各部の動作波形図
【図５】本発明の第２の実施例を示す部分回路図。
【図６】本発明の第３の実施例を示す部分回路図。
【図７】本発明の第４の実施例を示す部分回路図。
【図８】本発明の第５の実施例を示す部分回路図。
１……データラッチ回路 ２……初段次段判
定回路 ３……クロック制御回路 ４……イネーブル
ラッチ回路 ５……シフトレジスタ ６……イネーブル
信号出力回路 ７……ラッチ付きドライブ回路 ８……カウント回
路 ５０…ラッチパルス制御回路 Ｄｓ…シリアルデ
ータ ＣＰ…クロックパルス ＬＰ…ラッチパル
ス １２，１５…セット付きデータフリップフロップ ９，１０，１２，１２ａ，１２ｂ，１７〜２１，７５，
４１…リセット付きデータフリップフロップ １１，２６〜３０…データフリップフロップ １４，７６，４２，４３，７７ｂ…ＡＮＤゲート ７７
ａ…ＮＡＮＤゲート １３，４４，７７……ＯＲゲート ２２，２３……………ＮＯＲゲート Ａ１〜Ａ３，４５……バッファー Ａ４，２４，７８ａ…インバータ ４２ｂ，４３ｂ………アナログＳＷ ４２ａ，４３ａ………トライステートバッフアー ３７ａ…………………初段ＬＣＤドライバ ３７ｂ…………………次段ＬＣＤドライバ
定回路 ３……クロック制御回路 ４……イネーブル
ラッチ回路 ５……シフトレジスタ ６……イネーブル
信号出力回路 ７……ラッチ付きドライブ回路 ８……カウント回
路 ５０…ラッチパルス制御回路 Ｄｓ…シリアルデ
ータ ＣＰ…クロックパルス ＬＰ…ラッチパル
ス １２，１５…セット付きデータフリップフロップ ９，１０，１２，１２ａ，１２ｂ，１７〜２１，７５，
４１…リセット付きデータフリップフロップ １１，２６〜３０…データフリップフロップ １４，７６，４２，４３，７７ｂ…ＡＮＤゲート ７７
ａ…ＮＡＮＤゲート １３，４４，７７……ＯＲゲート ２２，２３……………ＮＯＲゲート Ａ１〜Ａ３，４５……バッファー Ａ４，２４，７８ａ…インバータ ４２ｂ，４３ｂ………アナログＳＷ ４２ａ，４３ａ………トライステートバッフアー ３７ａ…………………初段ＬＣＤドライバ ３７ｂ…………………次段ＬＣＤドライバ
Claims (3)
- 【請求項１】 第１または第２の電位レベルを有するラ
ッチ信号と、クロック信号と、ｎビット（ただし、ｎは
整数）からなるデータと、第３あるいは第４の電位レベ
ルを有するイネーブル信号とを受信し、該ラッチ信号の
該第２の電位レベルから該第１の電位レベルへの遷移に
応答して動作し、該イネーブル信号が第３の電位レベル
の時に、該データを該クロック信号に応答して、シリア
ルに受信するデータのｍビット分（ただし、ｍは整数
で、ｍ＜ｎ）を格納する駆動手段を複数個縦列接続して
なるＬＣＤ駆動回路において、 前記駆動手段は、 前記ラッチ信号の前記第２の電位レベルから前記第１の
電位レベルへの遷移に応答して動作し、前記イネーブル
信号が前記第３の電位レベルの時に第５の電位レベルを
有し、該イネーブル信号が前記第４の電位レベルの時に
第６の電位レベルを有する判定信号を出力し、その電位
レベルを保持するもので、初期化信号により、該判定信
号は該第６の電位レベルに設定される判定手段と、 前記判定信号と許可信号により制御され、該判定信号が
前記第５の電位レベルであって、該許可信号を受信して
いる時に、前記クロック信号の電位レベルに応答した電
位レベルの出力信号を出力するクロック制御手段と、前記許可信号を出力し、 前記クロック制御手段の前記出
力信号に応答して、シリアルに受信したデータをｍビッ
ト分格納するもので、該データのｍビット分の格納が終
了する前にイネーブル制御信号を出力し、該データのｍ
ビットの格納の終了に応答して該許可信号の出力を禁止
する保持手段と、 前記ラッチ信号が前記第１の電位レベルの時に、前記イ
ネーブル制御信号の受信状態に応じて前記第３あるいは
前記第４の電位レベルのイネーブル信号を出力し、該ラ
ッチ信号が前記第２の電位レベルの時に、該イネーブル
信号は前記第４の電位レベルに設定されるイネーブル出
力手段と、 前記判定信号が前記第５の電位レベルの時に、前記ラッ
チ信号が前記第２の電位レベルから前記第１の電位レベ
ルへの遷移をするまで前記初期化信号を出力し、該判定
信号が前記第６の電位レベルの時に、該ラッチ信号が該
第２の電位レベルから該第１の電位レベルへの遷移をし
た後の所定期間に該初期化信号を出力する初期化手段と
を、 有することを特徴とするＬＣＤ駆動回路。 - 【請求項２】 請求項１記載のＬＣＤ駆動回路におい
て、前記保持手段は、前記許可信号を出力するととも
に、前記クロック制御手段の前記出力信号に応答して、
順次第１から第ｍの指示信号を出力し、少なくとも該第
ｍの指示信号が出力される前の所定の指示信号を前記イ
ネーブル制御信号として出力し、該第ｍの指示信号が出
力されるのに応答して、該許可信号の出力を禁止する保
持制御回路と、 前記第１から第ｍの指示信号に応答して、シリアルに転
送されてくるデータを順次ｍビット分格納する格納回路
と、から構成されることを特徴とするＬＣＤ駆動回路。 - 【請求項３】 請求項１記載のＬＣＤ駆動回路におい
て、前記ラッチ信号が前記第２の電位レベルの時に、前
記クロック信号を分周した分周信号を出力する分周回路
を有し、前記判定信号が前記第６の電位レベルの時に、
前記初期化手段の前記初期化信号は該分周信号に応答し
て、初期化信号の出力が制御されることを特徴とするＬ
ＣＤ駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066777A JP2724053B2 (ja) | 1991-03-29 | 1991-03-29 | Ｌｃｄ駆動回路 |
| KR1019920001363A KR0162501B1 (ko) | 1991-03-29 | 1992-01-30 | Lcd 구동회로 |
| US07/857,637 US5270696A (en) | 1991-03-29 | 1992-03-25 | LCD driver circuit |
| DE69216268T DE69216268T2 (de) | 1991-03-29 | 1992-03-26 | Anzeigesteuergerät |
| EP92302656A EP0506418B1 (en) | 1991-03-29 | 1992-03-26 | Display driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066777A JP2724053B2 (ja) | 1991-03-29 | 1991-03-29 | Ｌｃｄ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04301679A JPH04301679A (ja) | 1992-10-26 |
| JP2724053B2 true JP2724053B2 (ja) | 1998-03-09 |
Family
ID=13325637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066777A Expired - Fee Related JP2724053B2 (ja) | 1991-03-29 | 1991-03-29 | Ｌｃｄ駆動回路 |
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| Country | Link |
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| EP (1) | EP0506418B1 (ja) |
| JP (1) | JP2724053B2 (ja) |
| KR (1) | KR0162501B1 (ja) |
| DE (1) | DE69216268T2 (ja) |
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| JP3540844B2 (ja) * | 1994-11-02 | 2004-07-07 | 日本テキサス・インスツルメンツ株式会社 | 半導体集積回路 |
| EP1708169A1 (en) * | 1995-02-01 | 2006-10-04 | Seiko Epson Corporation | Driving circuit and active matrix substrate and liquid crystal display device including it |
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| KR100435114B1 (ko) * | 2001-12-20 | 2004-06-09 | 삼성전자주식회사 | 액정디스플레이장치 |
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| GB2397710A (en) * | 2003-01-25 | 2004-07-28 | Sharp Kk | A shift register for an LCD driver, comprising reset-dominant RS flip-flops |
| US7158420B2 (en) * | 2005-04-29 | 2007-01-02 | Macronix International Co., Ltd. | Inversion bit line, charge trapping non-volatile memory and method of operating same |
| CN108447436B (zh) * | 2018-03-30 | 2019-08-09 | 京东方科技集团股份有限公司 | 栅极驱动电路及其驱动方法、显示装置 |
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| JPS5865482A (ja) * | 1981-10-15 | 1983-04-19 | 株式会社東芝 | デ−タ転送制御装置 |
| JPH0634154B2 (ja) * | 1983-01-21 | 1994-05-02 | シチズン時計株式会社 | マトリクス型表示装置の駆動回路 |
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| JP2511869B2 (ja) * | 1986-03-18 | 1996-07-03 | シチズン時計株式会社 | 液晶表示装置 |
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| JPH0752327B2 (ja) * | 1988-04-22 | 1995-06-05 | 三菱電機株式会社 | 画像表示装置 |
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| JPH0339787A (ja) * | 1989-07-06 | 1991-02-20 | Sharp Corp | 液晶表示装置の駆動回路 |
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1991
- 1991-03-29 JP JP3066777A patent/JP2724053B2/ja not_active Expired - Fee Related
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- 1992-01-30 KR KR1019920001363A patent/KR0162501B1/ko not_active IP Right Cessation
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- 1992-03-26 DE DE69216268T patent/DE69216268T2/de not_active Expired - Fee Related
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