JPH04301679A - Ｌｃｄ駆動回路 - Google Patents
Ｌｃｄ駆動回路Info
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- JPH04301679A JPH04301679A JP3066777A JP6677791A JPH04301679A JP H04301679 A JPH04301679 A JP H04301679A JP 3066777 A JP3066777 A JP 3066777A JP 6677791 A JP6677791 A JP 6677791A JP H04301679 A JPH04301679 A JP H04301679A
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- 239000000872 buffer Substances 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 16
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、駆動回路において、
特に液晶（以下ＬＣＤと略す）駆動用ＩＣの様に駆動回
路をカスケード接続しシリアルで送られてくる多量のデ
ータをラッチしパラレルで出力する回路を構成する場合
において駆動回路のラッチパルスを見かけ上後縁で働く
動作としラッチパルス中にクロックが入力されても動作
するようにした技術に関する。
特に液晶（以下ＬＣＤと略す）駆動用ＩＣの様に駆動回
路をカスケード接続しシリアルで送られてくる多量のデ
ータをラッチしパラレルで出力する回路を構成する場合
において駆動回路のラッチパルスを見かけ上後縁で働く
動作としラッチパルス中にクロックが入力されても動作
するようにした技術に関する。
【０００２】
【従来の技術】例えば、ＬＣＤ表示用の駆動回路のよう
に、多数の出力が必要な駆動回路は、データー生成回路
から、シリアルで出力されたデーターを、パラレルデー
ターに変換するデーターラッチ回路を有する、駆動回路
が用いられている。
に、多数の出力が必要な駆動回路は、データー生成回路
から、シリアルで出力されたデーターを、パラレルデー
ターに変換するデーターラッチ回路を有する、駆動回路
が用いられている。
【０００３】一般に、このようなデーターラッチ回路を
有する駆動回路は、端子数が１００ＰＩＮ程度の大型Ｉ
Ｃによって、構成される。ところで、端子数が１００Ｐ
ＩＮ程度のＩＣの場合は８０出力が限度であり、またＴ
ＡＢによる端子数が１８０ピン程度のＩＣの場合は１６
０出力が限度である。
有する駆動回路は、端子数が１００ＰＩＮ程度の大型Ｉ
Ｃによって、構成される。ところで、端子数が１００Ｐ
ＩＮ程度のＩＣの場合は８０出力が限度であり、またＴ
ＡＢによる端子数が１８０ピン程度のＩＣの場合は１６
０出力が限度である。
【０００４】したがって、転送するデーターが、６４０
ビットの様な多数のデーターを処理するシステムを構成
する場合は、８０〜１６０出力のＩＣを、８〜４個カス
ケード接続する必要がある。
ビットの様な多数のデーターを処理するシステムを構成
する場合は、８０〜１６０出力のＩＣを、８〜４個カス
ケード接続する必要がある。
【０００５】従来、この種の回路は図３に示すものがあ
る。
る。
【０００６】図３は、従来の駆動回路を、カスケード接
続した状態を示す回路構成図、図４は、図３の回路各部
の動作波形図である。なお、以下の説明において、カス
ケード接続の２段目を次段と称し、３段目以後の各段を
代表したものとする。
続した状態を示す回路構成図、図４は、図３の回路各部
の動作波形図である。なお、以下の説明において、カス
ケード接続の２段目を次段と称し、３段目以後の各段を
代表したものとする。
【０００７】図３において、図示しないデーター生成回
路よりシリアルで送られてくるデーターＤｓは初段ＬＣ
Ｄドライバー３７ａおよび初段ＬＣＤドライバ３７ａと
同一構成の次段ＬＣＤドライバー３７ｂの入力端子Ｔ１
に、それぞれ与えられる。また上記シリアルデーター
Ｄｓに同期して、入力されるクロックパルスＣＰが各段
の入力端子Ｔ２ に与えられるとともに、上記シリアル
データーＤｓをラッチするためのラッチパルスＬＰが各
段の入力端子Ｔ３ に与えられる。
路よりシリアルで送られてくるデーターＤｓは初段ＬＣ
Ｄドライバー３７ａおよび初段ＬＣＤドライバ３７ａと
同一構成の次段ＬＣＤドライバー３７ｂの入力端子Ｔ１
に、それぞれ与えられる。また上記シリアルデーター
Ｄｓに同期して、入力されるクロックパルスＣＰが各段
の入力端子Ｔ２ に与えられるとともに、上記シリアル
データーＤｓをラッチするためのラッチパルスＬＰが各
段の入力端子Ｔ３ に与えられる。
【０００８】イネーブル信号は、前段のドライバーの端
子Ｔ５ から出力され後段ドライバーの端子Ｔ４ に与
えられる。なお、初段ＬＣＤドライバー３７の場合は、
前段のドライバーがないので、イネーブル入力端子Ｔ４
は、接地（“Ｌ”レベルに接続）される。
子Ｔ５ から出力され後段ドライバーの端子Ｔ４ に与
えられる。なお、初段ＬＣＤドライバー３７の場合は、
前段のドライバーがないので、イネーブル入力端子Ｔ４
は、接地（“Ｌ”レベルに接続）される。
【０００９】入力端子Ｔ１ に与えられたシリアルデー
ターＤｓは、バッファーＡ１ を介してデーターラッチ
回路１に与えられる。データーラッチ回路１は、複数の
フリップフロップ回路２６〜３０によって、構成されて
いる。これらのフリップフロップ２６〜３０は、データ
ーフリップフロップ（以後Ｄ−Ｆ／Ｆと略す）か、又は
、データーラッチ（以後Ｄ−ラッチと略す）が用いられ
、シリアルデーターＤｓは、各フリップフロップ２６〜
３０のデーター入力端子Ｄに与えられる。
ターＤｓは、バッファーＡ１ を介してデーターラッチ
回路１に与えられる。データーラッチ回路１は、複数の
フリップフロップ回路２６〜３０によって、構成されて
いる。これらのフリップフロップ２６〜３０は、データ
ーフリップフロップ（以後Ｄ−Ｆ／Ｆと略す）か、又は
、データーラッチ（以後Ｄ−ラッチと略す）が用いられ
、シリアルデーターＤｓは、各フリップフロップ２６〜
３０のデーター入力端子Ｄに与えられる。
【００１０】一方、入力端子Ｔ３ に与えられたラッチ
パルスＬＰは、バッファーＡ３ を介して、初段次段判
定回路２、イネーブルラッチ回路４、シフトレジスター
５、イネーブル信号出力回路６、ラッチ付きドライブ回
路７、およびカウント回路８に、それぞれ供給される。
パルスＬＰは、バッファーＡ３ を介して、初段次段判
定回路２、イネーブルラッチ回路４、シフトレジスター
５、イネーブル信号出力回路６、ラッチ付きドライブ回
路７、およびカウント回路８に、それぞれ供給される。
【００１１】シフトレジスター５は、フリップフロップ
１５，１７〜２１とＡＮＤゲート１６によって構成され
、上記ラッチパルスＬＰは、フリップフロップ１５のセ
ット入力端子Ｓに与えられるとともに、フリップフロッ
プ１７〜２１のリセット入力端子Ｒに与えられる。これ
らのフリップフロップ１５，１７〜２１は、前のフリッ
プフロップの出力端子Ｑから出力された信号が次のフリ
ップフロップのデーター入力端子Ｄに与えられるように
接続される。なお、初のフリップフロップ１５のデータ
ー入力端子Ｄは接地（“Ｌ”レベルに接続）されている
。
１５，１７〜２１とＡＮＤゲート１６によって構成され
、上記ラッチパルスＬＰは、フリップフロップ１５のセ
ット入力端子Ｓに与えられるとともに、フリップフロッ
プ１７〜２１のリセット入力端子Ｒに与えられる。これ
らのフリップフロップ１５，１７〜２１は、前のフリッ
プフロップの出力端子Ｑから出力された信号が次のフリ
ップフロップのデーター入力端子Ｄに与えられるように
接続される。なお、初のフリップフロップ１５のデータ
ー入力端子Ｄは接地（“Ｌ”レベルに接続）されている
。
【００１２】これらのフリップフロップ１５，１７〜２
０の出力端子Ｑから出力された信号の内、フリップフロ
ップ１７〜２０のＱ出力が、データーラッチ回路、を構
成するフリップフロップ２７〜３０のラッチ入力端子Ｌ
に与えられる。また、シフトレジスター５におけるフリ
ップフロップ１５のＱ出力は、ＡＮＤゲート１６を介し
てデータラッチ回路１におけるフリップフロップ２６の
ラッチ入力端子Ｌに与えられる。
０の出力端子Ｑから出力された信号の内、フリップフロ
ップ１７〜２０のＱ出力が、データーラッチ回路、を構
成するフリップフロップ２７〜３０のラッチ入力端子Ｌ
に与えられる。また、シフトレジスター５におけるフリ
ップフロップ１５のＱ出力は、ＡＮＤゲート１６を介し
てデータラッチ回路１におけるフリップフロップ２６の
ラッチ入力端子Ｌに与えられる。
【００１３】上記アンドゲート１６の一方の入力端子に
は、クロック制御回路３を構成する３入力ＡＮＤゲート
１４の出力が与えられ、ＡＮＤゲート１４の出力がＨレ
ベルになるタイミングで上記フリップフロップ１５のＱ
出力信号が、上記フリップフロップ２６のラッチ入力端
子Ｌに与えられる。
は、クロック制御回路３を構成する３入力ＡＮＤゲート
１４の出力が与えられ、ＡＮＤゲート１４の出力がＨレ
ベルになるタイミングで上記フリップフロップ１５のＱ
出力信号が、上記フリップフロップ２６のラッチ入力端
子Ｌに与えられる。
【００１４】上記クロック制御回路３は、上記３入力Ａ
ＮＤゲート１４とＯＲゲート１３とで構成され、上記ク
ロックパルスＣＰ、初段次段判定回路２の出力信号、イ
ネーブルラッチ回路４の出力信号、およびシフトレジス
ター５における最終段のフリップフロップ２１のバーＱ
端子出力信号に基いて回路の動作クロック信号を形成す
る。
ＮＤゲート１４とＯＲゲート１３とで構成され、上記ク
ロックパルスＣＰ、初段次段判定回路２の出力信号、イ
ネーブルラッチ回路４の出力信号、およびシフトレジス
ター５における最終段のフリップフロップ２１のバーＱ
端子出力信号に基いて回路の動作クロック信号を形成す
る。
【００１５】上記クロック制御回路３から出力されるシ
フトクロック信号は、上記ＡＮＤゲート１６の他に、フ
リップフロップ１５，１７〜２１のクロック入力端子に
それぞれ与えられる。
フトクロック信号は、上記ＡＮＤゲート１６の他に、フ
リップフロップ１５，１７〜２１のクロック入力端子に
それぞれ与えられる。
【００１６】上記、初段次段判定回路２は、図示しない
データー生成回路から送られているシリアルデーターＤ
ｓが当該回路に与えられるものか、或いは次段回路に与
えられるものかを判定するために設けられ、３つのＤ形
のフリップフロップ９，１０，１１によって、構成され
ている。
データー生成回路から送られているシリアルデーターＤ
ｓが当該回路に与えられるものか、或いは次段回路に与
えられるものかを判定するために設けられ、３つのＤ形
のフリップフロップ９，１０，１１によって、構成され
ている。
【００１７】又、カウント回路８は、クロックパルスを
分周して、イネーブル信号の受信用クロックを間引くこ
とにより、イネーブル信号の遅延時間の影響を受けない
様にするために設けられており、Ｄ形フリップフロップ
７５と、２入力ＡＮＤゲート７６により構成されている
。
分周して、イネーブル信号の受信用クロックを間引くこ
とにより、イネーブル信号の遅延時間の影響を受けない
様にするために設けられており、Ｄ形フリップフロップ
７５と、２入力ＡＮＤゲート７６により構成されている
。
【００１８】又、イネーブルラッチ回路４は、入力端子
Ｔ４ に与えられるイネーブル信号を、前記カウント回
路８の出力により、ラッチする為に設けられ、Ｄ形フリ
ップフロップ１２により構成されている。
Ｔ４ に与えられるイネーブル信号を、前記カウント回
路８の出力により、ラッチする為に設けられ、Ｄ形フリ
ップフロップ１２により構成されている。
【００１９】一方、上記シフトレジスター５における最
終段よりも１つ前の段に設けられているフリップフロッ
プ１９のＱ出力端子が、イネーブル信号出力回路６を構
成する。ＮＯＲゲート２３の一方の入力端子に与えられ
る。
終段よりも１つ前の段に設けられているフリップフロッ
プ１９のＱ出力端子が、イネーブル信号出力回路６を構
成する。ＮＯＲゲート２３の一方の入力端子に与えられ
る。
【００２０】上記イネーブル信号出力回路６は、上記Ｎ
ＯＲゲート２３とＮＯＲゲート２２およびインバーター
２４により構成され、上記ＮＯＲゲート２３，２２によ
り、Ｓ−Ｒフリップフロップが構成される。
ＯＲゲート２３とＮＯＲゲート２２およびインバーター
２４により構成され、上記ＮＯＲゲート２３，２２によ
り、Ｓ−Ｒフリップフロップが構成される。
【００２１】上記インバーター２４の出力が端子Ｔ５
に与えられ、これがイネーブル信号として、後段の駆動
回路の入力端子Ｔ４ に導出される。
に与えられ、これがイネーブル信号として、後段の駆動
回路の入力端子Ｔ４ に導出される。
【００２２】次に、ガスケード接続時の動作について、
説明する。
説明する。
【００２３】図示しないデーター生成回路より送られて
くるシリアルデーター信号Ｄｓ、クロックパルス信号Ｃ
Ｐ、ラッチパルス信号ＬＰは、図４の波形図に示すよう
な、波形になっており、波形は連続している。
くるシリアルデーター信号Ｄｓ、クロックパルス信号Ｃ
Ｐ、ラッチパルス信号ＬＰは、図４の波形図に示すよう
な、波形になっており、波形は連続している。
【００２４】ラッチパルスＬＰが入力されると、フリッ
プフロップ１０，７５，１２，１７〜２１が、ラッチパ
ルスの“Ｈ”レベルの部分でリセットされるため、これ
らのフリップフロップのＱ出力端子は“Ｌ”レベルにな
る。
プフロップ１０，７５，１２，１７〜２１が、ラッチパ
ルスの“Ｈ”レベルの部分でリセットされるため、これ
らのフリップフロップのＱ出力端子は“Ｌ”レベルにな
る。
【００２５】フリップフロップ２１の場合は、バーＱが
“Ｈ”となり、ＡＮＤゲート１４の第１入力端子にこの
信号を送る。ＮＯＲ２２，２３により構成される。Ｒ−
Ｓフリップフロップは同様にリセットされ、Ｑ出力は“
Ｌ”レベルになるが、インバーター２４を通して、Ｔ５
より“Ｈ”レベルを出力する。
“Ｈ”となり、ＡＮＤゲート１４の第１入力端子にこの
信号を送る。ＮＯＲ２２，２３により構成される。Ｒ−
Ｓフリップフロップは同様にリセットされ、Ｑ出力は“
Ｌ”レベルになるが、インバーター２４を通して、Ｔ５
より“Ｈ”レベルを出力する。
【００２６】フリップフロップ１５は、ラッチパルスの
“Ｈ”レベルによりセットされて、Ｑ出力端子が“Ｈ”
レベルになる。
“Ｈ”レベルによりセットされて、Ｑ出力端子が“Ｈ”
レベルになる。
【００２７】次に、ラッチパルスＬＰが“Ｈ”→“Ｌ”
に立ち下がった時、フリップフロップ９のＱ出力が、“
Ｈ”レベルになる。このフリップフロップ９のＱ出力が
、フリップフロップ１０のＤ入力端子に送られ、また、
ラッチ回路２６〜３０にラッチされていたシリアルデー
ターＤｓがラッチ付きＬＣＤドライブ回路７にラッチさ
れて、出力端子３２〜３６より、ＬＣＤ駆動レベルが出
力される。
に立ち下がった時、フリップフロップ９のＱ出力が、“
Ｈ”レベルになる。このフリップフロップ９のＱ出力が
、フリップフロップ１０のＤ入力端子に送られ、また、
ラッチ回路２６〜３０にラッチされていたシリアルデー
ターＤｓがラッチ付きＬＣＤドライブ回路７にラッチさ
れて、出力端子３２〜３６より、ＬＣＤ駆動レベルが出
力される。
【００２８】次に、図示しないデーター生成回路から送
られてくる、クロックパルスＣＰの立ち上がり時点では
、図示しないデーター生成回路から送られてくるシリア
ルデーターＤｓが、データーラッチ回路１の各フリップ
フロップ２６〜３０のＤ入力端子に入力される。
られてくる、クロックパルスＣＰの立ち上がり時点では
、図示しないデーター生成回路から送られてくるシリア
ルデーターＤｓが、データーラッチ回路１の各フリップ
フロップ２６〜３０のＤ入力端子に入力される。
【００２９】また、初段ＬＣＤドライブ回路３７の入力
端子Ｔ４ は“Ｌ”レベルに設定されており、この“Ｌ
”レベルがインバーターＡ４ で反転されることにより
、“Ｈ”レベルになり、フリップフロップ１１と１２の
Ｄ入力端子に送られている。よって一度でも、フリップ
フロップ１０のＱ出力が立ち下がると、フリップフロッ
プ１１のＱ出力が“Ｈ”レベルになる。この“Ｈ”レベ
ルの出力は、２入力ＯＲゲート１３の第１入力端子およ
び３入力ＡＮＤゲート１４の第２入力端子に送られる。
端子Ｔ４ は“Ｌ”レベルに設定されており、この“Ｌ
”レベルがインバーターＡ４ で反転されることにより
、“Ｈ”レベルになり、フリップフロップ１１と１２の
Ｄ入力端子に送られている。よって一度でも、フリップ
フロップ１０のＱ出力が立ち下がると、フリップフロッ
プ１１のＱ出力が“Ｈ”レベルになる。この“Ｈ”レベ
ルの出力は、２入力ＯＲゲート１３の第１入力端子およ
び３入力ＡＮＤゲート１４の第２入力端子に送られる。
【００３０】この場合、３入力ＡＮＤゲート１４の第１
入力端子は“Ｈ”レベルになっているので、ＡＮＤゲー
ト１４の第３入力端子に与えられるクロックパルスＣＰ
は、そのまま出力される。
入力端子は“Ｈ”レベルになっているので、ＡＮＤゲー
ト１４の第３入力端子に与えられるクロックパルスＣＰ
は、そのまま出力される。
【００３１】一方、次段ＬＣＤドライバー７４の入力端
子Ｔ４ は、初段ＬＣＤドライブ回路３７の出力端子Ｔ
５ から“Ｈ”レベルのイネーブル信号が与えられる。 この“Ｈ”レベルの信号はインバーターＡ４ により“
Ｌ”レベルに反転され、フリップフロップ１１，１２の
Ｄ入力端子に送られる。
子Ｔ４ は、初段ＬＣＤドライブ回路３７の出力端子Ｔ
５ から“Ｈ”レベルのイネーブル信号が与えられる。 この“Ｈ”レベルの信号はインバーターＡ４ により“
Ｌ”レベルに反転され、フリップフロップ１１，１２の
Ｄ入力端子に送られる。
【００３２】また、フリップフロップ１１のクロック入
力端子に与えられるフリップフロップ１０のＱ出力が一
度でも“Ｈ”から“Ｌ”レベルに立ち下がると、フリッ
プフロップ１１のＱ出力は、“Ｌ”レベルに固定され、
これが２入力ＯＲゲート１３の第１入力端子に供給され
る。
力端子に与えられるフリップフロップ１０のＱ出力が一
度でも“Ｈ”から“Ｌ”レベルに立ち下がると、フリッ
プフロップ１１のＱ出力は、“Ｌ”レベルに固定され、
これが２入力ＯＲゲート１３の第１入力端子に供給され
る。
【００３３】一方、上記ゲート１３の第２入力端子に与
えられるフリップフロップ１２のＱ出力は、“Ｌ”レベ
ルなので、２入力ＯＲゲート１３の出力は“Ｌ”レベル
になる。
えられるフリップフロップ１２のＱ出力は、“Ｌ”レベ
ルなので、２入力ＯＲゲート１３の出力は“Ｌ”レベル
になる。
【００３４】したがって、この場合、２入力ＯＲゲート
１３の出力が供給される３入力ＡＮＤゲート１４におい
ては、ＡＮＤ条件が成立しないため、このＡＮＤゲート
１４の第３入力端子に与えられているクロックパルスＣ
Ｐの通過が禁止されている。
１３の出力が供給される３入力ＡＮＤゲート１４におい
ては、ＡＮＤ条件が成立しないため、このＡＮＤゲート
１４の第３入力端子に与えられているクロックパルスＣ
Ｐの通過が禁止されている。
【００３５】さて、初段ＬＣＤドライバー３７は、以上
の状態において、クロックパルスが入力されると、ＡＮ
Ｄゲート１４を通って、２入力ＡＮＤゲート１６の第２
入力端子に送られる。この場合、上記２入力ＡＮＤゲー
ト１６の第１入力端子は“Ｈ”レベルなので、上記２入
力ＡＮＤゲート１６の出力は“Ｈ”になる。
の状態において、クロックパルスが入力されると、ＡＮ
Ｄゲート１４を通って、２入力ＡＮＤゲート１６の第２
入力端子に送られる。この場合、上記２入力ＡＮＤゲー
ト１６の第１入力端子は“Ｈ”レベルなので、上記２入
力ＡＮＤゲート１６の出力は“Ｈ”になる。
【００３６】次に、このクロックパルスＣＰが“Ｈ”→
“Ｌ”に立ち下がると、第４図に示すようにフリップフ
ロップ１５のＱ出力は“Ｌ”レベルになり、フリップフ
ロップ１７のＱ出力は“Ｈ”レベルになる。この時、２
入力ＡＮＤゲート１６の出力は“Ｌ”レベルになり、こ
の出力信号が、フリップフロップ２６のラッチ入力端子
Ｌに送られるため、シリアルデーターＤｓの最初のデー
ターが、フリップフロップ２６にラッチされる。これと
、同時に、フリップフロップ１０のＱ出力は“Ｈ”レベ
ルになり、フリップフロップ９をリセットする。同様に
、カウント回路におけるフリップフロップ７５は、１つ
カウントが進み、Ｑ出力がＨになる。次段、ＬＣＤドラ
イバー７４のフリップフロップ９，１０，７５も同様の
動作をする。
“Ｌ”に立ち下がると、第４図に示すようにフリップフ
ロップ１５のＱ出力は“Ｌ”レベルになり、フリップフ
ロップ１７のＱ出力は“Ｈ”レベルになる。この時、２
入力ＡＮＤゲート１６の出力は“Ｌ”レベルになり、こ
の出力信号が、フリップフロップ２６のラッチ入力端子
Ｌに送られるため、シリアルデーターＤｓの最初のデー
ターが、フリップフロップ２６にラッチされる。これと
、同時に、フリップフロップ１０のＱ出力は“Ｈ”レベ
ルになり、フリップフロップ９をリセットする。同様に
、カウント回路におけるフリップフロップ７５は、１つ
カウントが進み、Ｑ出力がＨになる。次段、ＬＣＤドラ
イバー７４のフリップフロップ９，１０，７５も同様の
動作をする。
【００３７】次に、２番目のシリアルデーターＤｓと、
クロックパルスＣＰが送られてくると、フリップフロッ
プ１７のＱ出力は“Ｌ”レベルとなり、フリップフロッ
プ１８のＱ出力は“Ｈ”レベルになる。この時、フリッ
プフロップ１７のＱ出力は、フリップフロップ２７のラ
ッチ入力端子Ｌに与えられるため、２番目のシリアルデ
ーターＤｓがフリップフロップ２７にラッチされる。こ
の時、フリップフロップ７５のＱ出力が入力されている
。２入力ＡＮＤゲート７６の第１入力端子には、“Ｈ”
レベルが入力されているので、第２入力端子のクロック
パルスＣＰは、ＡＮＤゲート７６を通って、フリップフ
ロップ１２のクロック入力端子に入力される。Ｄ−Ｆ／
Ｆ１２は、データー入力端子の“Ｈ”レベル（Ｔ４ 信
号）を読み込んで、Ｑ出力より出力する。以下、フリッ
プフロップ７５，１２，ＡＮＤゲート７６により、クロ
ックパルスの偶数回ごとにＴ４ 端子に入力される信号
を読み込み、ＯＲゲート１３の第２入力端へ“Ｈ”レベ
ルを出力する。
クロックパルスＣＰが送られてくると、フリップフロッ
プ１７のＱ出力は“Ｌ”レベルとなり、フリップフロッ
プ１８のＱ出力は“Ｈ”レベルになる。この時、フリッ
プフロップ１７のＱ出力は、フリップフロップ２７のラ
ッチ入力端子Ｌに与えられるため、２番目のシリアルデ
ーターＤｓがフリップフロップ２７にラッチされる。こ
の時、フリップフロップ７５のＱ出力が入力されている
。２入力ＡＮＤゲート７６の第１入力端子には、“Ｈ”
レベルが入力されているので、第２入力端子のクロック
パルスＣＰは、ＡＮＤゲート７６を通って、フリップフ
ロップ１２のクロック入力端子に入力される。Ｄ−Ｆ／
Ｆ１２は、データー入力端子の“Ｈ”レベル（Ｔ４ 信
号）を読み込んで、Ｑ出力より出力する。以下、フリッ
プフロップ７５，１２，ＡＮＤゲート７６により、クロ
ックパルスの偶数回ごとにＴ４ 端子に入力される信号
を読み込み、ＯＲゲート１３の第２入力端へ“Ｈ”レベ
ルを出力する。
【００３８】又、同時に、フリップフロップ１０は、フ
リップフロップ９のＱ出力の“Ｌ”レベルを読み込みＱ
出力端子から出力する。この立ち下がりにより、フリッ
プフロップ１１は、Ｔ４ 端子に入力される信号の逆論
理を、読み込んで（この場合は“Ｈ”）をＯＲゲート１
３の第１入力端へ出力する。
リップフロップ９のＱ出力の“Ｌ”レベルを読み込みＱ
出力端子から出力する。この立ち下がりにより、フリッ
プフロップ１１は、Ｔ４ 端子に入力される信号の逆論
理を、読み込んで（この場合は“Ｈ”）をＯＲゲート１
３の第１入力端へ出力する。
【００３９】次段ＬＣＤドライバー７４では、フリップ
フロップ９，１０，１１，７５はＡＮＤゲート７６によ
り同様に動作し、フリップフロップ１１，１２により“
Ｌ”レベルが読み込まれてＯＲゲート１３へ、出力する
。
フロップ９，１０，１１，７５はＡＮＤゲート７６によ
り同様に動作し、フリップフロップ１１，１２により“
Ｌ”レベルが読み込まれてＯＲゲート１３へ、出力する
。
【００４０】ＯＲゲート１３は、入力された信号が２つ
とも“Ｌ”の為、３入力ＡＮＤゲートの第２入力端子を
“Ｌ”として、第３入力端子のクロックパルスＣＰ信号
に禁止をかける。
とも“Ｌ”の為、３入力ＡＮＤゲートの第２入力端子を
“Ｌ”として、第３入力端子のクロックパルスＣＰ信号
に禁止をかける。
【００４１】次に、初段のＬＣＤドライバー３７に、３
番目のシリアルデーターＤｓと、クロックパルスＣＰが
送られてくると、フリップフロップ１８のＱ出力は、“
Ｌ”レベルになり、このときフリップフロップ１８のＱ
出力がフリップフロップ２８のラッチ入力端子に与えら
れるため、３番目のシリアルデーターがフリップフロッ
プ２８にラッチされる。この様にして、図示しないデー
ター生成回路より送られてくるシリアルデーターＤｓを
クロックパルスＣＰに同期して、順次データーラッチ回
路１の各フリップフロップ２６〜３０にラッチしていく
。そして、初段ＬＣＤドライバー３７に対応する最後の
データーの１つ前のシリアルデーターＤｓが入力される
と（最終クロックパルスＣＰの２つ前のクロックが入力
されると）、フリップフロップ１９のＱ出力が“Ｈ”レ
ベルになり、イネーブル信号出力回路６の２入力ＮＯＲ
ゲート２３に伝達される。ＮＯＲゲート２３は、ＮＯＲ
ゲート２２とＳ−Ｒ、フリップフロップを構成しており
、伝達された信号により、Ｓ−Ｒフリップフロップはセ
ットされるが、インバーター２４により反転された“Ｌ
”レベルをＴ５ より出力し、次段のＴ４ へ伝送する
。この信号が、イネーブル信号であり、次段のＬＣＤド
ライバー７４の入力端子Ｔ４ を通り、インバーターＡ
４ を介して、フリップフロップ１１及び１２の各Ｄ入
力端子に与えられる。
番目のシリアルデーターＤｓと、クロックパルスＣＰが
送られてくると、フリップフロップ１８のＱ出力は、“
Ｌ”レベルになり、このときフリップフロップ１８のＱ
出力がフリップフロップ２８のラッチ入力端子に与えら
れるため、３番目のシリアルデーターがフリップフロッ
プ２８にラッチされる。この様にして、図示しないデー
ター生成回路より送られてくるシリアルデーターＤｓを
クロックパルスＣＰに同期して、順次データーラッチ回
路１の各フリップフロップ２６〜３０にラッチしていく
。そして、初段ＬＣＤドライバー３７に対応する最後の
データーの１つ前のシリアルデーターＤｓが入力される
と（最終クロックパルスＣＰの２つ前のクロックが入力
されると）、フリップフロップ１９のＱ出力が“Ｈ”レ
ベルになり、イネーブル信号出力回路６の２入力ＮＯＲ
ゲート２３に伝達される。ＮＯＲゲート２３は、ＮＯＲ
ゲート２２とＳ−Ｒ、フリップフロップを構成しており
、伝達された信号により、Ｓ−Ｒフリップフロップはセ
ットされるが、インバーター２４により反転された“Ｌ
”レベルをＴ５ より出力し、次段のＴ４ へ伝送する
。この信号が、イネーブル信号であり、次段のＬＣＤド
ライバー７４の入力端子Ｔ４ を通り、インバーターＡ
４ を介して、フリップフロップ１１及び１２の各Ｄ入
力端子に与えられる。
【００４２】ここでさらにクロックパルスＣＰが入力さ
れると、フリップフロップ１９のＱ出力は“Ｌ”になり
、この１９のＱ出力がフリップフロップ２９のラッチ入
力端子に与えられるため、最後から２番目のデーターが
、フリップフロップ２９にラッチされる。同時に、フリ
ップフロップ２０のＱ出力が“Ｈ”レベルになる。この
時次段のフリップフロップ７５のＱ出力が“Ｈ”となる
が、まだＡＮＤゲート７６の出力は、パルスが出力され
ない。
れると、フリップフロップ１９のＱ出力は“Ｌ”になり
、この１９のＱ出力がフリップフロップ２９のラッチ入
力端子に与えられるため、最後から２番目のデーターが
、フリップフロップ２９にラッチされる。同時に、フリ
ップフロップ２０のＱ出力が“Ｈ”レベルになる。この
時次段のフリップフロップ７５のＱ出力が“Ｈ”となる
が、まだＡＮＤゲート７６の出力は、パルスが出力され
ない。
【００４３】さらに、クロックパルスＣＰが入力される
と、フリップフロップ２０のＱ出力は“Ｌ”レベルにな
り、このフリップフロップ２０のＱ出力が、フリップフ
ロップ３０のラッチ入力端子に与えられるため、初段の
最後のデーターＤｓが、フリップフロップ３０にラッチ
される。一方、フリップフロップ２１のＱ出力は、“Ｈ
”レベルに、又、バーＱ出力は“Ｌ”レベルになる。こ
のバーＱ出力信号の“Ｌ”レベルが、３入力ＡＮＤゲー
ト１４の第１入力に加えられる。この結果図示しないデ
ーター生成回路より送られてくるクロックパルスＣＰが
上記３入力ＡＮＤゲート１４で禁止される。
と、フリップフロップ２０のＱ出力は“Ｌ”レベルにな
り、このフリップフロップ２０のＱ出力が、フリップフ
ロップ３０のラッチ入力端子に与えられるため、初段の
最後のデーターＤｓが、フリップフロップ３０にラッチ
される。一方、フリップフロップ２１のＱ出力は、“Ｈ
”レベルに、又、バーＱ出力は“Ｌ”レベルになる。こ
のバーＱ出力信号の“Ｌ”レベルが、３入力ＡＮＤゲー
ト１４の第１入力に加えられる。この結果図示しないデ
ーター生成回路より送られてくるクロックパルスＣＰが
上記３入力ＡＮＤゲート１４で禁止される。
【００４４】一方、これと同時に、次段ＬＣＤドライバ
ー７４のフリップフロップ７５のＱ出力が“Ｈ”の為、
クロックパルスＣＰは、ＡＮＤゲート７６を介して、フ
リップフロップ１２のクロック入力端子に伝達されるの
で、フリップフロップ１２はクロックパルスＣＰの立ち
下がり時に、イネーブル信号を反転した“Ｈ”レベルを
読み込みＱ出力より２入力ＯＲゲート１３の第２入力端
を通して、３入力ＡＮＤゲート１４の第２入力端へ伝達
する。このＡＮＤゲート１４の第１入力端も“Ｈ”レベ
ルになっているので、この後、データー生成回路から送
られてくるクロックパルスＣＰは、３入力ＡＮＤゲート
１４を通ることができ、フリップフロップ１５，１７〜
２１のクロック入力端子と、２入力ＡＮＤゲート１６の
第２入力端子に送られることになる。
ー７４のフリップフロップ７５のＱ出力が“Ｈ”の為、
クロックパルスＣＰは、ＡＮＤゲート７６を介して、フ
リップフロップ１２のクロック入力端子に伝達されるの
で、フリップフロップ１２はクロックパルスＣＰの立ち
下がり時に、イネーブル信号を反転した“Ｈ”レベルを
読み込みＱ出力より２入力ＯＲゲート１３の第２入力端
を通して、３入力ＡＮＤゲート１４の第２入力端へ伝達
する。このＡＮＤゲート１４の第１入力端も“Ｈ”レベ
ルになっているので、この後、データー生成回路から送
られてくるクロックパルスＣＰは、３入力ＡＮＤゲート
１４を通ることができ、フリップフロップ１５，１７〜
２１のクロック入力端子と、２入力ＡＮＤゲート１６の
第２入力端子に送られることになる。
【００４５】さて、次に図示しないデーター生成回路よ
り送られてくるクロックパルスＣＰが、次段が最初に動
作するパルスであり、このクロックパルスの立ち下がり
で、フリップフロップ１５のＱ出力は“Ｈ”→“Ｌ”レ
ベルに反転するとともに、フリップフロップ１７のＱ出
力が“Ｈ”レベルになる。又、この時、２入力ＡＮＤゲ
ート１６の第１入力が、このクロックパルスが立ち下が
るまで“Ｈ”が入力されていたので、この１回だけ、ク
ロックパルスＣＰは、ＡＮＤゲート１６を通って、フリ
ップフロップ２６のラッチ入力端子に入力される。
り送られてくるクロックパルスＣＰが、次段が最初に動
作するパルスであり、このクロックパルスの立ち下がり
で、フリップフロップ１５のＱ出力は“Ｈ”→“Ｌ”レ
ベルに反転するとともに、フリップフロップ１７のＱ出
力が“Ｈ”レベルになる。又、この時、２入力ＡＮＤゲ
ート１６の第１入力が、このクロックパルスが立ち下が
るまで“Ｈ”が入力されていたので、この１回だけ、ク
ロックパルスＣＰは、ＡＮＤゲート１６を通って、フリ
ップフロップ２６のラッチ入力端子に入力される。
【００４６】フリップフロップ２６〜３０のＤ入力端子
には、データー生成回路からシリアルデーターＤｓが入
力されているので、次段ＬＣＤドライバー７４は、前記
クロックパルスＣＰの立ち下がりで、フリップフロップ
２６は、データーＤｓをラッチして、Ｑ出力から、ドラ
イブ回路７へ送る。次のクロックパルスＣＰが、図示し
ないデーター生成回路より送られてくると、フリップフ
ロップ１７のＱ出力は“Ｌ”レベル、フリップフロップ
１８のＱ出力は、“Ｈ”レベルになり、このクロックＣ
Ｐに対応したシリアルデーターＤｓがフリップフロップ
２７にラッチされる。以後同様に、図示しないデーター
生成回路より送られてくるシリアルデーターＤｓがクロ
ックパルスＣＰにより順次ラッチされて行く。
には、データー生成回路からシリアルデーターＤｓが入
力されているので、次段ＬＣＤドライバー７４は、前記
クロックパルスＣＰの立ち下がりで、フリップフロップ
２６は、データーＤｓをラッチして、Ｑ出力から、ドラ
イブ回路７へ送る。次のクロックパルスＣＰが、図示し
ないデーター生成回路より送られてくると、フリップフ
ロップ１７のＱ出力は“Ｌ”レベル、フリップフロップ
１８のＱ出力は、“Ｈ”レベルになり、このクロックＣ
Ｐに対応したシリアルデーターＤｓがフリップフロップ
２７にラッチされる。以後同様に、図示しないデーター
生成回路より送られてくるシリアルデーターＤｓがクロ
ックパルスＣＰにより順次ラッチされて行く。
【００４７】そして、次段ＬＣＤドライバー７４に入力
される最後のクロックパルスＣＰの２つ前のクロックパ
ルスＣＰが入力されると、シフトレジスター５における
最終段より２つ手前のフリップフロップ１９のＱ出力が
“Ｈ”レベルになる。この“Ｈ”レベルにより、２入力
ＮＯＲ２３，２２で構成されるＳ−Ｒフリップフロップ
がセットされ、この“Ｈ”レベルがインバーター２４を
通して、“Ｌ”レベルとなり、出力端子Ｔ５ から３段
目のＬＣＤドライバーのイネーブル入力端子Ｔ４ に送
られる。
される最後のクロックパルスＣＰの２つ前のクロックパ
ルスＣＰが入力されると、シフトレジスター５における
最終段より２つ手前のフリップフロップ１９のＱ出力が
“Ｈ”レベルになる。この“Ｈ”レベルにより、２入力
ＮＯＲ２３，２２で構成されるＳ−Ｒフリップフロップ
がセットされ、この“Ｈ”レベルがインバーター２４を
通して、“Ｌ”レベルとなり、出力端子Ｔ５ から３段
目のＬＣＤドライバーのイネーブル入力端子Ｔ４ に送
られる。
【００４８】次のクロックパルスＣＰが図示しないデー
ター生成回路より送られてくると、次段ＬＣＤドライバ
ー７４のフリップフロップ１９のＱ出力は、“Ｌ”にな
り、フリップフロップ２０のＱ出力は“Ｈ”になる。
ター生成回路より送られてくると、次段ＬＣＤドライバ
ー７４のフリップフロップ１９のＱ出力は、“Ｌ”にな
り、フリップフロップ２０のＱ出力は“Ｈ”になる。
【００４９】この時、フリップフロップ１９のＱ出力は
、フリップフロップ２９のラッチ端子Ｌへ送られ、これ
に対応するシリアルデーターがフリップフロップ２９に
ラッチされる。
、フリップフロップ２９のラッチ端子Ｌへ送られ、これ
に対応するシリアルデーターがフリップフロップ２９に
ラッチされる。
【００５０】次にクロックパルスＣＰが、図示しないデ
ーター生成回路より送られてくると、フリップフロップ
２０のＱ出力は“Ｌ”になり、フリップフロップ２１の
Ｑ出力は“Ｈ”、バーＱ出力は“Ｌ”になる。この時、
フリップフロップ２０のＱ出力は、フリップフロップ３
０のラッチ端子Ｌへ送られ、これに対応するシリアルデ
ーターが、フリップフロップ３０にラッチされる。
ーター生成回路より送られてくると、フリップフロップ
２０のＱ出力は“Ｌ”になり、フリップフロップ２１の
Ｑ出力は“Ｈ”、バーＱ出力は“Ｌ”になる。この時、
フリップフロップ２０のＱ出力は、フリップフロップ３
０のラッチ端子Ｌへ送られ、これに対応するシリアルデ
ーターが、フリップフロップ３０にラッチされる。
【００５１】一方、フリップフロップ２１のバーＱ出力
（“Ｌ”レベル）が、３入力ＡＮＤゲート１４の第１入
力端子に与えられることにより、３入力ＡＮＤゲート１
４の出力は“Ｌ”に固定される。
（“Ｌ”レベル）が、３入力ＡＮＤゲート１４の第１入
力端子に与えられることにより、３入力ＡＮＤゲート１
４の出力は“Ｌ”に固定される。
【００５２】フリップフロップ２６〜３０のＱ出力はラ
ッチ付きＬＣＤドライバー回路７に送られる。
ッチ付きＬＣＤドライバー回路７に送られる。
【００５３】以後、同様に３段目以後のＬＣＤドライバ
ーにもデーターが転送された後、データー生成回路より
、ラッチパルスＬＰが送られてくると、ＬＣＤドライバ
ー回路７は、各ＬＣＤドライバーのデーターラッチ回路
１から、ラッチ付きＬＣＤドライバー回路７に入力され
ているデーターをラッチして、出力端子３２〜３６にパ
ラレルに出力する。
ーにもデーターが転送された後、データー生成回路より
、ラッチパルスＬＰが送られてくると、ＬＣＤドライバ
ー回路７は、各ＬＣＤドライバーのデーターラッチ回路
１から、ラッチ付きＬＣＤドライバー回路７に入力され
ているデーターをラッチして、出力端子３２〜３６にパ
ラレルに出力する。
【００５４】
【発明が解決する課題】以上説明したように従来のカス
ケード接続回路においては、データ生成回路より選出さ
れるクロックパルスＣＰとラッチパルスＬＰの間には位
相の制限があり図１に示す様にラッチパルスＬＰの“Ｈ
”レベルは、クロックパルスの“Ｌ”レベルの区間に入
るようになっている。この区間はシリアルデータからパ
ラレルに変換する区間であり最後のシリアルデータを転
送後ラッチパルスＬＰでラッチする必要がある。又従来
例は１ＢＩＴのデータ転送の場合を示したがＬＣＤ画面
の大型化に伴い４ＢＩＴ，８ＢＩＴ，１２ＢＩＴ等に増
加し又データを転送するクロックパルスのＣＰの周波数
も３ＭＨＺから６ＭＨＺ，８ＭＨＺと増加することにな
る。これに伴いクロックパルスＣＰのパルス幅がせまく
なり、これに対応するラッチパルスＬＰのパルス幅もせ
まくする必要が出てくる。しかしながらこのラッチパル
スＬＰのパルス幅をせまくすると本駆動回路が誤動作す
る恐れが出てくる。例えばクロックパルスＣＰのパルス
幅が６ＭＨＺの場合これに対応するラッチパルス幅ＬＰ
は約８３ｎｓ、９ＭＨＺの場合は６２ｎｓ程度である。 本駆動回路でのラッチパルスＬＰのパルス幅の実力値は
、５０ｎｓ程度であり動作マージンが少ないため誤動作
の原因となりやすい。これは大画面のＬＣＤ表示のネッ
クになっていた。
ケード接続回路においては、データ生成回路より選出さ
れるクロックパルスＣＰとラッチパルスＬＰの間には位
相の制限があり図１に示す様にラッチパルスＬＰの“Ｈ
”レベルは、クロックパルスの“Ｌ”レベルの区間に入
るようになっている。この区間はシリアルデータからパ
ラレルに変換する区間であり最後のシリアルデータを転
送後ラッチパルスＬＰでラッチする必要がある。又従来
例は１ＢＩＴのデータ転送の場合を示したがＬＣＤ画面
の大型化に伴い４ＢＩＴ，８ＢＩＴ，１２ＢＩＴ等に増
加し又データを転送するクロックパルスのＣＰの周波数
も３ＭＨＺから６ＭＨＺ，８ＭＨＺと増加することにな
る。これに伴いクロックパルスＣＰのパルス幅がせまく
なり、これに対応するラッチパルスＬＰのパルス幅もせ
まくする必要が出てくる。しかしながらこのラッチパル
スＬＰのパルス幅をせまくすると本駆動回路が誤動作す
る恐れが出てくる。例えばクロックパルスＣＰのパルス
幅が６ＭＨＺの場合これに対応するラッチパルス幅ＬＰ
は約８３ｎｓ、９ＭＨＺの場合は６２ｎｓ程度である。 本駆動回路でのラッチパルスＬＰのパルス幅の実力値は
、５０ｎｓ程度であり動作マージンが少ないため誤動作
の原因となりやすい。これは大画面のＬＣＤ表示のネッ
クになっていた。
【００５５】
【課題を解決する手段】前述の課題を解決するため、本
発明の駆動回路は、カスケード接続時にイネーブル信号
を入力するために設けられた入力端子と、上記イネーブ
ル信号を次段に接続されている駆動回路に出力するため
に設けられた出力端子と、データ生成回路からシリアル
で与えられるデータを順次ラッチするためのフリップフ
ロップが所定数設けられているデータラッチ回路と、上
記データラッチ回路に設けられている各フリップフロッ
プをラッチ可能状態にするラッチ信号をシフトクロック
パルス信号に基づいて順次けた送りしながら順番に出力
し最後にクロック制御回路に第１クロック制御信号を出
力するための所定数のフリップフロップが設けられてい
るシフトレジスターと、上記シフトレジスターから上記
ラッチ信号が与えられ、それに基づいて上記イネーブル
信号出力端子に上記イネーブル信号を導出するイネーブ
ル信号出力回路と、上記クロックパルスを分周するため
のカウント回路とカウント回路の出力信号によりイネー
ブル入力端子の信号を読み込むイネーブルラッチ回路と
、カスケード接続時に初段として使用する時に論理レベ
ル“Ｈ”を、次段として使用する時に論理レベル“Ｌ”
となる第２クロック制御信号とし、前記イネーブルラッ
チ回路の出力を第３制御クロック信号とし、この第１，
第２，第３，クロック制御信号により前記シフトレジス
タへのシフトクロックパルスを制御するためのクロック
制御回路と、前記シフトレジスタイネーブルラッチ回路
を初期セットするラッチパルス制御回路、を具備し上記
第２クロック制御信号によりラッチパルスそのものとラ
ッチパルス信号に対応し発生する第２ラッチパルスを切
り替えてシフトレジスタとイネーブルラッチ回路へ出力
し制御することにより見かけ上ラッチパルスの後縁で働
きラッチパルス中にクロックパルスが入力されても動作
可能となるＬＣＤ駆動回路を提供する。
発明の駆動回路は、カスケード接続時にイネーブル信号
を入力するために設けられた入力端子と、上記イネーブ
ル信号を次段に接続されている駆動回路に出力するため
に設けられた出力端子と、データ生成回路からシリアル
で与えられるデータを順次ラッチするためのフリップフ
ロップが所定数設けられているデータラッチ回路と、上
記データラッチ回路に設けられている各フリップフロッ
プをラッチ可能状態にするラッチ信号をシフトクロック
パルス信号に基づいて順次けた送りしながら順番に出力
し最後にクロック制御回路に第１クロック制御信号を出
力するための所定数のフリップフロップが設けられてい
るシフトレジスターと、上記シフトレジスターから上記
ラッチ信号が与えられ、それに基づいて上記イネーブル
信号出力端子に上記イネーブル信号を導出するイネーブ
ル信号出力回路と、上記クロックパルスを分周するため
のカウント回路とカウント回路の出力信号によりイネー
ブル入力端子の信号を読み込むイネーブルラッチ回路と
、カスケード接続時に初段として使用する時に論理レベ
ル“Ｈ”を、次段として使用する時に論理レベル“Ｌ”
となる第２クロック制御信号とし、前記イネーブルラッ
チ回路の出力を第３制御クロック信号とし、この第１，
第２，第３，クロック制御信号により前記シフトレジス
タへのシフトクロックパルスを制御するためのクロック
制御回路と、前記シフトレジスタイネーブルラッチ回路
を初期セットするラッチパルス制御回路、を具備し上記
第２クロック制御信号によりラッチパルスそのものとラ
ッチパルス信号に対応し発生する第２ラッチパルスを切
り替えてシフトレジスタとイネーブルラッチ回路へ出力
し制御することにより見かけ上ラッチパルスの後縁で働
きラッチパルス中にクロックパルスが入力されても動作
可能となるＬＣＤ駆動回路を提供する。
【００５６】
【作用】カスケード接続時の初段の動作はラッチパルス
の立ち下がりからシリアルデータＤｓの受付を開始し、
終了までの動作が実行されればこの区間以外時の受付動
作はする必要がない。次段の動作は前段のイネーブル出
力によりシリアルデータＤｓ、クロックパルスＣＰを受
付ける必要があるためこの動作を実行するために、ラッ
チパルス制御回路の第２クロック制御信号レベル（初段
次段判定回路の判定出力の結果）により初段はラッチパ
ルスそのもの次段はラッチパルスの立ち下がりを微分し
たパルスによりイネーブルラッチ回路、シフトレジスタ
を制御することにより、ラッチパルスＬＰのパルス幅を
広くすることが可能となり、見かけ上ラッチパルスの後
縁で働くことになりラッチパルスの中にクロックパルス
が入力されても動作するためラッチパルス幅の制限が緩
和され広範囲のデータ生成回路のインターフェースが可
能となる。
の立ち下がりからシリアルデータＤｓの受付を開始し、
終了までの動作が実行されればこの区間以外時の受付動
作はする必要がない。次段の動作は前段のイネーブル出
力によりシリアルデータＤｓ、クロックパルスＣＰを受
付ける必要があるためこの動作を実行するために、ラッ
チパルス制御回路の第２クロック制御信号レベル（初段
次段判定回路の判定出力の結果）により初段はラッチパ
ルスそのもの次段はラッチパルスの立ち下がりを微分し
たパルスによりイネーブルラッチ回路、シフトレジスタ
を制御することにより、ラッチパルスＬＰのパルス幅を
広くすることが可能となり、見かけ上ラッチパルスの後
縁で働くことになりラッチパルスの中にクロックパルス
が入力されても動作するためラッチパルス幅の制限が緩
和され広範囲のデータ生成回路のインターフェースが可
能となる。
【００５７】
【実施例】図１は、この発明の第１の実施例を示す回路
図である。
図である。
【００５８】図２は、図１の回路各部の動作波形図であ
る。
る。
【００５９】なお図１の回路において図３と同一の部分
には同一符号を付して説明を省略する。
には同一符号を付して説明を省略する。
【００６０】図１において図示しないデータ生成回路よ
りシリアルで送られてくるデータＤｓは、初段ＬＣＤド
ライバー３７ａおよび初段ＬＣＤドライバー３７ａと同
一構成である次段ＬＣＤドライバー３６ｂの入力端子Ｔ
１ にそれぞれ与えられる。又上記シリアルデータＤｓ
に同期して入力されるクロックパルスＣＰが各段の入力
端子Ｔ２ に与えられるとともに上記シリアルデータＤ
ｓをラッチするためのラッチパルスＬＰが各段の入力端
子Ｔ３ に与えられる。
りシリアルで送られてくるデータＤｓは、初段ＬＣＤド
ライバー３７ａおよび初段ＬＣＤドライバー３７ａと同
一構成である次段ＬＣＤドライバー３６ｂの入力端子Ｔ
１ にそれぞれ与えられる。又上記シリアルデータＤｓ
に同期して入力されるクロックパルスＣＰが各段の入力
端子Ｔ２ に与えられるとともに上記シリアルデータＤ
ｓをラッチするためのラッチパルスＬＰが各段の入力端
子Ｔ３ に与えられる。
【００６１】イネーブル信号は前段ドライバー端子Ｔ５
から出力され後段ドライバー端子Ｔ４ に与えられる
。なお初段ＬＣＤドライバー３７の場合は、前段のドラ
イバーがないのでイネーブル端子Ｔ４ は接地（“Ｌ”
レベルに接続）される。
から出力され後段ドライバー端子Ｔ４ に与えられる
。なお初段ＬＣＤドライバー３７の場合は、前段のドラ
イバーがないのでイネーブル端子Ｔ４ は接地（“Ｌ”
レベルに接続）される。
【００６２】入力端子Ｔ１ に与えられるシリアルデー
タＤｓは、バッファＡ１を介しデータラッチ回路１内の
複数のフリップフロップ回路２６〜３０のデータ入力端
子Ｄに接続される。これらのフリップフロップ２６〜３
０はデータフリップフロップ（Ｄ−Ｆ／Ｆ）か又は、デ
ータラッチ（Ｄ−ラッチ）が用いられるがフリップフロ
ップ２６のみはデータフリップフロップを使用する。一
方入力端子Ｔ３ に与えられたラッチパルスＬＰはバッ
ファＡ３ を介して初段次段判定回路２、カウント回路
８、イネーブル信号出力回路６、ラッチ付きドライブ回
路７とラッチパルス制御回路５０にそれぞれ供給される
。ラッチパルス制御回路５０はフリップフロップ４１と
２入力ＡＮＤゲート４２，４３とＯＲ回路４４より構成
され上記ラッチパルスＬＰはフリップフロップ４１のク
ロック入力端子に与えられるとともに２入力ＡＮＤゲー
ト４３ａ第１入力に与えられる。又入力端子Ｔ２ に与
えられたクロックパルスＣＰは、バッファＡ２ を介し
て初段次段判定回路２、カウンター回路８、クロック制
御回路３に供給される。
タＤｓは、バッファＡ１を介しデータラッチ回路１内の
複数のフリップフロップ回路２６〜３０のデータ入力端
子Ｄに接続される。これらのフリップフロップ２６〜３
０はデータフリップフロップ（Ｄ−Ｆ／Ｆ）か又は、デ
ータラッチ（Ｄ−ラッチ）が用いられるがフリップフロ
ップ２６のみはデータフリップフロップを使用する。一
方入力端子Ｔ３ に与えられたラッチパルスＬＰはバッ
ファＡ３ を介して初段次段判定回路２、カウント回路
８、イネーブル信号出力回路６、ラッチ付きドライブ回
路７とラッチパルス制御回路５０にそれぞれ供給される
。ラッチパルス制御回路５０はフリップフロップ４１と
２入力ＡＮＤゲート４２，４３とＯＲ回路４４より構成
され上記ラッチパルスＬＰはフリップフロップ４１のク
ロック入力端子に与えられるとともに２入力ＡＮＤゲー
ト４３ａ第１入力に与えられる。又入力端子Ｔ２ に与
えられたクロックパルスＣＰは、バッファＡ２ を介し
て初段次段判定回路２、カウンター回路８、クロック制
御回路３に供給される。
【００６３】初段次段判定回路２はフリップフロップ（
以後ＦＦと略す）９，１０，１１により構成されＦＦ９
のデータ入力端子はＶＤＤ（“Ｈ”レベル）に接続され
クロック入力端子はラッチパルスＬＰが入力されている
。Ｑ出力はＦＦ１０のデータ入力端子に接続され、ＦＦ
１０のクロック入力端子にはクロックパルスＣＰが入力
され、リセット入力端子ＲにはラッチパルスＬＰが入力
され、Ｑ出力はＦＦ９のリセット入力端子Ｒと、ＦＦ１
１のクロック入力端子に接続されている。ＦＦ１１のデ
ータ入力端子はイネーブル信号（初段の場合はＴ４ 入
力端子の“Ｌ”レベルをインバータＡ４を介して“Ｈ”
レベルが次段の場合はＴ４ 入力端子の“Ｈ”レベルを
インバータＡ４を介して“Ｌ”レベルが入力される。な
おＦＦ１１のＱ出力は初段時“Ｈ”、次段時“Ｌ”とな
りクロック制御信号となる。なおＩＣのＰＩＮが有る場
合にはこの初段次段判定回路を取り除き直接入力信号と
して“Ｈ”又は“Ｌ”をＩＣ外部より入力しても良い。 又カウンター回路８はＦＦ７５とＡＮＤゲート７６より
構成され、ＦＦ７５のバーＱ出力端子はＤ（データ）入
力端子に接続されることによりＴ−フリップフロップ（
以後Ｔ−ＦＦと略す）として動作する。さらにクロック
入力端子にはクロックパルスＣＰが入力されてその後縁
で動作する。Ｑ出力端子はＡＮＤゲート７６の第１入力
端子に接続され第２入力端子にはクロックパルスＣＰが
接続される。ＡＮＤゲート７６の出力端子は、イネーブ
ルラッチ回路４のＦＦ１２のクロック入力端子とラッチ
パルス制御回路５０のＦＦ４１のＲ入力端子に接続され
、ＦＦ１２のＤ入力端子は前記イネーブル信号が入力さ
れる。ＦＦ１１のＱ出力はクロック制御回路３のＯＲゲ
ート１３の第１入力端子と前記ラッチパルス制御回路５
０のＡＮＤゲート４３の第２入力端子に接続される。Ｆ
Ｆ１１のバーＱ出力端子は前記ラッチパルス制御回路５
０のＡＮＤゲート４２の第１入力に接続される。ＦＦ４
１のＤ入力端子はＶＤＤ（Ｈレベル）に接続されＱ出力
はＡＮＤゲート４２の第２入力端子に接続される。ＡＮ
Ｄゲート４２の出力端子はＯＲゲート４４の第１入力端
子に接続されＡＮＤゲート４３の出力端子はＯＲゲート
４４の第２入力端子に接続される。ＯＲゲート４４の出
力は前記ラッチイネーブル回路４のＦＦ１２のＲ入力端
子に接続され、さらにシフトレジスタ５のＦＦ１５のＳ
端子に接続されるととにもＦＦ１７〜２１のリセット端
子Ｒにも接続される。これらのＦＦ１５，１７〜２１は
前のフリップフロップの出力端子Ｑから出力された信号
が次のフリップフロップのデータ入力端子Ｄに与えられ
るように接続される。なお初めのＦＦ１５のデータ入力
端子Ｄは接地（“Ｌ”レベルに接続）されている。これ
らのＦＦ１５，１７〜２０の出力端子Ｑから出力された
信号の内ＦＦ１７〜２０のＱ出力がデータラッチ回路１
を構成するＦＦ２７〜３０のＬ入力に接続される。（Ｆ
Ｆ２７〜３０は立ち下がりトリガーのデータフリップフ
ロップでも可能）又シフトレジスタ５におけるＦＦ１５
のＱ出力はデータラッチ回路１のＦＦ２６のクロック入
力、端子に入力される。イネーブルラッチ回路４のＯＲ
ゲート７７の第１入力端子は前記インバータＡ４より送
られくるイネーブル信号が入力され出力はＦＦ１２のＤ
入力端子に接続される。Ｑ出力はＯＲゲート７７の第２
入力端子に接続され、さらにクロック制御回路３のＯＲ
ゲート１３の第２入力端子に接続される。このＯＲゲー
ト７７は本発明を実現するための必須要件ではなく、Ｏ
Ｒゲート７７がなくとも本回路は動作するが動作の正確
性をを確保するため好ましくは設ける。ＯＲゲート１３
の出力はＡＮＤゲート１４の第２入力端子に接続され、
さらに第１入力端子には前記ＦＦ２１のバーＱ出力が接
続される。前記バッファＡ２の出力であるクロックパル
スＣＰは前記クロック制御回路３のＡＮＤゲート１４の
第３入力にも接続され、その出力端子はＦＦ１５，１７
〜２１のクロック入力端子に接続される。
以後ＦＦと略す）９，１０，１１により構成されＦＦ９
のデータ入力端子はＶＤＤ（“Ｈ”レベル）に接続され
クロック入力端子はラッチパルスＬＰが入力されている
。Ｑ出力はＦＦ１０のデータ入力端子に接続され、ＦＦ
１０のクロック入力端子にはクロックパルスＣＰが入力
され、リセット入力端子ＲにはラッチパルスＬＰが入力
され、Ｑ出力はＦＦ９のリセット入力端子Ｒと、ＦＦ１
１のクロック入力端子に接続されている。ＦＦ１１のデ
ータ入力端子はイネーブル信号（初段の場合はＴ４ 入
力端子の“Ｌ”レベルをインバータＡ４を介して“Ｈ”
レベルが次段の場合はＴ４ 入力端子の“Ｈ”レベルを
インバータＡ４を介して“Ｌ”レベルが入力される。な
おＦＦ１１のＱ出力は初段時“Ｈ”、次段時“Ｌ”とな
りクロック制御信号となる。なおＩＣのＰＩＮが有る場
合にはこの初段次段判定回路を取り除き直接入力信号と
して“Ｈ”又は“Ｌ”をＩＣ外部より入力しても良い。 又カウンター回路８はＦＦ７５とＡＮＤゲート７６より
構成され、ＦＦ７５のバーＱ出力端子はＤ（データ）入
力端子に接続されることによりＴ−フリップフロップ（
以後Ｔ−ＦＦと略す）として動作する。さらにクロック
入力端子にはクロックパルスＣＰが入力されてその後縁
で動作する。Ｑ出力端子はＡＮＤゲート７６の第１入力
端子に接続され第２入力端子にはクロックパルスＣＰが
接続される。ＡＮＤゲート７６の出力端子は、イネーブ
ルラッチ回路４のＦＦ１２のクロック入力端子とラッチ
パルス制御回路５０のＦＦ４１のＲ入力端子に接続され
、ＦＦ１２のＤ入力端子は前記イネーブル信号が入力さ
れる。ＦＦ１１のＱ出力はクロック制御回路３のＯＲゲ
ート１３の第１入力端子と前記ラッチパルス制御回路５
０のＡＮＤゲート４３の第２入力端子に接続される。Ｆ
Ｆ１１のバーＱ出力端子は前記ラッチパルス制御回路５
０のＡＮＤゲート４２の第１入力に接続される。ＦＦ４
１のＤ入力端子はＶＤＤ（Ｈレベル）に接続されＱ出力
はＡＮＤゲート４２の第２入力端子に接続される。ＡＮ
Ｄゲート４２の出力端子はＯＲゲート４４の第１入力端
子に接続されＡＮＤゲート４３の出力端子はＯＲゲート
４４の第２入力端子に接続される。ＯＲゲート４４の出
力は前記ラッチイネーブル回路４のＦＦ１２のＲ入力端
子に接続され、さらにシフトレジスタ５のＦＦ１５のＳ
端子に接続されるととにもＦＦ１７〜２１のリセット端
子Ｒにも接続される。これらのＦＦ１５，１７〜２１は
前のフリップフロップの出力端子Ｑから出力された信号
が次のフリップフロップのデータ入力端子Ｄに与えられ
るように接続される。なお初めのＦＦ１５のデータ入力
端子Ｄは接地（“Ｌ”レベルに接続）されている。これ
らのＦＦ１５，１７〜２０の出力端子Ｑから出力された
信号の内ＦＦ１７〜２０のＱ出力がデータラッチ回路１
を構成するＦＦ２７〜３０のＬ入力に接続される。（Ｆ
Ｆ２７〜３０は立ち下がりトリガーのデータフリップフ
ロップでも可能）又シフトレジスタ５におけるＦＦ１５
のＱ出力はデータラッチ回路１のＦＦ２６のクロック入
力、端子に入力される。イネーブルラッチ回路４のＯＲ
ゲート７７の第１入力端子は前記インバータＡ４より送
られくるイネーブル信号が入力され出力はＦＦ１２のＤ
入力端子に接続される。Ｑ出力はＯＲゲート７７の第２
入力端子に接続され、さらにクロック制御回路３のＯＲ
ゲート１３の第２入力端子に接続される。このＯＲゲー
ト７７は本発明を実現するための必須要件ではなく、Ｏ
Ｒゲート７７がなくとも本回路は動作するが動作の正確
性をを確保するため好ましくは設ける。ＯＲゲート１３
の出力はＡＮＤゲート１４の第２入力端子に接続され、
さらに第１入力端子には前記ＦＦ２１のバーＱ出力が接
続される。前記バッファＡ２の出力であるクロックパル
スＣＰは前記クロック制御回路３のＡＮＤゲート１４の
第３入力にも接続され、その出力端子はＦＦ１５，１７
〜２１のクロック入力端子に接続される。
【００６４】イネーブル出力回路６は、２入力ＮＯＲ２
２，２３とインバータ２４により構成される。ＮＯＲ２
２の第１入力端子にはラッチパルスＬＰが入力され第２
入力端子にはＮＯＲ２３の出力が接続される。ＮＯＲ２
２の出力端子は、ＮＯＲ２３の第１入力端子とインバー
タ２４を介してイネーブル出力端子Ｔ５ へ接続される
。 ＮＯＲ２３の第２入力端子は前記ＦＦ１９のＱ出力端子
が接続される。
２，２３とインバータ２４により構成される。ＮＯＲ２
２の第１入力端子にはラッチパルスＬＰが入力され第２
入力端子にはＮＯＲ２３の出力が接続される。ＮＯＲ２
２の出力端子は、ＮＯＲ２３の第１入力端子とインバー
タ２４を介してイネーブル出力端子Ｔ５ へ接続される
。 ＮＯＲ２３の第２入力端子は前記ＦＦ１９のＱ出力端子
が接続される。
【００６５】ドライブ回路（ラッチ付きドライブ回路）
７のクロック入力端子にはラッチパルスＬＰが接続され
、データラッチ回路１のＦＦ２６〜３０のＱ出力からの
入力はドライブ回路７を介して出力端子３２〜３６へ接
続される。
７のクロック入力端子にはラッチパルスＬＰが接続され
、データラッチ回路１のＦＦ２６〜３０のＱ出力からの
入力はドライブ回路７を介して出力端子３２〜３６へ接
続される。
【００６６】次にカスケード接続時の動作について第２
図のタイムチャートを用いて説明する。データ生成回路
より送られてくるシリアルデータＤｓ、クロックパルス
ＣＰ、ラッチパルスＬＰは第２図の波形図に示す様な波
形になっており、波形は連続している。
図のタイムチャートを用いて説明する。データ生成回路
より送られてくるシリアルデータＤｓ、クロックパルス
ＣＰ、ラッチパルスＬＰは第２図の波形図に示す様な波
形になっており、波形は連続している。
【００６７】まず初段次段判定回路２は従来と同様にラ
ッチパルスＬＰの立ち下がり後のクロックパルスＣＰの
２クロック目の後縁でイネーブル入力端子の反転したレ
ベルをＦＦ１１が読み込むことにより実行される。これ
により初段は“Ｈ”レベルを読み込んでＦＦ１１のＱ出
力より出力する。
ッチパルスＬＰの立ち下がり後のクロックパルスＣＰの
２クロック目の後縁でイネーブル入力端子の反転したレ
ベルをＦＦ１１が読み込むことにより実行される。これ
により初段は“Ｈ”レベルを読み込んでＦＦ１１のＱ出
力より出力する。
【００６８】一方イネーブル信号出力回路６のＮＯＲ２
２，２３はＳ−Ｒフリップフロップを構成しており上記
ラッチパルスＬＰの“Ｈ”レベルによりリセットされる
。この出力信号がインバータ２４を介して“Ｈ”レベル
となり、次段７４のイネーブル信号入力となる。よって
次段７４のＦＦ１１はインバータＡ４により反転された
“Ｌ”レベルを読み込んでＦＦ１１のＱ出力より出力す
る。これにより初段は“Ｈ”、次段は“Ｌ”と判定され
る。初段３７においてはＦＦ１１のＱ出力が“Ｈ”レベ
ルの為、ＯＲゲート１３の出力は“Ｈ”レベルに固定さ
れる。次段７４においてはＦＦ１１のＱ出力が“Ｌ”レ
ベルのためＯＲゲート１３の出力はＦＦ１２のＱ出力に
より決定される。カウンター回路８は、ラッチパルスＬ
Ｐにより初期リセットされ、以後入力されるクロックパ
ルスＣＰの偶数個目のパルスのみ通過させる様な動作を
する。このクロックの後縁でイネーブルラッチ回路４の
ＦＦ１２は初段３７の場合は“Ｈ”を次段７４の場合は
“Ｌ”を読み込んでＯＲゲート１３の第２入力へ各レベ
ルを出力する。（なお初段の場合はイネーブル入力端子
Ｔ４ が“Ｌ”レベル固定の為、以後の動作は同一の為
省略する。）よって次段のＯＲゲート１３の入力は２つ
とも“Ｌ”レベルのためこの出力は“Ｌ”レベルとなり
次段７４のＡＮＤゲート１４の出力も“Ｌ”に固定され
る。初段３７、次段７４のラッチパルス制御回路５０は
前記ラッチパルスＬＰの後縁で動作し、前記カウンタ回
路８のＡＮＤゲート７６の出力でリセットされるＦＦ４
１のＱ出力と前記ラッチパルスＬＰそのものいづれかを
選択する２入力ＡＮＤゲート４２，４３とその出力のオ
アを取る２入力ＯＲゲート４４により構成されている。 次に初段次段判定回路２のＦＦ１１のＱ出力は前記説明
により初段時は“Ｈ”であり、この“Ｈ”レベルの時、
ラッチパルスＬＰがＡＮＤゲート４３を介しオアゲート
４４を通過する。
２，２３はＳ−Ｒフリップフロップを構成しており上記
ラッチパルスＬＰの“Ｈ”レベルによりリセットされる
。この出力信号がインバータ２４を介して“Ｈ”レベル
となり、次段７４のイネーブル信号入力となる。よって
次段７４のＦＦ１１はインバータＡ４により反転された
“Ｌ”レベルを読み込んでＦＦ１１のＱ出力より出力す
る。これにより初段は“Ｈ”、次段は“Ｌ”と判定され
る。初段３７においてはＦＦ１１のＱ出力が“Ｈ”レベ
ルの為、ＯＲゲート１３の出力は“Ｈ”レベルに固定さ
れる。次段７４においてはＦＦ１１のＱ出力が“Ｌ”レ
ベルのためＯＲゲート１３の出力はＦＦ１２のＱ出力に
より決定される。カウンター回路８は、ラッチパルスＬ
Ｐにより初期リセットされ、以後入力されるクロックパ
ルスＣＰの偶数個目のパルスのみ通過させる様な動作を
する。このクロックの後縁でイネーブルラッチ回路４の
ＦＦ１２は初段３７の場合は“Ｈ”を次段７４の場合は
“Ｌ”を読み込んでＯＲゲート１３の第２入力へ各レベ
ルを出力する。（なお初段の場合はイネーブル入力端子
Ｔ４ が“Ｌ”レベル固定の為、以後の動作は同一の為
省略する。）よって次段のＯＲゲート１３の入力は２つ
とも“Ｌ”レベルのためこの出力は“Ｌ”レベルとなり
次段７４のＡＮＤゲート１４の出力も“Ｌ”に固定され
る。初段３７、次段７４のラッチパルス制御回路５０は
前記ラッチパルスＬＰの後縁で動作し、前記カウンタ回
路８のＡＮＤゲート７６の出力でリセットされるＦＦ４
１のＱ出力と前記ラッチパルスＬＰそのものいづれかを
選択する２入力ＡＮＤゲート４２，４３とその出力のオ
アを取る２入力ＯＲゲート４４により構成されている。 次に初段次段判定回路２のＦＦ１１のＱ出力は前記説明
により初段時は“Ｈ”であり、この“Ｈ”レベルの時、
ラッチパルスＬＰがＡＮＤゲート４３を介しオアゲート
４４を通過する。
【００６９】又、次段時はＦＦ１１のＱ出力は“Ｈ”レ
ベルになっているため前記ラッチパルス制御回路５０の
ＦＦ４１のＱ出力より出力された信号がＡＮＤゲート４
２を介しＯＲゲート４４を通過する。前記ラッチパルス
制御回路５０のＦＦ４１のＤ端子は“Ｈ”レベルに接続
されているため前記ラッチパルス２Ｐの後縁でＦＦ４１
は動作し、前記カウンター回路８のゲート７６より出力
される信号によりリセットされる。
ベルになっているため前記ラッチパルス制御回路５０の
ＦＦ４１のＱ出力より出力された信号がＡＮＤゲート４
２を介しＯＲゲート４４を通過する。前記ラッチパルス
制御回路５０のＦＦ４１のＤ端子は“Ｈ”レベルに接続
されているため前記ラッチパルス２Ｐの後縁でＦＦ４１
は動作し、前記カウンター回路８のゲート７６より出力
される信号によりリセットされる。
【００７０】このため初段３７ではラッチパルスＬＰそ
のものがＡＮＤゲート４３を介し、ＯＲゲート４４を通
過し、イネーブルラッチ回路４のＦＦ１２のリセット入
力端子Ｒというシフトレジスタ５のＦＦ１５のセット入
力ＳとＦＦ１７〜２１のリセット入力端子Ｒに伝達され
る。このためイネーブルラッチ回路４、シフトレジスタ
５のＦＦ１５，１７〜２１はラッチパルスＬＰの“Ｈ”
レベルで初期設定される。このため前記シフトレジスタ
５のＦＦ２１のバーＱ端子は“Ｈ”レベルとなりこの“
Ｈ”レベルはクロック制御回路３のＡＮＤゲート１４の
第１入力に伝達され、第２入力は前記説明により“Ｈ”
レベルになっているためデータ生成回路より送られてく
るクロックパルスＣＰはバッファＡ２を介しこのＡＮＤ
ゲート１４を通過しシフトレジスタ５のＦＦ１５〜２１
のクロック入力端子に入力される。次段７４では初段次
段判定回路２のＦＦ１１のバーＱ出力が“Ｈ”になって
いるためこの反転出力であるＱ出力は“Ｌ”のためＡＮ
Ｄゲート４３は禁止されることとなり、そのためラッチ
パルス制御回路５０のＦＦ４１のＱ出力は、ＡＮＤゲー
ト４２を介しＯＲゲート４４を通過しイネーブルラッチ
回路４のＦＦ１２のリセット入力端子Ｒとシフトレジス
タ５のＦＦ１５のセット入力ＳとＦＦ１７〜２１のリセ
ット入力Ｒに伝達される。
のものがＡＮＤゲート４３を介し、ＯＲゲート４４を通
過し、イネーブルラッチ回路４のＦＦ１２のリセット入
力端子Ｒというシフトレジスタ５のＦＦ１５のセット入
力ＳとＦＦ１７〜２１のリセット入力端子Ｒに伝達され
る。このためイネーブルラッチ回路４、シフトレジスタ
５のＦＦ１５，１７〜２１はラッチパルスＬＰの“Ｈ”
レベルで初期設定される。このため前記シフトレジスタ
５のＦＦ２１のバーＱ端子は“Ｈ”レベルとなりこの“
Ｈ”レベルはクロック制御回路３のＡＮＤゲート１４の
第１入力に伝達され、第２入力は前記説明により“Ｈ”
レベルになっているためデータ生成回路より送られてく
るクロックパルスＣＰはバッファＡ２を介しこのＡＮＤ
ゲート１４を通過しシフトレジスタ５のＦＦ１５〜２１
のクロック入力端子に入力される。次段７４では初段次
段判定回路２のＦＦ１１のバーＱ出力が“Ｈ”になって
いるためこの反転出力であるＱ出力は“Ｌ”のためＡＮ
Ｄゲート４３は禁止されることとなり、そのためラッチ
パルス制御回路５０のＦＦ４１のＱ出力は、ＡＮＤゲー
ト４２を介しＯＲゲート４４を通過しイネーブルラッチ
回路４のＦＦ１２のリセット入力端子Ｒとシフトレジス
タ５のＦＦ１５のセット入力ＳとＦＦ１７〜２１のリセ
ット入力Ｒに伝達される。
【００７１】この前記ラッチパルス制御回路５０のＦＦ
４１のＱ出力の“Ｈ”レベルはラッチパルスＬＰの後縁
から前記説明通りカウンタ回路８のゲート７６から出力
される最初のパルスの“Ｈ”レベルまでの間であり、こ
の“Ｈ”レベルにより前記説明のイネーブルラッチ回路
４のＦＦ１２はリセットされＱ出力は“Ｌ”レベルシフ
トレジスタ５のＦＦ−１５のＱ出力は“Ｈ”レベルにセ
ットされ、ＦＦ１７〜２０のＱ出力は“Ｌ”レベルＦＦ
２０のバーＱ出力は“Ｈ”レベルになる。
４１のＱ出力の“Ｈ”レベルはラッチパルスＬＰの後縁
から前記説明通りカウンタ回路８のゲート７６から出力
される最初のパルスの“Ｈ”レベルまでの間であり、こ
の“Ｈ”レベルにより前記説明のイネーブルラッチ回路
４のＦＦ１２はリセットされＱ出力は“Ｌ”レベルシフ
トレジスタ５のＦＦ−１５のＱ出力は“Ｈ”レベルにセ
ットされ、ＦＦ１７〜２０のＱ出力は“Ｌ”レベルＦＦ
２０のバーＱ出力は“Ｈ”レベルになる。
【００７２】この“Ｈ”レベルはクロック制御回路３の
ＡＮＤゲート１４の第１入力に伝達され第２入力は前記
説明通り“Ｌ”レベルになっており、この第２入力が“
Ｌ”レベルになっているためＡＮＤゲート１４のＡＮＤ
条件が成立しないためクロックパルスＣＰは、ＡＮＤゲ
ート１４で禁止される。
ＡＮＤゲート１４の第１入力に伝達され第２入力は前記
説明通り“Ｌ”レベルになっており、この第２入力が“
Ｌ”レベルになっているためＡＮＤゲート１４のＡＮＤ
条件が成立しないためクロックパルスＣＰは、ＡＮＤゲ
ート１４で禁止される。
【００７３】次にデータ生成回路より送られてくるクロ
ックパルスＣＰと、クロックパルスＣＰに同期して入力
されるシリアルデータＤｓは、バッファＡ１を介しデー
タラッチ回路１のＦＦ２６〜３０のＤ入力端子に入力さ
れ、初段３７はラッチパルスＬＰの“Ｈ”レベルにより
初期セットされたＦＦ１５のＱ出力ＦＦ２１のバーＱ出
力は“Ｈ”レベルとなり、このときクロックパルスＣＰ
は初段３７のクロック制御回路３のＡＮＤゲート１４を
通ってＦＦ１５，１７〜２１のクロック入力端子に伝達
される。ところがラッチパルスＬＰの“Ｈ”レベルによ
り初期セットされているためクロックパルスは無効とな
る。次にラッチパルスＬＰが立ち下がるとラッチ付ドラ
イブ回路７に入力されていたデータをラッチする。次に
ラッチンパルスＬＰの立ち下がり後最初のクロックパル
スＣＰを入力するとこのクロックパルスの後縁でＦＦ１
５は“Ｌ”を読み込んでＱ出力より“Ｌ”を出力するの
でこの立ち下がりの信号でデータラッチ回路１のＦＦ２
６はクロックと同期しているＤ入力のシリアルデータＤ
ｓを読み込み、ラッチ付ドライブ回路７へ伝達する。さ
らにこのクロックパルス（シフトクロックパルス）の後
縁によりＦＦ１７はＤ入力の“Ｈ”レベルを読み込んで
Ｑ出力より出力する。次にラッチパルスＬＰの立ち下が
りが入力された後２番目のクロックパルスＣＰ入力は同
様にＡＮＤゲート１４を通ってシフトレジスター５に伝
達される。（以後このＡＮＤゲート１４の出力信号をシ
フトクロックパルスと言う）このパルスの後縁でＦＦ１
７は“Ｌ”を読み込んでＱ出力を“Ｌ”レベルにしＦＦ
１８は“Ｈ”を読み込んでＱ出力を“Ｈ”レベルにする
。
ックパルスＣＰと、クロックパルスＣＰに同期して入力
されるシリアルデータＤｓは、バッファＡ１を介しデー
タラッチ回路１のＦＦ２６〜３０のＤ入力端子に入力さ
れ、初段３７はラッチパルスＬＰの“Ｈ”レベルにより
初期セットされたＦＦ１５のＱ出力ＦＦ２１のバーＱ出
力は“Ｈ”レベルとなり、このときクロックパルスＣＰ
は初段３７のクロック制御回路３のＡＮＤゲート１４を
通ってＦＦ１５，１７〜２１のクロック入力端子に伝達
される。ところがラッチパルスＬＰの“Ｈ”レベルによ
り初期セットされているためクロックパルスは無効とな
る。次にラッチパルスＬＰが立ち下がるとラッチ付ドラ
イブ回路７に入力されていたデータをラッチする。次に
ラッチンパルスＬＰの立ち下がり後最初のクロックパル
スＣＰを入力するとこのクロックパルスの後縁でＦＦ１
５は“Ｌ”を読み込んでＱ出力より“Ｌ”を出力するの
でこの立ち下がりの信号でデータラッチ回路１のＦＦ２
６はクロックと同期しているＤ入力のシリアルデータＤ
ｓを読み込み、ラッチ付ドライブ回路７へ伝達する。さ
らにこのクロックパルス（シフトクロックパルス）の後
縁によりＦＦ１７はＤ入力の“Ｈ”レベルを読み込んで
Ｑ出力より出力する。次にラッチパルスＬＰの立ち下が
りが入力された後２番目のクロックパルスＣＰ入力は同
様にＡＮＤゲート１４を通ってシフトレジスター５に伝
達される。（以後このＡＮＤゲート１４の出力信号をシ
フトクロックパルスと言う）このパルスの後縁でＦＦ１
７は“Ｌ”を読み込んでＱ出力を“Ｌ”レベルにしＦＦ
１８は“Ｈ”を読み込んでＱ出力を“Ｈ”レベルにする
。
【００７４】よってＦＦ１７のＱ出力の“Ｈ”レベルが
伝達されたことになる。
伝達されたことになる。
【００７５】ＦＦ２７はクロックパルスＣＰと同期に入
力されているシリアルデータＤｓを読み込んでＱ出力よ
りドライブ回路７へ伝達する。以後同様にラッチパルス
ＬＰの立ち下がりが入力された後３番目のクロックパル
スＣＰ入力によりＦＦ２８はＦＦ１８のＱ信号出力によ
りシリアルデータＤｓを読み込んでドライブ回路７へ出
力する。これらの動作を続けて初段３７に送るデータの
最後から３番目のデータがドライブ回路７へ伝達された
時、ＦＦ１９のＱ出力が“Ｈ”レベルとなりこの信号に
よりイネーブル信号出力回路６のＳ−Ｒフリップフロッ
プはセットされる。このセットされた“Ｈ”レベルがイ
ンバータ２４を介して“Ｌ”レベルとなって出力端子Ｔ
５ より出力される。Ｔ５ より出力されたイネーブル
信号（“Ｌ”レベル）は次段７４のイネーブル信号入力
端子Ｔ４ に入力されインバータ４を介してＦＦ１１、
のデータ入力端子とイネーブルラッチ回路４のＯＲゲー
ト７７を介しＦＦ１２のデータ入力端子に伝達される。 この時、ＦＦ１２のクロック入力端子にパルスが入力さ
れるがイネーブル信号は初段３７のＡＮＤゲート１４、
ＦＦ１９、ＮＯＲゲート２２，２３、インバータ２４の
遅れがあり、この時の変化を読み込めない。
力されているシリアルデータＤｓを読み込んでＱ出力よ
りドライブ回路７へ伝達する。以後同様にラッチパルス
ＬＰの立ち下がりが入力された後３番目のクロックパル
スＣＰ入力によりＦＦ２８はＦＦ１８のＱ信号出力によ
りシリアルデータＤｓを読み込んでドライブ回路７へ出
力する。これらの動作を続けて初段３７に送るデータの
最後から３番目のデータがドライブ回路７へ伝達された
時、ＦＦ１９のＱ出力が“Ｈ”レベルとなりこの信号に
よりイネーブル信号出力回路６のＳ−Ｒフリップフロッ
プはセットされる。このセットされた“Ｈ”レベルがイ
ンバータ２４を介して“Ｌ”レベルとなって出力端子Ｔ
５ より出力される。Ｔ５ より出力されたイネーブル
信号（“Ｌ”レベル）は次段７４のイネーブル信号入力
端子Ｔ４ に入力されインバータ４を介してＦＦ１１、
のデータ入力端子とイネーブルラッチ回路４のＯＲゲー
ト７７を介しＦＦ１２のデータ入力端子に伝達される。 この時、ＦＦ１２のクロック入力端子にパルスが入力さ
れるがイネーブル信号は初段３７のＡＮＤゲート１４、
ＦＦ１９、ＮＯＲゲート２２，２３、インバータ２４の
遅れがあり、この時の変化を読み込めない。
【００７６】初段３７に送る最後から２番目のクロック
パルスＣＰが入力されるとＦＦ１９のＱ出力端子は“Ｌ
”レベルになりＦＦ２０のＱ出力端子が“Ｈ”レベルに
なる。よって初段３７に送る最後から２番目のシリアル
データＤｓは、ＦＦ２９に読み込まれてドライブ回路７
に伝達される。次段７４はこの時ＡＮＤゲート７６から
出力されないためＦＦ１２はデータ入力端子の“Ｈ”レ
ベルを読み込まずＡＮＤゲート１４の第２入力端子は“
Ｌ”レベルを保持しておりクロックパルスＣＰに禁止が
かかっている。初段３７に送る最後のクロックパルスＣ
Ｐが入力されるとＦＦ２０のＱ出力端子が“Ｌ”レベル
ＦＦ２１のＱ出力端子が“Ｈ”レベルバーＱ出力端子が
“Ｌ”レベルとなる。よって初段３７に送る最後のシリ
アルデータＤｓはＦＦ３０に読み込まれてドライブ回路
７に伝達される。そしてＦＦ２１のバーＱ出力の“Ｌ”
レベルがＡＮＤゲート１４の第１入力端子に入力されて
ＡＮＤゲート１４の出力を“Ｌ”レベルに固定する。
パルスＣＰが入力されるとＦＦ１９のＱ出力端子は“Ｌ
”レベルになりＦＦ２０のＱ出力端子が“Ｈ”レベルに
なる。よって初段３７に送る最後から２番目のシリアル
データＤｓは、ＦＦ２９に読み込まれてドライブ回路７
に伝達される。次段７４はこの時ＡＮＤゲート７６から
出力されないためＦＦ１２はデータ入力端子の“Ｈ”レ
ベルを読み込まずＡＮＤゲート１４の第２入力端子は“
Ｌ”レベルを保持しておりクロックパルスＣＰに禁止が
かかっている。初段３７に送る最後のクロックパルスＣ
Ｐが入力されるとＦＦ２０のＱ出力端子が“Ｌ”レベル
ＦＦ２１のＱ出力端子が“Ｈ”レベルバーＱ出力端子が
“Ｌ”レベルとなる。よって初段３７に送る最後のシリ
アルデータＤｓはＦＦ３０に読み込まれてドライブ回路
７に伝達される。そしてＦＦ２１のバーＱ出力の“Ｌ”
レベルがＡＮＤゲート１４の第１入力端子に入力されて
ＡＮＤゲート１４の出力を“Ｌ”レベルに固定する。
【００７７】つまり初段３７はデータ生成回路より送ら
れてくる初段分のデータを取り込み入力が終了すると直
ちにクロックパルスＣＰの入力に禁止がかかる。一方次
段７４は初段３７の最後に入力されたクロックパルスＣ
Ｐの後縁によりＦＦ１２はＯＲゲート７７を介して入力
されるデータ入力端子の“Ｈ”レベルを読み込んでＱ出
力端子より出力するこの出力はＯＲゲート７７の第２入
力に入力され、その出力はＦＦ１２のＤ入力に送られて
おり、１度ＦＦ１２のＱ出力が“Ｈ”レベルになると以
後ＦＦ１２のＲ入力端子にリセット入力信号が入力され
るまで“Ｈ”レベルを保持する。ＦＦ１２のＱ出力はさ
らにＯＲゲート１３の第２入力にも送られるためこの“
Ｈ”レベルによりＯＲゲート１３は出力が“Ｈ”レベル
となりＡＮＤゲート１４の第２入力端子へ出力する。 ＡＮＤゲート１４の第１入力はＦＦ２１のＱ出力が入力
されておりすでにラッチパルスＬＰにより初期リセット
され“Ｈ”レベルになっており、今までのクロックパル
スＣＰの入力禁止を解除する。
れてくる初段分のデータを取り込み入力が終了すると直
ちにクロックパルスＣＰの入力に禁止がかかる。一方次
段７４は初段３７の最後に入力されたクロックパルスＣ
Ｐの後縁によりＦＦ１２はＯＲゲート７７を介して入力
されるデータ入力端子の“Ｈ”レベルを読み込んでＱ出
力端子より出力するこの出力はＯＲゲート７７の第２入
力に入力され、その出力はＦＦ１２のＤ入力に送られて
おり、１度ＦＦ１２のＱ出力が“Ｈ”レベルになると以
後ＦＦ１２のＲ入力端子にリセット入力信号が入力され
るまで“Ｈ”レベルを保持する。ＦＦ１２のＱ出力はさ
らにＯＲゲート１３の第２入力にも送られるためこの“
Ｈ”レベルによりＯＲゲート１３は出力が“Ｈ”レベル
となりＡＮＤゲート１４の第２入力端子へ出力する。 ＡＮＤゲート１４の第１入力はＦＦ２１のＱ出力が入力
されておりすでにラッチパルスＬＰにより初期リセット
され“Ｈ”レベルになっており、今までのクロックパル
スＣＰの入力禁止を解除する。
【００７８】よって、初段３７に伝送するクロックパル
スＣＰ終了後のクロックパルスＣＰ（次段７４に入力す
る初めのクロックパルス）から（以後次段７４の第１パ
ルスと言う）ＡＮＤゲート１４を介してＦＦ１５，１７
〜２１のクロック入力端子に伝達される。次段７４に送
る初めのシリアルデータＤｓがＦＦ２６のＤ入力に伝達
される。このため次段７４の第１パルスによりＦＦ１５
は“Ｌ”レベルを読み込んでＱ出力は“Ｌ”レベルにな
り、この立ち下がり信号によりＦＦ２６はＤ入力のシリ
アルデータＤｓを読み込んでドライブ回路７へ伝達され
、ＦＦ１７は“Ｈ”レベルを読み込んでＱ出力が“Ｈ”
レベルになる。
スＣＰ終了後のクロックパルスＣＰ（次段７４に入力す
る初めのクロックパルス）から（以後次段７４の第１パ
ルスと言う）ＡＮＤゲート１４を介してＦＦ１５，１７
〜２１のクロック入力端子に伝達される。次段７４に送
る初めのシリアルデータＤｓがＦＦ２６のＤ入力に伝達
される。このため次段７４の第１パルスによりＦＦ１５
は“Ｌ”レベルを読み込んでＱ出力は“Ｌ”レベルにな
り、この立ち下がり信号によりＦＦ２６はＤ入力のシリ
アルデータＤｓを読み込んでドライブ回路７へ伝達され
、ＦＦ１７は“Ｈ”レベルを読み込んでＱ出力が“Ｈ”
レベルになる。
【００７９】以後データ生成回路から送られてくるクロ
ックパルスＣＰとシリアルデータＤｓは次段７４の内部
において初段３７と同様ＦＦ２７〜３０に取り込まれて
いく。さらに次段７４に伝達されるシリアルデータの最
後から３番目のデータ伝送後イネーブル出力回路のＳ−
Ｒフリップフロップはセットされインバータ２４を介し
て“Ｌ”レベルとなったイネーブル信号が３段目のドラ
イブ回路へ伝達される。さらに次段７４の最後のシリア
ルデータ伝送後ＦＦ２１のバーＱが“Ｌ”レベルとなっ
てＡＮＤゲート１４の出力が“Ｌ”レベルに固定され、
クロックパルスＣＰ入力に禁止がかかる。以後３段目、
４段目…等の次段も同様に動作し最後のデータ伝送後ラ
ッチパルスＬＰが入力され全てのドライバー（初段３７
，次段３７等）のドライブ回路７のクロックパルス入力
端子にラッチパルスＬＰが入力され、このラッチパルス
ＬＰの立ち下がりでＦＦ２６〜３０のデータ信号をラッ
チし、出力端子３２〜３６へ出力し一つの周期を終了す
る。
ックパルスＣＰとシリアルデータＤｓは次段７４の内部
において初段３７と同様ＦＦ２７〜３０に取り込まれて
いく。さらに次段７４に伝達されるシリアルデータの最
後から３番目のデータ伝送後イネーブル出力回路のＳ−
Ｒフリップフロップはセットされインバータ２４を介し
て“Ｌ”レベルとなったイネーブル信号が３段目のドラ
イブ回路へ伝達される。さらに次段７４の最後のシリア
ルデータ伝送後ＦＦ２１のバーＱが“Ｌ”レベルとなっ
てＡＮＤゲート１４の出力が“Ｌ”レベルに固定され、
クロックパルスＣＰ入力に禁止がかかる。以後３段目、
４段目…等の次段も同様に動作し最後のデータ伝送後ラ
ッチパルスＬＰが入力され全てのドライバー（初段３７
，次段３７等）のドライブ回路７のクロックパルス入力
端子にラッチパルスＬＰが入力され、このラッチパルス
ＬＰの立ち下がりでＦＦ２６〜３０のデータ信号をラッ
チし、出力端子３２〜３６へ出力し一つの周期を終了す
る。
【００８０】以上説明したように、この発明によればラ
ッチパルスＬＰの“Ｈ”レベルにより初段３７、次段７
４は初期化されこのラッチパルスＬＰの立ち下がりによ
りデータラッチ回路１のデータがドライブ回路７へラッ
チされる。つまりこのラッチパルス２Ｐの立ち下がりで
シリアルデータＤｓをパラレルに変換しドライブ回路７
の出力端子３２〜３６から出力する。ラッチパルスＬＰ
の立ち下がり後初段３７が次のラインに対応したシリア
ルデータＤｓ、クロクパルスＣＰの受付を始める。そし
て初段３７に対応するデータの転送を完了したら次段７
４にシリアルデータＤｓが転送され以後順次シリアルデ
ータＤｓとクロックパルスＣＰによりデータが転送され
カスクード接続最後の段に対応するデータ転送が完了す
るとラッチパルスＬＰの“Ｈ”レベルにより前記説明通
り初段３７、次段７４は初期化され以後同様の動作をす
る。この時初段３７はこのラッチパルスＬＰの“Ｈ”レ
ベルそのものを初期化に使用しているが、初段３７は、
このラッチパルスＬＰの“Ｈ”の区間は、動作する必要
がなく前記説明通りラッチパルスＬＰの立ち下がり後の
シリアルデータＤｓとクロックパルスＣＰの受付を開始
、終了までの動作を実行すれば、この区間以外は動作す
る必要はない。次に次段７４は初段３７の出力端子Ｔ５
より出力される“Ｌ”レベルのイネーブル出力により
シリアルデータＤｓとクロックパルスＣＰの受付を開始
するが、この次段７４は前段のイネーブル出力により、
順次シリアルデータＤｓとクロックパルスＣＰの受付を
開始する必要があるため初段３７のようにラッチパルス
ＬＰの“Ｈ”レベルそのものを使用することはできない
。このためラッチパルスＬＰの立ち下がりからカウンタ
ー回路８のゲート７６出力より出力される信号の立ち上
がりまでの間のみ“Ｈ”レベルになる信号（以後ラッチ
パルス１とする）をイネーブルラッチ回路４、シフトレ
ジスタ回路５へ送り、前記ラッチパルス１によりイネー
ブルラッチ回路４、シフトレジスタ回路５の初期セット
を行う。それ以外の初段次段回路２、カウンター回路８
、イネーブル信号出力回路６には、ラッチパルスＬＰそ
のものが入力される。それはカスケード接続時において
は前記初段次段判定回路２、カウンター回路８、イネー
ブル信号出力回路６は全段同期をかける必要があるため
である。
ッチパルスＬＰの“Ｈ”レベルにより初段３７、次段７
４は初期化されこのラッチパルスＬＰの立ち下がりによ
りデータラッチ回路１のデータがドライブ回路７へラッ
チされる。つまりこのラッチパルス２Ｐの立ち下がりで
シリアルデータＤｓをパラレルに変換しドライブ回路７
の出力端子３２〜３６から出力する。ラッチパルスＬＰ
の立ち下がり後初段３７が次のラインに対応したシリア
ルデータＤｓ、クロクパルスＣＰの受付を始める。そし
て初段３７に対応するデータの転送を完了したら次段７
４にシリアルデータＤｓが転送され以後順次シリアルデ
ータＤｓとクロックパルスＣＰによりデータが転送され
カスクード接続最後の段に対応するデータ転送が完了す
るとラッチパルスＬＰの“Ｈ”レベルにより前記説明通
り初段３７、次段７４は初期化され以後同様の動作をす
る。この時初段３７はこのラッチパルスＬＰの“Ｈ”レ
ベルそのものを初期化に使用しているが、初段３７は、
このラッチパルスＬＰの“Ｈ”の区間は、動作する必要
がなく前記説明通りラッチパルスＬＰの立ち下がり後の
シリアルデータＤｓとクロックパルスＣＰの受付を開始
、終了までの動作を実行すれば、この区間以外は動作す
る必要はない。次に次段７４は初段３７の出力端子Ｔ５
より出力される“Ｌ”レベルのイネーブル出力により
シリアルデータＤｓとクロックパルスＣＰの受付を開始
するが、この次段７４は前段のイネーブル出力により、
順次シリアルデータＤｓとクロックパルスＣＰの受付を
開始する必要があるため初段３７のようにラッチパルス
ＬＰの“Ｈ”レベルそのものを使用することはできない
。このためラッチパルスＬＰの立ち下がりからカウンタ
ー回路８のゲート７６出力より出力される信号の立ち上
がりまでの間のみ“Ｈ”レベルになる信号（以後ラッチ
パルス１とする）をイネーブルラッチ回路４、シフトレ
ジスタ回路５へ送り、前記ラッチパルス１によりイネー
ブルラッチ回路４、シフトレジスタ回路５の初期セット
を行う。それ以外の初段次段回路２、カウンター回路８
、イネーブル信号出力回路６には、ラッチパルスＬＰそ
のものが入力される。それはカスケード接続時において
は前記初段次段判定回路２、カウンター回路８、イネー
ブル信号出力回路６は全段同期をかける必要があるため
である。
【００８１】次にラッチパルスＬＰのパルス幅はクロッ
クパルスＣＰの周期のＮ倍で決定される。このＮは駆動
回路で使用する出力数、データ入力の本数によって異な
る。例えば８０出力の場合データ生成回路から送られて
くるシリアルデータが４ＢＩＴの場合必要クロック数（
シフトレジスタ５のビット数に対応する）は８０÷４＝
２０となり、データがシリアルの場合必要クロック数は
８０となる。この必要クロック数−１が前記のＮであり
、シリアルデータが４ＢＩＴならＮ＝１９であり、デー
タがシリアルならばＮ＝７９となる。
クパルスＣＰの周期のＮ倍で決定される。このＮは駆動
回路で使用する出力数、データ入力の本数によって異な
る。例えば８０出力の場合データ生成回路から送られて
くるシリアルデータが４ＢＩＴの場合必要クロック数（
シフトレジスタ５のビット数に対応する）は８０÷４＝
２０となり、データがシリアルの場合必要クロック数は
８０となる。この必要クロック数−１が前記のＮであり
、シリアルデータが４ＢＩＴならＮ＝１９であり、デー
タがシリアルならばＮ＝７９となる。
【００８２】このようにラッチパルス、ＬＰのパルス幅
を広くできるのは、カスケード接続時の最終段が次段に
イネーブル信号を伝達する必要がなく前段のイネーブル
信号を受信し動作するだけでよいためである。このよう
にラッチパルス制御回路５０によりラッチパルスＬＰそ
のものを使用するか前記ラッチパルスＬＰ１を使用する
かを初段次段判定回路２の判定結果出力によりセレクト
することとイネーブルラッチ回路４のゲート回路により
１度セットしたイネーブル信号がラッチパルスＬＰによ
りクリアされないためにイネーブル信号を保持すること
により、前記説明通りラッチパルスＬＰのパルス幅を広
くすることが可能となる。従来の駆動回路のラッチパル
スはレベルで動作していたがこれを見かけ上、後縁で動
作として働く方式となりラッチパルスＬＰの中にクロッ
クパルスＣＰが入力されても動作するようになる。この
ためラッチパルス幅ＬＰの制限が緩和され広範囲のデー
タ生成回路へのインターフェースが可能となる。
を広くできるのは、カスケード接続時の最終段が次段に
イネーブル信号を伝達する必要がなく前段のイネーブル
信号を受信し動作するだけでよいためである。このよう
にラッチパルス制御回路５０によりラッチパルスＬＰそ
のものを使用するか前記ラッチパルスＬＰ１を使用する
かを初段次段判定回路２の判定結果出力によりセレクト
することとイネーブルラッチ回路４のゲート回路により
１度セットしたイネーブル信号がラッチパルスＬＰによ
りクリアされないためにイネーブル信号を保持すること
により、前記説明通りラッチパルスＬＰのパルス幅を広
くすることが可能となる。従来の駆動回路のラッチパル
スはレベルで動作していたがこれを見かけ上、後縁で動
作として働く方式となりラッチパルスＬＰの中にクロッ
クパルスＣＰが入力されても動作するようになる。この
ためラッチパルス幅ＬＰの制限が緩和され広範囲のデー
タ生成回路へのインターフェースが可能となる。
【００８３】又、本発明においてはラッチパルス制御回
路５０の構成をＦＦ４１とＡＮＤゲート４２，４３とＯ
Ｒゲート４４で構成した場合を述べたがＦＦ４１とトラ
イステートバッファ４２ａ〜４３ａを使用しても同様の
効果が得られる。この例を図５に示す。図５は図１のラ
ッチパルス制御回路５０の部分のみ抜粋した第２の実施
例を示す回路図であり、他の部分は図１と同じ為図を省
略している。図５のラッチパルスＬＰは、ラッチパルス
制御回路５０を構成するＦＦ４１のクロック入力端子と
トライステートバッファ４３ａの入力に接続されＦＦ４
１のＱ出力はトライステートバッファ４２ａの入力に接
続される。ＦＦ４１のＲ入力端子はカウンタ回路８のＡ
ＮＤゲート７６の出力と接続される。トライステートバ
ッファ４２ａの出力はトライステートバッファ４３ａの
出力に接続されさらにイネーブルラッチ回路４のＦＦ１
２のＲ端子入力とＦＦ１５のＳ端子入力とＦＦ１７〜２
１のＲ端子入力に接続される。トライステートバッファ
４２ａのコントロール入力端子は初段次段判定回路２の
ＦＦ１１のバーＱ出力と接続される。トライステートバ
ッファ４３ａのコントロール入力端子は初段次段判定回
路２のＦＦ１１のＱ出力に接続される。このコントロー
ル入力端子は“Ｈ”レベルで入力信号が出力に伝達され
コントロール端子入力が“Ｌ”レベルで出力はハイイン
ピーダンスになる。ラッチパルス制御回路５０の出力信
号は初段次段判定回路２のＦＦ１１のＱ出力、バーＱ出
力によりラッチパルスＬＰそのものを出力するか、ＦＦ
４１のＱ出力を出力するかを選択するだけであり、以後
図１と同様の結果が得られることは明白である。
路５０の構成をＦＦ４１とＡＮＤゲート４２，４３とＯ
Ｒゲート４４で構成した場合を述べたがＦＦ４１とトラ
イステートバッファ４２ａ〜４３ａを使用しても同様の
効果が得られる。この例を図５に示す。図５は図１のラ
ッチパルス制御回路５０の部分のみ抜粋した第２の実施
例を示す回路図であり、他の部分は図１と同じ為図を省
略している。図５のラッチパルスＬＰは、ラッチパルス
制御回路５０を構成するＦＦ４１のクロック入力端子と
トライステートバッファ４３ａの入力に接続されＦＦ４
１のＱ出力はトライステートバッファ４２ａの入力に接
続される。ＦＦ４１のＲ入力端子はカウンタ回路８のＡ
ＮＤゲート７６の出力と接続される。トライステートバ
ッファ４２ａの出力はトライステートバッファ４３ａの
出力に接続されさらにイネーブルラッチ回路４のＦＦ１
２のＲ端子入力とＦＦ１５のＳ端子入力とＦＦ１７〜２
１のＲ端子入力に接続される。トライステートバッファ
４２ａのコントロール入力端子は初段次段判定回路２の
ＦＦ１１のバーＱ出力と接続される。トライステートバ
ッファ４３ａのコントロール入力端子は初段次段判定回
路２のＦＦ１１のＱ出力に接続される。このコントロー
ル入力端子は“Ｈ”レベルで入力信号が出力に伝達され
コントロール端子入力が“Ｌ”レベルで出力はハイイン
ピーダンスになる。ラッチパルス制御回路５０の出力信
号は初段次段判定回路２のＦＦ１１のＱ出力、バーＱ出
力によりラッチパルスＬＰそのものを出力するか、ＦＦ
４１のＱ出力を出力するかを選択するだけであり、以後
図１と同様の結果が得られることは明白である。
【００８４】図６は第１図のラッチパルス制御回路５０
の部分のみ抜粋した第３の実施例を示す回路図であり、
他の部分は図１と同じ為図を省略している。
の部分のみ抜粋した第３の実施例を示す回路図であり、
他の部分は図１と同じ為図を省略している。
【００８５】図６のラッチパルスＬＰはラッチパルス制
御回路５０を構成するＦＦ４１のクロック入力端子とア
ナログＳＷ４３ｂの入力に接続される。ＦＦ４１のＱ出
力はアナログＳＷ４２ｂの入力に接続され、その出力は
バッファ４５を介し出力される。前記アナログＳＷ４３
ｂの出力はバッファ４５を介し出力されイネーブルラッ
チ回路４のＦＦ１２のＲ端子入力とＦＦ１５のＳ端子入
力とさらにＦＦ１７〜２１のＲ端子入力に接続される。 アナログＳＷ４２ｂのコントロール入力端子は初段次段
判定回路２のＦＦ１１のバーＱ出力と接続されアナログ
ＳＷ４３のコントロール入力端子は初段次段判定回路２
のＦＦ１１のＱ出力と接続されている。このアナログＳ
Ｗ４２ｂ，４３ｂはコントロール入力端子に“Ｈ”レベ
ルが入力されると、入力信号が出力に伝達され“Ｌ”レ
ベルが入力されると出力はハイインピーダンスとなる。 又、アナログＳＷ４２ｂ，４３ｂは、双方向のため、出
力をワイヤードオアで使用する場合は、バッファを介し
てワイヤードオアを使用する必要がある。このためバッ
ファ４５が使用されている。ラッチパルス制御回路５０
の出力信号は初段次段判定回路２のＦＦ１１のＱ出力、
バーＱ出力により、ラッチパルスＬＰそのものを出力す
るかＦＦ４１のＱ出力を出力するかを選択するだけであ
り、以後図１同様の結果が得られることは明白である。
御回路５０を構成するＦＦ４１のクロック入力端子とア
ナログＳＷ４３ｂの入力に接続される。ＦＦ４１のＱ出
力はアナログＳＷ４２ｂの入力に接続され、その出力は
バッファ４５を介し出力される。前記アナログＳＷ４３
ｂの出力はバッファ４５を介し出力されイネーブルラッ
チ回路４のＦＦ１２のＲ端子入力とＦＦ１５のＳ端子入
力とさらにＦＦ１７〜２１のＲ端子入力に接続される。 アナログＳＷ４２ｂのコントロール入力端子は初段次段
判定回路２のＦＦ１１のバーＱ出力と接続されアナログ
ＳＷ４３のコントロール入力端子は初段次段判定回路２
のＦＦ１１のＱ出力と接続されている。このアナログＳ
Ｗ４２ｂ，４３ｂはコントロール入力端子に“Ｈ”レベ
ルが入力されると、入力信号が出力に伝達され“Ｌ”レ
ベルが入力されると出力はハイインピーダンスとなる。 又、アナログＳＷ４２ｂ，４３ｂは、双方向のため、出
力をワイヤードオアで使用する場合は、バッファを介し
てワイヤードオアを使用する必要がある。このためバッ
ファ４５が使用されている。ラッチパルス制御回路５０
の出力信号は初段次段判定回路２のＦＦ１１のＱ出力、
バーＱ出力により、ラッチパルスＬＰそのものを出力す
るかＦＦ４１のＱ出力を出力するかを選択するだけであ
り、以後図１同様の結果が得られることは明白である。
【００８６】さらに本発明においてはイネーブルラッチ
回路４の構成をＯＲゲート７７とＦＦ１２で構成した場
合を述べたがＦＦ１２とインバータとＮＡＮＤゲートを
使用しても同様の効果が得られる。この例を図７に示す
。図７は図１のイネーブルラッチ回路の部分のみ抜粋し
た第４の実施例を示し、他の部分は図１と同じ為図を省
略している。
回路４の構成をＯＲゲート７７とＦＦ１２で構成した場
合を述べたがＦＦ１２とインバータとＮＡＮＤゲートを
使用しても同様の効果が得られる。この例を図７に示す
。図７は図１のイネーブルラッチ回路の部分のみ抜粋し
た第４の実施例を示し、他の部分は図１と同じ為図を省
略している。
【００８７】図７のイネーブル信号はイネーブルラッチ
回路４を構成するインバータ７８ａを介しＮＡＮＤゲー
ト７７ａの第１入力に接続され、その出力はＦＦ１２ａ
のＤ入力端子に接続される。ＦＦ１２ａのＱ出力はクロ
ック制御回路３の第２入力に接続される。ＦＦ１２ａの
バーＱ出力はＮＡＮＤゲート７７ａの第２入力に接続さ
れる。ＦＦ１２ａのＲ入力端子はラッチパルス制御回路
５０のＯＲゲート４４の出力と接続される。ＦＦ１２Ａ
のクロック入力端子はカウンター回路８のＡＮＤゲート
７６の出力と接続される。イネーブルラッチ回路４のＦ
Ｆ１２ａのＱ出力は１度セットしたらＦＦ１２ａのＲ端
子入力にリセット信号が入力されるまで保持するだけで
あり、以後図１と同様の結果が得られるのは明白である
。
回路４を構成するインバータ７８ａを介しＮＡＮＤゲー
ト７７ａの第１入力に接続され、その出力はＦＦ１２ａ
のＤ入力端子に接続される。ＦＦ１２ａのＱ出力はクロ
ック制御回路３の第２入力に接続される。ＦＦ１２ａの
バーＱ出力はＮＡＮＤゲート７７ａの第２入力に接続さ
れる。ＦＦ１２ａのＲ入力端子はラッチパルス制御回路
５０のＯＲゲート４４の出力と接続される。ＦＦ１２Ａ
のクロック入力端子はカウンター回路８のＡＮＤゲート
７６の出力と接続される。イネーブルラッチ回路４のＦ
Ｆ１２ａのＱ出力は１度セットしたらＦＦ１２ａのＲ端
子入力にリセット信号が入力されるまで保持するだけで
あり、以後図１と同様の結果が得られるのは明白である
。
【００８８】さらにＦＦ１２ｂ、ＡＮＤゲート７７ｂ、
インバータ７８ｂを使用しても同様の効果が得られる。 この例を図８に示す。
インバータ７８ｂを使用しても同様の効果が得られる。 この例を図８に示す。
【００８９】図８は図１のイネーブルラッチ回路４の部
分のみ抜粋した第５の実施例を示し、他の部分は図１と
同じため省略している。
分のみ抜粋した第５の実施例を示し、他の部分は図１と
同じため省略している。
【００９０】図８のイネーブル信号はイネーブルラッチ
回路４を構成するインバータ７８ｂを介しＡＮＤゲート
７７ｂの第１入力に接続され、その出力はＦＦ１２ｂの
Ｄ入力端子に接続される。ＦＦ１２ｂのＱ出力はＡＮＤ
ゲート７７ｂの第２入力に接続される。ＦＦ１２ｂのバ
ーＱ出力はクロック制御回路３の第２入力に接続される
。ＦＦ１２ｂのＲ入力はラッチパルス制御回路５０のＯ
Ｒゲート４４の出力と接続される。ＦＦ１２ｂのクロッ
ク入力端子はカウンター回路８のＡＮＤゲート７６ｂの
出力と接続される。イネーブルラッチ回路４のＦＦ１２
ｂのバーＱ出力は１度セットしたらＦＦ１２ｂのＳ端子
入力にセット信号が入力されるまで保持するだけであり
、以後図１と同様の結果が得られるのは明白である。
回路４を構成するインバータ７８ｂを介しＡＮＤゲート
７７ｂの第１入力に接続され、その出力はＦＦ１２ｂの
Ｄ入力端子に接続される。ＦＦ１２ｂのＱ出力はＡＮＤ
ゲート７７ｂの第２入力に接続される。ＦＦ１２ｂのバ
ーＱ出力はクロック制御回路３の第２入力に接続される
。ＦＦ１２ｂのＲ入力はラッチパルス制御回路５０のＯ
Ｒゲート４４の出力と接続される。ＦＦ１２ｂのクロッ
ク入力端子はカウンター回路８のＡＮＤゲート７６ｂの
出力と接続される。イネーブルラッチ回路４のＦＦ１２
ｂのバーＱ出力は１度セットしたらＦＦ１２ｂのＳ端子
入力にセット信号が入力されるまで保持するだけであり
、以後図１と同様の結果が得られるのは明白である。
【００９１】
【発明の効果】以上詳細に説明したように本発明によれ
ば、カスケード接続時の初段の動作はラッチパルスの立
ち下がりからシリアルデータＤｓの受付を開始し、終了
までの動作が実行されればこの区間以外時の受付動作は
する必要がない。次段の動作は前段のイネーブル出力に
よりシリアルデータＤｓ、クロックパルスＣＰを受付け
る必要があるためこの動作を実行するためにラッチパル
ス制御回路の第２クロック制御信号レベル（初段次段判
定回路の判定出力の結果）により初段はラッチパルスそ
のもの次段はラッチパルス立ち下がりを微分したパルス
によりイネーブルラッチ回路、シフトレジスタを制御す
ることによりラッチパルスＬＰのパルス幅を広くするこ
とが可能となり見かけ上、ラッチパルスの後縁で働くこ
とになり、ラッチパルスの中にクロックパルスが入力さ
れても動作するためラッチパルス幅の制限が緩和され広
範囲のデータ生成回路のインターフェースが可能となる
。従ってデータ生成回路より送出されるクロックパルス
とラッチパルス間には位相の制限が除去される。そのた
め、ＬＣＤ画面の大型化に伴うビット数の増加において
、クロックパルス周波数が３ＭＨｚから６，８ＭＨｚと
増加し、クロックパルス幅がせまくなってもラッチパル
ス幅はこれに制限されず、動作マージンが充分確保でき
、ＬＣＤ画面の大型化による誤動作の問題は解決され、
信頼性の高い装置が提供できる。
ば、カスケード接続時の初段の動作はラッチパルスの立
ち下がりからシリアルデータＤｓの受付を開始し、終了
までの動作が実行されればこの区間以外時の受付動作は
する必要がない。次段の動作は前段のイネーブル出力に
よりシリアルデータＤｓ、クロックパルスＣＰを受付け
る必要があるためこの動作を実行するためにラッチパル
ス制御回路の第２クロック制御信号レベル（初段次段判
定回路の判定出力の結果）により初段はラッチパルスそ
のもの次段はラッチパルス立ち下がりを微分したパルス
によりイネーブルラッチ回路、シフトレジスタを制御す
ることによりラッチパルスＬＰのパルス幅を広くするこ
とが可能となり見かけ上、ラッチパルスの後縁で働くこ
とになり、ラッチパルスの中にクロックパルスが入力さ
れても動作するためラッチパルス幅の制限が緩和され広
範囲のデータ生成回路のインターフェースが可能となる
。従ってデータ生成回路より送出されるクロックパルス
とラッチパルス間には位相の制限が除去される。そのた
め、ＬＣＤ画面の大型化に伴うビット数の増加において
、クロックパルス周波数が３ＭＨｚから６，８ＭＨｚと
増加し、クロックパルス幅がせまくなってもラッチパル
ス幅はこれに制限されず、動作マージンが充分確保でき
、ＬＣＤ画面の大型化による誤動作の問題は解決され、
信頼性の高い装置が提供できる。
【図１】本発明の第１の実施例を出し駆動回路をカスケ
ード接続した状態を示す回路構成図。
ード接続した状態を示す回路構成図。
【図２】図１各部の動作波形図。
【図３】従来の駆動回路をカスケード接続した状態を示
す回路構成図。
す回路構成図。
【図４】図３各部の動作波形図
【図５】本発明の第２の実施例を示す部分回路図。
【図６】本発明の第３の実施例を示す部分回路図。
【図７】本発明の第４の実施例を示す部分回路図。
【図８】本発明の第５の実施例を示す部分回路図。
１……データラッチ回路 ２…
…初段次段判定回路 ３……クロック制御回路 ４…
…イネーブルラッチ回路 ５……シフトレジスタ ６
……イネーブル信号出力回路 ７……ラッチ付きドライブ回路 ８……カウ
ント回路 ５０…ラッチパルス制御回路 Ｄｓ…シ
リアルデータ ＣＰ…クロックパルス Ｌ
Ｐ…ラッチパルス １２，１５…セット付きデータフリップフロップ９，１
０，１２，１２ａ，１２ｂ，１７〜２１，７５，４１…
リセット付きデータフリップフロップ１１，２６〜３０
…データフリップフロップ１４，７６，４２，４３，７
７ｂ…ＡＮＤゲート ７７ａ…ＮＡＮＤゲート １３，４４，７７……ＯＲゲート ２２，２３……………ＮＯＲゲート Ａ１〜Ａ３，４５……バッファー Ａ４，２４，７８ａ…インバータ ４２ｂ，４３ｂ………アナログＳＷ
…初段次段判定回路 ３……クロック制御回路 ４…
…イネーブルラッチ回路 ５……シフトレジスタ ６
……イネーブル信号出力回路 ７……ラッチ付きドライブ回路 ８……カウ
ント回路 ５０…ラッチパルス制御回路 Ｄｓ…シ
リアルデータ ＣＰ…クロックパルス Ｌ
Ｐ…ラッチパルス １２，１５…セット付きデータフリップフロップ９，１
０，１２，１２ａ，１２ｂ，１７〜２１，７５，４１…
リセット付きデータフリップフロップ１１，２６〜３０
…データフリップフロップ１４，７６，４２，４３，７
７ｂ…ＡＮＤゲート ７７ａ…ＮＡＮＤゲート １３，４４，７７……ＯＲゲート ２２，２３……………ＮＯＲゲート Ａ１〜Ａ３，４５……バッファー Ａ４，２４，７８ａ…インバータ ４２ｂ，４３ｂ………アナログＳＷ
Claims (1)
- 【請求項１】 データ生成回路からシリアルで与えら
れるデータを順次ラッチするためのフリップフロップが
所定数設けられているデータラッチ回路と、上記データ
ラッチ回路に設けられている各フリップフロップをラッ
チ可能状態にするラッチ信号をシフトクロックパルス信
号により順次けた送りしながら順番に出力し最後にクロ
ック制御回路に第１クロック制御信号を出力するための
所定数のフリップフロップが設けられているシフトレジ
スタと、上記データ生成回路より与えられるラッチパル
スによりリセットされクロックパルス信号を分周するカ
ウンター回路と、カヌケード接続時のイネーブル信号を
入力するために設けられたイネーブル入力端子と、イネ
ーブル入力端子の信号を上記カウンター回路の出力信号
により読み込むイネーブルラッチ回路と、カヌケード接
続時に初段として使用する時に論理レベル“Ｈ”（又は
“Ｌ”）を次段として使用するときに論理レベル“Ｌ”
（又は“Ｈ”）となる第２クロック制御信号とし、前記
イネーブルラッチ回路の出力を第３制御クロック制御信
号とし、前記第１，第２，第３クロック制御信号から前
記クロックパルス信号を制御して前記シフトクロックパ
ルス信号を出力するクロック制御回路と、前記ラッチパ
ルスによりセット（又はセット）され前記カウント回路
の分周数に応じて選択された前記シフトレジスタのラッ
チ信号によりセット（又はリセット）されるイネーブル
信号出力回路と、このイネーブル信号出力端子と前記第
２クロック信号によりラッチパルス信号とラッチパルス
信号に対応し発生する第２ラッチパルス信号の切り替え
を行い前記ラッチイネーブル回路、シフトレジスタを制
御するラッチパルス制御回路を具備し、上記第２クロッ
ク制御信号によりラッチパルス信号そのものとラッチパ
ルス信号に対応し発生する第２ラッチパルスを切り替え
てシフトレジスタとイネーブルラッチ回路へ出力し制御
することにより見かけ上ラッチパルスの後縁で働きラッ
チパルス中にクロックが入力されても動作することを特
徴とするＬＣＤ駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066777A JP2724053B2 (ja) | 1991-03-29 | 1991-03-29 | Ｌｃｄ駆動回路 |
| KR1019920001363A KR0162501B1 (ko) | 1991-03-29 | 1992-01-30 | Lcd 구동회로 |
| US07/857,637 US5270696A (en) | 1991-03-29 | 1992-03-25 | LCD driver circuit |
| DE69216268T DE69216268T2 (de) | 1991-03-29 | 1992-03-26 | Anzeigesteuergerät |
| EP92302656A EP0506418B1 (en) | 1991-03-29 | 1992-03-26 | Display driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066777A JP2724053B2 (ja) | 1991-03-29 | 1991-03-29 | Ｌｃｄ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04301679A true JPH04301679A (ja) | 1992-10-26 |
| JP2724053B2 JP2724053B2 (ja) | 1998-03-09 |
Family
ID=13325637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066777A Expired - Fee Related JP2724053B2 (ja) | 1991-03-29 | 1991-03-29 | Ｌｃｄ駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5270696A (ja) |
| EP (1) | EP0506418B1 (ja) |
| JP (1) | JP2724053B2 (ja) |
| KR (1) | KR0162501B1 (ja) |
| DE (1) | DE69216268T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418535B1 (ko) * | 2000-07-06 | 2004-02-11 | 히다치디바이스 엔지니어링가부시키가이샤 | 표시 데이터를 표시하기 위한 표시 장치 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461680A (en) * | 1993-07-23 | 1995-10-24 | Escom Ag | Method and apparatus for converting image data between bit-plane and multi-bit pixel data formats |
| JP3540844B2 (ja) * | 1994-11-02 | 2004-07-07 | 日本テキサス・インスツルメンツ株式会社 | 半導体集積回路 |
| CN100530332C (zh) * | 1995-02-01 | 2009-08-19 | 精工爱普生株式会社 | 液晶显示装置 |
| KR0155934B1 (ko) * | 1995-12-14 | 1998-11-16 | 김광호 | 엑스.지.에이. 그래픽 시스템 |
| JP3663049B2 (ja) * | 1998-05-14 | 2005-06-22 | 三洋電機株式会社 | 表示駆動回路 |
| JP4190706B2 (ja) * | 2000-07-03 | 2008-12-03 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| KR100435114B1 (ko) * | 2001-12-20 | 2004-06-09 | 삼성전자주식회사 | 액정디스플레이장치 |
| JP3930332B2 (ja) * | 2002-01-29 | 2007-06-13 | 富士通株式会社 | 集積回路、液晶表示装置、及び信号伝送システム |
| GB2397710A (en) * | 2003-01-25 | 2004-07-28 | Sharp Kk | A shift register for an LCD driver, comprising reset-dominant RS flip-flops |
| US7158420B2 (en) * | 2005-04-29 | 2007-01-02 | Macronix International Co., Ltd. | Inversion bit line, charge trapping non-volatile memory and method of operating same |
| CN108447436B (zh) * | 2018-03-30 | 2019-08-09 | 京东方科技集团股份有限公司 | 栅极驱动电路及其驱动方法、显示装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2451237C2 (de) * | 1974-10-29 | 1985-10-10 | Texas Instruments Deutschland Gmbh, 8050 Freising | Schaltungsanordnung zum Ansteuern einer mehrere Anzeigesegmente enthaltenden, der Anzeige verschiedener Zeichen dienenden Anzeigevorrichtung |
| JPS5865482A (ja) * | 1981-10-15 | 1983-04-19 | 株式会社東芝 | デ−タ転送制御装置 |
| JPH0634154B2 (ja) * | 1983-01-21 | 1994-05-02 | シチズン時計株式会社 | マトリクス型表示装置の駆動回路 |
| EP0162969A1 (en) * | 1984-05-30 | 1985-12-04 | BELL TELEPHONE MANUFACTURING COMPANY Naamloze Vennootschap | Switching circuits and matrix device using same |
| JPS6132093A (ja) * | 1984-07-23 | 1986-02-14 | シャープ株式会社 | 液晶表示装置の駆動回路 |
| JP2511869B2 (ja) * | 1986-03-18 | 1996-07-03 | シチズン時計株式会社 | 液晶表示装置 |
| EP0244978B1 (en) * | 1986-04-25 | 1992-11-04 | Seiko Instruments Inc. | Interface, for example for a liquid crystal display device |
| JPH0752327B2 (ja) * | 1988-04-22 | 1995-06-05 | 三菱電機株式会社 | 画像表示装置 |
| JPH02163794A (ja) * | 1988-12-19 | 1990-06-25 | Mitsubishi Electric Corp | 同期信号判別装置 |
| US5021775A (en) * | 1989-02-27 | 1991-06-04 | Motorola, Inc. | Synchronization method and circuit for display drivers |
| JPH0339787A (ja) * | 1989-07-06 | 1991-02-20 | Sharp Corp | 液晶表示装置の駆動回路 |
| JP2642204B2 (ja) * | 1989-12-14 | 1997-08-20 | シャープ株式会社 | 液晶表示装置の駆動回路 |
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| US5164970A (en) * | 1989-12-15 | 1992-11-17 | Oki Electric Industry Co., Ltd. | Cascaded driver circuit |
-
1991
- 1991-03-29 JP JP3066777A patent/JP2724053B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-30 KR KR1019920001363A patent/KR0162501B1/ko not_active IP Right Cessation
- 1992-03-25 US US07/857,637 patent/US5270696A/en not_active Expired - Lifetime
- 1992-03-26 DE DE69216268T patent/DE69216268T2/de not_active Expired - Fee Related
- 1992-03-26 EP EP92302656A patent/EP0506418B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418535B1 (ko) * | 2000-07-06 | 2004-02-11 | 히다치디바이스 엔지니어링가부시키가이샤 | 표시 데이터를 표시하기 위한 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5270696A (en) | 1993-12-14 |
| KR920018640A (ko) | 1992-10-22 |
| JP2724053B2 (ja) | 1998-03-09 |
| EP0506418A2 (en) | 1992-09-30 |
| KR0162501B1 (ko) | 1999-03-20 |
| EP0506418A3 (en) | 1993-07-14 |
| DE69216268D1 (de) | 1997-02-13 |
| EP0506418B1 (en) | 1997-01-02 |
| DE69216268T2 (de) | 1997-07-31 |
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