JPH0779155A - 信号選択装置 - Google Patents
信号選択装置Info
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- JPH0779155A JPH0779155A JP5221106A JP22110693A JPH0779155A JP H0779155 A JPH0779155 A JP H0779155A JP 5221106 A JP5221106 A JP 5221106A JP 22110693 A JP22110693 A JP 22110693A JP H0779155 A JPH0779155 A JP H0779155A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1737—Controllable logic circuits using multiplexers
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Abstract
(57)【要約】
【目的】 機能選択を制御する信号の入力のための端子
数を低減する。 【構成】 モード決定部６１はシフトレジスタ１１、ク
ロック生成部２０、デコーダ５１を備えている。クロッ
ク生成部２０はモード信号Ｍを受けてシステムクロック
ＳＹＳからモード信号Ｍのデコードのためのクロック信
号ＣＫ１を生成する。シフトレジスタ１１はモード信号
Ｍとクロック信号ＣＫ１をうけて信号Ｑ0〜Ｑ3 を出力
し、更にデコーダ５１がこれを受けて制御信号Ｓ00〜Ｓ
03を出力する。 【効果】 モード信号Ｍを受ける端子は一つで済み、モ
ード信号Ｍをデコードするためのクロックを受ける端子
も必要ない。
数を低減する。 【構成】 モード決定部６１はシフトレジスタ１１、ク
ロック生成部２０、デコーダ５１を備えている。クロッ
ク生成部２０はモード信号Ｍを受けてシステムクロック
ＳＹＳからモード信号Ｍのデコードのためのクロック信
号ＣＫ１を生成する。シフトレジスタ１１はモード信号
Ｍとクロック信号ＣＫ１をうけて信号Ｑ0〜Ｑ3 を出力
し、更にデコーダ５１がこれを受けて制御信号Ｓ00〜Ｓ
03を出力する。 【効果】 モード信号Ｍを受ける端子は一つで済み、モ
ード信号Ｍをデコードするためのクロックを受ける端子
も必要ない。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特にその信号を選択する技術に関する。
し、特にその信号を選択する技術に関する。
【０００２】
【従来の技術】図１８は、従来の半導体集積回路の信号
選択手段２００の構成を示す回路図である。信号選択手
段２００はモード決定部６と論理処理部７とを備えてい
る。
選択手段２００の構成を示す回路図である。信号選択手
段２００はモード決定部６と論理処理部７とを備えてい
る。
【０００３】論理処理部７において、信号線２１〜２４
はそれぞれＡＮＤゲート３ａ〜３ｄの一方の入力端に接
続されており、信号線２１〜２４のそれぞれに与えられ
た入力信号Ｐ1 〜Ｐ4 は、それぞれＡＮＤゲート３ａ〜
３ｄが開いた場合にＯＲゲート４の入力端に与えられ
る。ところでこれらのＡＮＤゲート３ａ〜３ｄは互いに
排他的に開き、入力信号Ｐ1 〜Ｐ4 のいずれか一つのみ
がＯＲゲート４の入力端において有効となり、ＯＲゲー
ト４の出力端は入力信号Ｐ1 〜Ｐ4 のいずれか一つのみ
を有効なデータＯＵＴとして出力する。
はそれぞれＡＮＤゲート３ａ〜３ｄの一方の入力端に接
続されており、信号線２１〜２４のそれぞれに与えられ
た入力信号Ｐ1 〜Ｐ4 は、それぞれＡＮＤゲート３ａ〜
３ｄが開いた場合にＯＲゲート４の入力端に与えられ
る。ところでこれらのＡＮＤゲート３ａ〜３ｄは互いに
排他的に開き、入力信号Ｐ1 〜Ｐ4 のいずれか一つのみ
がＯＲゲート４の入力端において有効となり、ＯＲゲー
ト４の出力端は入力信号Ｐ1 〜Ｐ4 のいずれか一つのみ
を有効なデータＯＵＴとして出力する。
【０００４】上記のように、ＡＮＤゲート３ａ〜３ｄを
互いに排他的に開くため、モード決定部６が備えられて
いる。モード決定部６においてデコーダ５は４つの制御
信号Ｓ00〜Ｓ03を出力し、それぞれＡＮＤゲート３ａ〜
３ｄの他方の入力端に与えられる。４つの制御信号Ｓ00
〜Ｓ03は、デコーダ５に与えられる２ビットのモード信
号Ｍ1 Ｍ2 をデコードすることによって生成される。
互いに排他的に開くため、モード決定部６が備えられて
いる。モード決定部６においてデコーダ５は４つの制御
信号Ｓ00〜Ｓ03を出力し、それぞれＡＮＤゲート３ａ〜
３ｄの他方の入力端に与えられる。４つの制御信号Ｓ00
〜Ｓ03は、デコーダ５に与えられる２ビットのモード信
号Ｍ1 Ｍ2 をデコードすることによって生成される。
【０００５】図１９は具体的なデコードを示す変換図で
あり、２ビットのモード信号Ｍ1 Ｍ2 が採りうる４つの
論理値の組み合わせに対して、デコーダ５の出力する制
御信号Ｓ00〜Ｓ03は互いに排他的に論理値“１”を採
る。例えばモード信号Ｍ1 Ｍ2がそれぞれ論理値
“１”，“０”として与えられた場合には、データＯＵ
ＴはＰ2 に等しくなる。このようなデコードを行うた
め、デコーダ５には外部からデコード用クロックＣＫＤ
が与えられる。
あり、２ビットのモード信号Ｍ1 Ｍ2 が採りうる４つの
論理値の組み合わせに対して、デコーダ５の出力する制
御信号Ｓ00〜Ｓ03は互いに排他的に論理値“１”を採
る。例えばモード信号Ｍ1 Ｍ2がそれぞれ論理値
“１”，“０”として与えられた場合には、データＯＵ
ＴはＰ2 に等しくなる。このようなデコードを行うた
め、デコーダ５には外部からデコード用クロックＣＫＤ
が与えられる。
【０００６】以上の説明のとおり信号選択手段２００
は、外部から与えられた４つの入力信号Ｐ1 〜Ｐ4 のい
ずれか一つのみを、外部から与えられた２ビットのモー
ド信号Ｍ1 Ｍ2 によって選択的に出力する機能を有して
いる。
は、外部から与えられた４つの入力信号Ｐ1 〜Ｐ4 のい
ずれか一つのみを、外部から与えられた２ビットのモー
ド信号Ｍ1 Ｍ2 によって選択的に出力する機能を有して
いる。
【０００７】
【発明が解決しようとする課題】信号選択手段２００の
説明において示されるように、従来の技術においては外
部から与えられた複数の入力信号を選択的に出力するの
に、複数ビットのモード信号を必要としていた。集積回
路の論理量が多くなるほど選択すべき入力信号は増加
し、従来の技術でこれに対応する場合には必要なモード
信号のビット数が増加し、これを入力すべき端子を多く
必要とする。これは集積回路において重要な因子である
集積度の劣化を招来するという問題点があった。
説明において示されるように、従来の技術においては外
部から与えられた複数の入力信号を選択的に出力するの
に、複数ビットのモード信号を必要としていた。集積回
路の論理量が多くなるほど選択すべき入力信号は増加
し、従来の技術でこれに対応する場合には必要なモード
信号のビット数が増加し、これを入力すべき端子を多く
必要とする。これは集積回路において重要な因子である
集積度の劣化を招来するという問題点があった。
【０００８】これは見方を逆にすれば、モード信号を入
力する端子の数を一定にすると、選択される入力信号の
数が限定されてしまうという問題点を有していたことに
なる。
力する端子の数を一定にすると、選択される入力信号の
数が限定されてしまうという問題点を有していたことに
なる。
【０００９】更に、デコードに際しては外部からデコー
ド用クロックを得る必要もあり、このための端子も必要
であった。
ド用クロックを得る必要もあり、このための端子も必要
であった。
【００１０】この発明は上記の問題点を解決するために
なされたものであり、モード信号を入力する端子の数が
少なくても多くの入力信号を選択することができ、外部
からデコード用クロックを得る必要もない半導体集積回
路装置を得て、その集積度を高めることを目的としてい
る。
なされたものであり、モード信号を入力する端子の数が
少なくても多くの入力信号を選択することができ、外部
からデコード用クロックを得る必要もない半導体集積回
路装置を得て、その集積度を高めることを目的としてい
る。
【００１１】
【課題を解決するための手段】この発明にかかる信号選
択装置は、（ａ）（ａ−１）モード信号を入力する入力
端子と、（ａ−２）クロック信号に基づいて前記モード
信号をデコードして複数の制御信号を出力するデコード
手段とを有し、前記制御信号に基づいた動作モード選択
信号を出力するモード決定部と、（ｂ）（ｂ−１）複数
の被選択信号の各々が入力する複数の第１入力端と、
（ｂ−２）前記動作モード選択信号が入力する複数の第
２入力端と、（ｂ−３）前記被選択信号のいずれか一つ
が前記動作モード選択信号に基づいて出力される出力端
とを有する論理処理部とを備える。
択装置は、（ａ）（ａ−１）モード信号を入力する入力
端子と、（ａ−２）クロック信号に基づいて前記モード
信号をデコードして複数の制御信号を出力するデコード
手段とを有し、前記制御信号に基づいた動作モード選択
信号を出力するモード決定部と、（ｂ）（ｂ−１）複数
の被選択信号の各々が入力する複数の第１入力端と、
（ｂ−２）前記動作モード選択信号が入力する複数の第
２入力端と、（ｂ−３）前記被選択信号のいずれか一つ
が前記動作モード選択信号に基づいて出力される出力端
とを有する論理処理部とを備える。
【００１２】望ましくは、前記制御信号がそのまま前記
動作モード選択信号として機能する。
動作モード選択信号として機能する。
【００１３】あるいは望ましくは、前記デコード手段は
（ａ−２−１）前記信号選択装置を含んだ半導体集積回
路に対するシステムクロックと前記モード信号とから前
記クロック信号を生成するクロック生成部と、（ａ−２
−２）前記クロック信号に基づいて前記モード信号を順
次シフトさせて得られる変成モード信号を出力するシフ
トレジスタと、（ａ−２−３）前記変成モード信号をデ
コードして前記制御信号を出力するデコーダとを含む。
そして前記モード決定部は（ａ−３）前記制御信号に所
定の論理処理を行って、前記動作モード選択信号を出力
する論理回路を更に有する。
（ａ−２−１）前記信号選択装置を含んだ半導体集積回
路に対するシステムクロックと前記モード信号とから前
記クロック信号を生成するクロック生成部と、（ａ−２
−２）前記クロック信号に基づいて前記モード信号を順
次シフトさせて得られる変成モード信号を出力するシフ
トレジスタと、（ａ−２−３）前記変成モード信号をデ
コードして前記制御信号を出力するデコーダとを含む。
そして前記モード決定部は（ａ−３）前記制御信号に所
定の論理処理を行って、前記動作モード選択信号を出力
する論理回路を更に有する。
【００１４】あるいは望ましくは、前記制御信号は（Ｙ
−１）前記モード信号が有効な情報を伝達しない場合に
活性化するデフォルト制御信号と、（Ｙ−２）前記デフ
ォルト制御信号以外の複数の特定制御信号と、に分類さ
れる。そして前記論理回路は（ａ−３−１）（ａ−３−
１−１）一の前記特定制御信号を入力するセット端子
と、（ａ−３−１−２）前記一の特定制御信号を保持し
て第１の前記動作モード決定信号を出力する出力端子と
を有する情報保持手段と、（ａ−３−２）前記一の特定
制御信号以外の前記特定制御信号と、前記第１の動作モ
ード決定信号との論理和の否定をとって、前記モード信
号が有効な情報を伝達しない場合に活性化し、第２の動
作モード決定信号を生成するＮＯＲゲートと、を更に備
える。そして前記第２の動作モード決定信号は、前記モ
ード信号が有効な情報を伝達しない場合に活性化し、前
記第１の動作モード決定信号は、前記第２の動作モード
決定信号と排他的に活性化する。
−１）前記モード信号が有効な情報を伝達しない場合に
活性化するデフォルト制御信号と、（Ｙ−２）前記デフ
ォルト制御信号以外の複数の特定制御信号と、に分類さ
れる。そして前記論理回路は（ａ−３−１）（ａ−３−
１−１）一の前記特定制御信号を入力するセット端子
と、（ａ−３−１−２）前記一の特定制御信号を保持し
て第１の前記動作モード決定信号を出力する出力端子と
を有する情報保持手段と、（ａ−３−２）前記一の特定
制御信号以外の前記特定制御信号と、前記第１の動作モ
ード決定信号との論理和の否定をとって、前記モード信
号が有効な情報を伝達しない場合に活性化し、第２の動
作モード決定信号を生成するＮＯＲゲートと、を更に備
える。そして前記第２の動作モード決定信号は、前記モ
ード信号が有効な情報を伝達しない場合に活性化し、前
記第１の動作モード決定信号は、前記第２の動作モード
決定信号と排他的に活性化する。
【００１５】あるいは望ましくは、前記制御信号は前記
制御信号は前記（Ｙ−１）（Ｙ−２）の分類ができ、前
記論理回路は（ａ−３−３）（ａ−３−３−１）一の前
記特定制御信号を入力するセット端子と、（ａ−３−３
−２）前記一の特定制御信号を保持して第１の前記動作
モード決定信号が与えられる出力端子と、（ａ−３−５
−３）前記出力端子に与えられるデータをリセットする
リセット端子と、を有する情報保持手段と、（ａ−３−
４）前記一の前記特定制御信号以外の前記特定制御信号
と、前記第１の動作モード決定信号との論理和の否定を
とって第２の前記動作モード決定信号を生成するＮＯＲ
ゲートと、（ａ−３−５）前記第１の特定制御信号をト
リガとし、一定時間後にタイムアップして変成信号を出
力するタイマと、（ａ−３−６）前記第１の動作モード
決定信号と前記変成信号の論理積をとって、前記情報保
持手段の前記リセット端子に与えるＡＮＤゲートと、を
更に備える。そして、前記第２の動作モード決定信号
は、前記モード信号が有効な情報を伝達しない場合に活
性化し、前記第１の動作モード決定信号は、前記第２の
動作モード決定信号と排他的に活性化する。
制御信号は前記（Ｙ−１）（Ｙ−２）の分類ができ、前
記論理回路は（ａ−３−３）（ａ−３−３−１）一の前
記特定制御信号を入力するセット端子と、（ａ−３−３
−２）前記一の特定制御信号を保持して第１の前記動作
モード決定信号が与えられる出力端子と、（ａ−３−５
−３）前記出力端子に与えられるデータをリセットする
リセット端子と、を有する情報保持手段と、（ａ−３−
４）前記一の前記特定制御信号以外の前記特定制御信号
と、前記第１の動作モード決定信号との論理和の否定を
とって第２の前記動作モード決定信号を生成するＮＯＲ
ゲートと、（ａ−３−５）前記第１の特定制御信号をト
リガとし、一定時間後にタイムアップして変成信号を出
力するタイマと、（ａ−３−６）前記第１の動作モード
決定信号と前記変成信号の論理積をとって、前記情報保
持手段の前記リセット端子に与えるＡＮＤゲートと、を
更に備える。そして、前記第２の動作モード決定信号
は、前記モード信号が有効な情報を伝達しない場合に活
性化し、前記第１の動作モード決定信号は、前記第２の
動作モード決定信号と排他的に活性化する。
【００１６】あるいは望ましくは、前記制御信号は前記
制御信号は前記（Ｙ−１）（Ｙ−２）の分類ができ、前
記論理回路は（ａ−３−７）（ａ−３−７−１）一の前
記特定制御信号を入力するトリガ端子と、（ａ−３−７
−２）前記一の特定制御信号の遷移によって状態が反転
する変成信号を出力する出力端子と、（ａ−３−７−
３）前記出力端子に与えられるデータをリセットするリ
セット端子と、を有する第１情報保持手段と、（ａ−３
−８）前記一の特定制御信号と前記変成信号との論理積
をとって出力するＡＮＤゲートと、（ａ−３−９）（ａ
−３−９−１）前記ＡＮＤゲートの出力を入力するセッ
ト端子と、（ａ−３−９−２）自身の前記セット端子の
情報を保持して第１の前記動作モード選択信号を出力す
る出力端子と、（ａ−３−９−３）自身の前記出力端子
に与えられるデータをリセットするリセット端子と、を
有する第２情報保持手段と、（ａ−３−１０）前記一の
特定制御信号以外の前記特定制御信号と、前記第１の動
作モード選択信号との論理和の否定をとって第２の前記
動作モード選択信号を生成するＮＯＲゲートと、を更に
備える。そして前記第２の動作モード決定信号は、前記
モード信号が有効な情報を伝達しない場合に活性化し、
前記第１の動作モード決定信号は、前記第２の動作モー
ド決定信号と排他的に活性化する。
制御信号は前記（Ｙ−１）（Ｙ−２）の分類ができ、前
記論理回路は（ａ−３−７）（ａ−３−７−１）一の前
記特定制御信号を入力するトリガ端子と、（ａ−３−７
−２）前記一の特定制御信号の遷移によって状態が反転
する変成信号を出力する出力端子と、（ａ−３−７−
３）前記出力端子に与えられるデータをリセットするリ
セット端子と、を有する第１情報保持手段と、（ａ−３
−８）前記一の特定制御信号と前記変成信号との論理積
をとって出力するＡＮＤゲートと、（ａ−３−９）（ａ
−３−９−１）前記ＡＮＤゲートの出力を入力するセッ
ト端子と、（ａ−３−９−２）自身の前記セット端子の
情報を保持して第１の前記動作モード選択信号を出力す
る出力端子と、（ａ−３−９−３）自身の前記出力端子
に与えられるデータをリセットするリセット端子と、を
有する第２情報保持手段と、（ａ−３−１０）前記一の
特定制御信号以外の前記特定制御信号と、前記第１の動
作モード選択信号との論理和の否定をとって第２の前記
動作モード選択信号を生成するＮＯＲゲートと、を更に
備える。そして前記第２の動作モード決定信号は、前記
モード信号が有効な情報を伝達しない場合に活性化し、
前記第１の動作モード決定信号は、前記第２の動作モー
ド決定信号と排他的に活性化する。
【００１７】あるいは望ましくは、前記モード決定部は
（ａ−４）一定電位を与える電位点と、（ａ−５）前記
電位点と前記入力端子とを接続する抵抗と、を更に有す
る。
（ａ−４）一定電位を与える電位点と、（ａ−５）前記
電位点と前記入力端子とを接続する抵抗と、を更に有す
る。
【００１８】
【作用】この発明におけるモード信号はシリアルに伝達
され、デコード手段によってデコードされて制御信号が
得られる。
され、デコード手段によってデコードされて制御信号が
得られる。
【００１９】そしてモード決定部において、論理回路が
制御信号から動作モード選択信号を生成する。
制御信号から動作モード選択信号を生成する。
【００２０】論理処理部においては前記動作モード選択
信号に基づいて複数の被選択信号から一つの前記被選択
信号を選択する。
信号に基づいて複数の被選択信号から一つの前記被選択
信号を選択する。
【００２１】クロック生成部は、システムクロック及び
前記モード信号から、前記モード信号をデコードするた
めのクロック信号を生成する。
前記モード信号から、前記モード信号をデコードするた
めのクロック信号を生成する。
【００２２】抵抗は、入力端子に前記モード信号が与え
られない場合に、入力端子の電位を固定する。
られない場合に、入力端子の電位を固定する。
【００２３】
Ａ．第１実施例： （Ａ−１）全体構成：図１はこの発明にかかる信号選択
手段１０１の構成を示す回路図である。信号選択手段１
０１はモード決定部６１と論理処理部７とを備えてい
る。この実施例においては、選択されるべき入力信号と
してｎビットの信号を採用している。信号線２１〜２４
はそれぞれｎビットのバス信号線４本を示している。こ
のため、論理処理部７1 ，７2 ，…，７n が並列に設け
られている。そして論理処理部７1 ，７2 ，…，７n の
出力はｎ個まとめられ、再びｎビットの信号がｎビット
の信号線２５に与えられる。
手段１０１の構成を示す回路図である。信号選択手段１
０１はモード決定部６１と論理処理部７とを備えてい
る。この実施例においては、選択されるべき入力信号と
してｎビットの信号を採用している。信号線２１〜２４
はそれぞれｎビットのバス信号線４本を示している。こ
のため、論理処理部７1 ，７2 ，…，７n が並列に設け
られている。そして論理処理部７1 ，７2 ，…，７n の
出力はｎ個まとめられ、再びｎビットの信号がｎビット
の信号線２５に与えられる。
【００２４】論理処理部７1 ，７2 ，…，７n の構成は
従来の技術である信号選択手段２００における論理処理
部７と同一である。即ち、ＡＮＤゲート３ａ〜３ｄはそ
れぞれ２つの入力端を有し、それぞれの２つの入力端の
論理積を出力してＯＲゲート４の入力端に与える。ＡＮ
Ｄゲート３ａ〜３ｄの一方の入力端には信号線２１〜２
４のそれぞれの１ビット分の信号線が接続され、他方の
入力端にはそれぞれ制御信号Ｓ00〜Ｓ03が与えられる。
従来の技術である信号選択手段２００における論理処理
部７と同一である。即ち、ＡＮＤゲート３ａ〜３ｄはそ
れぞれ２つの入力端を有し、それぞれの２つの入力端の
論理積を出力してＯＲゲート４の入力端に与える。ＡＮ
Ｄゲート３ａ〜３ｄの一方の入力端には信号線２１〜２
４のそれぞれの１ビット分の信号線が接続され、他方の
入力端にはそれぞれ制御信号Ｓ00〜Ｓ03が与えられる。
【００２５】モード決定部６１は、モード信号Ｍを入力
するシフトレジスタ１１、シフトレジスタ１１の動作を
制御するクロック信号ＣＫ１を生成するクロック生成部
２０、及びシフトレジスタ１１の出力Ｑ0 〜Ｑ3 をデコ
ードして制御信号Ｓ00〜Ｓ03を出力するデコーダ５１を
備えている。
するシフトレジスタ１１、シフトレジスタ１１の動作を
制御するクロック信号ＣＫ１を生成するクロック生成部
２０、及びシフトレジスタ１１の出力Ｑ0 〜Ｑ3 をデコ
ードして制御信号Ｓ00〜Ｓ03を出力するデコーダ５１を
備えている。
【００２６】（Ａ−２）クロック信号ＣＫ１の生成：図
２はクロック生成部２０の構成を示す回路図である。ク
ロック生成部２０は４ビットシフトレジスタ２０１、３
ビットバイナリカウンタ２０２、及びゲート部２０３を
備えている。４ビットシフトレジスタ２０１には、論理
処理部７の動作を間接的に制御するモード信号Ｍと、シ
ステムクロックＳＹＳとが与えられる。このうちモード
信号Ｍは該半導体集積回路の外部から与えられる。信号
選択手段１０１を含む半導体集積回路は、その動作のタ
イミングが依拠するクロックをその内部に有しており、
これが上記のシステムクロックＳＹＳに該当する。従っ
て、従来のようにデコード用クロックＣＫＤを別途外部
から得ることなく、モード信号Ｍのデコードに必要なク
ロック信号ＣＫ１は該半導体集積回路の内部で生成する
ことができる。
２はクロック生成部２０の構成を示す回路図である。ク
ロック生成部２０は４ビットシフトレジスタ２０１、３
ビットバイナリカウンタ２０２、及びゲート部２０３を
備えている。４ビットシフトレジスタ２０１には、論理
処理部７の動作を間接的に制御するモード信号Ｍと、シ
ステムクロックＳＹＳとが与えられる。このうちモード
信号Ｍは該半導体集積回路の外部から与えられる。信号
選択手段１０１を含む半導体集積回路は、その動作のタ
イミングが依拠するクロックをその内部に有しており、
これが上記のシステムクロックＳＹＳに該当する。従っ
て、従来のようにデコード用クロックＣＫＤを別途外部
から得ることなく、モード信号Ｍのデコードに必要なク
ロック信号ＣＫ１は該半導体集積回路の内部で生成する
ことができる。
【００２７】一般にシステムクロックＳＹＳはモード信
号Ｍよりもその周波数が高い。例えばシステムクロック
ＳＹＳの周波数は８ＭＨｚ、モード信号Ｍの周波数は１
ＭＨｚである。クロック信号ＣＫ１はモード信号Ｍに同
期して生成される。以下、４ビットシフトレジスタ２０
１、３ビットバイナリカウンタ２０２の構成を示しつ
つ、クロック信号ＣＫ１の生成方法について説明する。
号Ｍよりもその周波数が高い。例えばシステムクロック
ＳＹＳの周波数は８ＭＨｚ、モード信号Ｍの周波数は１
ＭＨｚである。クロック信号ＣＫ１はモード信号Ｍに同
期して生成される。以下、４ビットシフトレジスタ２０
１、３ビットバイナリカウンタ２０２の構成を示しつ
つ、クロック信号ＣＫ１の生成方法について説明する。
【００２８】４ビットシフトレジスタ２０１は４つのＤ
フリップフロップ２０ａ〜２０ｄの直列接続から構成さ
れている。Ｄフリップフロップ２０ａはそのデータ入力
端Ｄにモード信号Ｍが与えられ、信号Ｑa を出力する。
Ｄフリップフロップ２０ｂはそのデータ入力端Ｄに信号
Ｑa が与えられ、信号Ｑb を出力する。同様にしてＤフ
リップフロップ２０ｃ，２０ｄはそれぞれ信号Ｑc ，Ｑ
d を出力する。４つのＤフリップフロップ２０ａ〜２０
ｄのクロック端子ＴにはいずれもシステムクロックＳＹ
Ｓが与えられている。
フリップフロップ２０ａ〜２０ｄの直列接続から構成さ
れている。Ｄフリップフロップ２０ａはそのデータ入力
端Ｄにモード信号Ｍが与えられ、信号Ｑa を出力する。
Ｄフリップフロップ２０ｂはそのデータ入力端Ｄに信号
Ｑa が与えられ、信号Ｑb を出力する。同様にしてＤフ
リップフロップ２０ｃ，２０ｄはそれぞれ信号Ｑc ，Ｑ
d を出力する。４つのＤフリップフロップ２０ａ〜２０
ｄのクロック端子ＴにはいずれもシステムクロックＳＹ
Ｓが与えられている。
【００２９】ゲート部２０３は信号Ｑa 〜Ｑd を受け、
これらを論理処理して信号Ｑh ＝（Ｑa ・Ｑb ・Ｑc ・
Ｑd ＊）＊を出力する。ここで記号「・」は論理積を、
「＊」は論理の反転を、それぞれ示す。但し図面におい
ては論理の反転は上線で示されている。
これらを論理処理して信号Ｑh ＝（Ｑa ・Ｑb ・Ｑc ・
Ｑd ＊）＊を出力する。ここで記号「・」は論理積を、
「＊」は論理の反転を、それぞれ示す。但し図面におい
ては論理の反転は上線で示されている。
【００３０】３ビットバイナリカウンタ２０２はシステ
ムクロックＳＹＳに基づいて信号Ｑh をカウントし、ク
ロック信号ＣＫ１を生成する。３ビットバイナリカウン
タ２０２は３つのＲＳフリップフロップ２０ｅ〜２０ｇ
の直列接続から構成されており、ＲＳフリップフロップ
２０ｅ，２０ｆのセット端子Ｓと、ＲＳフリップフロッ
プ２０ｇのリセット端子Ｒに信号Ｑh が与えられる。Ｒ
Ｓフリップフロップ２０ｅはそのクロック端子Ｔにシス
テムクロックＳＹＳが与えられており、信号Ｑe ＊を出
力する。ＲＳフリップフロップ２０ｆはそのクロック端
子Ｔに信号Ｑe＊が与えられており、信号Ｑf ＊を出力
する。そしてＲＳフリップフロップ２０ｇはそのクロッ
ク端子Ｔに信号Ｑf ＊が与えられており、信号Ｑg を出
力する。このようにして得られた信号Ｑg をクロック信
号ＣＫ１として用いることができる。但し、３ビットカ
ウンタ２０２のプリセット値は“３”に設定される。
ムクロックＳＹＳに基づいて信号Ｑh をカウントし、ク
ロック信号ＣＫ１を生成する。３ビットバイナリカウン
タ２０２は３つのＲＳフリップフロップ２０ｅ〜２０ｇ
の直列接続から構成されており、ＲＳフリップフロップ
２０ｅ，２０ｆのセット端子Ｓと、ＲＳフリップフロッ
プ２０ｇのリセット端子Ｒに信号Ｑh が与えられる。Ｒ
Ｓフリップフロップ２０ｅはそのクロック端子Ｔにシス
テムクロックＳＹＳが与えられており、信号Ｑe ＊を出
力する。ＲＳフリップフロップ２０ｆはそのクロック端
子Ｔに信号Ｑe＊が与えられており、信号Ｑf ＊を出力
する。そしてＲＳフリップフロップ２０ｇはそのクロッ
ク端子Ｔに信号Ｑf ＊が与えられており、信号Ｑg を出
力する。このようにして得られた信号Ｑg をクロック信
号ＣＫ１として用いることができる。但し、３ビットカ
ウンタ２０２のプリセット値は“３”に設定される。
【００３１】図３は、モード信号Ｍの遷移の間隔が１Ｍ
Ｈｚに対応する周期に等しく、またシステムクロックＳ
ＹＳの周波数が８ＭＨｚである場合において、その周波
数が１ＭＨｚであるクロック信号ＣＫ１を生成する様子
を示す波形図である。モード信号Ｍの立ち上がり直後の
システムクロックＳＹＳの立ち上がりによって信号Ｑa
が立ち上がり、その後システムクロックＳＹＳの立ち上
がりが生じる毎に順次信号Ｑb ，Ｑc ，Ｑd が立ち上が
る。このため、信号Ｑh はモード信号Ｍの立ち上がりを
検出することになり、信号Ｑh によってプリセットされ
る３ビットカウンタ２０２は値“３”からカウントを行
い、信号Ｑg は値“４”を得る際に立ち上がり、値
“７”を得た後で立ち下がる。
Ｈｚに対応する周期に等しく、またシステムクロックＳ
ＹＳの周波数が８ＭＨｚである場合において、その周波
数が１ＭＨｚであるクロック信号ＣＫ１を生成する様子
を示す波形図である。モード信号Ｍの立ち上がり直後の
システムクロックＳＹＳの立ち上がりによって信号Ｑa
が立ち上がり、その後システムクロックＳＹＳの立ち上
がりが生じる毎に順次信号Ｑb ，Ｑc ，Ｑd が立ち上が
る。このため、信号Ｑh はモード信号Ｍの立ち上がりを
検出することになり、信号Ｑh によってプリセットされ
る３ビットカウンタ２０２は値“３”からカウントを行
い、信号Ｑg は値“４”を得る際に立ち上がり、値
“７”を得た後で立ち下がる。
【００３２】３ビットカウンタ２０２はその周波数が８
ＭＨｚであるシステムクロックＳＹＳを３回分周するの
で、出力される信号Ｑg の周波数は１ＭＨｚとなる。ま
た一旦モード信号Ｍの立ち上がりを検出すれば、その後
はモード信号Ｍの値が“０”であっても“１”であって
も信号Ｑg の立ち上がりが常時繰り返される。しかも、
プリセットの値を“３”にしているため、信号Ｑg のデ
ューテイは５０％であり、またその立ち上がりは隣接す
るモード信号Ｍの遷移の中央において得られる。
ＭＨｚであるシステムクロックＳＹＳを３回分周するの
で、出力される信号Ｑg の周波数は１ＭＨｚとなる。ま
た一旦モード信号Ｍの立ち上がりを検出すれば、その後
はモード信号Ｍの値が“０”であっても“１”であって
も信号Ｑg の立ち上がりが常時繰り返される。しかも、
プリセットの値を“３”にしているため、信号Ｑg のデ
ューテイは５０％であり、またその立ち上がりは隣接す
るモード信号Ｍの遷移の中央において得られる。
【００３３】もし、モード信号Ｍの位相がずれたとして
も、モード信号Ｍの有効な値を示すビット列の最初の値
を“１”にするコード体系を用いることにより、信号Ｑ
g の立ち上がりを常に隣接するモード信号Ｍの遷移の中
央において得ることができるので、信号Ｑg をクロック
信号ＣＫ１として用い、モード信号Ｍのデコードを行う
ことが容易である。
も、モード信号Ｍの有効な値を示すビット列の最初の値
を“１”にするコード体系を用いることにより、信号Ｑ
g の立ち上がりを常に隣接するモード信号Ｍの遷移の中
央において得ることができるので、信号Ｑg をクロック
信号ＣＫ１として用い、モード信号Ｍのデコードを行う
ことが容易である。
【００３４】（Ａ−３）モード信号Ｍのデコード：図４
はシフトレジスタ１１の構成を示す回路図である。シフ
トレジスタ１１は４ビットシフトレジスタ２０１と同様
に４つのＤフリップフロップ１１ａ〜１１ｄの直列接続
から構成されており、そのいずれのクロック端子Ｔにも
クロック信号ＣＫ１が与えられている。Ｄフリップフロ
ップ１１ａのデータ入力端Ｄにはモード信号Ｍが与えら
れる。そしてＤフリップフロップ１１ａ〜１１ｃのそれ
ぞれからは信号Ｑ0 〜Ｑ2 が出力され、これらはそれぞ
れＤフリップフロップ１１ｂ〜１１ｄのデータ入力端Ｄ
に与えられる。Ｄフリップフロップ１１ｄからは信号Ｑ
3 が出力される。
はシフトレジスタ１１の構成を示す回路図である。シフ
トレジスタ１１は４ビットシフトレジスタ２０１と同様
に４つのＤフリップフロップ１１ａ〜１１ｄの直列接続
から構成されており、そのいずれのクロック端子Ｔにも
クロック信号ＣＫ１が与えられている。Ｄフリップフロ
ップ１１ａのデータ入力端Ｄにはモード信号Ｍが与えら
れる。そしてＤフリップフロップ１１ａ〜１１ｃのそれ
ぞれからは信号Ｑ0 〜Ｑ2 が出力され、これらはそれぞ
れＤフリップフロップ１１ｂ〜１１ｄのデータ入力端Ｄ
に与えられる。Ｄフリップフロップ１１ｄからは信号Ｑ
3 が出力される。
【００３５】図５はデコーダ５１の構成を示す回路図で
ある。デコーダ５１は信号Ｑ0 〜Ｑ3 を入力して制御信
号Ｓ00〜Ｓ03を出力する。図５に示されるように、イン
バータＩ1 〜Ｉ3 、ＡＮＤゲートＡ1 〜Ａ3 、ＮＯＲゲ
ートＮ1 を用いて構成することにより各制御信号は、 Ｓ00＝（Ｓ01＋Ｓ02＋Ｓ03）＊ Ｓ01＝Ｑ0 ・Ｑ1 ・Ｑ2 ・（Ｑ3 ＊） Ｓ02＝（Ｑ0 ＊）・Ｑ1 ・Ｑ2 ・（Ｑ3 ＊） Ｓ03＝Ｑ0 ・（Ｑ1 ＊）・Ｑ2 ・（Ｑ3 ＊） として得られる（但し記号「＋」は論理和を示す）。上
式から制御信号Ｓ00〜Ｓ03は互いに排他的であることが
わかる。
ある。デコーダ５１は信号Ｑ0 〜Ｑ3 を入力して制御信
号Ｓ00〜Ｓ03を出力する。図５に示されるように、イン
バータＩ1 〜Ｉ3 、ＡＮＤゲートＡ1 〜Ａ3 、ＮＯＲゲ
ートＮ1 を用いて構成することにより各制御信号は、 Ｓ00＝（Ｓ01＋Ｓ02＋Ｓ03）＊ Ｓ01＝Ｑ0 ・Ｑ1 ・Ｑ2 ・（Ｑ3 ＊） Ｓ02＝（Ｑ0 ＊）・Ｑ1 ・Ｑ2 ・（Ｑ3 ＊） Ｓ03＝Ｑ0 ・（Ｑ1 ＊）・Ｑ2 ・（Ｑ3 ＊） として得られる（但し記号「＋」は論理和を示す）。上
式から制御信号Ｓ00〜Ｓ03は互いに排他的であることが
わかる。
【００３６】しかも、モード信号Ｍが値“０”を採りつ
づけた場合、即ちモード信号Ｍが特に意義のある値を有
していない場合には、図１からわかるようにＱ0 ，
Ｑ1 ，Ｑ2 ，Ｑ3 の値が全て“０”になる。この場合に
は制御信号Ｓ01〜Ｓ03はいずれも値“０”を採ることに
なるので、これらと排他的な制御信号Ｓ00は値“１”を
採り続けることになる。つまり、制御信号Ｓ00はモード
信号Ｍが特に意義のある値を有していない場合に値
“１”を採ることになる（以後、このような信号をデフ
ォルトと記すことがある）。
づけた場合、即ちモード信号Ｍが特に意義のある値を有
していない場合には、図１からわかるようにＱ0 ，
Ｑ1 ，Ｑ2 ，Ｑ3 の値が全て“０”になる。この場合に
は制御信号Ｓ01〜Ｓ03はいずれも値“０”を採ることに
なるので、これらと排他的な制御信号Ｓ00は値“１”を
採り続けることになる。つまり、制御信号Ｓ00はモード
信号Ｍが特に意義のある値を有していない場合に値
“１”を採ることになる（以後、このような信号をデフ
ォルトと記すことがある）。
【００３７】図６は制御信号Ｓ00〜Ｓ03の生成の様子を
示す波形図である。今、モード信号Ｍがビット列“１０
１０”を伝達した場合を考える。
示す波形図である。今、モード信号Ｍがビット列“１０
１０”を伝達した場合を考える。
【００３８】「（Ａ−２）クロック信号ＣＫ１の生成」
において図３に示されたように、クロック信号ＣＫ１の
立ち上がりは隣接するモード信号Ｍの遷移の間隔の中央
において生じる。そして信号Ｑ0 〜Ｑ3 はクロック信号
ＣＫ１の立ち上がりによって立ち上がるので、これらの
波形は図６に示されるようになる。この結果、制御信号
Ｓ01〜Ｓ03の波形も図６に示されるようになる。制御信
号Ｓ03のみが値“１”をとり得て、制御信号Ｓ01〜Ｓ02
は常に値“０”をとる。一方、制御信号Ｓ00は制御信号
Ｓ03が値“１”をとる期間のみ値“０”をとり、その他
の期間においては値“１”をとりつづけている。
において図３に示されたように、クロック信号ＣＫ１の
立ち上がりは隣接するモード信号Ｍの遷移の間隔の中央
において生じる。そして信号Ｑ0 〜Ｑ3 はクロック信号
ＣＫ１の立ち上がりによって立ち上がるので、これらの
波形は図６に示されるようになる。この結果、制御信号
Ｓ01〜Ｓ03の波形も図６に示されるようになる。制御信
号Ｓ03のみが値“１”をとり得て、制御信号Ｓ01〜Ｓ02
は常に値“０”をとる。一方、制御信号Ｓ00は制御信号
Ｓ03が値“１”をとる期間のみ値“０”をとり、その他
の期間においては値“１”をとりつづけている。
【００３９】（Ａ−４）信号の選択：図７は、信号選択
手段１０１を含む半導体集積回路３００の構成例を示す
ブロック図である。半導体集積回路３００は信号選択手
段１０１に前置される信号処理部９１〜９４を備える。
信号処理部９１〜９４は、半導体集積回路３００に入力
される信号ＤＩＮを処理し、信号線２１〜２４にその処
理結果を伝達する。例えば、信号線２１には信号ＤＩＮ
を信号処理部９１〜９４で処理した結果が与えられる。
また信号線２２には信号ＤＩＮを信号処理部９１〜９３
で処理した結果が与えられる。また信号線２３には信号
ＤＩＮを信号処理部９１〜９２で処理した結果が与えら
れる。また信号線２４には信号ＤＩＮを信号処理部９１
で処理した結果が与えられる。そして、信号選択手段１
０１は、信号線２１〜２４のいずれか一つに与えられた
データを信号線２５に伝達する。
手段１０１を含む半導体集積回路３００の構成例を示す
ブロック図である。半導体集積回路３００は信号選択手
段１０１に前置される信号処理部９１〜９４を備える。
信号処理部９１〜９４は、半導体集積回路３００に入力
される信号ＤＩＮを処理し、信号線２１〜２４にその処
理結果を伝達する。例えば、信号線２１には信号ＤＩＮ
を信号処理部９１〜９４で処理した結果が与えられる。
また信号線２２には信号ＤＩＮを信号処理部９１〜９３
で処理した結果が与えられる。また信号線２３には信号
ＤＩＮを信号処理部９１〜９２で処理した結果が与えら
れる。また信号線２４には信号ＤＩＮを信号処理部９１
で処理した結果が与えられる。そして、信号選択手段１
０１は、信号線２１〜２４のいずれか一つに与えられた
データを信号線２５に伝達する。
【００４０】図８は制御信号Ｓ03によって信号の選択が
行われる場合を示す波形図である。半導体集積回路３０
０に信号ＤＩＮが入力され、そのうちの有効なデータＪ
１，Ｊ２が信号処理部９１〜９４で処理される。データ
Ｊ１，Ｊ２に対応した結果であるデータＫ１，Ｋ２は信
号線２１を介して信号選択手段１０１に伝達される。こ
れらのデータＫ１，Ｋ２は、制御信号Ｓ00が“１”の場
合、即ちモード信号Ｍが有効なデータを伝達していない
場合において、信号選択手段１０１から信号線２５に伝
達される。
行われる場合を示す波形図である。半導体集積回路３０
０に信号ＤＩＮが入力され、そのうちの有効なデータＪ
１，Ｊ２が信号処理部９１〜９４で処理される。データ
Ｊ１，Ｊ２に対応した結果であるデータＫ１，Ｋ２は信
号線２１を介して信号選択手段１０１に伝達される。こ
れらのデータＫ１，Ｋ２は、制御信号Ｓ00が“１”の場
合、即ちモード信号Ｍが有効なデータを伝達していない
場合において、信号選択手段１０１から信号線２５に伝
達される。
【００４１】一方、信号線２４には信号ＤＩＮを信号処
理部９１で処理した結果が与えられている。これは例え
ばデータＪ２に対応したデータＫ３であり、信号処理部
９２〜９３の処理を受けていないので、データＫ２より
も早期に信号選択手段１０１に伝達されている。よって
図６に示されたようにして制御信号Ｓ03が“１”となっ
た場合、制御信号Ｓ00は“０”となり、この時にデータ
Ｋ３が信号線２４に伝達されていれば、データＫ３が信
号線２５に伝達される。
理部９１で処理した結果が与えられている。これは例え
ばデータＪ２に対応したデータＫ３であり、信号処理部
９２〜９３の処理を受けていないので、データＫ２より
も早期に信号選択手段１０１に伝達されている。よって
図６に示されたようにして制御信号Ｓ03が“１”となっ
た場合、制御信号Ｓ00は“０”となり、この時にデータ
Ｋ３が信号線２４に伝達されていれば、データＫ３が信
号線２５に伝達される。
【００４２】このようにして信号線２５に伝達される信
号を選択することにより、各信号処理部の動作が正常で
あるか否かを調べることができる。例えば信号処理部９
１〜９４が通常動作のための信号処理を行うものである
場合に、信号処理部９１の動作の良否を吟味することが
できる。
号を選択することにより、各信号処理部の動作が正常で
あるか否かを調べることができる。例えば信号処理部９
１〜９４が通常動作のための信号処理を行うものである
場合に、信号処理部９１の動作の良否を吟味することが
できる。
【００４３】モード信号Ｍが有効なデータを伝達してい
ない場合には制御信号Ｓ00のみが値“１”をとり、信号
処理部９１〜９４によって通常動作が行われている。こ
のような状態において、信号線２５に有効なデータＫ
１，Ｋ２が伝達される期間以外の期間において制御信号
Ｓ03が値“１”をとるようにすると、通常動作の隙間を
縫ってデータＫ３を信号線２５に載せることができる。
つまり通常動作を滞らせることなく、ダイナミックに信
号処理部９１の動作の良否を調べるというテスト動作を
行うことができる。
ない場合には制御信号Ｓ00のみが値“１”をとり、信号
処理部９１〜９４によって通常動作が行われている。こ
のような状態において、信号線２５に有効なデータＫ
１，Ｋ２が伝達される期間以外の期間において制御信号
Ｓ03が値“１”をとるようにすると、通常動作の隙間を
縫ってデータＫ３を信号線２５に載せることができる。
つまり通常動作を滞らせることなく、ダイナミックに信
号処理部９１の動作の良否を調べるというテスト動作を
行うことができる。
【００４４】上記のように制御信号Ｓ03が“１”となる
期間を制御することは、各処理部９１〜９４の処理時間
等を考慮してデータのプロトコルを決定すれば容易であ
る。
期間を制御することは、各処理部９１〜９４の処理時間
等を考慮してデータのプロトコルを決定すれば容易であ
る。
【００４５】（Ａ−５）第１実施例の効果：以上のよう
に、第１実施例によれば信号の選択をモード信号Ｍをデ
コードして行っている。モード信号Ｍはシリアルに伝達
させることができるので、信号の選択のために必要な端
子は節約できる。
に、第１実施例によれば信号の選択をモード信号Ｍをデ
コードして行っている。モード信号Ｍはシリアルに伝達
させることができるので、信号の選択のために必要な端
子は節約できる。
【００４６】しかも、デコードの際、信号選択手段１０
１を含む半導体集積回路の持つシステムクロックＳＹＳ
を用いてクロック信号ＣＫ１を生成し、これに基づいて
デコードが行われるので、外部から特に新たにクロック
信号を必要とすることはない。よって選択すべき信号の
数（これは機能の数と言い換えることもできる）が増加
しても、半導体集積回路の集積度を劣化させることはな
い。しかも、通常動作を滞らせることなくテスト動作を
ダイナミックに行うことができる。
１を含む半導体集積回路の持つシステムクロックＳＹＳ
を用いてクロック信号ＣＫ１を生成し、これに基づいて
デコードが行われるので、外部から特に新たにクロック
信号を必要とすることはない。よって選択すべき信号の
数（これは機能の数と言い換えることもできる）が増加
しても、半導体集積回路の集積度を劣化させることはな
い。しかも、通常動作を滞らせることなくテスト動作を
ダイナミックに行うことができる。
【００４７】Ｂ．第２実施例：第１実施例においては、
制御信号Ｓ03が値“１”をとる期間を信号線２５に有効
なデータＫ１，Ｋ２が伝達される期間以外に設定するよ
うに制御されたが、両者の期間を一致させることもでき
る。
制御信号Ｓ03が値“１”をとる期間を信号線２５に有効
なデータＫ１，Ｋ２が伝達される期間以外に設定するよ
うに制御されたが、両者の期間を一致させることもでき
る。
【００４８】図９は、信号選択手段１０１を含む半導体
集積回路３０１の構成例を示すブロック図である。半導
体集積回路３０１は信号選択手段１０１に前置される信
号処理部９５〜９８を備える。信号処理部９５〜９８
は、半導体集積回路３００に入力される信号ＤＩＮを処
理し、それぞれ信号線２１〜２４にその処理結果を伝達
する。
集積回路３０１の構成例を示すブロック図である。半導
体集積回路３０１は信号選択手段１０１に前置される信
号処理部９５〜９８を備える。信号処理部９５〜９８
は、半導体集積回路３００に入力される信号ＤＩＮを処
理し、それぞれ信号線２１〜２４にその処理結果を伝達
する。
【００４９】今、信号ＤＩＮが入力されると、そのうち
の有効なデータＪ３，Ｊ４が信号処理部９５で処理さ
れ、その結果であるデータＫ４，Ｋ５は信号線２１に伝
達される。同様にしてデータＪ３，Ｊ４が信号処理部９
８で処理され、その結果であるデータＫ６，Ｋ７は信号
線２１に伝達される。信号処理部９６，９７においても
同様にしてデータＪ３，Ｊ４を処理した結果をそれぞれ
信号線２２，２３に与えている。
の有効なデータＪ３，Ｊ４が信号処理部９５で処理さ
れ、その結果であるデータＫ４，Ｋ５は信号線２１に伝
達される。同様にしてデータＪ３，Ｊ４が信号処理部９
８で処理され、その結果であるデータＫ６，Ｋ７は信号
線２１に伝達される。信号処理部９６，９７においても
同様にしてデータＪ３，Ｊ４を処理した結果をそれぞれ
信号線２２，２３に与えている。
【００５０】信号処理部９５，９８の処理時間が等しい
とすると、データＫ４，Ｋ６は同時期にそれぞれ信号線
２１，２４に与えられ、データＫ５，Ｋ７は同時期にそ
れぞれ信号線２１，２４に与えられる。
とすると、データＫ４，Ｋ６は同時期にそれぞれ信号線
２１，２４に与えられ、データＫ５，Ｋ７は同時期にそ
れぞれ信号線２１，２４に与えられる。
【００５１】このような構成をとる半導体集積回路３０
１において、信号選択手段１０１は信号線２１に与えら
れたデータと、信号線２４に与えられたデータとを切り
換えて信号線２５に与えることができる。つまり、信号
線２１に有効なデータが伝達された期間へ、制御信号Ｓ
03が“１”となる期間を重ねることにより、信号処理機
能の変更を容易にしかもダイナミックに行うことができ
る。
１において、信号選択手段１０１は信号線２１に与えら
れたデータと、信号線２４に与えられたデータとを切り
換えて信号線２５に与えることができる。つまり、信号
線２１に有効なデータが伝達された期間へ、制御信号Ｓ
03が“１”となる期間を重ねることにより、信号処理機
能の変更を容易にしかもダイナミックに行うことができ
る。
【００５２】図１０は制御信号Ｓ03によって信号の選択
が行われた場合を示す波形図である。モード信号Ｍが有
効なデータを伝達していない場合には制御信号Ｓ00のみ
が“１”となっており、信号線２１に伝達されているデ
ータＫ４が信号線２５に伝達される。しかしモード信号
Ｍがビット列“１０１０”を伝達した場合、データＫ
５，Ｋ７が得られている時期に制御信号Ｓ03が“１”と
なると、信号線２４に伝達されているデータＫ７が信号
線２５に伝達される。つまり、制御信号Ｓ03によって、
信号選択手段１０１が信号処理部９５，９８のいずれの
処理を受けた信号を伝達させるかを制御することができ
る。これは信号処理部９５，９８の有する信号処理機能
のいずれかを選択的に変更したことになる。
が行われた場合を示す波形図である。モード信号Ｍが有
効なデータを伝達していない場合には制御信号Ｓ00のみ
が“１”となっており、信号線２１に伝達されているデ
ータＫ４が信号線２５に伝達される。しかしモード信号
Ｍがビット列“１０１０”を伝達した場合、データＫ
５，Ｋ７が得られている時期に制御信号Ｓ03が“１”と
なると、信号線２４に伝達されているデータＫ７が信号
線２５に伝達される。つまり、制御信号Ｓ03によって、
信号選択手段１０１が信号処理部９５，９８のいずれの
処理を受けた信号を伝達させるかを制御することができ
る。これは信号処理部９５，９８の有する信号処理機能
のいずれかを選択的に変更したことになる。
【００５３】よって機能のダイナミックな変更を容易に
行うことができる。
行うことができる。
【００５４】Ｃ．第３実施例：図１１は、この発明の第
３実施例にかかるモード決定部６２の構成と、論理処理
部７1 ，７2 ，…，７n との接続関係を示すブロック図
である。モード決定部６２は第１実施例の信号選択手段
１０１のモード決定部６１を代替するものであり、モー
ド決定部６１に更に論理回路６２１を加えた構成となっ
ている。そして第３実施例においては、論理処理部
７1 ，７2 ，…，７n に制御信号Ｓ00，Ｓ01に代わっ
て、それぞれ制御信号Ｆ00，Ｆ01を与える。
３実施例にかかるモード決定部６２の構成と、論理処理
部７1 ，７2 ，…，７n との接続関係を示すブロック図
である。モード決定部６２は第１実施例の信号選択手段
１０１のモード決定部６１を代替するものであり、モー
ド決定部６１に更に論理回路６２１を加えた構成となっ
ている。そして第３実施例においては、論理処理部
７1 ，７2 ，…，７n に制御信号Ｓ00，Ｓ01に代わっ
て、それぞれ制御信号Ｆ00，Ｆ01を与える。
【００５５】論理回路６２１は、ＲＳフリップフロップ
６２ａ及びＮＯＲゲート６２ｂを設けた構成を有してい
る。ＲＳフリップフロップ６２ａのセット端子Ｓにはデ
コーダ５１の出力信号Ｓ01が、またリセット端子Ｒには
リセット信号ＲＳＴが入力される。このリセット信号Ｒ
ＳＴは、モード決定部６２が含まれる半導体集積回路を
リセットするものであり、その内部において供給されて
いるものである。ＲＳフリップフロップ６２ａからは制
御信号Ｆ01が出力され、これはＮＯＲゲート６２ｂの入
力端の一つに与えられる。
６２ａ及びＮＯＲゲート６２ｂを設けた構成を有してい
る。ＲＳフリップフロップ６２ａのセット端子Ｓにはデ
コーダ５１の出力信号Ｓ01が、またリセット端子Ｒには
リセット信号ＲＳＴが入力される。このリセット信号Ｒ
ＳＴは、モード決定部６２が含まれる半導体集積回路を
リセットするものであり、その内部において供給されて
いるものである。ＲＳフリップフロップ６２ａからは制
御信号Ｆ01が出力され、これはＮＯＲゲート６２ｂの入
力端の一つに与えられる。
【００５６】ＮＯＲゲート６２ｂの入力端の他のものに
はデコーダ５１の出力信号Ｓ02，Ｓ03が与えられ、制御
信号Ｆ00が出力される。このため、第１実施例と類似し
て、制御信号Ｆ00は他の制御信号Ｆ01，Ｓ02，Ｓ03のい
ずれもが値“１”をとらないときには値“１“をとると
いう、デフォルトとなる。
はデコーダ５１の出力信号Ｓ02，Ｓ03が与えられ、制御
信号Ｆ00が出力される。このため、第１実施例と類似し
て、制御信号Ｆ00は他の制御信号Ｆ01，Ｓ02，Ｓ03のい
ずれもが値“１”をとらないときには値“１“をとると
いう、デフォルトとなる。
【００５７】図１２は、制御信号Ｆ01が値“１”をとる
場合を示す波形図である。「（Ａ−３）モード信号Ｍの
デコード」において図５を用いて示された信号Ｓ01の式
からわかるように、モード信号Ｍがビット列“１１１
０”を伝達した場合に信号Ｓ01は値“１”をとる。この
信号Ｓ01はＲＳフリップフロップ６２ａをセットするの
で、別途リセット信号ＲＳＴが活性化しない限り制御信
号Ｆ01が値“１”をとり続ける。また制御信号Ｆ00は値
“０”をとり続ける。
場合を示す波形図である。「（Ａ−３）モード信号Ｍの
デコード」において図５を用いて示された信号Ｓ01の式
からわかるように、モード信号Ｍがビット列“１１１
０”を伝達した場合に信号Ｓ01は値“１”をとる。この
信号Ｓ01はＲＳフリップフロップ６２ａをセットするの
で、別途リセット信号ＲＳＴが活性化しない限り制御信
号Ｆ01が値“１”をとり続ける。また制御信号Ｆ00は値
“０”をとり続ける。
【００５８】第３実施例は以上のように動作するので信
号を固定的に選択することになる。よって、制御信号Ｆ
00，Ｆ01によって選択される信号が、互いに異なる特定
の機能をもつ処理手段によって出力されたものである場
合には、機能を完全に切り換える効果を有している。
号を固定的に選択することになる。よって、制御信号Ｆ
00，Ｆ01によって選択される信号が、互いに異なる特定
の機能をもつ処理手段によって出力されたものである場
合には、機能を完全に切り換える効果を有している。
【００５９】Ｄ．第４実施例：図１３は、この発明の第
４実施例にかかるモード決定部６３の構成と、論理処理
部７1 ，７2 ，…，７n との接続関係を示すブロック図
である。モード決定部６３は第１実施例の信号選択手段
１０１のモード決定部６１を代替するものであり、モー
ド決定部６１に更に論理回路６３１を加えた構成となっ
ている。そして第４実施例においては、論理処理部
７1 ，７2 ，…，７n に制御信号Ｓ00，Ｓ01に代わっ
て、それぞれ制御信号Ｇ00，Ｇ01を与える。
４実施例にかかるモード決定部６３の構成と、論理処理
部７1 ，７2 ，…，７n との接続関係を示すブロック図
である。モード決定部６３は第１実施例の信号選択手段
１０１のモード決定部６１を代替するものであり、モー
ド決定部６１に更に論理回路６３１を加えた構成となっ
ている。そして第４実施例においては、論理処理部
７1 ，７2 ，…，７n に制御信号Ｓ00，Ｓ01に代わっ
て、それぞれ制御信号Ｇ00，Ｇ01を与える。
【００６０】論理回路６３１は、ＲＳフリップフロップ
６３ａ、ＮＯＲゲート６３ｂ、ＯＲゲート６３ｃ、ＡＮ
Ｄゲート６３ｄ、及びタイマ６３ｅを設けた構成を有し
ている。ＲＳフリップフロップ６３ａのセット端子Ｓに
はデコーダ５１の出力信号Ｓ 01が、またリセット端子Ｒ
にはリセット信号ＲＳＴとＡＮＤゲート６３ｄの出力と
の論理和が入力される。よって、ＲＳフリップフロップ
６３ａはリセット信号ＲＳＴのみならず、ＡＮＤゲート
６３ｄの出力によってもリセットされる。ＲＳフリップ
フロップ６３ａからは制御信号Ｇ01が出力され、これは
ＮＯＲゲート６３ｂの入力端の一つに与えられる。
６３ａ、ＮＯＲゲート６３ｂ、ＯＲゲート６３ｃ、ＡＮ
Ｄゲート６３ｄ、及びタイマ６３ｅを設けた構成を有し
ている。ＲＳフリップフロップ６３ａのセット端子Ｓに
はデコーダ５１の出力信号Ｓ 01が、またリセット端子Ｒ
にはリセット信号ＲＳＴとＡＮＤゲート６３ｄの出力と
の論理和が入力される。よって、ＲＳフリップフロップ
６３ａはリセット信号ＲＳＴのみならず、ＡＮＤゲート
６３ｄの出力によってもリセットされる。ＲＳフリップ
フロップ６３ａからは制御信号Ｇ01が出力され、これは
ＮＯＲゲート６３ｂの入力端の一つに与えられる。
【００６１】ＮＯＲゲート６３ｂの入力端の他のものに
はデコーダ５１の出力信号Ｓ02，Ｓ03が与えられ、制御
信号Ｇ00が出力される。このため、第１実施例と類似し
て、制御信号Ｇ00は他の制御信号Ｇ01，Ｓ02，Ｓ03のい
ずれもが値“１”をとらないときには値“１“をとると
いう、デフォルトとなる。
はデコーダ５１の出力信号Ｓ02，Ｓ03が与えられ、制御
信号Ｇ00が出力される。このため、第１実施例と類似し
て、制御信号Ｇ00は他の制御信号Ｇ01，Ｓ02，Ｓ03のい
ずれもが値“１”をとらないときには値“１“をとると
いう、デフォルトとなる。
【００６２】タイマ６３ｅのクロック端子Ｔにはタイマ
カウント用クロックＣＫ２が、トリガ端子Ｔrgには信号
Ｓ01が、それぞれ与えられる。そして出力端子ＴC に与
えられるカウント結果と制御信号Ｇ01との論理積が、Ａ
ＮＤゲート６３ｄによってとられる。
カウント用クロックＣＫ２が、トリガ端子Ｔrgには信号
Ｓ01が、それぞれ与えられる。そして出力端子ＴC に与
えられるカウント結果と制御信号Ｇ01との論理積が、Ａ
ＮＤゲート６３ｄによってとられる。
【００６３】制御信号Ｇ01は、一旦信号Ｓ01が値“１”
をとると、ＲＳフリップフロップ６３ａがリセットされ
るまで値“１”をとり続ける。よって、タイマカウント
用クロックＣＫ２によって所定回数のカウントを行って
タイマ６３ｅがカウント結果を出力端子ＴC に与える時
点（カウント終了した時点）では制御信号Ｇ01が値
“１”をとっている。このため、カウント終了によって
ＲＳフリップフロップ６３ａがリセットされて始めて制
御信号Ｇ01が値“０”をとる。
をとると、ＲＳフリップフロップ６３ａがリセットされ
るまで値“１”をとり続ける。よって、タイマカウント
用クロックＣＫ２によって所定回数のカウントを行って
タイマ６３ｅがカウント結果を出力端子ＴC に与える時
点（カウント終了した時点）では制御信号Ｇ01が値
“１”をとっている。このため、カウント終了によって
ＲＳフリップフロップ６３ａがリセットされて始めて制
御信号Ｇ01が値“０”をとる。
【００６４】図１４は、制御信号Ｇ01が値“１”をとる
場合を示す波形図である。信号Ｓ01が値“１”をとり始
めた時点で制御信号Ｇ01が立ち上がる。その後カウント
アップして出力端子ＴC に与えられる信号が立ち上がる
と、制御信号Ｇ01が立ち下がり、制御信号Ｇ01は値
“０”をとり続ける。
場合を示す波形図である。信号Ｓ01が値“１”をとり始
めた時点で制御信号Ｇ01が立ち上がる。その後カウント
アップして出力端子ＴC に与えられる信号が立ち上がる
と、制御信号Ｇ01が立ち下がり、制御信号Ｇ01は値
“０”をとり続ける。
【００６５】第４実施例は以上のように動作するので信
号を一定期間固定的に選択することになる。よって、制
御信号Ｇ00，Ｇ01によって選択される信号が、互いに異
なる特定の機能をもつ処理手段によって出力されたもの
である場合には、機能を一定期間切り換える効果を有し
ている。
号を一定期間固定的に選択することになる。よって、制
御信号Ｇ00，Ｇ01によって選択される信号が、互いに異
なる特定の機能をもつ処理手段によって出力されたもの
である場合には、機能を一定期間切り換える効果を有し
ている。
【００６６】もちろんタイマ６３ｅは、タイマカウント
用クロックＣＫ２をカウントしてＲＳフリップフロップ
６３ａをリセットできる構成であればどのようなもので
あっても第３実施例に適用することができる。
用クロックＣＫ２をカウントしてＲＳフリップフロップ
６３ａをリセットできる構成であればどのようなもので
あっても第３実施例に適用することができる。
【００６７】Ｅ．第５実施例：図１５は、この発明の第
５実施例にかかるモード決定部６４の構成と、論理処理
部７1 ，７2 ，…，７n との接続関係を示すブロック図
である。モード決定部６４は第１実施例の信号選択手段
１０１のモード決定部６１を代替するものであり、モー
ド決定部６１に更に論理回路６４１を加えた構成となっ
ている。そして第５実施例においては、論理処理部
７1 ，７2 ，…，７n に制御信号Ｓ00，Ｓ01に代わっ
て、それぞれ制御信号Ｈ00，Ｈ01を与える。
５実施例にかかるモード決定部６４の構成と、論理処理
部７1 ，７2 ，…，７n との接続関係を示すブロック図
である。モード決定部６４は第１実施例の信号選択手段
１０１のモード決定部６１を代替するものであり、モー
ド決定部６１に更に論理回路６４１を加えた構成となっ
ている。そして第５実施例においては、論理処理部
７1 ，７2 ，…，７n に制御信号Ｓ00，Ｓ01に代わっ
て、それぞれ制御信号Ｈ00，Ｈ01を与える。
【００６８】論理回路６４１は、Ｔフリップフロップ６
４ａ、ＡＮＤゲート６４ｂ、ＲＳフリップフロップ６４
ｃ、ＯＲゲート６４ｄ〜６４ｆを設けた構成を有してい
る。Ｔフリップフロップ６４ａのトグル端子Ｔにはデコ
ーダ５１の出力信号Ｓ01が、またリセット端子ＲにはＯ
Ｒゲート６４ｅによってリセット信号ＲＳＴとＯＲゲー
ト６４ｄの出力との論理和が入力される。ＲＳフリップ
フロップ６４ｃのリセット端子ＲにもＯＲゲート６４ｅ
の出力が与えられる。ＯＲゲート６４ｄにはデコーダ５
１の出力信号Ｓ02，Ｓ03が入力されるので、Ｔフリップ
フロップ６４ａ及びＲＳフリップフロップ６４ｃは、リ
セット信号ＲＳＴのみならず信号Ｓ02，Ｓ03によっても
リセットされる。
４ａ、ＡＮＤゲート６４ｂ、ＲＳフリップフロップ６４
ｃ、ＯＲゲート６４ｄ〜６４ｆを設けた構成を有してい
る。Ｔフリップフロップ６４ａのトグル端子Ｔにはデコ
ーダ５１の出力信号Ｓ01が、またリセット端子ＲにはＯ
Ｒゲート６４ｅによってリセット信号ＲＳＴとＯＲゲー
ト６４ｄの出力との論理和が入力される。ＲＳフリップ
フロップ６４ｃのリセット端子ＲにもＯＲゲート６４ｅ
の出力が与えられる。ＯＲゲート６４ｄにはデコーダ５
１の出力信号Ｓ02，Ｓ03が入力されるので、Ｔフリップ
フロップ６４ａ及びＲＳフリップフロップ６４ｃは、リ
セット信号ＲＳＴのみならず信号Ｓ02，Ｓ03によっても
リセットされる。
【００６９】Ｔフリップフロップ６４ａの出力はＡＮＤ
ゲート６４ｂの入力端の一方に与えられる。ＡＮＤゲー
ト６４ｂの入力端の他方には信号Ｓ01が与えられる。Ａ
ＮＤゲート６４ｂの出力はＲＳフリップフロップ６４ｃ
のセット端子Ｓに与えられる。ＲＳフリップフロップ６
４ｃからは制御信号Ｈ01が出力され、これはＮＯＲゲー
ト６４ｆの入力端の一方に与えられる。
ゲート６４ｂの入力端の一方に与えられる。ＡＮＤゲー
ト６４ｂの入力端の他方には信号Ｓ01が与えられる。Ａ
ＮＤゲート６４ｂの出力はＲＳフリップフロップ６４ｃ
のセット端子Ｓに与えられる。ＲＳフリップフロップ６
４ｃからは制御信号Ｈ01が出力され、これはＮＯＲゲー
ト６４ｆの入力端の一方に与えられる。
【００７０】ＮＯＲゲート６４ｆの入力端の他方にはデ
コーダ５１の出力信号Ｓ02，Ｓ03の論理和が与えられ、
制御信号Ｈ00が出力される。このため、第１実施例と類
似して、制御信号Ｈ00は他の制御信号Ｈ01，Ｈ02，Ｈ03
のいずれもが値“１”をとらないときには値“１“をと
るという、デフォルトとなる。
コーダ５１の出力信号Ｓ02，Ｓ03の論理和が与えられ、
制御信号Ｈ00が出力される。このため、第１実施例と類
似して、制御信号Ｈ00は他の制御信号Ｈ01，Ｈ02，Ｈ03
のいずれもが値“１”をとらないときには値“１“をと
るという、デフォルトとなる。
【００７１】図１６は、制御信号Ｈ01が値“１”をとる
場合を示す波形図である。既に説明されたように、モー
ド信号Ｍがビット列“１１１０”を伝達した場合に信号
Ｓ01は値“１”をとる。しかし、この信号Ｓ01の立ち上
がりが、Ｔフリップフロップ６４ａがリセットされてか
らの最初のものである場合には、Ｔフリップフロップ６
４ａの出力が“０”であるためにＡＮＤゲート６４ｂを
通過しない（時刻ｔ1）。
場合を示す波形図である。既に説明されたように、モー
ド信号Ｍがビット列“１１１０”を伝達した場合に信号
Ｓ01は値“１”をとる。しかし、この信号Ｓ01の立ち上
がりが、Ｔフリップフロップ６４ａがリセットされてか
らの最初のものである場合には、Ｔフリップフロップ６
４ａの出力が“０”であるためにＡＮＤゲート６４ｂを
通過しない（時刻ｔ1）。
【００７２】一方、信号Ｓ01の立ち下がり（時刻ｔ2 ）
はＴフリップフロップ６４ａの出力を“１”へと遷移さ
せる。よって、Ｔフリップフロップ６４ａがリセットさ
れてから２回目に信号Ｓ01が立ち上がった場合（時刻ｔ
3 ）には、信号Ｓ01の立ち上がりがＡＮＤゲート６４ｂ
を通過し、ＲＳフリップフロップ６４ｃをセットして制
御信号Ｈ01が立ち上がる。
はＴフリップフロップ６４ａの出力を“１”へと遷移さ
せる。よって、Ｔフリップフロップ６４ａがリセットさ
れてから２回目に信号Ｓ01が立ち上がった場合（時刻ｔ
3 ）には、信号Ｓ01の立ち上がりがＡＮＤゲート６４ｂ
を通過し、ＲＳフリップフロップ６４ｃをセットして制
御信号Ｈ01が立ち上がる。
【００７３】その後、信号Ｓ01が立ち下がってＴフリッ
プフロップ６４ａの出力は“０”へと遷移するが（時刻
ｔ4 ）ＲＳフリップフロップ６４ｃはリセット信号ＲＳ
Ｔによってシステムのリセットが行われるか、他の制御
信号Ｓ02，Ｓ03が立ち上がらない限り状態を保持する。
つまり、信号Ｓ01が値“１”を２回とって初めて制御信
号Ｈ01が立ち上がり、値“１”をとり続ける。
プフロップ６４ａの出力は“０”へと遷移するが（時刻
ｔ4 ）ＲＳフリップフロップ６４ｃはリセット信号ＲＳ
Ｔによってシステムのリセットが行われるか、他の制御
信号Ｓ02，Ｓ03が立ち上がらない限り状態を保持する。
つまり、信号Ｓ01が値“１”を２回とって初めて制御信
号Ｈ01が立ち上がり、値“１”をとり続ける。
【００７４】第５実施例は以上のように動作するので、
モード信号Ｍに所定のビット列を１回伝達させただけで
は信号線の選択を行えない。このため、例えばメンテナ
ンス用の特殊な機能を準備しているする場合に、容易に
は誤ってこの機能を選択してしまうことがないようにす
ることができる。しかも複数回、モード信号Ｍに所定の
ビット列を伝達させることにより、この機能を選択する
ことができる。
モード信号Ｍに所定のビット列を１回伝達させただけで
は信号線の選択を行えない。このため、例えばメンテナ
ンス用の特殊な機能を準備しているする場合に、容易に
は誤ってこの機能を選択してしまうことがないようにす
ることができる。しかも複数回、モード信号Ｍに所定の
ビット列を伝達させることにより、この機能を選択する
ことができる。
【００７５】Ｆ．その他の変形：図１７は、上記のいず
れの実施例にも適用可能な変形を示す回路図である。シ
フトレジスタ１１のデータ入力端Ｄにはモード信号Ｍが
与えられるが、これを抵抗Ｒでプルダウンした構成をと
ることは本発明において有用である。
れの実施例にも適用可能な変形を示す回路図である。シ
フトレジスタ１１のデータ入力端Ｄにはモード信号Ｍが
与えられるが、これを抵抗Ｒでプルダウンした構成をと
ることは本発明において有用である。
【００７６】モード信号Ｍが、例えばテスト時にのみ使
用される場合には、通常使用状態ではモード信号Ｍが値
“０”を伝達し続けることになる。そのような場合は、
図１７に示されるようにプルダウンを行うことにより、
信号選択手段を含む半導体集積回路を載置する基板上で
特に配線を行う必要がないという利点がある。
用される場合には、通常使用状態ではモード信号Ｍが値
“０”を伝達し続けることになる。そのような場合は、
図１７に示されるようにプルダウンを行うことにより、
信号選択手段を含む半導体集積回路を載置する基板上で
特に配線を行う必要がないという利点がある。
【００７７】その一方、シフトレジスタ１１のデータ入
力端Ｄは抵抗Ｒにてプルダウンされているのであって、
接地電位に直接に接続されているわけではないので、テ
スト時にはモード信号Ｍを伝達させることもできる。
力端Ｄは抵抗Ｒにてプルダウンされているのであって、
接地電位に直接に接続されているわけではないので、テ
スト時にはモード信号Ｍを伝達させることもできる。
【００７８】
【発明の効果】以上のように、この発明によれば被選択
信号の選択を制御するモード信号をシリアルに伝達させ
ることができるので、モード信号を入力するための入力
端子の数を節約することができ、半導体集積回路の集積
度を劣化させることがない。しかも、モード信号と半導
体集積回路のシステムクロックとから、モード信号のデ
コード用のクロック信号を生成するので、別途にかかる
クロック信号を入力する必要もなく、これに対応する端
子も必要ない。
信号の選択を制御するモード信号をシリアルに伝達させ
ることができるので、モード信号を入力するための入力
端子の数を節約することができ、半導体集積回路の集積
度を劣化させることがない。しかも、モード信号と半導
体集積回路のシステムクロックとから、モード信号のデ
コード用のクロック信号を生成するので、別途にかかる
クロック信号を入力する必要もなく、これに対応する端
子も必要ない。
【００７９】しかも、ダイナミックに被選択信号の選択
を行うことができるので動作時間の短縮も図ることがで
きる。
を行うことができるので動作時間の短縮も図ることがで
きる。
【００８０】また、入力端子に抵抗を介して電位点を接
続することにより、モード信号が入力されない場合には
入力端子に所定の電位を与えておくことができる。
続することにより、モード信号が入力されない場合には
入力端子に所定の電位を与えておくことができる。
【図１】この発明の第１実施例を示す回路図である。
【図２】この発明の第１実施例を示す回路図である。
【図３】この発明の第１実施例の動作を説明する波形図
である。
である。
【図４】この発明の第１実施例を示す回路図である。
【図５】この発明の第１実施例を示す回路図である。
【図６】この発明の第１実施例の動作を説明する波形図
である。
である。
【図７】この発明の第１実施例を示す回路図である。
【図８】この発明の第１実施例の動作を説明する波形図
である。
である。
【図９】この発明の第２実施例を示す回路図である。
【図１０】この発明の第２実施例の動作を説明する波形
図である。
図である。
【図１１】この発明の第３実施例を示す回路図である。
【図１２】この発明の第３実施例の動作を説明する波形
図である。
図である。
【図１３】この発明の第４実施例を示す回路図である。
【図１４】この発明の第４実施例の動作を説明する波形
図である。
図である。
【図１５】この発明の第５実施例を示す回路図である。
【図１６】この発明の第５実施例の動作を説明する波形
図である。
図である。
【図１７】この発明の他の変形を示す回路図である。
【図１８】従来の技術を示す回路図である。
【図１９】従来の技術を示す変換図である。
７1 ，７2 ，…，７n 論理処理部 １１ シフトレジスタ ２０ クロック生成部 ２１〜２５ 信号線 ５１ デコーダ ６１〜６４ モード決定部 ６２ａ，６３ａ，６４ｃ ＲＳフリップフロップ ６２ｂ，６３ｂ，６４ｆ ＮＯＲゲート ６３ｄ，６４ｂ ＡＮＤゲート ６３ｅ タイマ ６４ａ Ｔフリップフロップ ６２１，６３１，６４１ 論理回路 Ｍ モード信号 Ｒ 抵抗 ＣＫ１ クロック信号 ＳＹＳ システムクロック Ｓ00〜Ｓ03，Ｆ00，Ｆ01，Ｇ00，Ｇ01，Ｈ00，Ｈ01 制
御信号
御信号
【手続補正書】
【提出日】平成６年８月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】あるいは望ましくは、前記制御信号は（Ｙ
−１）前記モード信号が有効な情報を伝達しない場合に
活性化するデフォルト制御信号と、（Ｙ−２）前記デフ
ォルト制御信号以外の複数の特定制御信号と、に分類さ
れる。そして前記論理回路は（ａ−３−１）（ａ−３−
１−１）一の前記特定制御信号を入力するセット端子
と、（ａ−３−１−２）前記一の特定制御信号を保持し
て第１の前記動作モード選択信号を出力する出力端子と
を有する情報保持手段と、（ａ−３−２）前記一の特定
制御信号以外の前記特定制御信号と、前記第１の動作モ
ード決定信号との論理和の否定をとって第２の前記動作
モード選択信号を生成するＮＯＲゲートと、を更に備え
る。そして前記第２の動作モード選択信号は、前記モー
ド信号が有効な情報を伝達しない場合に活性化し、前記
第１の動作モード選択信号は、前記第２の動作モード選
択信号と排他的に活性化する。
−１）前記モード信号が有効な情報を伝達しない場合に
活性化するデフォルト制御信号と、（Ｙ−２）前記デフ
ォルト制御信号以外の複数の特定制御信号と、に分類さ
れる。そして前記論理回路は（ａ−３−１）（ａ−３−
１−１）一の前記特定制御信号を入力するセット端子
と、（ａ−３−１−２）前記一の特定制御信号を保持し
て第１の前記動作モード選択信号を出力する出力端子と
を有する情報保持手段と、（ａ−３−２）前記一の特定
制御信号以外の前記特定制御信号と、前記第１の動作モ
ード決定信号との論理和の否定をとって第２の前記動作
モード選択信号を生成するＮＯＲゲートと、を更に備え
る。そして前記第２の動作モード選択信号は、前記モー
ド信号が有効な情報を伝達しない場合に活性化し、前記
第１の動作モード選択信号は、前記第２の動作モード選
択信号と排他的に活性化する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】あるいは望ましくは、前記制御信号は前記
制御信号は前記（Ｙ−１）（Ｙ−２）の分類ができ、前
記論理回路は（ａ−３−３）（ａ−３−３−１）一の前
記特定制御信号を入力するセット端子と、（ａ−３−３
−２）前記一の特定制御信号を保持して第１の前記動作
モード選択信号が与えられる出力端子と、（ａ−３−３
−３）前記出力端子に与えられるデータをリセットする
リセット端子と、を有する情報保持手段と、（ａ−３−
４）前記一の前記特定制御信号以外の前記特定制御信号
と、前記第１の動作モード選択信号との論理和の否定を
とって第２の前記動作モード決定信号を生成するＮＯＲ
ゲートと、（ａ−３−５）前記一の特定制御信号をトリ
ガとし、一定時間後にタイムアップして変成信号を出力
するタイマと、（ａ−３−６）前記第１の動作モード選
択信号と前記変成信号の論理積をとって、前記情報保持
手段の前記リセット端子に与えるＡＮＤゲートと、を更
に備える。そして、前記第２の動作モード選択信号は、
前記モード信号が有効な情報を伝達しない場合に活性化
し、前記第１の動作モード選択信号は、前記第２の動作
モード選択信号と排他的に活性化する。
制御信号は前記（Ｙ−１）（Ｙ−２）の分類ができ、前
記論理回路は（ａ−３−３）（ａ−３−３−１）一の前
記特定制御信号を入力するセット端子と、（ａ−３−３
−２）前記一の特定制御信号を保持して第１の前記動作
モード選択信号が与えられる出力端子と、（ａ−３−３
−３）前記出力端子に与えられるデータをリセットする
リセット端子と、を有する情報保持手段と、（ａ−３−
４）前記一の前記特定制御信号以外の前記特定制御信号
と、前記第１の動作モード選択信号との論理和の否定を
とって第２の前記動作モード決定信号を生成するＮＯＲ
ゲートと、（ａ−３−５）前記一の特定制御信号をトリ
ガとし、一定時間後にタイムアップして変成信号を出力
するタイマと、（ａ−３−６）前記第１の動作モード選
択信号と前記変成信号の論理積をとって、前記情報保持
手段の前記リセット端子に与えるＡＮＤゲートと、を更
に備える。そして、前記第２の動作モード選択信号は、
前記モード信号が有効な情報を伝達しない場合に活性化
し、前記第１の動作モード選択信号は、前記第２の動作
モード選択信号と排他的に活性化する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】あるいは望ましくは、前記制御信号は前記
制御信号は前記（Ｙ−１）（Ｙ−２）の分類ができ、前
記論理回路は（ａ−３−７）（ａ−３−７−１）一の前
記特定制御信号を入力するトリガ端子と、（ａ−３−７
−２）前記一の特定制御信号の遷移によって状態が反転
する変成信号を出力する出力端子と、（ａ−３−７−
３）前記出力端子に与えられるデータをリセットするリ
セット端子と、を有する第１情報保持手段と、（ａ−３
−８）前記一の特定制御信号と前記変成信号との論理積
をとって出力するＡＮＤゲートと、（ａ−３−９）（ａ
−３−９−１）前記ＡＮＤゲートの出力を入力するセッ
ト端子と、（ａ−３−９−２）自身の前記セット端子の
情報を保持して第１の前記動作モード選択信号を出力す
る出力端子と、（ａ−３−９−３）自身の前記出力端子
に与えられるデータをリセットするリセット端子と、を
有する第２情報保持手段と、（ａ−３−１０）前記一の
特定制御信号以外の前記特定制御信号と、前記第１の動
作モード選択信号との論理和の否定をとって第２の前記
動作モード選択信号を生成するＮＯＲゲートと、を更に
備える。そして前記第２の動作モード選択信号は、前記
モード信号が有効な情報を伝達しない場合に活性化し、
前記第１の動作モード選択信号は、前記第２の動作モー
ド選択信号と排他的に活性化する。
制御信号は前記（Ｙ−１）（Ｙ−２）の分類ができ、前
記論理回路は（ａ−３−７）（ａ−３−７−１）一の前
記特定制御信号を入力するトリガ端子と、（ａ−３−７
−２）前記一の特定制御信号の遷移によって状態が反転
する変成信号を出力する出力端子と、（ａ−３−７−
３）前記出力端子に与えられるデータをリセットするリ
セット端子と、を有する第１情報保持手段と、（ａ−３
−８）前記一の特定制御信号と前記変成信号との論理積
をとって出力するＡＮＤゲートと、（ａ−３−９）（ａ
−３−９−１）前記ＡＮＤゲートの出力を入力するセッ
ト端子と、（ａ−３−９−２）自身の前記セット端子の
情報を保持して第１の前記動作モード選択信号を出力す
る出力端子と、（ａ−３−９−３）自身の前記出力端子
に与えられるデータをリセットするリセット端子と、を
有する第２情報保持手段と、（ａ−３−１０）前記一の
特定制御信号以外の前記特定制御信号と、前記第１の動
作モード選択信号との論理和の否定をとって第２の前記
動作モード選択信号を生成するＮＯＲゲートと、を更に
備える。そして前記第２の動作モード選択信号は、前記
モード信号が有効な情報を伝達しない場合に活性化し、
前記第１の動作モード選択信号は、前記第２の動作モー
ド選択信号と排他的に活性化する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】一方、信号線２４には信号ＤＩＮを信号処
理部９１で処理した結果が与えられている。これは例え
ばデータＪ２に対応したデータＫ３であり、信号処理部
９２〜９４の処理を受けていないので、データＫ２より
も早期に信号選択手段１０１に伝達されている。よって
図６に示されたようにして制御信号Ｓ03が“１”となっ
た場合、制御信号Ｓ00は“０”となり、この時にデータ
Ｋ３が信号線２４に伝達されていれば、データＫ３が信
号線２５に伝達される。
理部９１で処理した結果が与えられている。これは例え
ばデータＪ２に対応したデータＫ３であり、信号処理部
９２〜９４の処理を受けていないので、データＫ２より
も早期に信号選択手段１０１に伝達されている。よって
図６に示されたようにして制御信号Ｓ03が“１”となっ
た場合、制御信号Ｓ00は“０”となり、この時にデータ
Ｋ３が信号線２４に伝達されていれば、データＫ３が信
号線２５に伝達される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】図９は、信号選択手段１０１を含む半導体
集積回路３０１の構成例を示すブロック図である。半導
体集積回路３０１は信号選択手段１０１に前置される信
号処理部９５〜９８を備える。信号処理部９５〜９８
は、半導体集積回路３０１に入力される信号ＤＩＮを処
理し、それぞれ信号線２１〜２４にその処理結果を伝達
する。
集積回路３０１の構成例を示すブロック図である。半導
体集積回路３０１は信号選択手段１０１に前置される信
号処理部９５〜９８を備える。信号処理部９５〜９８
は、半導体集積回路３０１に入力される信号ＤＩＮを処
理し、それぞれ信号線２１〜２４にその処理結果を伝達
する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】今、信号ＤＩＮが入力されると、そのうち
の有効なデータＪ３，Ｊ４が信号処理部９５で処理さ
れ、その結果であるデータＫ４，Ｋ５は信号線２１に伝
達される。同様にしてデータＪ３，Ｊ４が信号処理部９
８で処理され、その結果であるデータＫ６，Ｋ７は信号
線２４に伝達される。信号処理部９６，９７においても
同様にしてデータＪ３，Ｊ４を処理した結果をそれぞれ
信号線２２，２３に与えている。
の有効なデータＪ３，Ｊ４が信号処理部９５で処理さ
れ、その結果であるデータＫ４，Ｋ５は信号線２１に伝
達される。同様にしてデータＪ３，Ｊ４が信号処理部９
８で処理され、その結果であるデータＫ６，Ｋ７は信号
線２４に伝達される。信号処理部９６，９７においても
同様にしてデータＪ３，Ｊ４を処理した結果をそれぞれ
信号線２２，２３に与えている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】もちろんタイマ６３ｅは、タイマカウント
用クロックＣＫ２をカウントしてＲＳフリップフロップ
６３ａをリセットできる構成であればどのようなもので
あっても第４実施例に適用することができる。
用クロックＣＫ２をカウントしてＲＳフリップフロップ
６３ａをリセットできる構成であればどのようなもので
あっても第４実施例に適用することができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】ＮＯＲゲート６４ｆの入力端の他方にはデ
コーダ５１の出力信号Ｓ02，Ｓ03の論理和が与えられ、
制御信号Ｈ00が出力される。このため、第１実施例と類
似して、制御信号Ｈ00は他の制御信号Ｈ01，Ｓ02 ，Ｓ03
のいずれもが値“１”をとらないときには値“１“をと
るという、デフォルトとなる。
コーダ５１の出力信号Ｓ02，Ｓ03の論理和が与えられ、
制御信号Ｈ00が出力される。このため、第１実施例と類
似して、制御信号Ｈ00は他の制御信号Ｈ01，Ｓ02 ，Ｓ03
のいずれもが値“１”をとらないときには値“１“をと
るという、デフォルトとなる。
Claims (7)
- 【請求項１】 （ａ）（ａ−１）モード信号を入力する
入力端子と、 （ａ−２）クロック信号に基づいて前記モード信号をデ
コードして複数の制御信号を出力するデコード手段とを
有し、前記制御信号に基づいた動作モード選択信号を出
力するモード決定部と、 （ｂ）（ｂ−１）複数の被選択信号の各々が入力する複
数の第１入力端と、 （ｂ−２）前記動作モード選択信号が入力する複数の第
２入力端と、 （ｂ−３）前記被選択信号のいずれか一つが前記動作モ
ード選択信号に基づいて出力される出力端とを有する論
理処理部とを備える信号選択装置。 - 【請求項２】 前記制御信号がそのまま前記動作モード
選択信号として機能する請求項１記載の信号選択装置。 - 【請求項３】 前記デコード手段は （ａ−２−１）前記信号選択装置を含んだ半導体集積回
路に対するシステムクロックと前記モード信号とから前
記クロック信号を生成するクロック生成部と、 （ａ−２−２）前記クロック信号に基づいて前記モード
信号を順次シフトさせて得られる変成モード信号を出力
するシフトレジスタと、 （ａ−２−３）前記変成モード信号をデコードして前記
制御信号を出力するデコーダとを含み、 前記モード決定部は （ａ−３）前記制御信号に所定の論理処理を行って、前
記動作モード選択信号を出力する論理回路を更に有する
請求項１記載の信号選択装置。 - 【請求項４】 前記制御信号は、 （Ｙ−１）前記モード信号が有効な情報を伝達しない場
合に活性化するデフォルト制御信号と、 （Ｙ−２）前記デフォルト制御信号以外の複数の特定制
御信号と、に分類され、 前記論理回路は、 （ａ−３−１）（ａ−３−１−１）一の前記特定制御信
号を入力するセット端子と、 （ａ−３−１−２）前記一の特定制御信号を保持して第
１の前記動作モード決定信号を出力する出力端子と、を
有する情報保持手段と、 （ａ−３−２）前記一の特定制御信号以外の前記特定制
御信号と、前記第１の動作モード決定信号との論理和の
否定をとって、前記モード信号が有効な情報を伝達しな
い場合に活性化し、第２の動作モード決定信号を生成す
るＮＯＲゲートと、を更に備え、 前記第２の動作モード決定信号は、前記モード信号が有
効な情報を伝達しない場合に活性化し、 前記第１の動作モード決定信号は、前記第２の動作モー
ド決定信号と排他的に活性化する、請求項１記載の信号
選択装置。 - 【請求項５】 前記制御信号は、 （Ｙ−３）前記モード信号が有効な情報を伝達しない場
合に活性化するデフォルト制御信号と、 （Ｙ−４）前記デフォルト制御信号以外の複数の特定制
御信号と、に分類され、 前記論理回路は、 （ａ−３−３）（ａ−３−３−１）一の前記特定制御信
号を入力するセット端子と、 （ａ−３−３−２）前記一の特定制御信号を保持して第
１の前記動作モード決定信号が与えられる出力端子と、 （ａ−３−５−３）前記出力端子に与えられるデータを
リセットするリセット端子と、を有する情報保持手段
と、 （ａ−３−４）前記一の前記特定制御信号以外の前記特
定制御信号と、前記第１の動作モード決定信号との論理
和の否定をとって第２の前記動作モード決定信号を生成
するＮＯＲゲートと、 （ａ−３−５）前記第１の特定制御信号をトリガとし、
一定時間後にタイムアップして変成信号を出力するタイ
マと、 （ａ−３−６）前記第１の動作モード決定信号と前記変
成信号の論理積をとって、前記情報保持手段の前記リセ
ット端子に与えるＡＮＤゲートと、を更に備え、 前記第２の動作モード決定信号は、前記モード信号が有
効な情報を伝達しない場合に活性化し、 前記第１の動作モード決定信号は、前記第２の動作モー
ド決定信号と排他的に活性化する、請求項１記載の信号
選択装置。 - 【請求項６】 前記制御信号は、 （Ｙ−５）前記モード信号が有効な情報を伝達しない場
合に活性化するデフォルト制御信号と、 （Ｙ−６）前記デフォルト制御信号以外の複数の特定制
御信号と、に分類され、 前記論理回路は、 （ａ−３−７）（ａ−３−７−１）一の前記特定制御信
号を入力するトリガ端子と、 （ａ−３−７−２）前記一の特定制御信号の遷移によっ
て状態が反転する変成信号を出力する出力端子と、 （ａ−３−７−３）前記出力端子に与えられるデータを
リセットするリセット端子と、を有する第１情報保持手
段と、 （ａ−３−８）前記一の特定制御信号と前記変成信号と
の論理積をとって出力するＡＮＤゲートと、 （ａ−３−９）（ａ−３−９−１）前記ＡＮＤゲートの
出力を入力するセット端子と、 （ａ−３−９−２）自身の前記セット端子の情報を保持
して第１の前記動作モード選択信号を出力する出力端子
と、 （ａ−３−９−３）自身の前記出力端子に与えられるデ
ータをリセットするリセット端子と、を有する第２情報
保持手段と、 （ａ−３−１０）前記一の特定制御信号以外の前記特定
制御信号と、前記第１の動作モード選択信号との論理和
の否定をとって第２の前記動作モード選択信号を生成す
るＮＯＲゲートと、を更に備え、 前記第２の動作モード決定信号は、前記モード信号が有
効な情報を伝達しない場合に活性化し、 前記第１の動作モード決定信号は、前記第２の動作モー
ド決定信号と排他的に活性化する、請求項１記載の信号
選択装置。 - 【請求項７】 前記モード決定部は、 （ａ−４）一定電位を与える電位点と、 （ａ−５）前記電位点と前記入力端子とを接続する抵抗
と、を更に有する、請求項１記載の信号選択装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221106A JPH0779155A (ja) | 1993-09-06 | 1993-09-06 | 信号選択装置 |
| US08/296,920 US5512846A (en) | 1993-09-06 | 1994-08-31 | Signal selecting device controlled by a serially transmitted mode signal requiring but one terminal |
| DE4431791A DE4431791C2 (de) | 1993-09-06 | 1994-09-06 | Signalauswahlvorrichtung |
| NL9401450A NL9401450A (nl) | 1993-09-06 | 1994-09-06 | Signaalkeuzeinrichting. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221106A JPH0779155A (ja) | 1993-09-06 | 1993-09-06 | 信号選択装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0779155A true JPH0779155A (ja) | 1995-03-20 |
Family
ID=16761586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221106A Pending JPH0779155A (ja) | 1993-09-06 | 1993-09-06 | 信号選択装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5512846A (ja) |
| JP (1) | JPH0779155A (ja) |
| DE (1) | DE4431791C2 (ja) |
| NL (1) | NL9401450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294713A (ja) * | 2004-04-05 | 2005-10-20 | Seiko Instruments Inc | 半導体集積回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0884161A (ja) * | 1994-09-13 | 1996-03-26 | Fuji Electric Co Ltd | バイフェーズ符号を用いたシリアル通信装置用の受信検知回路装置 |
| AU1145697A (en) * | 1995-11-30 | 1997-06-19 | Micron Display Technology, Inc. | High speed data sampling system |
| DE102004025899B4 (de) * | 2004-05-27 | 2010-06-10 | Qimonda Ag | Verfahren zum Aktivieren und Deaktivieren von elektronischen Schaltungseinheiten und Schaltungsanordnung zur Durchführung des Verfahrens |
| JP2007124084A (ja) * | 2005-10-26 | 2007-05-17 | Sanyo Electric Co Ltd | ３値パルス発生回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2044650B1 (ja) * | 1969-05-16 | 1974-06-14 | Ibm France | |
| US3849634A (en) * | 1969-06-21 | 1974-11-19 | Olivetti & Co Spa | Electronic computer |
| US3774056A (en) * | 1971-04-29 | 1973-11-20 | Design And Manuf Corp | Digital electronic control circuit for cyclically operable appliances and the like |
| US4127823A (en) * | 1977-02-23 | 1978-11-28 | Frost R Jack | Programmable controller |
| JPS61247984A (ja) * | 1985-04-26 | 1986-11-05 | Toshiba Corp | テスト回路 |
| US5012180A (en) * | 1988-05-17 | 1991-04-30 | Zilog, Inc. | System for testing internal nodes |
| US4935944A (en) * | 1989-03-20 | 1990-06-19 | Motorola, Inc. | Frequency divider circuit with integer and non-integer divisors |
| US5060244A (en) * | 1989-07-28 | 1991-10-22 | Texas Instruments Incorporated | Method and apparatus for indicating when the total in a counter reaches a given number |
| JPH05302961A (ja) * | 1991-03-27 | 1993-11-16 | Nec Corp | Ｌｓｉに於けるテスト信号出力回路 |
| KR0166712B1 (ko) * | 1991-11-19 | 1999-03-20 | 강진구 | 프로그래머블 펄스폭변조신호발생기 |
-
1993
- 1993-09-06 JP JP5221106A patent/JPH0779155A/ja active Pending
-
1994
- 1994-08-31 US US08/296,920 patent/US5512846A/en not_active Expired - Fee Related
- 1994-09-06 DE DE4431791A patent/DE4431791C2/de not_active Expired - Fee Related
- 1994-09-06 NL NL9401450A patent/NL9401450A/nl not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294713A (ja) * | 2004-04-05 | 2005-10-20 | Seiko Instruments Inc | 半導体集積回路 |
| JP4510498B2 (ja) * | 2004-04-05 | 2010-07-21 | セイコーインスツル株式会社 | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| NL9401450A (nl) | 1995-04-03 |
| US5512846A (en) | 1996-04-30 |
| DE4431791C2 (de) | 1998-10-08 |
| DE4431791A1 (de) | 1995-03-09 |
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