JP3604323B2 - クロック切替回路 - Google Patents
クロック切替回路 Download PDFInfo
- Publication number
- JP3604323B2 JP3604323B2 JP2000147926A JP2000147926A JP3604323B2 JP 3604323 B2 JP3604323 B2 JP 3604323B2 JP 2000147926 A JP2000147926 A JP 2000147926A JP 2000147926 A JP2000147926 A JP 2000147926A JP 3604323 B2 JP3604323 B2 JP 3604323B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- output
- selector
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Description
【０００１】
【発明の属する技術分野】
本発明は、複数のクロック信号を動的に切り替えるクロック切替回路に関するものである。
【０００２】
【従来の技術】
図２は、従来のクロック切替回路の一例を示す構成図である。
このクロック切替回路は、２種類のクロック信号ＣＫ１，ＣＫ２が入力端子に入力される２入力１出力の選択器１を有し、この出力端子に、クロック信号ＣＫＯ を出力するドライバ２が接続されている。選択器１は、選択信号ＳＬに基づき、入力される２種類のクロック信号ＣＫ１，ＣＫ２のいずれか一方を選択する回路である。ドライバ２は、選択されたクロック信号ＣＫ１又はＣＫ２を駆動してクロック信号ＣＫＯ を出力する回路である。
【０００３】
図３は、図２の動作を示すタイミングチャートである。
図２のクロック切替回路では、２種類のクロック信号ＣＫ１，ＣＫ２が選択器１に入力されると、選択信号ＳＬが“０”のときには、入力されたクロック信号ＣＫ１が選択器１で選択される。選択信号ＳＬが“１”のときには、入力されたクロック信号ＣＫ２が選択器１で選択される。選択されたクロック信号ＣＫ１又はＣＫ２は、ドライバ２で駆動され、クロック信号ＣＫＯ が出力される。このように、図２のクロック切替回路では、入力される２種類のクロック信号ＣＫ１，ＣＫ２を選択信号ＳＬにより選択器１で動的に切り替え、ドライバ２で駆動するようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のクロック切替回路では、入力される２種類のクロック信号ＣＫ１，ＣＫ２の位相が異なる場合、選択信号ＳＬに基づき選択器１で選択すると、図３に示すように、出力されるクロック信号ＣＫＯ にハザード（ｈａｚａｒｄ）ｈｄが発生する。このようなハザードｈｄが発生すると、クロック信号ＣＫＯ により駆動されるすべての回路系で、誤動作を誘発する恐れがあった。
【０００５】
本発明は、前記従来技術がもっていた課題を解決し、ハザードが発生しないクロック切替回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、クロック切替回路において、第１の論理レベル（例えば、“１”）及び第２の論理レベル（例えば、“０”）を有する原信号を一定時間遅延させた選択信号と、複数のクロック信号とを入力し、該選択信号に基づき、該複数のクロック信号の内の１つを選択して出力する第１の選択器と、前記選択信号と、前記原信号に基づき生成され、該選択信号の遷移時の前後の所定時間だけ第１の論理レベルになってそれ以外の時間では第２の論理レベルになる複数のクロック停止制御信号とを入力し、該選択信号に基づき、該複数のクロック停止制御信号の内の前記クロック信号に対応する１つのクロック停止制御信号を選択して出力する第２の選択器と、前記第１及び第２の選択器の出力信号を入力し、該第２の選択器の出力信号が第２の論理レベルのときに該第１の選択器の出力信号をそのまま伝搬させ、該第２の選択器の出力信号が第１の論理レベルのときに該第１の選択器の出力信号を一定レベルに固定するゲート回路と、を備えている。
【０００７】
このような構成を採用したことにより、複数のクロック信号が第１の選択器に入力されると共に、これらのクロック信号に対応する複数のクロック停止制御信号が第２の選択器に入力されると、原信号から生成された選択信号に基づき、複数のクロック信号の内の１つが第１の選択器で選択され、さらに、複数のクロック停止制御信号の内の１つが第２の選択器で選択される。ゲート回路では、第１及び第２の選択器の出力信号を入力し、該第２の選択器の出力信号が第２の論理レベルのときに該第１の選択器の出力信号をそのまま伝搬させ、該第２の選択器の出力信号が第１の論理レベルのときに該第１の選択器の出力信号を一定レベルに固定する。これにより、ゲート回路から出力されるクロック信号には、ハザードが発生しない。
【０００８】
第２の発明は、クロック切替回路において、第１のクロック信号と第１の論理レベル（例えば、“１”）及び第２の論理レベル（例えば、“０”）を有する選択信号とを入力し、該第１のクロック信号に基づき該選択信号を検出して記憶する第１のフリップフロップ回路（以下、「ＦＦ」という。）と、前記第１のクロック信号と前記第１のＦＦの出力信号とを入力し、該第１のＦＦの出力信号が第２の論理レベルのときに該第１のクロック信号をそのまま伝搬させ、該第１のＦＦの出力信号が第１の論理レベルのときに該第１のクロック信号を一定レベルに固定する第１のゲート回路と、第２のクロック信号と前記選択信号とを入力し、該第２のクロック信号に基づき該選択信号を検出して記憶するＦＦと、前記第２のクロック信号と前記第２のＦＦの出力信号とを入力し、該第２のＦＦの出力信号が第２の論理レベルのときに該第２のクロック信号をそのまま伝搬させ、該第２のＦＦの出力信号が第１の論理レベルのときに該第２のクロック信号を一定レベルに固定する第２のゲート回路と、を備えている。
【０００９】
さらに、前記第１及び第２のクロック信号と第１及び第２の論理レベルを有する切替信号とを入力し、該切替信号の論理レベルに応じて該第１及び第２のクロック信号の内の１つを選択して出力する選択回路と、前記選択信号と前記選択回路の出力信号とを入力し、該選択回路の出力信号に基づき該選択信号を検出して記憶し、所定のタイミングで前記切替信号を出力して前記選択回路に与える複数段のＦＦと、前記第１及び第２のゲート回路の出力信号と前記切替信号とを入力し、該切替信号に基づき該第１及び第２のゲート回路の出力信号の内の１つを選択して出力する選択器と、が設けられている。
【００１０】
このような構成を採用したことにより、第１及び第２のクロック信号と選択信号とが入力されると、第１のＦＦでは、第１のクロック信号に基づき選択信号を検出して記憶する。第２のＦＦでは、第２のクロック信号に基づき選択信号を検出して記憶する。第１のゲート回路では、第１のクロック信号と第１のＦＦの出力信号とを入力し、該第１のＦＦの出力信号が第２の論理レベルのときに該第１のクロック信号をそのまま伝搬させ、該第１のＦＦの出力信号が第１の論理レベルのときに該第１のクロック信号を一定レベルに固定する。第２のゲート回路は、第２のクロック信号と第２のＦＦの出力信号とを入力し、該第２のＦＦの出力信号が第２の論理レベルのときに該第２のクロック信号をそのまま伝搬させ、該第２のＦＦの出力信号が第１の論理レベルのときに該第２のクロック信号を一定レベルに固定する。
【００１１】
選択回路は、第１及び第２のクロック信号を入力し、切替信号の論理レベルに応じて該第１及び第２のクロック信号の内の１つを選択する。複数段のＦＦ群は、選択信号と選択回路の出力信号とを入力し、該選択回路の出力信号に基づき該選択信号を検出して記憶し、所定のタイミングで切替信号を出力し、選択回路に与えると共に、選択器に与える。選択器は、第１及び第２のゲート回路の出力信号を入力し、切替信号に基づき該第１及び第２のゲート回路の出力信号の内の１つを選択して出力する。
【００１２】
【発明の実施の形態】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態を示すクロック切替回路とこのクロック切替回路に供給する制御信号の制御信号生成回路の構成図である。
【００１３】
図１（ａ）のクロック切替回路に供給する選択信号ＳＬ及びクロック停止制御信号ＳＴ１，ＳＴ２を生成するための図１（ｂ）の制御信号生成回路は、プログラム制御される中央処理装置（以下「ＣＰＵ」という。）等で構成され、第１の論理レベル（例えば、“１”）及び第２の論理レベル（例えば、“０”）を有する原信号ＳＥを入力する遷移検出手段１１及び遅延手段１２を有している。遷移検出手段１１は、原信号ＳＥが“０”から“１”、あるいは、“１”から“０”へ遷移したことを検出する機能を有している。遅延手段１２は、原信号ＳＥの論理レベルが遷移すると、この遷移時点を一定時間遅延させた選択信号ＳＬを出力する機能を有している。
【００１４】
遷移検出手段１１の出力側には、２つの制御信号生成手段１３，１４が接続されている。一方の制御信号生成手段１３は、遷移検出手段１１の出力信号とクロック信号ＣＫ１とを入力し、選択信号ＳＬの遷移時の前後の所定時間だけ第１の論理レベル（例えば、“１”）になってそれ以外の時間では第２の論理レベル（例えば、“０”）になるクロック停止制御信号ＳＴ１を出力する機能を有している。他方の制御信号生成手段１４は、遷移検出手段１１とクロック信号ＣＫ２とを入力し、選択信号ＳＬの遷移時の前後の所定時間だけ第１の論理レベル（例えば、“１”）になってそれ以外の時間では第２の論理レベル（例えば、“０”）になるクロック停止制御信号ＳＴ２を出力する機能を有している。
遅延手段１２での遅延時間や、制御信号生成手段１３，１４での所定時間は、クロック信号の複数個のクロックパルス等によって生成される。
【００１５】
図１（ａ）のクロック切替回路は、選択信号ＳＬの論理レベルに応じて２種類のクロック信号ＣＫ１，ＣＫ２の内の１つを選択する第１の選択器２０−１と、選択信号ＳＬの論理レベルに応じて２種類のクロック停止制御信号ＳＴ１，ＳＴ２の内の１つを選択する第２の選択器２０−２とを有している。選択器２０−１は、例えば、選択信号ＳＬが“０”のときにクロック信号ＣＫ１を選択して出力し、選択信号ＳＬが“１”のときにクロック信号ＣＫ２を選択して出力する回路である。選択器２０−２は、例えば、選択信号ＳＬが論理“０”のときにクロック停止制御信号ＳＴ１を選択して出力し、選択信号ＳＬが“１”のときにクロック停止制御信号ＳＴ２を選択して出力する回路である。
【００１６】
これらの選択器２０−１及び２０−２の出力端子には、ゲート回路（例えば、２入力のＯＲゲート）３０の入力端子が接続されている。ＯＲゲート３０は、選択器２０−１及び２０−２の出力信号の論理和演算を行う回路であり、第２の選択器２０−２の出力信号が“０”のときに開状態となって選択器２０−１の出力信号をそのまま伝搬させ、該選択器２０−２の出力信号が“１”のときに閉状態となって選択器２０−１の出力信号を一定レベルに固定し、出力端子からクロック信号ＣＫＯ を出力する機能を有している。
【００１７】
図４は、図１の選択器２０−１の一例を示す構成図である。
この選択器２０−１は、選択信号ＳＬの反転信号とクロック信号ＣＫ１の論理積演算を行う２入力のＡＮＤゲート２１と、選択信号ＳＬとクロック信号ＣＫ２の論理積演算を行う２入力のＡＮＤゲート２２とを有している。ＡＮＤゲート２１及び２２の出力端子には、論理和演算を行う２入力のＯＲゲート２３が接続され、この出力端子にドライバ２４が接続されている。
【００１８】
この選択器２０−１では、選択信号ＳＬが“０”の時、この選択信号ＳＬが反転されてＡＮＤゲート２１が開き、ＡＮＤゲート２２が閉じる。ＡＮＤゲート２１が開くと、選択信号ＳＬの反転信号とクロック信号ＣＫ１の論理積演算が行われ、この演算結果がＯＲゲート２３を通してドライバ２４で駆動され、該クロック信号ＣＫ１が出力される。選択信号ＳＬが“１”のとき、これが反転されてＡＮＤゲート２１が閉じ、ＡＮＤゲート２２が開く。ＡＮＤゲート２２では、選択信号ＳＬとクロック信号ＣＫ２の論理積演算が行われ、この演算結果がＯＲゲート２３を通してドライバ２４で駆動され、該クロック信号ＣＫ２が出力される。
【００１９】
図１の選択器２０−２は、図４の選択器２０−１と同様の構成である。
図５は、図１のクロック切替回路の動作を示すタイミングチャートである。以下、この図を参照しつつ、図１のクロック切替回路の動作を説明する。
【００２０】
２種類のクロック信号ＣＫ１及びＣＫ２がある位相差をもって入力される。原信号ＳＥが例えば“０”を維持する場合、遅延手段１２から出力される選択信号ＳＬも“０”を維持する。又、制御信号生成手段１３及び１４から出力されるクロック停止制御信号ＳＴ１及びＳＴ２も、“０”を維持する。選択信号ＳＬが“０”のため、選択器２０−１は入力されるクロック信号ＣＫ１を選択し、ＯＲゲート３０へ送る。又、選択器２０−２は、“０”のクロック停止制御信号ＳＴ１を選択し、ＯＲゲート３０へ送る。選択器２０−２の出力信号が“０”のため、ＯＲゲート３０が開き、選択器２０−１で選択されたクロック信号ＣＫ１が該ＯＲゲート３０をそのまま伝搬し、クロック信号ＣＫＯ として出力される。
【００２１】
原信号ＳＥがあるタイミングで“０”から“１”に立ち上がると、この立ち上がりが遷移検出手段１１で検出され、制御信号生成手段１３により、クロック信号ＣＫ１の立ち上がりに同期して該クロック信号ＣＫ１を停止させるためのクロック停止制御信号ＳＴ１が“０”から“１”に立ち上がる。さらに、制御信号生成手段１４により、クロック信号ＣＫ２の立ち上がりに同期して該クロック信号ＣＫ２を停止させるためのクロック停止制御信号ＳＴ２が“０”から“１”に立ち上がる。これにより、選択器２０−２の出力信号が“０”から“１”に立ち上がるため、ＯＲゲート３０が閉じ、選択器２０−１から出力されたクロック信号ＣＫ１が一定レベルに固定され、このＯＲゲート３０から出力されるクロック信号ＣＫＯ が“１”状態になる。
【００２２】
クロック停止制御信号ＳＴ１及びＳＴ２が“０”から“１”に立ち上がって数クロックパルス経過すると、遅延手段１２によって選択信号ＳＬが“０”から“１”に立ち上がる。選択信号ＳＬが“０”から“１”に立ち上がると、選択器２０−１は入力されるクロック信号ＣＫ２を選択して出力し、選択器２０−２は入力されるクロック停止制御信号ＳＴ２を選択して出力する。しかし、このクロック停止制御信号ＳＴ２は“１”のため、ＯＲゲート３０が閉状態を維持するので、選択器２０−１から出力されたクロック信号ＣＫ２が一定レベルに固定され、該ＯＲゲート３０から出力されるクロック信号ＣＫＯ が“１”を維持する。
【００２３】
このように、選択器２０−１によってクロック信号ＣＫ２が選択されても、選択器２０−２の出力信号が“１”で、ＯＲゲート３０が閉じているため、選択信号ＳＬの“０”から“１”への立ち上がり時にハザードが発生しない。つまり、クロック停止制御信号ＳＴ１及びＳＴ２を入力する選択器２０−２の出力信号を“１”に確定させている期間内に、選択信号ＳＬを“０”から“１”に変化させることにより、ＯＲゲート３０から出力されるクロック信号ＣＫＯ にハザードが伝搬しない。
【００２４】
選択信号ＳＬが“０”から“１”に立ち上がってクロック信号ＣＫＯ が切り替えられた後、制御信号生成手段１３により、クロック信号ＣＫ１の立ち上がりに同期してクロック停止制御信号ＳＴ１が“０”にネゲートされ、さらに、制御信号生成手段１４により、クロック信号ＣＫ２の立ち上がりに同期してクロック停止制御信号ＳＴ２が“０”にネゲートされる。これにより、クロック停止制御信号ＳＴ２を選択している選択器２０−２の出力信号が“０”に立ち下がり、ＯＲゲート３０が開く。選択器２０−１によって入力されるクロック信号ＣＫ２が選択されるので、このクロック信号ＣＫ２がＯＲゲート３０をそのまま伝搬してクロック信号ＣＫＯ として出力される。これにより、クロック信号ＣＫＯ の切り替えが完了する。
【００２５】
以上のように、この第１の実施形態では、クロック切替回路の外部に設けた制御信号生成回路により、クロック信号ＣＫ１，ＣＫ２を一時的に停止させるためのクロック停止制御信号ＳＴ１，ＳＴ２を生成し、これを選択器２０−２に入力するようにしたので、次の（１）〜（３）のような効果がある。
【００２６】
（１） クロック信号ＣＫ１とＣＫ２の切り替えの際に出力されるクロック信号ＣＫＯ にハザードが発生しない。
（２） 回路構成が簡単なため、クロック切替回路の回路規模を最小にとどめることができる。
（３） クロック切替回路によってクロック信号ＣＫＯ の切替が出来るだけでなく、クロック切替回路におけるクロック停止制御を外部に設けた制御信号生成回路等によって制御できるので、システムとしての自由度が高い。
【００２７】
（第２の実施形態）
図６は、本発明の第２の実施形態を示すクロック切替回路の構成図である。
このクロック切替回路は、入力される第１及び第２のクロック信号ＣＫ１，ＣＫ２を選択信号ＳＬによって選択し、クロック信号ＣＫＯ を出力する回路であり、これらのクロック信号ＣＫ１，ＣＫ２及び選択信号ＳＬを入力する第１のＦＦ（例えば、遅延型ＦＦ、以下「Ｄ−ＦＦ」という。）４０−１及び第２のＦＦ（例えば、Ｄ−ＦＦ）４０−２を有している。Ｄ−ＦＦ４０−１は、選択信号ＳＬを入力するデータ入力端子Ｄ、クロック信号ＣＫ１を入力するクロック入力端子Ｃ、及び出力端子Ｑを有している。このＤ−ＦＦ４０−１は、クロック入力端子Ｃに入力されるクロック信号ＣＫ１の立ち上がりに同期してデータ入力端子Ｄに入力される選択信号ＳＬをラッチし、これを出力し、次のクロック信号ＣＫ１の立ち上がり時まで保持する回路である。Ｄ−ＦＦ４０−２は、選択信号ＳＬを入力するデータ入力端子Ｄ、クロック信号ＣＫ２を入力するクロック入力端子Ｃ、及び反転出力端子Ｑ／を有している。
【００２８】
Ｄ−ＦＦ４０−１の出力端子Ｑは、第１のゲート回路（例えば、２入力のＯＲゲート）４１−１の一方の入力端子に接続され、この他方の入力端子にクロック信号ＣＫ１が入力される。Ｄ−ＦＦ４０−２の反転出力端子Ｑ／は、第２のゲート回路（例えば、２入力のＯＲゲート）４１−２の一方の入力端子に接続され、この他方の入力端子にクロック信号ＣＫ２が入力される。ＯＲゲート４１−１及び４１−２の出力端子には、２入力１出力の選択器４２−１の入力端子が接続されている。選択器４２−１は、切替信号ＳＥＬによって入力が切り替えられ、例えば、該切替信号ＳＥＬが“０”のときにはＯＲゲート４１−１の出力信号を選択して出力し、該切替信号ＳＥＬが“１”のときにはＯＲゲート４１−２の出力信号を選択して出力する回路である。
【００２９】
選択信号ＳＬから切替信号ＳＥＬを生成するための復数段のＦＦ群（例えば、２段のＤ−ＦＦ）４０−３，４０−４が設けられている。Ｄ−ＦＦ４０−３は、選択信号ＳＬを入力するデータ入力端子Ｄ、クロック入力端子Ｃ、及び出力端子Ｑを有し、この出力端子ＱにＤ−ＦＦ４０−４のデータ入力端子Ｄが接続されている。Ｄ−ＦＦ４０−４は、クロック入力端子Ｃ、及び切替信号ＳＥＬを出力するための出力端子Ｑを有している。Ｄ−ＦＦ４０−４の出力端子Ｑには、選択器４２−１が接続されると共に、選択回路（例えば、２個の選択器）４２−２，４２−３が接続されている。
【００３０】
選択器４２−２は、入力されるクロック信号ＣＫ１及びＣＫ２を切替信号ＳＥＬにより選択して出力する回路であり、この出力端子がＤ−ＦＦ４０−３のクロック入力端子Ｃに接続されている。選択器４２−２は、例えば、切替信号ＳＥＬが“１”のときにクロック信号ＣＫ２を選択して出力し、該切替信号ＳＥＬが“０”のときにクロック信号ＣＫ１を選択して出力する回路である。選択器４２−３は、クロック信号ＣＫ１及びＣＫ２を切替信号ＳＥＬにより選択して出力する回路であり、この出力端子がＤ−ＦＦ４０−４のクロック入力端子Ｃに接続されている。選択器４２−３は、例えば、切替信号ＳＥＬが“０”のときにクロック信号ＣＫ２を選択して出力し、該切替信号ＳＥＬが“１”のときクロック信号ＣＫ１を選択して出力する機能を有している。各選択器４２−１〜４２−３は、例えば図４のような回路で構成されている。
【００３１】
選択器４２−１の出力端子には、この出力信号を駆動するドライバ４３が接続され、このドライバ４３からクロック信号ＣＫＯ が出力されるようになっている。
【００３２】
図７は、図６のクロック切替回路の動作を示すタイミングチャートである。以下、この図を参照しつつ、図６の動作を説明する。
【００３３】
まず、Ｄ−ＦＦ４０−１〜４０−４が、図示しないリセット信号によってリセットされた後、クロック信号ＣＫ１及びＣＫ２が何らかの位相差をもって入力される。選択信号ＳＬが“０”のとき、Ｄ−ＦＦ４０−４の出力端子Ｑから出力される切替信号ＳＥＬが“０”となる。切替信号ＳＥＬが“０”のとき、選択器４２−１はＯＲゲート４１−１の出力信号を選択し、選択器４２−２はクロック信号ＣＫ１を選択し、さらに選択器４２−３はクロックＣＫ２を選択する。
【００３４】
クロック信号ＣＫ１の“０”から“１”への立ち上がりに同期して、“０”の選択信号ＳＬがＤ−ＦＦ４０−１のデータ入力端子Ｄにラッチされ、この出力端子Ｑが“０”となる。これにより、ＯＲゲート４１−１が開き、クロック信号ＣＫ１がそのまま伝搬され、選択器４２−１へ送られる。一方、クロック信号ＣＫ２の“０”から“１”への立ち上がりに同期して、“０”の選択信号ＳＬがＤ−ＦＦ４０−２のデータ入力端子にラッチされ、この反転出力端子Ｑ／が“１”になる。これにより、ＯＲゲート４１−２が閉じ、クロック信号ＣＫ２が一定レベルに固定される。“０”の切替信号ＳＥＬによって選択器４２−１がＯＲゲート４１−１側を選択しているので、このＯＲゲート４１−１から出力されたクロック信号ＣＫ１が該選択器４２−１で選択されて出力され、ドライバ４３で駆動されてクロック信号ＣＫＯ が出力される。
【００３５】
選択信号ＳＬが“０”から“１”に切り替わり、その後、クロック信号ＣＫ１が“０”から“１”に立ち上がると、これに同期して“１”の選択信号ＳＬがＤ−ＦＦ４０−１のデータ入力端子Ｄにラッチされ、この出力端子Ｑが“０”から“１”に立ち上がる。これにより、ＯＲゲート４１−１が閉じ、このＯＲゲート４１−１の出力端子が“１”状態で停止する。次に、クロック信号ＣＫ２が“０”から“１”に立ち上がると、“１”の選択信号ＳＬがＤ−ＦＦ４０−２のデータ入力端子Ｄにラッチされ、この反転出力端子Ｑ／が“１”から“０”に立ち下がる。これにより、ＯＲゲート４１−２が開き、クロック信号ＣＫ２が該ＯＲゲート４１−２をそのまま伝搬して選択器４２−１へ送られる。
【００３６】
ここで、切替信号ＳＥＬは“０”の状態を保持しているので、選択器４２−１はＯＲゲート４１−１側を選択した状態である。このため、ＯＲゲート４１−１の出力信号が“１”に立ち上がって停止した状態であるので、これが選択器４２−１で選択され、ドライバ４３で駆動され、クロック信号ＣＫＯ が“０”から“１”に立ち上がった状態になって停止する。一方、選択信号ＳＬはＤ−ＦＦ４０−３と４０−４で、まず、すでに選択されていた方のクロック信号ＣＫ１の立ち上がりで伝搬し、次に選択されていなかった方のクロック信号ＣＫ２の立ち上がりで伝搬し、該Ｄ−ＦＦ４０−４の出力端子Ｑから出力される切替信号ＳＥＬが“０”から“１”に立ち上がる。これにより、選択器４２−１の入力側は、新たに選択されるクロック信号ＣＫ２の“０”から“１”への立ち上がりに同期して変化するため（即ち、ＯＲゲート４１−２側に切り替わるため）、ドライバ４３から出力されるクロック信号ＣＫＯ にハザードが発生しない。
【００３７】
その後、クロック信号ＣＫ２がＯＲゲート４１−２、選択器４２−１、及びドライバ４３を通してクロック信号ＣＫＯ として出力される。
【００３８】
以上のように、この第３の実施形態では、選択信号ＳＬの切り替えがＤ−ＦＦ４０−３及び４０−４で検出され、各クロック信号ＣＫ１，ＣＫ２に同期して切替信号ＳＥＬを切り替える構成にしたので、次の（ｉ）、（ｉｉ）のような効果がある。
【００３９】
（ｉ） 選択信号ＳＬの切り替え時に、出力されるクロック信号ＣＫＯ にハザードが発生しない。
（ｉｉ） 第１の実施形態に比べ、クロック信号ＣＫ１及びＣＫ２の位相差に依存せず、どのようなクロック系にも適用可能である。
【００４０】
（利用形態）
なお、本発明は上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００４１】
（ａ） 上記実施形態では、２つのクロック信号ＣＫ１及びＣＫ２の切り替えについて説明したが、クロック信号の本数に制限はない。例えば、図１のクロック切替回路において、３つのクロック信号ＣＫ１，ＣＫ２，ＣＫ３を切り替える場合、選択器２０−１，２０−２を３入力１出力の選択器に置き換え、選択信号として“０”と“１”の２値ではなく、３値の信号を用いることにより、３つのクロック信号ＣＫ１，ＣＫ２，ＣＫ３の内の１つを選択するようにすれば、第１の実施形態とほぼ同様の作用、効果が得られる。又、図６のクロック切替回路において、３つのクロック信号ＣＫ１，ＣＫ２，ＣＫ３を切り替える場合、２組のＤ−ＦＦ４０−１，４０−２及びＯＲゲート４１−１，４１−２に、Ｄ−ＦＦ及びＯＲゲートをもう１組追加し、選択器４２−１を３入力１出力の選択器に置き換える等すれば、第２の実施形態とほぼ同様の作用、効果が得られる。
【００４２】
（ｂ） 図１において、選択器２０−１，２０−２は図４以外の回路で構成してもよい。又、ＯＲゲート３０は、他のゲート回路で構成してもよい。
【００４３】
（ｃ） 図６において、Ｄ−ＦＦ４０−１〜４０−４は、他のＦＦで構成したり、ＯＲゲート４１−１，４１−２は他のゲート回路で構成してもよい。又、選択器４２−１，４２−２，４２−３は、図４以外の回路で構成してもよい。
【００４４】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、外部からクロック信号を一時的に停止させるクロック停止制御信号を入力するようにしたので、クロック信号の切り替え時にハザードが発生しない。さらに、回路構成が簡単であるため、回路規模を最小にとどめることができる。その上、本発明のクロック切替回路は、クロック信号の切り替えだけではなく、クロック停止制御信号によってクロック停止制御機能を外部から制御できるので、システムとしての自由度が高い。
【００４５】
第２の発明によれば、復数段のＦＦ群によって選択信号の切り替えを検出し、各クロック信号に同期して切替信号を切り替えるようにしたので、選択信号の切り替え時に出力されるクロック信号にハザードが発生しない。さらに、第１の発明に比べ、複数のクロック信号の位相差に依存せず、どのようなクロック系にも適用可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すクロック切替回路及び制御信号生成回路の構成図である。
【図２】従来のクロック切替回路の構成図である。
【図３】図２のタイミングチャートである。
【図４】図１の選択器２０−１の構成図である。
【図５】図１のタイミングチャートである。
【図６】本発明の第２の実施形態を示すクロック切替回路の構成図である。
【図７】図６のタイミングチャートである。
【符号の説明】
２０−１，２０−２，４２−１〜４２−３ 選択器
３０，４１−１，４１−２ ＯＲゲート
４０−１〜４０−４ Ｄ−ＦＦ
【発明の属する技術分野】
本発明は、複数のクロック信号を動的に切り替えるクロック切替回路に関するものである。
【０００２】
【従来の技術】
図２は、従来のクロック切替回路の一例を示す構成図である。
このクロック切替回路は、２種類のクロック信号ＣＫ１，ＣＫ２が入力端子に入力される２入力１出力の選択器１を有し、この出力端子に、クロック信号ＣＫＯ を出力するドライバ２が接続されている。選択器１は、選択信号ＳＬに基づき、入力される２種類のクロック信号ＣＫ１，ＣＫ２のいずれか一方を選択する回路である。ドライバ２は、選択されたクロック信号ＣＫ１又はＣＫ２を駆動してクロック信号ＣＫＯ を出力する回路である。
【０００３】
図３は、図２の動作を示すタイミングチャートである。
図２のクロック切替回路では、２種類のクロック信号ＣＫ１，ＣＫ２が選択器１に入力されると、選択信号ＳＬが“０”のときには、入力されたクロック信号ＣＫ１が選択器１で選択される。選択信号ＳＬが“１”のときには、入力されたクロック信号ＣＫ２が選択器１で選択される。選択されたクロック信号ＣＫ１又はＣＫ２は、ドライバ２で駆動され、クロック信号ＣＫＯ が出力される。このように、図２のクロック切替回路では、入力される２種類のクロック信号ＣＫ１，ＣＫ２を選択信号ＳＬにより選択器１で動的に切り替え、ドライバ２で駆動するようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のクロック切替回路では、入力される２種類のクロック信号ＣＫ１，ＣＫ２の位相が異なる場合、選択信号ＳＬに基づき選択器１で選択すると、図３に示すように、出力されるクロック信号ＣＫＯ にハザード（ｈａｚａｒｄ）ｈｄが発生する。このようなハザードｈｄが発生すると、クロック信号ＣＫＯ により駆動されるすべての回路系で、誤動作を誘発する恐れがあった。
【０００５】
本発明は、前記従来技術がもっていた課題を解決し、ハザードが発生しないクロック切替回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、クロック切替回路において、第１の論理レベル（例えば、“１”）及び第２の論理レベル（例えば、“０”）を有する原信号を一定時間遅延させた選択信号と、複数のクロック信号とを入力し、該選択信号に基づき、該複数のクロック信号の内の１つを選択して出力する第１の選択器と、前記選択信号と、前記原信号に基づき生成され、該選択信号の遷移時の前後の所定時間だけ第１の論理レベルになってそれ以外の時間では第２の論理レベルになる複数のクロック停止制御信号とを入力し、該選択信号に基づき、該複数のクロック停止制御信号の内の前記クロック信号に対応する１つのクロック停止制御信号を選択して出力する第２の選択器と、前記第１及び第２の選択器の出力信号を入力し、該第２の選択器の出力信号が第２の論理レベルのときに該第１の選択器の出力信号をそのまま伝搬させ、該第２の選択器の出力信号が第１の論理レベルのときに該第１の選択器の出力信号を一定レベルに固定するゲート回路と、を備えている。
【０００７】
このような構成を採用したことにより、複数のクロック信号が第１の選択器に入力されると共に、これらのクロック信号に対応する複数のクロック停止制御信号が第２の選択器に入力されると、原信号から生成された選択信号に基づき、複数のクロック信号の内の１つが第１の選択器で選択され、さらに、複数のクロック停止制御信号の内の１つが第２の選択器で選択される。ゲート回路では、第１及び第２の選択器の出力信号を入力し、該第２の選択器の出力信号が第２の論理レベルのときに該第１の選択器の出力信号をそのまま伝搬させ、該第２の選択器の出力信号が第１の論理レベルのときに該第１の選択器の出力信号を一定レベルに固定する。これにより、ゲート回路から出力されるクロック信号には、ハザードが発生しない。
【０００８】
第２の発明は、クロック切替回路において、第１のクロック信号と第１の論理レベル（例えば、“１”）及び第２の論理レベル（例えば、“０”）を有する選択信号とを入力し、該第１のクロック信号に基づき該選択信号を検出して記憶する第１のフリップフロップ回路（以下、「ＦＦ」という。）と、前記第１のクロック信号と前記第１のＦＦの出力信号とを入力し、該第１のＦＦの出力信号が第２の論理レベルのときに該第１のクロック信号をそのまま伝搬させ、該第１のＦＦの出力信号が第１の論理レベルのときに該第１のクロック信号を一定レベルに固定する第１のゲート回路と、第２のクロック信号と前記選択信号とを入力し、該第２のクロック信号に基づき該選択信号を検出して記憶するＦＦと、前記第２のクロック信号と前記第２のＦＦの出力信号とを入力し、該第２のＦＦの出力信号が第２の論理レベルのときに該第２のクロック信号をそのまま伝搬させ、該第２のＦＦの出力信号が第１の論理レベルのときに該第２のクロック信号を一定レベルに固定する第２のゲート回路と、を備えている。
【０００９】
さらに、前記第１及び第２のクロック信号と第１及び第２の論理レベルを有する切替信号とを入力し、該切替信号の論理レベルに応じて該第１及び第２のクロック信号の内の１つを選択して出力する選択回路と、前記選択信号と前記選択回路の出力信号とを入力し、該選択回路の出力信号に基づき該選択信号を検出して記憶し、所定のタイミングで前記切替信号を出力して前記選択回路に与える複数段のＦＦと、前記第１及び第２のゲート回路の出力信号と前記切替信号とを入力し、該切替信号に基づき該第１及び第２のゲート回路の出力信号の内の１つを選択して出力する選択器と、が設けられている。
【００１０】
このような構成を採用したことにより、第１及び第２のクロック信号と選択信号とが入力されると、第１のＦＦでは、第１のクロック信号に基づき選択信号を検出して記憶する。第２のＦＦでは、第２のクロック信号に基づき選択信号を検出して記憶する。第１のゲート回路では、第１のクロック信号と第１のＦＦの出力信号とを入力し、該第１のＦＦの出力信号が第２の論理レベルのときに該第１のクロック信号をそのまま伝搬させ、該第１のＦＦの出力信号が第１の論理レベルのときに該第１のクロック信号を一定レベルに固定する。第２のゲート回路は、第２のクロック信号と第２のＦＦの出力信号とを入力し、該第２のＦＦの出力信号が第２の論理レベルのときに該第２のクロック信号をそのまま伝搬させ、該第２のＦＦの出力信号が第１の論理レベルのときに該第２のクロック信号を一定レベルに固定する。
【００１１】
選択回路は、第１及び第２のクロック信号を入力し、切替信号の論理レベルに応じて該第１及び第２のクロック信号の内の１つを選択する。複数段のＦＦ群は、選択信号と選択回路の出力信号とを入力し、該選択回路の出力信号に基づき該選択信号を検出して記憶し、所定のタイミングで切替信号を出力し、選択回路に与えると共に、選択器に与える。選択器は、第１及び第２のゲート回路の出力信号を入力し、切替信号に基づき該第１及び第２のゲート回路の出力信号の内の１つを選択して出力する。
【００１２】
【発明の実施の形態】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態を示すクロック切替回路とこのクロック切替回路に供給する制御信号の制御信号生成回路の構成図である。
【００１３】
図１（ａ）のクロック切替回路に供給する選択信号ＳＬ及びクロック停止制御信号ＳＴ１，ＳＴ２を生成するための図１（ｂ）の制御信号生成回路は、プログラム制御される中央処理装置（以下「ＣＰＵ」という。）等で構成され、第１の論理レベル（例えば、“１”）及び第２の論理レベル（例えば、“０”）を有する原信号ＳＥを入力する遷移検出手段１１及び遅延手段１２を有している。遷移検出手段１１は、原信号ＳＥが“０”から“１”、あるいは、“１”から“０”へ遷移したことを検出する機能を有している。遅延手段１２は、原信号ＳＥの論理レベルが遷移すると、この遷移時点を一定時間遅延させた選択信号ＳＬを出力する機能を有している。
【００１４】
遷移検出手段１１の出力側には、２つの制御信号生成手段１３，１４が接続されている。一方の制御信号生成手段１３は、遷移検出手段１１の出力信号とクロック信号ＣＫ１とを入力し、選択信号ＳＬの遷移時の前後の所定時間だけ第１の論理レベル（例えば、“１”）になってそれ以外の時間では第２の論理レベル（例えば、“０”）になるクロック停止制御信号ＳＴ１を出力する機能を有している。他方の制御信号生成手段１４は、遷移検出手段１１とクロック信号ＣＫ２とを入力し、選択信号ＳＬの遷移時の前後の所定時間だけ第１の論理レベル（例えば、“１”）になってそれ以外の時間では第２の論理レベル（例えば、“０”）になるクロック停止制御信号ＳＴ２を出力する機能を有している。
遅延手段１２での遅延時間や、制御信号生成手段１３，１４での所定時間は、クロック信号の複数個のクロックパルス等によって生成される。
【００１５】
図１（ａ）のクロック切替回路は、選択信号ＳＬの論理レベルに応じて２種類のクロック信号ＣＫ１，ＣＫ２の内の１つを選択する第１の選択器２０−１と、選択信号ＳＬの論理レベルに応じて２種類のクロック停止制御信号ＳＴ１，ＳＴ２の内の１つを選択する第２の選択器２０−２とを有している。選択器２０−１は、例えば、選択信号ＳＬが“０”のときにクロック信号ＣＫ１を選択して出力し、選択信号ＳＬが“１”のときにクロック信号ＣＫ２を選択して出力する回路である。選択器２０−２は、例えば、選択信号ＳＬが論理“０”のときにクロック停止制御信号ＳＴ１を選択して出力し、選択信号ＳＬが“１”のときにクロック停止制御信号ＳＴ２を選択して出力する回路である。
【００１６】
これらの選択器２０−１及び２０−２の出力端子には、ゲート回路（例えば、２入力のＯＲゲート）３０の入力端子が接続されている。ＯＲゲート３０は、選択器２０−１及び２０−２の出力信号の論理和演算を行う回路であり、第２の選択器２０−２の出力信号が“０”のときに開状態となって選択器２０−１の出力信号をそのまま伝搬させ、該選択器２０−２の出力信号が“１”のときに閉状態となって選択器２０−１の出力信号を一定レベルに固定し、出力端子からクロック信号ＣＫＯ を出力する機能を有している。
【００１７】
図４は、図１の選択器２０−１の一例を示す構成図である。
この選択器２０−１は、選択信号ＳＬの反転信号とクロック信号ＣＫ１の論理積演算を行う２入力のＡＮＤゲート２１と、選択信号ＳＬとクロック信号ＣＫ２の論理積演算を行う２入力のＡＮＤゲート２２とを有している。ＡＮＤゲート２１及び２２の出力端子には、論理和演算を行う２入力のＯＲゲート２３が接続され、この出力端子にドライバ２４が接続されている。
【００１８】
この選択器２０−１では、選択信号ＳＬが“０”の時、この選択信号ＳＬが反転されてＡＮＤゲート２１が開き、ＡＮＤゲート２２が閉じる。ＡＮＤゲート２１が開くと、選択信号ＳＬの反転信号とクロック信号ＣＫ１の論理積演算が行われ、この演算結果がＯＲゲート２３を通してドライバ２４で駆動され、該クロック信号ＣＫ１が出力される。選択信号ＳＬが“１”のとき、これが反転されてＡＮＤゲート２１が閉じ、ＡＮＤゲート２２が開く。ＡＮＤゲート２２では、選択信号ＳＬとクロック信号ＣＫ２の論理積演算が行われ、この演算結果がＯＲゲート２３を通してドライバ２４で駆動され、該クロック信号ＣＫ２が出力される。
【００１９】
図１の選択器２０−２は、図４の選択器２０−１と同様の構成である。
図５は、図１のクロック切替回路の動作を示すタイミングチャートである。以下、この図を参照しつつ、図１のクロック切替回路の動作を説明する。
【００２０】
２種類のクロック信号ＣＫ１及びＣＫ２がある位相差をもって入力される。原信号ＳＥが例えば“０”を維持する場合、遅延手段１２から出力される選択信号ＳＬも“０”を維持する。又、制御信号生成手段１３及び１４から出力されるクロック停止制御信号ＳＴ１及びＳＴ２も、“０”を維持する。選択信号ＳＬが“０”のため、選択器２０−１は入力されるクロック信号ＣＫ１を選択し、ＯＲゲート３０へ送る。又、選択器２０−２は、“０”のクロック停止制御信号ＳＴ１を選択し、ＯＲゲート３０へ送る。選択器２０−２の出力信号が“０”のため、ＯＲゲート３０が開き、選択器２０−１で選択されたクロック信号ＣＫ１が該ＯＲゲート３０をそのまま伝搬し、クロック信号ＣＫＯ として出力される。
【００２１】
原信号ＳＥがあるタイミングで“０”から“１”に立ち上がると、この立ち上がりが遷移検出手段１１で検出され、制御信号生成手段１３により、クロック信号ＣＫ１の立ち上がりに同期して該クロック信号ＣＫ１を停止させるためのクロック停止制御信号ＳＴ１が“０”から“１”に立ち上がる。さらに、制御信号生成手段１４により、クロック信号ＣＫ２の立ち上がりに同期して該クロック信号ＣＫ２を停止させるためのクロック停止制御信号ＳＴ２が“０”から“１”に立ち上がる。これにより、選択器２０−２の出力信号が“０”から“１”に立ち上がるため、ＯＲゲート３０が閉じ、選択器２０−１から出力されたクロック信号ＣＫ１が一定レベルに固定され、このＯＲゲート３０から出力されるクロック信号ＣＫＯ が“１”状態になる。
【００２２】
クロック停止制御信号ＳＴ１及びＳＴ２が“０”から“１”に立ち上がって数クロックパルス経過すると、遅延手段１２によって選択信号ＳＬが“０”から“１”に立ち上がる。選択信号ＳＬが“０”から“１”に立ち上がると、選択器２０−１は入力されるクロック信号ＣＫ２を選択して出力し、選択器２０−２は入力されるクロック停止制御信号ＳＴ２を選択して出力する。しかし、このクロック停止制御信号ＳＴ２は“１”のため、ＯＲゲート３０が閉状態を維持するので、選択器２０−１から出力されたクロック信号ＣＫ２が一定レベルに固定され、該ＯＲゲート３０から出力されるクロック信号ＣＫＯ が“１”を維持する。
【００２３】
このように、選択器２０−１によってクロック信号ＣＫ２が選択されても、選択器２０−２の出力信号が“１”で、ＯＲゲート３０が閉じているため、選択信号ＳＬの“０”から“１”への立ち上がり時にハザードが発生しない。つまり、クロック停止制御信号ＳＴ１及びＳＴ２を入力する選択器２０−２の出力信号を“１”に確定させている期間内に、選択信号ＳＬを“０”から“１”に変化させることにより、ＯＲゲート３０から出力されるクロック信号ＣＫＯ にハザードが伝搬しない。
【００２４】
選択信号ＳＬが“０”から“１”に立ち上がってクロック信号ＣＫＯ が切り替えられた後、制御信号生成手段１３により、クロック信号ＣＫ１の立ち上がりに同期してクロック停止制御信号ＳＴ１が“０”にネゲートされ、さらに、制御信号生成手段１４により、クロック信号ＣＫ２の立ち上がりに同期してクロック停止制御信号ＳＴ２が“０”にネゲートされる。これにより、クロック停止制御信号ＳＴ２を選択している選択器２０−２の出力信号が“０”に立ち下がり、ＯＲゲート３０が開く。選択器２０−１によって入力されるクロック信号ＣＫ２が選択されるので、このクロック信号ＣＫ２がＯＲゲート３０をそのまま伝搬してクロック信号ＣＫＯ として出力される。これにより、クロック信号ＣＫＯ の切り替えが完了する。
【００２５】
以上のように、この第１の実施形態では、クロック切替回路の外部に設けた制御信号生成回路により、クロック信号ＣＫ１，ＣＫ２を一時的に停止させるためのクロック停止制御信号ＳＴ１，ＳＴ２を生成し、これを選択器２０−２に入力するようにしたので、次の（１）〜（３）のような効果がある。
【００２６】
（１） クロック信号ＣＫ１とＣＫ２の切り替えの際に出力されるクロック信号ＣＫＯ にハザードが発生しない。
（２） 回路構成が簡単なため、クロック切替回路の回路規模を最小にとどめることができる。
（３） クロック切替回路によってクロック信号ＣＫＯ の切替が出来るだけでなく、クロック切替回路におけるクロック停止制御を外部に設けた制御信号生成回路等によって制御できるので、システムとしての自由度が高い。
【００２７】
（第２の実施形態）
図６は、本発明の第２の実施形態を示すクロック切替回路の構成図である。
このクロック切替回路は、入力される第１及び第２のクロック信号ＣＫ１，ＣＫ２を選択信号ＳＬによって選択し、クロック信号ＣＫＯ を出力する回路であり、これらのクロック信号ＣＫ１，ＣＫ２及び選択信号ＳＬを入力する第１のＦＦ（例えば、遅延型ＦＦ、以下「Ｄ−ＦＦ」という。）４０−１及び第２のＦＦ（例えば、Ｄ−ＦＦ）４０−２を有している。Ｄ−ＦＦ４０−１は、選択信号ＳＬを入力するデータ入力端子Ｄ、クロック信号ＣＫ１を入力するクロック入力端子Ｃ、及び出力端子Ｑを有している。このＤ−ＦＦ４０−１は、クロック入力端子Ｃに入力されるクロック信号ＣＫ１の立ち上がりに同期してデータ入力端子Ｄに入力される選択信号ＳＬをラッチし、これを出力し、次のクロック信号ＣＫ１の立ち上がり時まで保持する回路である。Ｄ−ＦＦ４０−２は、選択信号ＳＬを入力するデータ入力端子Ｄ、クロック信号ＣＫ２を入力するクロック入力端子Ｃ、及び反転出力端子Ｑ／を有している。
【００２８】
Ｄ−ＦＦ４０−１の出力端子Ｑは、第１のゲート回路（例えば、２入力のＯＲゲート）４１−１の一方の入力端子に接続され、この他方の入力端子にクロック信号ＣＫ１が入力される。Ｄ−ＦＦ４０−２の反転出力端子Ｑ／は、第２のゲート回路（例えば、２入力のＯＲゲート）４１−２の一方の入力端子に接続され、この他方の入力端子にクロック信号ＣＫ２が入力される。ＯＲゲート４１−１及び４１−２の出力端子には、２入力１出力の選択器４２−１の入力端子が接続されている。選択器４２−１は、切替信号ＳＥＬによって入力が切り替えられ、例えば、該切替信号ＳＥＬが“０”のときにはＯＲゲート４１−１の出力信号を選択して出力し、該切替信号ＳＥＬが“１”のときにはＯＲゲート４１−２の出力信号を選択して出力する回路である。
【００２９】
選択信号ＳＬから切替信号ＳＥＬを生成するための復数段のＦＦ群（例えば、２段のＤ−ＦＦ）４０−３，４０−４が設けられている。Ｄ−ＦＦ４０−３は、選択信号ＳＬを入力するデータ入力端子Ｄ、クロック入力端子Ｃ、及び出力端子Ｑを有し、この出力端子ＱにＤ−ＦＦ４０−４のデータ入力端子Ｄが接続されている。Ｄ−ＦＦ４０−４は、クロック入力端子Ｃ、及び切替信号ＳＥＬを出力するための出力端子Ｑを有している。Ｄ−ＦＦ４０−４の出力端子Ｑには、選択器４２−１が接続されると共に、選択回路（例えば、２個の選択器）４２−２，４２−３が接続されている。
【００３０】
選択器４２−２は、入力されるクロック信号ＣＫ１及びＣＫ２を切替信号ＳＥＬにより選択して出力する回路であり、この出力端子がＤ−ＦＦ４０−３のクロック入力端子Ｃに接続されている。選択器４２−２は、例えば、切替信号ＳＥＬが“１”のときにクロック信号ＣＫ２を選択して出力し、該切替信号ＳＥＬが“０”のときにクロック信号ＣＫ１を選択して出力する回路である。選択器４２−３は、クロック信号ＣＫ１及びＣＫ２を切替信号ＳＥＬにより選択して出力する回路であり、この出力端子がＤ−ＦＦ４０−４のクロック入力端子Ｃに接続されている。選択器４２−３は、例えば、切替信号ＳＥＬが“０”のときにクロック信号ＣＫ２を選択して出力し、該切替信号ＳＥＬが“１”のときクロック信号ＣＫ１を選択して出力する機能を有している。各選択器４２−１〜４２−３は、例えば図４のような回路で構成されている。
【００３１】
選択器４２−１の出力端子には、この出力信号を駆動するドライバ４３が接続され、このドライバ４３からクロック信号ＣＫＯ が出力されるようになっている。
【００３２】
図７は、図６のクロック切替回路の動作を示すタイミングチャートである。以下、この図を参照しつつ、図６の動作を説明する。
【００３３】
まず、Ｄ−ＦＦ４０−１〜４０−４が、図示しないリセット信号によってリセットされた後、クロック信号ＣＫ１及びＣＫ２が何らかの位相差をもって入力される。選択信号ＳＬが“０”のとき、Ｄ−ＦＦ４０−４の出力端子Ｑから出力される切替信号ＳＥＬが“０”となる。切替信号ＳＥＬが“０”のとき、選択器４２−１はＯＲゲート４１−１の出力信号を選択し、選択器４２−２はクロック信号ＣＫ１を選択し、さらに選択器４２−３はクロックＣＫ２を選択する。
【００３４】
クロック信号ＣＫ１の“０”から“１”への立ち上がりに同期して、“０”の選択信号ＳＬがＤ−ＦＦ４０−１のデータ入力端子Ｄにラッチされ、この出力端子Ｑが“０”となる。これにより、ＯＲゲート４１−１が開き、クロック信号ＣＫ１がそのまま伝搬され、選択器４２−１へ送られる。一方、クロック信号ＣＫ２の“０”から“１”への立ち上がりに同期して、“０”の選択信号ＳＬがＤ−ＦＦ４０−２のデータ入力端子にラッチされ、この反転出力端子Ｑ／が“１”になる。これにより、ＯＲゲート４１−２が閉じ、クロック信号ＣＫ２が一定レベルに固定される。“０”の切替信号ＳＥＬによって選択器４２−１がＯＲゲート４１−１側を選択しているので、このＯＲゲート４１−１から出力されたクロック信号ＣＫ１が該選択器４２−１で選択されて出力され、ドライバ４３で駆動されてクロック信号ＣＫＯ が出力される。
【００３５】
選択信号ＳＬが“０”から“１”に切り替わり、その後、クロック信号ＣＫ１が“０”から“１”に立ち上がると、これに同期して“１”の選択信号ＳＬがＤ−ＦＦ４０−１のデータ入力端子Ｄにラッチされ、この出力端子Ｑが“０”から“１”に立ち上がる。これにより、ＯＲゲート４１−１が閉じ、このＯＲゲート４１−１の出力端子が“１”状態で停止する。次に、クロック信号ＣＫ２が“０”から“１”に立ち上がると、“１”の選択信号ＳＬがＤ−ＦＦ４０−２のデータ入力端子Ｄにラッチされ、この反転出力端子Ｑ／が“１”から“０”に立ち下がる。これにより、ＯＲゲート４１−２が開き、クロック信号ＣＫ２が該ＯＲゲート４１−２をそのまま伝搬して選択器４２−１へ送られる。
【００３６】
ここで、切替信号ＳＥＬは“０”の状態を保持しているので、選択器４２−１はＯＲゲート４１−１側を選択した状態である。このため、ＯＲゲート４１−１の出力信号が“１”に立ち上がって停止した状態であるので、これが選択器４２−１で選択され、ドライバ４３で駆動され、クロック信号ＣＫＯ が“０”から“１”に立ち上がった状態になって停止する。一方、選択信号ＳＬはＤ−ＦＦ４０−３と４０−４で、まず、すでに選択されていた方のクロック信号ＣＫ１の立ち上がりで伝搬し、次に選択されていなかった方のクロック信号ＣＫ２の立ち上がりで伝搬し、該Ｄ−ＦＦ４０−４の出力端子Ｑから出力される切替信号ＳＥＬが“０”から“１”に立ち上がる。これにより、選択器４２−１の入力側は、新たに選択されるクロック信号ＣＫ２の“０”から“１”への立ち上がりに同期して変化するため（即ち、ＯＲゲート４１−２側に切り替わるため）、ドライバ４３から出力されるクロック信号ＣＫＯ にハザードが発生しない。
【００３７】
その後、クロック信号ＣＫ２がＯＲゲート４１−２、選択器４２−１、及びドライバ４３を通してクロック信号ＣＫＯ として出力される。
【００３８】
以上のように、この第３の実施形態では、選択信号ＳＬの切り替えがＤ−ＦＦ４０−３及び４０−４で検出され、各クロック信号ＣＫ１，ＣＫ２に同期して切替信号ＳＥＬを切り替える構成にしたので、次の（ｉ）、（ｉｉ）のような効果がある。
【００３９】
（ｉ） 選択信号ＳＬの切り替え時に、出力されるクロック信号ＣＫＯ にハザードが発生しない。
（ｉｉ） 第１の実施形態に比べ、クロック信号ＣＫ１及びＣＫ２の位相差に依存せず、どのようなクロック系にも適用可能である。
【００４０】
（利用形態）
なお、本発明は上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００４１】
（ａ） 上記実施形態では、２つのクロック信号ＣＫ１及びＣＫ２の切り替えについて説明したが、クロック信号の本数に制限はない。例えば、図１のクロック切替回路において、３つのクロック信号ＣＫ１，ＣＫ２，ＣＫ３を切り替える場合、選択器２０−１，２０−２を３入力１出力の選択器に置き換え、選択信号として“０”と“１”の２値ではなく、３値の信号を用いることにより、３つのクロック信号ＣＫ１，ＣＫ２，ＣＫ３の内の１つを選択するようにすれば、第１の実施形態とほぼ同様の作用、効果が得られる。又、図６のクロック切替回路において、３つのクロック信号ＣＫ１，ＣＫ２，ＣＫ３を切り替える場合、２組のＤ−ＦＦ４０−１，４０−２及びＯＲゲート４１−１，４１−２に、Ｄ−ＦＦ及びＯＲゲートをもう１組追加し、選択器４２−１を３入力１出力の選択器に置き換える等すれば、第２の実施形態とほぼ同様の作用、効果が得られる。
【００４２】
（ｂ） 図１において、選択器２０−１，２０−２は図４以外の回路で構成してもよい。又、ＯＲゲート３０は、他のゲート回路で構成してもよい。
【００４３】
（ｃ） 図６において、Ｄ−ＦＦ４０−１〜４０−４は、他のＦＦで構成したり、ＯＲゲート４１−１，４１−２は他のゲート回路で構成してもよい。又、選択器４２−１，４２−２，４２−３は、図４以外の回路で構成してもよい。
【００４４】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、外部からクロック信号を一時的に停止させるクロック停止制御信号を入力するようにしたので、クロック信号の切り替え時にハザードが発生しない。さらに、回路構成が簡単であるため、回路規模を最小にとどめることができる。その上、本発明のクロック切替回路は、クロック信号の切り替えだけではなく、クロック停止制御信号によってクロック停止制御機能を外部から制御できるので、システムとしての自由度が高い。
【００４５】
第２の発明によれば、復数段のＦＦ群によって選択信号の切り替えを検出し、各クロック信号に同期して切替信号を切り替えるようにしたので、選択信号の切り替え時に出力されるクロック信号にハザードが発生しない。さらに、第１の発明に比べ、複数のクロック信号の位相差に依存せず、どのようなクロック系にも適用可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すクロック切替回路及び制御信号生成回路の構成図である。
【図２】従来のクロック切替回路の構成図である。
【図３】図２のタイミングチャートである。
【図４】図１の選択器２０−１の構成図である。
【図５】図１のタイミングチャートである。
【図６】本発明の第２の実施形態を示すクロック切替回路の構成図である。
【図７】図６のタイミングチャートである。
【符号の説明】
２０−１，２０−２，４２−１〜４２−３ 選択器
３０，４１−１，４１−２ ＯＲゲート
４０−１〜４０−４ Ｄ−ＦＦ
Claims (2)
- 第１及び第２の論理レベルを有する原信号を一定時間遅延させた選択信号と、複数のクロック信号とを入力し、該選択信号に基づき、該複数のクロック信号の内の１つを選択して出力する第１の選択器と、
前記選択信号と、前記原信号に基づき生成され、該選択信号の遷移時の前後の所定時間だけ第１の論理レベルになってそれ以外の時間では第２の論理レベルになる複数のクロック停止制御信号とを入力し、該選択信号に基づき、該複数のクロック停止制御信号の内の前記クロック信号に対応する１つのクロック停止制御信号を選択して出力する第２の選択器と、
前記第１及び第２の選択器の出力信号を入力し、該第２の選択器の出力信号が第２の論理レベルのときに該第１の選択器の出力信号をそのまま伝搬させ、該第２の選択器の出力信号が第１の論理レベルのときに該第１の選択器の出力信号を一定レベルに固定するゲート回路と、
を備えたことを特徴とするクロック切替回路。 - 第１のクロック信号と第１及び第２の論理レベルを有する選択信号とを入力し、該第１のクロック信号に基づき該選択信号を検出して記憶する第１のフリップフロップ回路と、
前記第１のクロック信号と前記第１のフリップフロップ回路の出力信号とを入力し、該第１のフリップフロップ回路の出力信号が第２の論理レベルのときに該第１のクロック信号をそのまま伝搬させ、該第１のフリップフロップ回路の出力信号が第１の論理レベルのときに該第１のクロック信号を一定レベルに固定する第１のゲート回路と、
第２のクロック信号と前記選択信号とを入力し、該第２のクロック信号に基づき該選択信号を検出して記憶する第２のフリップフロップ回路と、
前記第２のクロック信号と前記第２のフリップフロップ回路の出力信号とを入力し、該第２のフリップフロップ回路の出力信号が第２の論理レベルのときに該第２のクロック信号をそのまま伝搬させ、該第２のフリップフロップ回路の出力信号が第１の論理レベルのときに該第２のクロック信号を一定レベルに固定する第２のゲート回路と、
前記第１及び第２のクロック信号と第１及び第２の論理レベルを有する切替信号とを入力し、該切替信号の論理レベルに応じて該第１及び第２のクロック信号の内の１つを選択して出力する選択回路と、
前記選択信号と前記選択回路の出力信号とを入力し、該選択回路の出力信号に基づき該選択信号を検出して記憶し、所定のタイミングで前記切替信号を出力して前記選択回路に与える複数段のフリップフロップ回路群と、
前記第１及び第２のゲート回路の出力信号と前記切替信号とを入力し、該切替信号に基づき該第１及び第２のゲート回路の出力信号の内の１つを選択して出力する選択器と、
を備えたことを特徴とするクロック切替回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147926A JP3604323B2 (ja) | 2000-05-19 | 2000-05-19 | クロック切替回路 |
| US09/854,503 US6411135B2 (en) | 2000-05-19 | 2001-05-15 | Clock signal switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147926A JP3604323B2 (ja) | 2000-05-19 | 2000-05-19 | クロック切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001332961A JP2001332961A (ja) | 2001-11-30 |
| JP3604323B2 true JP3604323B2 (ja) | 2004-12-22 |
Family
ID=18654042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000147926A Expired - Fee Related JP3604323B2 (ja) | 2000-05-19 | 2000-05-19 | クロック切替回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6411135B2 (ja) |
| JP (1) | JP3604323B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653867B1 (en) * | 2001-06-04 | 2003-11-25 | Advanced Micro Devices, Inc. | Apparatus and method for providing a smooth transition between two clock signals |
| US6577176B1 (en) * | 2002-06-12 | 2003-06-10 | Fujitsu Limited | Complement reset latch |
| US6639449B1 (en) * | 2002-10-22 | 2003-10-28 | Lattice Semiconductor Corporation | Asynchronous glitch-free clock multiplexer |
| US7356076B2 (en) * | 2002-11-01 | 2008-04-08 | Broadcom Corporation | System and method supporting auto-recovery in a transceiver system |
| JP3542351B2 (ja) * | 2002-11-18 | 2004-07-14 | 沖電気工業株式会社 | クロック切り替え回路 |
| US6998896B1 (en) | 2004-04-21 | 2006-02-14 | Lattice Semiconductor Corporation | Dynamic gain adjustment systems and methods for metastability resistance |
| EP1815265A2 (en) * | 2004-11-12 | 2007-08-08 | U-NAV Microelectronics Corporation | Automatic mode setting and power ramp compensator for system power on conditions |
| US7636803B2 (en) * | 2006-09-28 | 2009-12-22 | Advanced Micro Devices, Inc. | Device and method for transferring data between devices |
| US7652516B2 (en) | 2006-10-20 | 2010-01-26 | Marvell Israel (M.I.S.L.) Ltd. | Apparatus and method for generating a clock signal |
| US7737752B2 (en) * | 2007-05-17 | 2010-06-15 | Globalfoundries Inc | Techniques for integrated circuit clock management |
| US7921318B2 (en) * | 2007-05-17 | 2011-04-05 | Globalfoundries Inc. | Techniques for integrated circuit clock management using pulse skipping |
| US8014485B2 (en) * | 2007-05-17 | 2011-09-06 | Advanced Micro Devices, Inc. | Techniques for integrated circuit clock management using multiple clock generators |
| US7681099B2 (en) * | 2007-05-17 | 2010-03-16 | Advanced Micro Devices, Inc. | Techniques for integrated circuit clock signal manipulation to facilitate functional and speed test |
| US7532043B1 (en) * | 2007-10-26 | 2009-05-12 | National Semiconductor Corporation | Signal detector output for cable driver applications |
| WO2009107108A1 (en) * | 2008-02-28 | 2009-09-03 | Nxp B.V. | Clock switching circuits and methods |
| US8058900B1 (en) | 2008-04-14 | 2011-11-15 | Marvell Israel (M.I.S.L) Ltd. | Method and apparatus for clocking |
| WO2010011208A1 (en) * | 2008-07-25 | 2010-01-28 | Thomson Licensing | Method and apparatus for a reconfigurable at-speed test clock generator |
| US8575972B2 (en) * | 2009-03-23 | 2013-11-05 | Advanced Micro Devices, Inc. | Digital frequency synthesizer device and method thereof |
| US9706508B2 (en) * | 2013-04-05 | 2017-07-11 | Honeywell International Inc. | Integrated avionics systems and methods |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274678A (en) * | 1991-12-30 | 1993-12-28 | Intel Corporation | Clock switching apparatus and method for computer systems |
| EP0616280A1 (en) * | 1993-03-04 | 1994-09-21 | Advanced Micro Devices, Inc. | Clock switcher circuit |
| US5315181A (en) * | 1993-07-07 | 1994-05-24 | Maxtor Corporation | Circuit for synchronous, glitch-free clock switching |
| US6239626B1 (en) * | 2000-01-07 | 2001-05-29 | Cisco Technology, Inc. | Glitch-free clock selector |
-
2000
- 2000-05-19 JP JP2000147926A patent/JP3604323B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-15 US US09/854,503 patent/US6411135B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001332961A (ja) | 2001-11-30 |
| US20010043107A1 (en) | 2001-11-22 |
| US6411135B2 (en) | 2002-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3604323B2 (ja) | クロック切替回路 | |
| US7516382B2 (en) | On-chip data transmission control apparatus and method | |
| JP4790060B2 (ja) | クロック信号選択回路 | |
| US7586337B2 (en) | Circuit for switching between two clock signals independently of the frequency of the clock signals | |
| US20150089108A1 (en) | Clock signals for dynamic reconfiguration of communication link bundles | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| US10530348B2 (en) | Shift register utilizing latches controlled by dual non-overlapping clocks | |
| JPH10267994A (ja) | 集積回路 | |
| US7609800B1 (en) | Counter of semiconductor device | |
| US6686780B2 (en) | Frequency divider with selectable division factor | |
| US6678783B2 (en) | Inter-device coupler | |
| US11238910B2 (en) | Control signal generator and driving method thereof | |
| US6441666B1 (en) | System and method for generating clock signals | |
| JP4862588B2 (ja) | クロック制御回路および半導体集積回路 | |
| JP5447511B2 (ja) | 通信回路および通信方法 | |
| KR0157880B1 (ko) | 클럭 스큐 제거장치 | |
| JP3934283B2 (ja) | 半導体集積回路装置及びその位相テスト方法 | |
| JP2001257566A (ja) | イネーブル付きラッチ回路 | |
| KR20080012574A (ko) | 클럭 스위칭 회로 | |
| US20190326888A1 (en) | Pipe latch, semiconductor apparatus and semiconductor system using the pipe latch | |
| JP2001289911A (ja) | 半導体デバイス試験装置 | |
| JP2504949B2 (ja) | シフトレジスタ | |
| JP2565103B2 (ja) | 出力回路 | |
| JP2555628B2 (ja) | データ転送回路 | |
| JP2009044489A (ja) | 転送性能最適化機能付非同期吸収回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040913 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040928 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040928 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3604323 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111008 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111008 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |