JP2001289911A - 半導体デバイス試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 試験１の後に直ちに試験２を実行する場合
に、試験条件の変更を行なっても、被試験半導体デバイ
スに与えている信号の状態が変化しない半導体デバイス
試験装置を提供する。 【解決手段】 波形整形器と、この波形整形器で生成し
た信号波形を被試験半導体デバイスに印加するドライバ
とによって構成される複数の信号印加回路を具備し、こ
れら複数の信号印加回路を被試験半導体デバイスに印加
するクロック信号の一方は正相クロックの印加回路、他
方は逆相クロックの印加回路として動作させ、被試験半
導体デバイスに設けられた一対のクロック入力ピンに正
相クロックと、逆相クロックとを印加すると共に、連続
発振器から出力される連続クロックを極性反転させて取
り出すゲートを設け、このゲートの出力を選択して連続
発振器が出力するクロックの逆相クロックを得る構成と
した半導体デバイス試験装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は例えば半導体集積
回路素子（以下半導体デバイスと称す）を試験する半導
体デバイス試験装置に関し、特に被試験デバイスにクロ
ックを印加する回路の改良に関するものである。

【０００２】

【従来の技術】図３に半導体デバイス試験装置の概略の
構成を示す。図中ＴＥＳは半導体デバイス試験装置の全
体を示す。半導体デバイス試験装置ＴＥＳは主制御器１
１と、パターン発生器１２、タイミング発生器１３、波
形整形器１４、論理比較器１５、ドライバ１６、アナロ
グ比較器１７、不良解析メモリ１８、論理振幅基準電圧
源２１、比較基準電圧源２２、デバイス電源２３、等に
より構成される。

【０００３】主制御器１１は一般にコンピュータシステ
ムによって構成され、利用者が作成した試験プログラム
に従って主にパターン発生器１２とタイミング発生器１
３を制御し、パターン発生器１２から試験パターンデー
タを発生させ、この試験パターンデータを波形整形器１
４で実波形を持つ試験パターン信号に変換し、この試験
パターン信号を論理振幅基準電圧源２１で設定した振幅
値を持った波形に電圧増幅するドライバ１６を通じて被
試験半導体デバイス１９に印加し記憶させる。

【０００４】被試験半導体デバイス１９から読み出した
応答信号はアナログ比較器１７で比較基準電圧源２２か
ら与えられる基準電圧と比較し、所定の論理レベル（Ｈ
論理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルを持っていると判定した信号は論
理比較器１５でパターン発生器１２から出力される期待
値と比較し、期待値と不一致が発生した場合は、その読
み出したアドレスのメモリセルに不一致があるものと判
定し、不良発生毎に不良解析メモリ１８に不良アドレス
を記憶し、試験終了時点で例えば不良セルの救済が可能
か否かを判定する。

【０００５】被試験半導体デバイス１９にはデータの入
力端子、出力端子の他に被試験デバイスがメモリの場合
は書込・読出制御信号を入力する制御入力端子、或は動
作タイミングを規定するクロックを入力するクロック入
力端子等が存在する。書込・読出制御信号或はクロック
も試験パターン信号と同様に波形整形器１４とドライバ
１６を通じて被試験半導体デバイス１９の各入力ピンに
印加される。図４に被試験半導体デバイス１９のクロッ
ク入力ピンＰ１とＰ２にクロックを印加する回路の構成
の一例を示す。半導体デバイスには一般に一対のクロッ
ク入力ピンＰ１とＰ２とが設けられ、これらのクロック
入力ピンＰ１とＰ２に互に逆相関係にあるクロックCLK1
とCLK2を印加し、この互に逆相関係にあるクロックCLK1
とCLK2により被試験半導体デバイス１９の動作タイミン
グが規定される。

【０００６】波形整形器１４Ａと１４Ｂの各クロック入
力端子ＣＫ１とＣＫ２には図５Ａに示すクロックB-CLK
とC-CLK とが入力される。これらのクロックB-CLK とC-
CLKは図に示すように９０°の位相差が与えられてい
る。波形整形器１４Ａは正相パルスを発生させるＲＺモ
ードに設定され、波形整形器１４Ｂは逆相のパルスを発
生させる／ＲＺモードに設定される。この設定は波形整
形器１４Ａと１４Ｂの双方に入力するモード切替信号Ｍ
Ｏ１とＭＯ２によって設定が行われる。このモード切替
信号ＭＯ１はＲＺ波形モードを設定し、ＭＯ２は／ＲＺ
波形を設定する。

【０００７】波形整形器１４ＡではＲＺモードに設定し
てからクロック入力端子ＣＫ１とＣＫ２に入力したB-CL
K とC-CLK はそのまま出力端子ＳＴ（Ｐ１）とＲＴ（Ｐ
１）に出力する。波形整形器１４Ｂは／ＲＺモードに設
定したからクロック入力端子ＣＫ１とＣＫ２に入力して
B-CLK とC-CLK は出力端子RT(P2)にB-CLK を出力し、出
力端子ST(P2)にはC-CLK が入力される。波形整形器１４
Ａと１４Ｂの波形モード設定に応じてSRFF1-1 側では図
５Ｄに示す正相クロックCLK1が生成され、またSRFF1-2
側では図５Ｆに示す逆相クロックCLK2が生成される。こ
れら正相クロックCLK1と逆相クロックCLK2がドライバ１
６を通じて被試験半導体デバイス１９の正相クロックピ
ンＰ１と逆相クロックピンＰ２に入力され、被試験半導
体デバイス１９の動作タイミングを規定する。

【０００８】尚、図５Ｂに示すPAT(P1) とPAT(P2) は試
験期間だけＨ論理に立ち上げられ、Ｈ論理に立上がった
状態で波形整形器１４Ａと１４ＢはクロックB-CLK とC-
CLKを出力端子ST(P1)、RT(P1)及びST(P2)、RT(P2)に送
り出す動作を実行する。従って一般的には試験期間だけ
クロックCLK1とCLK2が発生し、被試験半導体デバイス１
９にクロックCLK1とCLK2が印加される。ところで図４に
示した波形整形器１４Ａ及び１４Ｂに入力したB-CLK と
C-CLKは可変遅延素子の遅延時間を利用してタイミング
（位相）を設定している。可変遅延素子は一般に半導体
回路に形成したゲート回路を遅延素子として利用し、こ
の遅延素子の接続段数を切替えることによって遅延時間
を切替える構成とされている。

【０００９】従って波形整形器１４Ａ、１４Ｂ、で生成
されたクロックCLK1とCLK2のデューティ比或は周期は可
変遅延素子の遅延時間で規定されるから、可変遅延素子
の遅延時間にはバラツキが存在し、クロックCLK1とCLK2
のデューティ比或は周期にジッタを含む欠点がある。こ
のジッタを除去して、時間軸上のタイミングを正確に試
験するために図６に示すクロック発生回路が考えられて
いる。図６に示すクロック発生回路は例えばフェイズロ
ックループから成る連続発振器３１を設け、時間軸方向
に関して精度を要求する試験を行う場合は、この連続発
振器３１から出力される連続クロックを被試験半導体デ
バイス１９のクロック入力ピンＰ１とＰ２に印加して試
験を行っている。

【００１０】通常の動作モードではセレクタSEL1-1とSE
L2-2を入力端子Ａに切替えた状態に設定し、図６に示す
経路Ｌ１−１とＬ１−２を通じて図４で説明した動作モ
ードでクロックCLK1とCLK2を被試験半導体デバイス１９
のクロック入力ピンＰ１とＰ２に印加する。連続発振器
３１が出力する連続クロックを用いる場合はセレクタSE
L1-2とSEL2-2を入力端子Ｂに切替ると共にセレクタSEL1
-1は入力端子Ａに切替え、セレクタSEL2-1は入力端子Ｂ
に切替ることにより図６に示す経路Ｌ２−１と、Ｌ２−
２を形成し、これらの経路L2-1とL2-2を通じて被試験半
導体デバイス１９のクロック入力ピンＰ１とＰ２にクロ
ックCLK1とCLK2を印加する。尚、ここで逆相クロックCL
K2はセレクタSEL2-1において、極性反転機能を持つ入力
端子Ｂを選択することにより連続発振器３１が出力する
連続クロックの位相を反転させ、クロックCLK1とは逆位
相のクロックCLK2を得るようにしている。

【００１１】

【発明が解決しようとする課題】一般に波形整形器１４
Ａ、１４Ｂを用いてクロックCLK1とCLK2を被試験半導体
デバイス１９に印加するモードと、連続発振器３１を用
いてクロックCLK1とCLK2を被試験半導体デバイス１９に
印加するモードは全く別個の試験として実行される。従
って何れのモードで試験を行うにしても、初期設定が完
了した時点から試験が始まるため特別不都合が生じるこ
とはない。また、波形整形器１４Ａ、１４Ｂを用いるモ
ードでは連続発振器３１は発振を停止しているため、連
続発振器３１が出力する連続クロックが次の試験に干渉
することはない。

【００１２】しかし、デバイス試験では一般的に、ルー
ズファンクション試験等の低速試験と、実速度で試験す
る高速試験があり、なおかつ最近のデバイスが高速化さ
れるに伴い、ジッタ等のタイミング誤差が容認される低
速試験に対し、高速試験では厳しいタイミング精度が要
求されるに伴なって例えばデジタル回路の試験を終了後
に直ちにアナログ回路を試験するような要求がある。こ
のような場合に、波形整形器１４Ａ、１４Ｂを用いてク
ロックCLK1とCLK2を発生させるモードから、連続発振器
３１を用いるモードに切替て試験を行なうことになる。

【００１３】このような場合、連続発振器３１は波形整
形器１４Ａ、１４Ｂを用いてクロックCLK1、CLK2を発生
させるモードの状態でも安定した発振出力を得るために
は既に発振状態に維持させておく必要があるため、連続
発振器３１が出力する連続クロックが回路に侵入し、動
作状態を乱す不都合が生じる。また、連続発振器３１を
用いるモードへの切替時点で被試験半導体デバイス１９
のクロック入力ピンＰ１とＰ２に不要な信号が与えら
れ、この不要な信号が被試験半導体デバイス１９の内部
でクロックとして作用することにより被試験半導体デバ
イス１９の内部のシーケンスの状態が、これから行う試
験の初期状態から外れてしまうおそれもある。

【００１４】その様子を図７に示す。図７に示す被試験
期間Ｔ１は波形整形器１４Ａ、１４Ｂを用いて被試験半
導体デバイス１９にクロックCLK1とCLK2を与えている状
態を示す。また試験期間Ｔ２は連続発振器３１から出力
される連続クロックを被試験半導体デバイス１９のクロ
ック入力ピンＰ１とＰ２に印加するモードを示す。試験
期間Ｔ１で連続発振器３１が発振しているから、その連
続クロックＣＰ（図７Ａ参照）はアンドゲートAND1-1と
AND2-1の各一方の入力端子に印加される。

【００１５】アンドゲートAND1-1とAND2-1の他方の入力
端子にはＳＲフリップフロップSRFF1-2 とSRFF2-2 から
図７Ｃに示す信号Y(P1) と図７Ｇに示すY(P2) が与えら
れる。アンドゲートAND1-1側はＳＲフリップフロップSR
FF1-2 から与えられる信号Y(P1) と連続発振器３１の連
続クロックＣＰは同相であるため、アンドゲートAND1-1
を通じてセレクタSEL1-1の出力側に出て来る信号Z(P1)
は図７Ｄに示すように、連続クロックＣＰと同相のクロ
ックが出力される。

【００１６】これに対し、アンドゲートAND2-1側ではＳ
ＲフリップフロップSRFF2-2 から出力される信号Y(P2)
と連続発振器３１が出力する連続クロックＣＰの位相が
逆極性になっているからアンドゲートAND2-1の出力波形
は図７Ｈに示すように、立上りと立下りの両エッジにお
いて細いパルスが発生する。従ってこの状態ではアンド
ゲートAND1-1とAND2-1で取扱う波形が異なるため、そこ
には電力消費量に差が生じ、これによりアンドゲートAN
D1-1とAND2-1の温度に差が発生してアンドゲートAND1-1
とAND2-1における信号の遅延時間に差が生じ、この結果
としてクロックCLK1とCLK2との間に位相差を発生させて
しまう恐れがある。

【００１７】また、試験期間Ｔ１が終了した後に、試験
期間Ｔ２の条件に設定を変更する場合において、クロッ
クCLK2側に不要な信号ＮＺ１をを発生させてしまう欠点
がある。この不要な信号ＮＺ１の発生により被試験半導
体デバイス１９の内部の状態が予定している状態から動
いてしまい、所定の試験を行うことができなくなること
になる。図７Ｉに示した不要な信号ＮＺの立下りは時点
Ｊ１で波形整形器１４Ａと１４Ｂの動作モードを波形整
形器１４Ａ側ではＲＺ波形モードからNRZ 波形モードに
切替えたことにより発生したものであり、不要な信号Ｎ
Ｚ１の立上りは時点Ｊ２でセレクタSEL2-1を入力端子Ａ
からＢに切替えたことによって発生する。従って、この
時点Ｊ１とＪ２で発生する立下りと立上りのエッジが被
試験半導体デバイス１９の内部でクロックとして作用
し、被試験半導体デバイス１９の内部の状態が、試験期
間Ｔ１を終了した状態から動いてしまうおそれがある。

【００１８】図７Ｇ、Ｈ、Ｉに示した例では時点Ｊ１で
波形モードの設定を変更し、時点Ｊ２でセレクタSEL2-1
の切替を行なった場合を示すが、この順序を逆にした場
合を図７Ｊ、Ｋ、Ｌ、Ｍに示す。図７Ｋ、Ｌ、Ｍに示す
場合には時点Ｊ１でセレクタSEL2-1を入力端子ＡからＢ
に切替え、またセレクタSEL2-2も入力端子ＡからＢに切
替え時点Ｊ２で波形整形器１４Ａの波形モードをＲＺ波
形モードかNRZ 波形モードに、また波形整形器１４Ｂの
波形モードも／ＲＺ波形モードからNRZ 波形モード（波
形整形器１４Ｂの波形モードも波形整形器１４Ａと同様
にNRZ 波形モードに設定するため図７Ｋに示すX(P2) 、
Y(P2) は時点Ｊ２で図７Ｃに示すX(P1)、Y(P1) と同様
にＬ論理に初期化される）に切替えた状態を示す。

【００１９】波形整形器１４Ｂの波形モードを時点Ｊ２
で切替た場合にはＳＲフリップフロップSRFF2-2 が出力
する信号Y(P2) は図７Ｋに示すように時点Ｊ２までＨ論
理を維持する。この結果、アンドゲートAND2の出力（セ
レクタSEL2-1の出力と同意）Z(P2) には図７Ｌに示すよ
うにパルスが出力され、この結果クロックCLK2としては
図７Ｍに示す不要な信号ＮＺ２が出力される。このよう
に、従来は試験期間Ｔ１から試験期間Ｔ２に移行する場
合に、クロックCLK1とCLK2の発生モードを波形整形器１
４Ａと１４Ｂを用いて発生するモードから連続発振器３
１を用いるモードに切替える際に、被試験半導体デバイ
ス１９のクロック入力端子Ｐ２に不要な信号ＮＺ１又は
ＮＺ２が与えられてしまう欠点があった。

【００２０】この発明の目的は連続発振器を用いるモー
ドに切替える際に、被試験半導体デバイス１９の特に逆
相クロック入力ピンＰ２に不要な信号が与えられること
のない半導体デバイス試験装置を提供しようとするもの
である。

【００２１】

【課題を解決するための手段】この発明の請求項１では
波形整形器と、この波形整形器で生成した信号波形を被
試験半導体デバイスの規格に合致した振幅値を持つ信号
に変換するドライバとによって構成される複数の信号印
加回路を具備し、これら複数の信号印加回路の中の一対
の信号印加回路を被試験半導体デバイスに印加するクロ
ック信号の一方は正相クロックの印加回路、他方は逆相
クロックの印加回路として動作させ被試験半導体デバイ
スに設けられた一対のクロック入力ピンに正相クロック
と、逆相クロックとを印加すると共に、連続発振器と、
この連続発振器から出力される連続クロックを波形整形
器から出力されるクロックに代えて正相クロック及び逆
相クロックとして被試験半導体デバイスに印加するセレ
クタとを設けて構成した半導体デバイス試験装置におい
て、連続発振器が出力するクロックを極性反転させて取
り出すゲートを設け、このゲートの出力を選択して連続
発振器が出力するクロックの逆相クロックを得ると共
に、波形整形器に設定する波形モードを初期設定値を変
化させない波形モードに設定する構成とした半導体デバ
イス試験装置を提案する。

【００２２】この発明の請求項２では請求項１記載の半
導体デバイス試験装置において、連続発振器が出力する
クロックをアンドゲートによって正相クロックを生成
し、ナンドゲートによって逆相クロックを生成し、これ
らのアンドゲートとナンドゲートで生成した正相クロッ
クと逆相クロックをセレクタによって選択して出力する
構成とした半導体デバイス試験装置を提案する。

【００２３】

【作用】この発明の構成によれば試験期間Ｔ１から連続
発振器を用いる試験に移行しても、その切替えのタイミ
ングで不要な信号が発生することはない。従って被試験
半導体デバイスの内部の状態を変化させることなく、試
験期間Ｔ２の試験を実施することができる。

【００２４】

【発明の実施の形態】図１にこの発明による半導体デバ
イス試験装置の要部の構成を示す。図４及び図６と対応
する部分には同一符号を付して示す。波形整形器１４
Ａ、１４Ｂで生成するクロックを信号経路Ｌ１−１とＬ
１−２で伝送し、被試験半導体デバイス１９のクロック
入力端子Ｐ１とＰ２に正相クロックCLK1と逆相クロック
CLK2を印加すると共に図６で説明したように連続発振器
３１を設け、この連続発振器３１から出力されるクロッ
クＣＰを経路Ｌ２−１とＬ２−２を通じて被試験半導体
デバイス１９に印加する二つのモードで動作する半導体
デバイス試験装置において、特に連続発振器３１が出力
するクロックの逆相クロックを取り出す経路Ｌ２−２に
極性反転機能を持つゲート回路AND2-2を設け、このゲー
ト回路AND2-2で極性反転した逆相クロックをセレクタSE
L2-1と、SEL2-2によって選択して被試験半導体デバイス
１９のクロック入力ピンＰ２に印加する構成とした点を
特徴とするものである。

【００２５】極性反転機能を持つゲート回路AND2-2とし
ては例えばナンドゲートを用いることができる。このナ
ンドゲートによれば入力端子をＡ、Ｂ、出力端子をＺと
した場合、入力端子ＡとＢ及び出力端子Ｚの真理値表はＡ Ｂ Ｚ Ｌ Ｌ Ｈ Ｈ Ｌ Ｈ Ｌ Ｈ Ｌ Ｈ Ｈ Ｈ となる。

【００２６】この真理値表から明らかなように、入力端
子ＡにＨ論理が与えられている状態では出力端子ＢにＨ
論理が与えられて、Ｌ論理が与えられても出力端子Ｚは
Ｈ論理に維持される。また入力端子ＡにＬ論理が与えら
れると、入力端子ＢにＬ論理が与えられたときは出力端
子ＺにＨ論理が出力され、入力端子ＢにＨ論理が与えら
れると出力端子ＺにはＬ論理が出力される。この結果入
力端子ＡにＬ論理が与えられた状態では入力端子Ｂに与
えられる論理の反転した信号が出力される。この特性に
よりゲート回路AND2-2の入力端子ＡにＬ論理が与えられ
ている状態ではこのゲート回路AND2-2は連続発振器３１
が出力するクロックＣＰの波形を極性反転して出力す
る。

【００２７】図２に図１に示した回路の各部の波形を示
す。図２Ａは連続発振器３１が出力するクロックＣＰの
波形を示す。試験期間Ｔ１は波形整形器１４Ａと１４Ｂ
から出力するクロックを信号経路Ｌ１−１とＬ１−２を
通じて被試験半導体デバイス１９の端子Ｐ１とＰ２に印
加する様子を示す。試験期間Ｔ１の開始に先だって時点
Ｊ１で波形整形器３１の波形モードを設定する。この例
では波形整形器１４ＡにＲＺモードを、波形整形器１４
Ｂに／ＲＺを設定した場合を示す。従って波形整形器１
４Ａの出力X(P1) 及びY(P1) は時点Ｊ１ではＬ論理のま
まに維持される。これに対して波形整形器１４Ｂの出力
X(P2) とY(P2) は波形モードを／ＲＺに設定したことに
よりＨ論理に立上げられる。これは／ＲＺモードに設定
することにより、出力端子ST(P2)からC-CLK を一個出力
したことによりＳＲフリップフロップSRFF2-1 とSRFF2-
2 を初期化したことによるためである。

【００２８】この初期設定により、試験期間Ｔ１では信
号PAT(P1) とPAT(P2) がＨ論理に立上がった時点から図
に示したB-CLK とC-CLK が波形整形器１４Ａと１４Ｂの
出力端子ST(P1)、RT(P1)とST(P2)、RT(P2)から出力され
はじめ、ＳＲフリップフロップSRFF1-1 、SRFF1-2 とSR
FF2-1 、SRFF2-2 をセット及びリセットし、ＳＲフリッ
プフロップSRFF1-1 とSRFF1-2 からは図２Ｃに示す正相
クロックX(P1) 、 Y (P2) が出力される。またＳＲフリ
ップフロップSRFF2-1 、SRFF2-2 からは図２Ｇに示す逆
相クロックX(P2) とY(P2) が出力される。

【００２９】PAT(P1) とPAT(P2) がＬ論理に立下がる
と、波形整形器１４Ａと１４Ｂは初期状態に戻る。この
結果波形整形器１４ＡはX(P1) とY(P1) をＬ論理の状態
に維持し、また波形整形器１４ＢはX(P2) とY(P2) をＨ
論理の状態に維持する。ここで次に試験期間Ｔ２で連続
発振器３１が出力するクロックＣＰを使って試験を行う
場合を説明する。この場合、時点Ｊ１で波形モードの設
定変更を行なう。この場合、波形整形器１４ＡにはNRZ
モードを設定し、波形整形器１４Ｂには/NRZモードを設
定する。/NRZモードに設定したことにより、波形整形器
１４Ｂの出力X(P2) とY(P2) は図２Ｇに示すようにＨ論
理を維持し続ける。更に時点Ｊ２でセレクタSEL1-1、SE
L1-2、SEL2-1、SEL2-2の切替を行なう。つまり、ピンＰ
１側信号の経路はＬ１−１からＬ２−１にまたピンＰ２
側の信号経路はＬ１−２からＬ２−２の状態に切替えら
れる。

【００３０】この切替の時点Ｊ２では信号Y(P1) はＬ論
理であるからアンドゲートAND1-1は閉じられており、ク
ロックＣＰはアンドゲートAND1-1で阻止される。更に、
信号Y(P2) はＨ論理を維持しているからゲートAND2-2も
閉じており、クロックＣＰがセレクタSEL2-1に漏れるこ
とはない。試験期間Ｔ２の開始のタイミングにおいてPA
T(P1) とPAT(P2) が共にＨ論理に立上がると、ゲートAN
D1-1が開き、連続発振器３１か発振するクロックＣＰを
セレクタSEL1-1とSEL1-2を通じてドライバ１６に出力す
る。

【００３１】ピンＰ２側では図２Ｇに示す信号Y(P2) か
Ｌ論理（波形整形器１４Ｂが/NRZに設定されたから）に
立下がるため、ゲートAND2-2が開き、ゲートAND2-2はク
ロックＣＰの位相を反転させてセレクタSEL2-1とSEL2-2
を通じてドライバ１６に出力する。この結果被試験半導
体デバイス１９の入力ピンＰ１とＰ２には互に逆相の関
係にあるクロックCLK1（図２Ｅ）CLK2（図２Ｉ）が供給
される。

【００３２】上述では時点Ｊ１とＪ２において、先に波
形モードの設定変更を実行し、後の時点Ｊ２でセレクタ
SEL1-1〜SEL2-2の切替を実行したものとして説明した
が、この順序を逆にしても何等不都合が生じることはな
い。

【００３３】

【発明の効果】以上説明したように、この発明によれ
ば、セレクタSEL1-1とSEL2-1の前段側にアンドゲートAN
D1-1、AND2-1に加えて極性反転機能を持つゲートAND1-2
とAND2-2を設け、この極性反転機能を持つゲートAND1-2
とAND2-2で極性反転したクロックを逆相クロックCLK2と
して取り出す構成とし、更に、連続発振器３１の出力を
用いるモードでは波形整形器１４Ｂに設定する波形モー
ドを/NRZモードに設定したから、試験期間Ｔ２に先立っ
て時点Ｊ１とＪ２で波形モードの設定とセレクタの設定
を変更してもSRFF1-2 とSRFF2-2 の出力Y(P1) とY(P2)
の論理が変動することはない。

【００３４】この結果として、試験期間Ｔ１から試験期
間Ｔ２に移行する状態でクロック入力ピンＰ１とＰ２に
不要な信号（不要なクロック）が入力させることはな
く、被試験半導体デバイスの状態を変化させることな
く、試験期間Ｔ２の試験を実行することができることに
なる。

【図面の簡単な説明】

【図１】この発明の一実施例を説明するためのブロック
図。

【図２】この発明の動作を説明するためのタイミングチ
ャート。

【図３】半導体デバイス試験装置の概要を説明するため
のブロック図。

【図４】半導体デバイス試験装置の信号印加回路を使っ
て被試験半導体デバイスにクロックを印加する回路の構
成を説明するためのブロック図。

【図５】図４の動作を説明するためのタイミングチャー
ト。

【図６】図４に示した回路に連続発振器を付加した構成
を説明するためのブロック図。

【図７】図６に示した回路の動作を説明するためのタイ
ミングチャート。

【符号の説明】

１４Ａ、１４Ｂ 波形整形器 １６ ドライバ １９ 被試験半導体デバイス Ｐ１、Ｐ２ クロック入力ピン SEL1-1 〜SEL2-2 セレクタ AND1-1 、AND1-2 アンドゲート AND2-1 、AND2-2 極性反転機能を持つゲー
ト CLK1、CLK2 互に逆相関係にあるクロック

Claims (2)

【特許請求の範囲】
1. 【請求項１】 波形整形器と、この波形整形器で生成し
   た信号波形を被試験半導体デバイスの規格に合致した振
   幅値を持つ信号に変換するドライバとによって構成され
   る複数の信号印加回路を具備し、これら複数の信号印加
   回路の中の一対の信号印加回路を被試験半導体デバイス
   に印加するクロック信号の一方は正相クロックの印加回
   路、他方は逆相クロックの印加回路として動作させ被試
   験半導体デバイスに設けられた一対のクロック入力ピン
   に正相クロックと、逆相クロックとを印加すると共に、
   連続発振器と、この連続発振器から出力される連続クロ
   ックを上記波形整形器から出力されるクロックに代えて
   正相クロック及び逆相クロックとして被試験半導体デバ
   イスに印加するセレクタとを設けて構成した半導体デバ
   イス試験装置において、 上記連続発振器が出力するクロックを極性反転させて取
   り出すゲートを設け、このゲートの出力を選択して上記
   連続発振器が出力するクロックの逆相クロックを得ると
   共に、上記波形整形器に設定する波形モードを初期設定
   値を変化させない波形モードに設定する構成としたこと
   を特徴とする半導体デバイス試験装置。
2. 【請求項２】 請求項１記載の半導体デバイス試験装置
   において、上記連続発振器が出力するクロックをアンド
   ゲートによって正相クロックを生成し、ナンドゲートに
   よって逆相クロックを生成し、これらのアンドゲートと
   ナンドゲートで生成した正相クロックと逆相クロックを
   セレクタによって選択して出力する構成とした半導体デ
   バイス試験装置。