CN113315508A - 用于决定周期性输入信号的工作循环的方法及电路 - Google Patents

Abstract

本揭露提供了用于决定周期性输入信号的工作循环的方法及电路。延迟元件用以基于数字控制字元来延迟周期性输入信号。数字电路用以：产生用于使周期性输入信号延迟第一时间量的第一数字控制字元，此第一时间量对应于周期性输入信号的周期；产生用于使周期性输入信号延迟第二时间量的第二数字控制字元，此第二时间量对应于周期性输入信号具有逻辑位准高值的一部分；以及产生用于使周期性输入信号延迟第三时间量的第三数字控制字元，此第三时间量对应于周期性输入信号具有逻辑位准低值的一部分。控制器用以基于第一、第二及第三数字控制字元来决定工作循环。

Description

用于决定周期性输入信号的工作循环的方法及电路

技术领域

本揭示内容是关于一种用于决定周期性输入信号的工作循环的方法及电路。

背景技术

工作循环指周期性数字信号在全信号循环(cycle)或周期(period)期间呈现高状态的时间百分比。例如，呈现逻辑高状态达信号周期的50％的信号具有50％的工作循环。类似地，例如，呈现逻辑高状态达信号周期的40％的信号具有40％的工作循环。

发明内容

本揭示内容包含一种用于决定周期性输入信号的工作循环的方法。方法包含：在延迟电路处接收周期性输入信号，此延迟电路用以基于数字控制字元来延迟周期性输入信号。产生第一数字控制字元，其中第一数字控制字元用于使周期性输入信号延迟第一时间量，此第一时间量对应于周期性输入信号的周期。产生第二数字控制字元，其中第二数字控制字元用于使周期性输入信号延迟第二时间量，此第二时间量对应于周期性输入信号具有逻辑位准高值的周期部分。产生第三数字控制字元，其中第三数字控制字元用于使周期性输入信号延迟第三时间量，此第三时间量对应于周期性输入信号具有逻辑位准低值的周期部分。基于第一、第二及第三数字控制字元来决定周期性输入信号的工作循环。

本揭示内容包含一种用于决定周期性输入信号的工作循环的电路。电路包含延迟元件、数字电路及控制器。延迟元件用以基于一数字控制字元来延迟该周期性输入信号。数字电路用以(i)产生用于使该周期性输入信号延迟一第一时间量的一第一数字控制字元，该第一时间量对应于该周期性输入信号的一周期，(ii)产生用于使该周期性输入信号延迟一第二时间量的一第二数字控制字元，该第二时间量对应于该周期性输入信号具有一逻辑位准高值的该周期的一部分，以及(iii)产生用于使该周期性输入信号延迟一第三时间量的一第三数字控制字元，该第三时间量对应于该周期性输入信号具有一逻辑位准低值的该周期的一部分。控制器用以基于该第一数字控制字元、该第二数字控制字元及该第三数字控制字元来决定该周期性输入信号的该工作循环。

本揭示内容包含一种用于决定周期性输入信号的工作循环的电路。电路包含延迟锁定回路、数字电路及控制器。延迟锁定回路包括一延迟列及一相位检测器，该延迟锁定回路用以接收该周期性输入信号。数字电路用以(i)接收该相位检测器的一输出，指示在该周期性输入信号与该周期性输入信号的一延迟版本之间的一对准，以及(ii)产生多个数字控制字元，这些数字控制字元用于控制由该延迟列应用的一延迟量，这些数字控制字元包括用于使该周期性输入信号延迟一第一时间量的一第一数字控制字元，该第一时间量对应于该周期性输入信号的一周期，用于使该周期性输入信号延迟一第二时间量的一第二数字控制字元，该第二时间量对应于该周期性输入信号具有一逻辑位准高值的该周期的一部分，及用于使该周期性输入信号延迟一第三时间量的一第三数字控制字元，该第三时间量对应于该周期性输入信号具有一逻辑位准低值的该周期的一部分。控制器用于基于该第一数字控制字元、该第二数字控制字元及该第三数字控制字元来决定该周期性输入信号的该工作循环。

附图说明

当结合随附附图阅读时，自以下详细描述将最佳地理解本揭示的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。

图1根据一些实施例描绘了用于决定周期性输入信号的工作循环的电路的方块图；

图2A根据一些实施例描绘了代表周期性输入信号的第一波形及代表除法器电路的输出的第二波形；

图2B根据一些实施例描绘了代表周期性输入信号的第一波形及代表反向器电路的输出的第二波形；

图2C根据一些实施例描绘了代表周期性输入信号的反向版本的第一波形及代表第一波形的反向版本的第二波形；

图3根据一些实施例描绘了用于决定周期性输入信号的工作循环的电路的示意图；

图4根据一些实施例描绘了示出具有选择模块及二位元计数器的图案产生器模块的示意图，此图案产生器模块用于量测周期性输入信号的高、低及全周期；

图5根据一些实施例描绘了示出数据选通及周期计算模块的示意图；

图6根据一些实施例描绘了示出周期性输入信号的高、低及全周期的量测的时序图；

图7根据一些实施例描绘了用于决定周期性输入信号的工作循环的示例方法的操作。

除非另外指出，在不同附图中的对应数字及符号通常指对应部分。绘示附图以清楚地示出实施例的相关态样并且附图不一定按比例绘制。

【符号说明】

102:周期性输入信号

104:延迟电路

106:参考信号

108:相位检测器

110:数字电路

112a:数字控制字元

112b:数字控制字元

112c:数字控制字元

114:控制器

116:工作循环

1101:波形

1102:波形

1201:波形

1202:波形

1301:波形

1302:波形

1303:波形

3002:周期性输入信号

3100:模拟区块

3110:选择模块

3111:除法器

3112:多工器

3113:XOR门

3114:D正反器

3115:D正反器

3116:工作循环

3120:电路

3130:相位检测器模块

3131:相位检测器

3132:可程序化延迟线

3133:反向器

3134:延迟列

3200:数字区块

3210:二位元计数器

3220:时脉产生模块

3221:除法器

3222:重新计时区块

3230:控制器

3231:除法器/除以三区块

3232:D正反器

3233:D正反器

3234:D正反器

3235:D正反器

3236:D正反器

3237:D正反器

3238:D正反器

3239:D正反器

3240:数字电路

3250:重设区块

4000:图案产生器模块

4001:下降边缘时脉

4002:下降边缘时脉

4003:下降边缘时脉

6001:示例序列

6008:示例序列

6004:锁定信号

6005:信号

6007:信号

6009:信号

6010:信号

7000:方法

7002:操作

7004:操作

7006:操作

7008:操作

7010:操作

具体实施方式

以下揭示内容提供许多不同的实施例或实例，用于实施所提供标的的不同特征。下文描述部件及布置的具体实例以简化本揭示。当然，这些仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。此外，本揭示可在一些各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的一些各个实施例及/或构造之间的关系。

另外，为了便于描述，本文可使用空间相对性术语(诸如“下方”、“之下”、“下部”、“之上”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件或特征的关系。除了诸图所描绘的定向外，空间相对性术语意欲涵盖使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可同样地解读本文所使用的空间相对性描述词。

描述了本揭示的一些实施例。额外操作可以在这些实施例中描述的阶段之前、期间及/或之后提供。可以替代或消除所描述的一些阶段以获得不同实施例。额外特征可以添加到半导体装置。下文描述的一些特征可以针对不同实施例替代或消除。尽管一些实施例关于以特定次序执行的操作来论述，但这些操作可以另一逻辑次序来执行。

工作循环指周期性数字信号在全信号循环(cycle)或周期(period)期间呈现高状态的时间百分比。监视相对快的周期性信号(例如，多GHz信号)并且经由直接量测来决定其工作循环可能具挑战性。这些挑战可能源于测试设备及相关联附件(诸如缆线)的频宽限制。

用于决定周期性信号的工作循环的已知解决方案经常基于模拟技术。在一些已知解决方案中，使用模拟电路将周期性信号转换为电流，并且随后使用低频宽滤波器或其他模拟电路系统将电流转换为电压。量测信号的电压，并且可以基于所量测的电压来决定周期性信号的工作循环。已知方法的问题是用于产生电流的模拟电路可能将扭曲及不准确度引入量测中。当周期性信号相对快(例如，在GHz范围中)时，这些扭曲及不准确度尤其有问题。已知解决方案亦经常需要模拟数字转换器(ADC)以将模拟电压转换为数字值，此举将额外误差及不准确度引入工作循环的决定中。另外，已知解决方案亦是不方便的，因为这些解决方案经常需要模拟电压计来执行电压量测，并且这些模拟电压计需要额外的空间及成本。

本揭示的途径实现以与已知解决方案相比更准确的方式决定周期性信号的工作循环。例如，如下文解释，本揭示的途径考虑到工作循环决定中未知的变数，这些变数可以另外导致计算的不准确度。在一些实施例中，工作循环使用延迟锁定回路(DLL)来决定，此延迟锁定回路基于从数字电路系统接收的数字控制字元来延迟周期性信号。除了与已知解决方案相比更准确之外，本揭示的途径亦更方便、更节省空间及成本，因为这些途径不需要使用消耗电路空间且添加额外成本的模拟电压计及其他部件。在下文详细描述本揭示的这些优点及其他优点。

图1是根据一些实施例的用于决定周期性输入信号102的工作循环116的电路的方块图。如在此附图中看到，电路包括延迟电路104，延迟电路104接收周期性输入信号102。在一些实施例中，延迟电路104包括如下文更详细描述的DLL。延迟电路104用以基于从数字电路110接收的数字控制字元来延迟周期性输入信号102。具体地，如图1所示，延迟电路104基于第一数字控制字元OTW_FULL 112a、第二数字控制字元OTW_HIGH 112b及第三数字控制字元OTW_LOW 112c来延迟周期性输入信号102。

在一些实施例中，数字电路110产生三个不同的数字控制字元OTW_FULL112a、OTW_HIGH112b及OTW_LOW 112c，这些数字控制字元导致延迟电路104使周期性输入信号102延迟三个不同的时间量。由数字电路110产生的第一数字控制字元OTW_FULL 112a导致延迟电路104使周期性输入信号102延迟第一时间量，此第一时间量对应于周期性输入信号102的全周期。由数字电路110产生的第二数字控制字元OTW_HIGH 112b导致延迟电路104使周期性输入信号102延迟第二时间量，此第二时间量对应于周期性输入信号102具有逻辑位准高值的周期的一部分。由数字电路110产生的第三数字控制字元OTW_LOW 112c导致延迟电路104使周期性输入信号102延迟第三时间量，此第三时间量对应于周期性输入信号102具有逻辑位准低值的周期的一部分。

相位检测器108产生由数字电路110在产生第一数字控制字元OTW_FULL112a、第二数字控制字元OTW_HIGH 112b及第三数字控制字元OTW_LOW 112c时使用的信号。具体地，在图1中看到，相位检测器108接收(i)等效于周期性输入信号102的参考信号106，以及(ii)来自延迟电路104的周期性输入信号102的延迟版本。相位检测器108决定参考信号106的边缘(例如，上升边缘、下降边缘)何时与周期性输入信号102的延迟版本的边缘对准并且将指示其对准或不对准的信号输出到数字电路110。数字电路110基于从相位检测器108接收的信号来产生第一数字控制字元OTW_FULL 112a、第二数字控制字元OTW_HIGH 112b及第三数字控制字元OTW_LOW 112c。

相位检测器108的输出因此将反馈回路提供到数字电路110，此反馈回路使数字电路110能够修改第一数字控制字元OTW_FULL 112a、第二数字控制字元OTW_HIGH 112b及第三数字控制字元OTW_LOW 112c，直到周期性输入信号102已经延迟了正确时间量。例如，在产生第一数字控制字元OTW_FULL 112a时，数字电路110可以基于来自相位检测器108的反馈来修改控制字元，直到决定导致延迟电路104使周期性输入信号102延迟第一时间量的控制字元。同样，在产生第二数字控制字元OTW_HIGH 112b时，数字电路110可以基于来自相位检测器108的反馈来修改控制字元，直到决定导致延迟电路104使周期性输入信号102延迟第二时间量的控制字元。类似地，在产生第三数字控制字元OTW_LOW 112c时，数字电路110可以基于来自相位检测器108的反馈来修改控制字元，直到决定导致延迟电路104使周期性输入信号102延迟第三时间量的控制字元。

在一些实施例中，为了产生导致周期性输入信号102延迟第一时间量的第一数字控制字元OTW_FULL 112a，利用了除法器电路。图2A图示了(i)代表周期性输入信号102的波形1302，(ii)代表除法器电路的输出的波形1303，其中除法器电路将周期性输入信号102除以二以产生较慢的波形1303，以及(iii)代表波形1303的反向版本的波形1301。在图2A的实例中，在一或多个循环之后，波形1301及波形1303的上升边缘对准，从而指示周期性输入信号102已经延迟第一时间量，此第一时间量对应于周期性输入信号102的全周期。图1的相位检测器108检测边缘的此种对准，并且产生由数字电路110接收的适当输出信号。在图2A中可看到，第一数字控制字元OTW_FULL 112a是导致在波形1301、1303的边缘之间的对准的数字控制字元。在下文参考图3描述可以在产生波形1301、1303时使用的除法器电路。

在一些实施例中，为了产生导致周期性输入信号102延迟第二时间量的第二数字控制字元OTW_HIGH 112b，利用了反向器电路。图2B图示了(i)代表周期性输入信号102的波形1102，以及(ii)代表反向器电路的输出的波形1101，其中反向器电路将周期性输入信号102反向以产生波形1101。如图2B中进一步图示，在一或多个循环之后，波形1102及波形1101的上升边缘对准，从而指示周期性输入信号102已经延迟第二时间量，此第二时间量对应于具有逻辑位准高值的周期性输入信号102的一部分。图1的相位检测器108检测边缘的此种对准，并且产生由数字电路110接收的适当输出信号。第二数字控制字元OTW_HIGH 112b是导致在图2B中所示的波形1101、1102之间的对准的数字控制字元。在下文参考图3描述可以在产生波形1101时使用的反向器电路。

在一些实施例中，为了产生导致周期性输入信号102延迟第三时间量的第三数字控制字元OTW_LOW 112c，利用了多个反向器电路。图2C图示了(i)代表周期性输入信号102的反向版本的波形1202，以及(ii)代表波形1202的反向版本的波形1201。如在图2C中进一步图示，在一或多个周期之后，波形1201及波形1202的上升边缘对准，从而指示周期性输入信号102已经延迟第三时间量，此第三时间量对应于具有逻辑位准低值的周期性输入信号102的一部分。图1的相位检测器108检测边缘的此种对准并且产生由数字电路110接收的适当输出信号。第三数字控制字元OTW_LOW 112c是导致在图2C中看到的波形1201、1202之间的对准的数字控制字元。在下文参考图3描述可以在产生波形1201、1202时使用的反向器电路。

再次参考图1，控制器114接收第一数字控制字元OTW_FULL 112a、第二数字控制字元OTW_HIGH 112b及第三数字控制字元OTW_LOW 112c，并且基于这些三个数字控制字元来决定周期性输入信号102的工作循环116。具体地，在一些实施例中，控制器114通过解出等式1来决定工作循环116：

其中OTW_FULL是第一数字控制字元112a，OTW_HIGH是第二数字控制字元112b，并且OTW_LOW是第三数字控制字元112c。

在一些实施例中，延迟电路104用以根据步长ΔT来延迟周期性输入信号102，步长ΔT表示可以由延迟电路104应用的最小延迟递增量。延迟电路(例如，如本文描述，基于DLL的延迟电路)的步长ΔT大体为在制造制程中无法控制的未知值。然而，在本揭示的实施例中，控制器114用以基于工作循环116及数字控制字元OTW_FULL 112a、OTW_HIGH 112b及OTW_LOW112c来决定延迟电路104的步长ΔT。具体地，在一些实施例中，控制器通过解出等式2来决定步长ΔT：

其中F_DUT表示对应于工作循环的频率(例如，工作循环除以周期性输入信号102的脉冲宽度)，OTW_FULL表示第一数字控制字元112a，OTW_HIGH表示第二数字控制字元112b，并且OTW_LOW表示第三数字控制字元112c。通过解出等式2来决定的步长ΔT可以提供有用的制程信息(例如，步长ΔT可用作制程指标，此制程指标指示在形成部件时使用的一或多个制程，此部件用于量测工作循环)。

由控制器114在计算工作循环116及步长ΔT时分别使用的等式1及2可以如下决定。如上文解释，第一数字控制字元OTW_FULL 112a导致延迟电路104使周期性输入信号102延迟第一时间量，此第一时间量对应于周期性输入信号102的全周期。在第一时间量与第一数字控制字元OTW_FULL 112a之间的关系可以由等式3表示：

Full＝intr_dly+(ΔT)(OTW_FULL)， (等式3)

其中Full是第一时间量，intr_dly是延迟电路104的固有延迟，OTW_FULL是第一数字控制字元112a，并且ΔT是上文描述的步长。在其中延迟电路104使用延迟列或其他类型的延迟元件(例如，含有逻辑门的延迟元件等等)的实施例中，intr_dly项表示此种延迟元件的固有延迟。固有延迟intr_dly及步长ΔT均是硅晶片中不可控的未知参数。为了准确地计算工作循环116，如下文描述，本揭示的实施例经由数学运算移除intr_dly及ΔT项。

如上文解释，第二数字控制字元OTW_HIGH 112b导致延迟电路104使周期性输入信号102延迟第二时间量，此第二时间量对应于周期性输入信号102具有逻辑位准高值的周期的一部分。在第二时间量与第二数字控制字元OTW_HIGH之间的关系可以由等式4表示：

Hi＝intr_dly+(ΔT)(OTW_HIGH)， (等式4)

其中Hi是第二时间量，intr_dly是延迟电路104的固有延迟，OTW_HIGH是第二数字控制字元112b，并且ΔT是上文描述的步长。

第三数字控制字元OTW_LOW 112c导致延迟电路104使周期性输入信号102延迟第三时间量，此第三时间量对应于周期性输入信号102具有逻辑位准低值的周期的一部分。在第三时间量与第三数字控制字元OTW_LOW之间的关系可以由等式5表示：

Lo＝intr_dly+(ΔT)(OTW_LOW)， (等式5)

其中Lo是第三时间量，intr_dly是延迟电路104的固有延迟，OTW_LOW是第三数字控制字元112c，并且ΔT是如上文描述的步长。

intr_dly项可以通过使用减法运算计算等式3至等式5来移除：

Hi’＝Full–Lo＝(ΔT)(OTW_FULL–OTW_LOW)， (等式6)

Lo’＝Full–Hi＝(ΔT)(OTW_FULL–OTW_HIGH)， (等式7)

Full’＝Hi’+Lo’＝(ΔT)((2*OTW_FULL)–OTW_HIGH–OTW_LOW)， (等式8)

上文看到，等式8表示第一时间量(亦即，时间量等于周期性输入信号102的全周期)，但不取决于固有延迟项intr_dly。同样，等式6及等式7分别表示第二及第三时间量，但不取决于固有延迟项intr_dly。由此，等式6至等式8显示固有延迟项intr_dly已通过数学运算移除。另外，在移除固有延迟项intr_dly的情况下，等式6至等式8不具有制程、压力及温度(PVT)造成的波动。

在计算工作循环116时使用的等式1可以通过等式6除以等式8来导出。

如上文看到，通过等式Hi’除以Full’，步长项ΔT经由除法运算来移除。这从上文的等式1很明显，等式1实现仅使用数字控制字元OTW_FULL 112a、OTW_HIGH 112b及OTW_LOW 112c来计算工作循环116，并且不取决于步长项ΔT。在决定工作循环116之后，如上文解释，步长项ΔT可以经由等式2计算以获得有用的制程信息。

如下文参考图3至图6进一步解释，本揭示的实施例利用DLL以使周期性输入信号延迟上文描述的三个时间量(亦即，对应于周期性输入信号的全周期的第一时间量、对应于周期性输入信号具有逻辑位准高值的周期部分的第二时间量及对应于周期性输入信号具有逻辑位准低值的周期部分的第三时间量)。在一些实施例中，三个延迟时间量使用由图案产生器产生的三个不同的信号图案来实现。控制器处理数字控制字元OTW_FULL、OTW_HIGH及OTW_LOW以决定工作循环及步长ΔT。另外，本揭示的实施例使用如上文详述的数学运算以移除不确定项(例如，DLL的固有延迟、步长ΔT)，因此实现以与先前途径相比更准确的方式计算工作循环。

下文参考图3至图6描述的实施例经由实现简单制程迁移的低复杂度电路来实施本揭示的途径。本文描述的低复杂度电路包括可以简单地制造及设计的部件(例如，延迟列、异或(XOR)门、D正反器及除法器)。本文描述的示例架构的部分可以经由暂存器位准传输(RTL)设计来产生，并且随后通过自动放置及布线(APR)来实施。另外，如本文详述，本揭示的实施例提供了工作循环的量测结果及呈数字格式的制程信息(例如，步长ΔT)。数字输出为自动测试设备(ATE)测试及数字信号处理(DSP)提供效率及便利。在整个揭示内容中解释本途径的其他优点。

图3是根据一些实施例的用于决定周期性输入信号3002的工作循环3116的电路的示意图。图3的电路包括实施上文参考图1、图2A、图2B及图2C所论述的一或多个功能的部件。在此附图中将周期性输入信号3002标记为“DUT-IN”，从而反映以下事实：周期性输入信号3002可在一些情况中为由测试中装置(DUT)产生的周期性信号。然而，本揭示的实施例不限于周期性输入信号由DUT产生的情况。如图3中看到，电路包括具有延迟列3134及相位检测器3131的延迟锁定回路(DLL)。延迟列3134用以基于由数字电路3240产生的数字控制字元(在图3中标记为“OTW”)来延迟周期性输入信号3002。

在一些实施例中，由数字电路3240产生的数字控制字元包括上文参考图1、图2A、图2B及图2C所描述的三个不同的数字控制字元OTW_FULL、OTW_HIGH及OTW_LOW。由数字电路3240产生的第一数字控制字元OTW_FULL导致延迟列3134使周期性输入信号3002延迟第一时间量，此第一时间量对应于周期性输入信号3002的周期。由数字电路3240产生的第二数字控制字元OTW_HIGH导致延迟列3134使周期性输入信号3002延迟第二时间量，此第二时间量对应于周期性输入信号3002具有逻辑位准高值的周期部分。由数字电路3240产生的第三数字控制字元OTW_LOW导致延迟列3134使周期性输入信号3002延迟第三时间量，此第三时间量对应于周期性输入信号3002具有逻辑位准低值的周期部分。

图3的电路使用数字信号sw、xor来决定第一、第二及第三数字控制信息(例如，OTW_FULL、OTW_HIGH、或OTW_LOW)中的哪一者在给定时间产生。

{sw,xor}	功能
		{0 0}	量测周期时脉信号的高周期
{0 1}	量测周期时脉信号的低周期
		{1 0}	量测周期时脉信号的全周期

如上文表中所示，当sw＝1且xor＝0时，产生在使周期性输入信号3002延迟第一时间量时使用的第一数字控制字元OTW_FULL。当sw＝0且xor＝0时，产生在使周期性输入信号3002延迟第二时间量时使用的第二数字控制字元、OTW_HIGH。当sw＝0且xor＝1时，产生在使周期性输入信号3002延迟第三时间量时使用的第三数字控制字元OTW_LOW。由此，通过进行sw及xor的不同组合，图3的电路可以产生数字控制字元OTW_FULL、OTW_HIGH及OTW_LOW，并且随后使用三个数字控制字元来根据上文的等式1计算工作循环3116。在下文进一步详细描述用于产生及处理sw及xor数字信号的部件。

相位检测器3131产生由数字电路3240在产生第一、第二及第三数字控制字元OTW_FULL、OTW_HIGH及OTW_LOW时使用的信号。具体地，图3中看到，相位检测器3131接收(i)在输入“C”(例如，时脉输入)处等效于周期性输入信号3002的参考信号，以及(ii)在输入“D”(例如，数据输入)处来自延迟列3134的周期性输入信号3002的延迟版本。相位检测器3131决定所接收信号的边缘(例如，如上文描述的上升边缘、下降边缘)何时对准并且基于这些信号的对准产生第一、第二及第三数字控制字元OTW_FULL、OTW_HIGH及OTW_LOW。这在上文参考图2A、图2B及图2C描述并且在下文进一步详述。

为了产生导致使周期性输入信号3002延迟第一时间量的第一数字控制字元OTW_FULL，利用除法器3111及XOR门3113，以及其他部件。除法器3111使周期性输入信号3002除以二以产生较慢的周期性输入信号的相除版本。在多工器3112的输入处接收周期性输入信号的相除版本及未相除的周期性输入信号3002，此多工器选择两个所接收信号中的一者并且传播所选择信号。

XOR门3113(可以电路3120实施)(i)当xor信号等于第一值(例如，1’b1)时用作反向器，以及(ii)当xor信号等于第二值(例如，1’b0)时不反向所接收的输入信号。由此，与上文参考图2A描述的波形1301类似，当多工器3112传播周期性输入信号的相除版本并且XOR门3113反向该相除信号时，XOR门3113的输出是周期性输入信号的相除反向版本。在一些实施例中，周期性输入信号3002及其相除的反向版本均在延迟线及相位检测器(phasedetector，PD)模块3130处接收。相位检测器3131决定周期性输入信号3002及周期性输入信号的相除反向版本的边缘合适对准，如上文参考图2A所描述，其中边缘对准指示周期性输入信号3002已经延迟第一时间量。相位检测器3131的输出耦合到数字电路3240，因此提供反馈回路，此反馈回路使数字电路3240能够修改第一数字控制字元OTW_FULL，直到周期性输入信号3002已经延迟第一时间量。

为了产生导致周期性输入信号3002延迟第二时间量的第二数字控制字元OTW_HIGH，利用XOR门3113，以及其他部件。如上文解释，当xor信号等于第一值时，XOR门3113用作反向器。由此，当多工器3112传播周期性输入信号3002并且XOR门3113反向该信号时，与上文参考图2B所描述的波形1101类似，XOR门3113的输出是周期性输入信号3002的反向版本。在一些实施例中，周期性输入信号3002及其反向版本均在延迟线及相位检测器模块3130处被接收。相位检测器3131决定周期性输入信号3002及周期性输入信号的反向版本的边缘何时对准，如上文参考图2B描述，其中边缘对准指示周期性输入信号3002已经延迟第二时间量。相位检测器3131的输出耦合到数字电路3240，并且此举提供反馈回路，此反馈回路使数字电路3240能够修改第二数字控制字元OTW_HIGH，直到周期性输入信号3002已经延迟第二时间量。

为了产生导致周期性输入信号3002延迟第三时间量的第三数字控制字元OTW_LOW，XOR门3113再次用作反向器、以及其他部件。具体地，在一些实施例中，XOR门3113用于传播(i)代表周期性输入信号3002的反向版本的第一波形(例如，图2C所示的波形1202)，以及(ii)代表第一波形的反向版本的第二波形(例如，图2C所示的波形1201)。所传播信号在延迟线及相位检测器模块3130处接收。相位检测器3131决定周期性输入信号3002及周期性输入信号的反向版本的边缘何时对准，如上文参考图2C描述，其中边缘对准指示周期性输入信号3002已经延迟第三时间量。相位检测器3131的输出耦合到数字电路3240，并且此举提供反馈回路，此反馈回路使数字电路3240能够修改第三数字控制字元OTW_LOW，直到周期性输入信号3002已经延迟第三时间量。

在图3的电路中，控制器3230从数字电路3240接收数字控制字元并且基于第一、第二及第三数字控制字元OTW_FULL、OTW_HIGH及OTW_LOW来决定工作循环3116。在一些实施例中，如上文详述，控制器3230通过解出等式1来决定工作循环3116。

除了包括上文描述的特征，图3的电路亦包括模拟区块3100及数字区块3200，这些区块彼此电性连接。模拟区块3100包括选择模块3110以及先前提及的延迟线及相位检测器模块3130，如图3中看到，这些模块彼此电性连接。延迟线及相位检测器模块3130包括上文描述的延迟列3134及相位检测器3130。在一些实施例中，使用感测放大器正反器(SAFF)来实施相位检测器3130。

在图3中，数字区块3200包括二位元计数器3210、用于产生重设信号的重设区块3250、数字电路3240及用于计算工作循环3116的控制器3230。在一些实施例中，将重设区块3250实施为控制器3230的一部分。数字区块3200亦包括用于产生系统时脉f_sys的时脉产生模块3220，此系统时脉由数字电路3240、控制器3230及重设区块3250用作时序信号。在一些实施例中，时脉产生模块3220通过使用除法器3221使周期性输入信号3002除以十六来产生系统时脉f_sys。由此，归因于除法，系统时脉f_sys与周期性输入信号3002相比较慢。数字区块3200的重新计时区块3222重新取样相位检测器3131的输出以避免异位问题(metaproblem)。

模拟区块3100的选择模块3110包括除法器3111、多工器3112、XOR门3113及两个D正反器3114、3115。在模拟区块3100中，周期性输入信号3002由除法器3111及多工器3112的第一输入引脚接收。除法器3111的输出电性连接到多工器3112的第二输入引脚，并且用于决定多工器的选择的多工器3112的控制引脚连接到D正反器3114的输出。另外，多工器3112的输出连接到XOR门3113的第一输入，并且D正反器3115的输出连接到XOR门3113的第二输入。

在图3中，选择模块3110的输出是XOR门3113的输出，并且此输出作为延迟列3134处的输入而接收。延迟列3134包括可程序化延迟线3132及反向器3133。可程序化延迟线3132由数字区块3200控制并且特定而言，由产生数字控制字元的数字电路3240控制。反向器3133用于将选择模块3110的输出反向。如图3中看到，可程序化延迟线3132的输出连接到相位检测器3131的标记为“D”的输入(例如，数据输入)，并且反向器3133的输出连接到相位检测器3131的标记为“C”的输入(例如，时脉输入)。相位检测器3131的输出电性连接到数字区块3200以提供如本文描述的相位信息。在一些实施例中，相位检测器3131的输出连接到数字区块3200的D正反器3222以实现通过系统时脉f_sys重新计时相位信息。

二位元计数器3210产生三个不同的输出(例如，2’b00、2’b01及2’b10)，这些输出用于控制选择模块3110来产生三个图案。选择模块3110及二位元计数器3210的组合可以被理解为构成图案产生器模块4000，如图4中标记。如上文描述，数字电路3240通过基于来自相位检测器3131的输出增加或减少数字控制字元OTW来追踪周期性输入信号3002的周期。在一些实施例中，当相位检测器3131的输出(于此时点，数字电路3240输出锁定信号LD)在1与0之间切换时，完成周期追踪。

锁定信号LD由D正反器3232、3233接收，这些D正反器取样LD信号两次。在一些实施例中，第一取样将锁定信号LD转化为选通时脉f_STROBE，并且第二取样将锁定信号LD转化为触发事件以触发重设区块3250及二位元计数器3210。选通时脉f_STROBE驱动D正反器3232、3233以储存由数字电路3240及除以三区块3231产生的数字控制字元。在一些实施例中，由除以三区块3231产生的另一选通时脉f_{STROBE_DIV3}由控制器3230用于锁存三个数字控制字元OTW_FULL、OTW_HIGH及OTW_LOW。

如上文解释，锁定信号LD的第二次取样将信号LD转化为触发事件以触发重设区块3250及二位元计数器3210。触发事件与f_STROBE相比具有一个时脉时延，并且因此，重设区块3250在完成从数字电路3240储存数字控制字元之后将重设信号发送到数字电路3240。触发事件亦驱动二位元计数器3210用于改变输出状态。在一些实施例中，二位元计数器3210的三个输出表示在2’b00中的高周期量测、在2’b01中的低周期量测及在2’b10中的全周期量测。

在图3的实施例中，控制器3230决定量测通过接收具有高位准的锁定信号LD并且随后将锁定信号LD转化为选通时脉f_STROBE来完成。如上文解释，选通时脉f_STROBE触发D正反器3232、3233以锁存数字控制字元OTW并且驱动除以三区块3231以产生选通时脉f_{STROBE_DIV3}。选通时脉f_STROBE亦驱动重设区块3250及图案产生器模块4000。重设区块3250将重设信号发送到数字电路3240以重新开始周期追踪，并且图案产生器模块4000改变所量测的图案用于新的周期追踪。在一些实施例中，选通时脉f_{STROBE_DIV3}驱动D正反器3237、3238及3239以锁存三个不同的数字控制字元OTW_FULL、OTW_HIGH、OTW_LOW，这些数字控制字元通过执行三个图案来产生。锁存的数字控制字元OTW_FULL、OTW_HIGH、OTW_LOW由控制器3230用于根据等式1产生工作循环3116。

图4是根据一些实施例示出具有选择模块3110及二位元计数器3210的图案产生器模块4000的示意图，此图案产生器模块用于量测周期性输入信号3002的高、低及全周期。高、低及全的切换通过图案产生器模块4000控制，此图案产生器模块通过数字电路3240产生的锁定信号LD来驱动。如上文解释，选择模块3110包括除法器3111、多工器3112、XOR门3113及两个D正反器3114、3115。XOR门3113当xor＝1’b0时提供未反向的时脉，并且当xor＝1’b1时提供反向的时脉。将除法器3111实施为在xor＝1’b0且sw＝1’b1的情况下量测“全”周期。根据一些实施例，所有切换信号(例如，sw及xor)通过下降边缘时脉4001、4002及4003重新取样以避免时脉故障。

在一些实施例中，二位元计数器3210产生三个状态：2b’00、2’b01及2’b10。二位元输出的MSB(最高有效位元)标记为“sw”，并且LSB(最低有效位元)标记为“xor”。根据一些实施例，信号xor控制XOR门3113以反向周期性输入信号3002或不反向(例如，“1”意味着反向周期性输入信号3002，并且“0”意味着传播周期性输入信号3002而不反向)。根据一些实施例，信号sw控制多工器3112来选择周期性输入信号3002或周期性输入信号3002已经除以二的版本(除法器3111产生)。

图5是根据一些实施例示出数据选通及周期计算模块的示意图。如图3及图5所示，控制器3230包括第一及第二D正反器3232、3233。D正反器3232、3233均从时脉产生模块3220接收系统时脉f_SYS，此系统时脉使用除法器3231将周期性输入信号3002除以16。D正反器3233从控制器3230接收锁定信号LD，并且D正反器3232将具有第二重新计时的锁定信号LD(LD_NEG)发送到二位元计数器3210。在一些实施例中，D正反器3234、3235及3236连接在一起以将f_STROBE供应到除法器3231，除法器3231将f_STROBE除以三以提供f_{STROBE_DIV3}到D正反器3237、3238及3239。

在一些实施例中，来自数字电路3240的锁定信号LD在下降边缘处通过系统时脉f_SYS重新取样以产生在捕捉数字控制字元OTW_FULL、OTW_HIGH及OTW_LOW时使用的选通时脉f_STROBE。重设区块3250由锁定信号LD经由第二次取样触发，重设数字电路3240用于新的周期量测需要此第二次取样。然而，一个额外的循环延迟可以确保在重设数字电路3240之前储存数字控制字元数据。在一些实施例中，经由f_STROBE第一次取样OTW_FULL、OTW_HIGH及OTW_LOW通过低速时脉捕捉(其中f_{STROBE_DIV3}是f_STROBE除以3)用于在没有PVT造成的波动的情况下计算Hi’及Full’的最终周期。

图6是根据一些实施例示出周期性输入信号3002的高、低及全周期的量测的时序图。在一些实施例中，数字区块3200的系统时脉f_SYS是周期性输入信号3002除以16以实现较低的数字功率消耗。由f_SYS的下降边缘取样的锁定信号LD成为选通时脉以捕捉由数字电路3240产生的数字控制字元(在图6中标记为OTW_DLL)。具有第二重新计时的锁定信号LD(在图6中标记为LD_NEG)触发重设区块3250以重设数字电路3240并且改变[sw,xor]的图案。在一些实施例中，当[sw,xor]的图案从[0,0]改变为[1,0]时，高/低/全周期的量测通过将[sw,xor]的图案从[0,0]改变为[1,0]来完成。

时序图的示例序列6001及6008在图6中示出。根据一些实施例，“sw”信号6010及“xor”信号6009的状态开始于2’b00，并且周期性输入信号3003直接经由选择模块3110传播到延迟列3134。数字电路3240释放具有高位准的锁定信号LD 6004来用于完成周期追踪。f_STROBE信号6005驱动D正反器3232、3233以储存用于高周期的数字控制字元。二位元计数器3210将值从2’b00增加到2’b01以将“sw”信号6010及“xor”信号6009的状态转化为2’b01。重设区块3250将重设信号发送到数字电路3240以将锁定信号LD 6004转化为低及重新开始周期追踪。在一些实施例中，“sw”信号6010及“xor”信号6009的状态成为2’b01。选择模块3110反向周期性输入信号3002并且将其输出到延迟列3134。数字电路3240的锁定信号LD 6004再次变高以驱动控制器3230的D正反器3232、3233来储存用于低周期的数字控制字元OTW_LOW。

重设区块3250将信号发送到数字电路3240以下降锁定信号LD 6004并重新开始周期追踪，并且二位元计数器3210将状态从2’b01改变为2’b10。在一些实施例，“sw”信号6010及“xor”信号6009的状态变为2’b10，并且将周期性输入信号3002提供到除法器3111。数字电路3240实施与上文论述者相同的程序以完成周期追踪并且在锁定信号LD中产生“H”。f_STROBE信号6005驱动D正反器3232、3233以储存OTW_FULL，并且f_{STROBE_DIV3}信号6007的上升边缘驱动D正反器3237、3238及3239以锁存三个不同的数字控制字元OTW(例如，如本文描述的OTW_FULL、OTW_HIGH、OTW_LOW)。在计算工作循环及步长ΔT时使用这些控制字元。根据一些实施例，二位元计数器3210接收触发事件以将状态从2’b10改变为2b’00来用于计算。

图7描绘了根据一些实施例的用于决定周期性输入信号的工作循环的示例方法7000的操作。为了便于理解，图7在上文参考图1描述。但图7的制程亦可应用于其他电路。于操作7002，周期性输入信号(例如，周期性输入信号102)在延迟电路(例如，延迟电路104)处接收，此延迟电路用以基于数字控制字元来延迟周期性输入信号。于操作7004，产生用于使周期性输入信号延迟第一时间量的第一数字控制字元(例如，OTW_FULL 112a)，第一时间量对应于周期性输入信号的周期。于操作7006，产生用于使周期性输入信号延迟第二时间量的第二数字控制字元(例如，OTW_HIGH 112b)，第二时间量对应于周期性输入信号具有逻辑位准高值的周期部分。于操作7008，第三数字控制字元(例如，OTW_LOW 112c)用于使周期性输入信号延迟第三时间量，此第三时间量对应于周期性输入信号具有逻辑位准低值的周期部分。在图1的实例中，数字电路110产生第一、第二及第三数字控制字元。于操作7010基于第一、第二及第三数字控制字元来决定周期性输入信号的工作循环(例如，工作循环116)。在图1的实例中，控制器114产生工作循环。

本揭示涉及用于决定周期性输入信号的工作循环的电路、方法及装置。在用于决定周期性输入信号的工作循环的示例方法中，在延迟电路处接收周期性输入信号，此延迟电路用以基于数字控制字元来延迟周期性输入信号。产生第一数字控制字元，其中第一数字控制字元用于使周期性输入信号延迟第一时间量，此第一时间量对应于周期性输入信号的周期。产生第二数字控制字元，其中第二数字控制字元用于使周期性输入信号延迟第二时间量，此第二时间量对应于周期性输入信号具有逻辑位准高值的周期部分。产生第三数字控制字元，其中第三数字控制字元用于使周期性输入信号延迟第三时间量，此第三时间量对应于周期性输入信号具有逻辑位准低值的周期部分。基于第一、第二及第三数字控制字元来决定周期性输入信号的工作循环。在一些实施例中，决定该工作循环包含：解出一等式

其中OTW_FULL表示该第一数字控制字元，OTW_HIGH表示该第二数字控制字元，并且OTW_LOW表示该第三数字控制字元。在一些实施例中，延迟电路用以基于一步长来延迟该周期性输入信号，该步长表示可以由该延迟电路应用的一最小延迟量，该方法进一步包含：在决定该工作循环之后，使用该工作循环及该第一数字控制字元、该第二数字控制字元及该第三数字控制字元以决定该步长。在一些实施例中，使用该工作循环及该第一数字控制字元、该第二数字控制字元及该第三数字控制字元来决定该步长包含：解出一等式

其中F_DUT表示对应于该工作循环的一频率，OTW_FULL表示该第一数字控制字元，OTW_HIGH表示该第二数字控制字元，并且OTW_LOW表示该第三数字控制字元。在一些实施例中，方法进一步包含：将该周期性输入信号除以二以产生该周期性输入信号的一相除版本；使用一相位检测器来决定该周期性输入信号的一边缘何时与该周期性输入信号的该相除版本的一边缘对准，其中这些边缘的该对准指示该周期性输入信号已经延迟该第一时间量。在一些实施例中，方法进一步包含：产生该周期性输入信号的一反向版本；使用一相位检测器来决定该周期性输入信号的一边缘何时与该周期性输入信号的该反向版本的一边缘对准，其中这些边缘的该对准指示该周期性输入信号已经延迟该第二时间量。在一些实施例中，方法进一步包含：反向该周期性输入信号以产生一第二信号；产生该第二信号的一反向版本；使用一相位检测器来决定该第二信号的一边缘何时与该第二信号的该反向版本的一边缘对准，其中这些边缘的该对准指示该周期性输入信号已经延迟该第三时间量。

用于决定周期性输入信号的工作循环的示例电路包括用以基于数字控制字元来延迟周期性输入信号的延迟元件。数字电路用以产生用于使周期性输入信号延迟第一时间量的第一数字控制字元，此第一时间量对应于周期性输入信号的周期。数字电路亦用以产生用于使周期性输入信号延迟第二时间量的第二数字控制字元，此第二时间量对应于周期性输入信号具有逻辑位准高值的周期部分。数字电路进一步用以产生用于使周期性输入信号延迟第三时间量的第三数字控制字元，此第三时间量对应于周期性输入信号具有逻辑位准低值的周期部分。示例电路亦包括用以基于第一、第二及第三数字控制字元来决定周期性输入信号的工作循环的控制器。在一些实施例中，控制器通过解出一等式来决定该工作循环

其中OTW_FULL表示该第一数字控制字元，OTW_HIGH表示该第二数字控制字元，并且OTW_LOW表示该第三数字控制字元。在一些实施例中，该延迟元件用以基于一步长来延迟该周期性输入信号，该步长表示可以由该延迟元件应用的一最小延迟量，并且该控制器用以基于该工作循环及该第一数字控制字元、该第二数字控制字元及该第三数字控制字元来决定该步长。在一些实施例中，控制器通过解出一等式来决定该步长，

其中F_DUT表示对应于该工作循环的一频率，OTW_FULL表示该第一数字控制字元，OTW_HIGH表示该第二数字控制字元，并且OTW_LOW表示该第三数字控制字元。在一些实施例中，电路进一步包含除法器电路及相位检测器。除法器电路用以使该周期性输入信号除以二以产生该周期性输入信号的一相除版本。相位检测器用以决定该周期性输入信号的一边缘何时与该周期性输入信号的该相除版本的一边缘对准，其中这些边缘的该对准指示该周期性输入信号已经延迟该第一时间量。在一些实施例中，电路进一步包含反向器及相位检测器。反向器用以产生该周期性输入信号的一反向版本。相位检测器用以决定该周期性输入信号的一边缘何时与该周期性输入信号的该反向版本的一边缘对准，其中这些边缘的该对准指示该周期性输入信号已经延迟该第二时间量。在一些实施例中，电路进一步包含一或多个反向器及相位检测器。一或多个反向器用以(i)反向该周期性输入信号以产生一第二信号，以及(ii)产生该第二信号的一反向版本。相位检测器用以决定该第二信号的一边缘何时与该第二信号的该反向版本的一边缘对准，其中这些边缘的该对准指示该周期性输入信号已经延迟该第三时间量。

用于决定周期性输入信号的工作循环的示例电路包括具有延迟列及相位检测器的延迟锁定回路。延迟锁定回路用以接收周期性输入信号。电路亦包括用以接收相位检测器的输出的数字电路，此输出指示在周期性输入信号与周期性输入信号的延迟版本之间的对准。数字电路亦用以产生用于控制由延迟列应用的延迟量的数字控制字元。数字控制字元包括：用于使周期性输入信号延迟第一时间量的第一数字控制字元，此第一时间量对应于周期性输入信号的周期；用于使周期性输入信号延迟第二时间量的第二数字控制字元，此第二时间量对应于周期性输入信号具有逻辑位准高值的周期部分；以及用于使周期性输入信号延迟第三时间量的第三数字控制字元，此第三时间量对应于周期性输入信号具有逻辑位准低值的周期部分。电路亦包括用于基于第一、第二及第三数字控制字元来决定周期性输入信号的工作循环的控制器。在一些实施例中，该相位检测器包括(i)一第一输入，用以接收该周期性输入信号的该延迟版本，以及(ii)一第二输入，用以接收该周期性输入信号的一反向版本。在一些实施例中，电路进一步包含一除法器。除法器用以对该周期性输入信号进行除法以产生在决定该第一数字控制字元时使用的一第二周期性信号。在一些实施例中，电路进一步包含一多工器。多工器用以(i)接收该周期性输入信号及该第二周期性信号，以及(ii)基于一选择信号来传播所接收该周期性输入信号及该第二周期性信号中的一者。在一些实施例中，电路进一步包含一XOR门。XOR门用以接收该多工器的一输出，其中该XOR门的一输出电性连接到该延迟锁定回路的一输入。在一些实施例中，相位检测器包含一感测放大器正反器。

上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便执行本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变化、取代及更改。

Claims (10)

1.一种用于决定一周期性输入信号的一工作循环的方法，其特征在于，该方法包含：

在一延迟电路处接收该周期性输入信号，该延迟电路用于基于一数字控制字元来延迟该周期性输入信号；

产生一第一数字控制字元，用于使该周期性输入信号延迟一第一时间量，该第一时间量对应于该周期性输入信号的一周期；

产生一第二数字控制字元，用于使该周期性输入信号延迟一第二时间量，该第二时间量对应于该周期性输入信号具有一逻辑位准高值的该周期的一部分；

产生一第三数字控制字元，用于使该周期性输入信号延迟一第三时间量，该第三时间量对应于该周期性输入信号具有一逻辑位准低值的该周期的一部分；以及

基于该第一数字控制字元、该第二数字控制字元及该第三数字控制字元来决定该周期性输入信号的该工作循环。

2.根据权利要求1所述的方法，其特征在于，该延迟电路用以基于一步长来延迟该周期性输入信号，该步长表示可以由该延迟电路应用的一最小延迟量，该方法进一步包含：

在决定该工作循环之后，使用该工作循环及该第一数字控制字元、该第二数字控制字元及该第三数字控制字元以决定该步长。

3.根据权利要求1所述的方法，其特征在于，进一步包含：

产生该周期性输入信号的一反向版本；以及

使用一相位检测器来决定该周期性输入信号的一边缘何时与该周期性输入信号的该反向版本的一边缘对准，其中所述边缘的该对准指示该周期性输入信号已经延迟该第二时间量。

4.根据权利要求1所述的方法，其特征在于，进一步包含：

反向该周期性输入信号以产生一第二信号；

产生该第二信号的一反向版本；以及

使用一相位检测器来决定该第二信号的一边缘何时与该第二信号的该反向版本的一边缘对准，其中所述边缘的该对准指示该周期性输入信号已经延迟该第三时间量。

5.一种用于决定一周期性输入信号的一工作循环的一电路，其特征在于，包含：

一延迟元件，用以基于一数字控制字元来延迟该周期性输入信号；

一数字电路，用以

(i)产生用于使该周期性输入信号延迟一第一时间量的一第一数字控制字元，该第一时间量对应于该周期性输入信号的一周期，

(ii)产生用于使该周期性输入信号延迟一第二时间量的一第二数字控制字元，该第二时间量对应于该周期性输入信号具有一逻辑位准高值的该周期的一部分；以及

(iii)产生用于使该周期性输入信号延迟一第三时间量的一第三数字控制字元，该第三时间量对应于该周期性输入信号具有一逻辑位准低值的该周期的一部分；以及

一控制器，用以基于该第一数字控制字元、该第二数字控制字元及该第三数字控制字元来决定该周期性输入信号的该工作循环。

6.根据权利要求5所述的电路，其特征在于，进一步包含：

一除法器电路，用以使该周期性输入信号除以二以产生该周期性输入信号的一相除版本；以及

一相位检测器，用以决定该周期性输入信号的一边缘何时与该周期性输入信号的该相除版本的一边缘对准，其中所述边缘的该对准指示该周期性输入信号已经延迟该第一时间量。

7.根据权利要求5所述的电路，其特征在于，进一步包含：

一反向器，用以产生该周期性输入信号的一反向版本；以及

一相位检测器，用以决定该周期性输入信号的一边缘何时与该周期性输入信号的该反向版本的一边缘对准，其中所述边缘的该对准指示该周期性输入信号已经延迟该第二时间量。

8.一种用于决定一周期性输入信号的一工作循环的电路，其特征在于，包含：

一延迟锁定回路，包括一延迟列及一相位检测器，该延迟锁定回路用以接收该周期性输入信号；

一数字电路，用以(i)接收该相位检测器的一输出，指示在该周期性输入信号与该周期性输入信号的一延迟版本之间的一对准，以及(ii)产生多个数字控制字元，所述多个数字控制字元用于控制由该延迟列应用的一延迟量，所述多个数字控制字元包括用于使该周期性输入信号延迟一第一时间量的一第一数字控制字元，该第一时间量对应于该周期性输入信号的一周期，用于使该周期性输入信号延迟一第二时间量的一第二数字控制字元，该第二时间量对应于该周期性输入信号具有一逻辑位准高值的该周期的一部分，及用于使该周期性输入信号延迟一第三时间量的一第三数字控制字元，该第三时间量对应于该周期性输入信号具有一逻辑位准低值的该周期的一部分；以及

一控制器，用于基于该第一数字控制字元、该第二数字控制字元及该第三数字控制字元来决定该周期性输入信号的该工作循环。

9.根据权利要求8所述的电路，其特征在于，该相位检测器包括(i)一第一输入，用以接收该周期性输入信号的该延迟版本，以及(ii)一第二输入，用以接收该周期性输入信号的一反向版本。

10.根据权利要求8所述的电路，其特征在于，进一步包含一除法器，用以对该周期性输入信号进行除法以产生在决定该第一数字控制字元时使用的一第二周期性信号。

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