CN116582111A - 震荡环电路及测量时序电路读取时间的装置和方法 - Google Patents
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Abstract
本申请公开了震荡环电路及测量时序电路读取时间的装置和方法，震荡环电路由奇数个相同的震荡电路依次串联连接，每一个震荡电路均包括依次串联的第一时钟生成器电路、触发器电路和第一反相器电路；在震荡电路内，时钟生成器电路的输出端连接触发器电路的时钟信号输入端；触发器电路的数据输出端连接第一反相器电路的输入端；第一反相器电路的输出端连接另一个震荡电路内第一时钟生成器电路的输入端和触发器电路的数据输入端。用待测时序电路取代其中一个触发器电路，构成另一种震荡环电路。本申请根据这两种震荡环电路的反馈电平波形震荡周期的变化测量待测时序电路的读取时间，实现了在硬件电路上测试时序电路读取时间，结构简单，测量准确。
Description
技术领域
本申请涉及时序电路读取时间测量技术领域，尤其涉及震荡环电路及测量时序电路读取时间的装置和方法。
背景技术
集成电路设计中，时序电路一般是指有数据存储功能，由时钟信号触发数据存储或读取行为的电路器件，例如触发器(flip-flop)，片上存储器(memory)等。时序电路的性能对集成电路的整体性能有非常重要的影响。
时序电路的存取时间是电路性能的重要指标。存取时间越短，意味着可以在更短的时间内把数据写入时序电路或者从时序电路中读出。存取时间又可以细分为存储时间和读取时间。对于简单的时序器件，如flip-flop，数据一旦写入，其状态立刻体现在输出数据端口上，因此其写入时间和读取时间是完全一致的。而对于复杂的时序电路，如片上存储器，其写入和读取操作是通过不同的端口进行的，甚至是由不同的时钟触发的，因此存储时间和读取时间是不同的。
现有技术通过仿真的方式测量时序电路读取时间误差较大，影响时序电路最大性能发挥，故需要提出一种新的解决方案。
发明内容
本申请提供了震荡环电路及测试时序电路读取时间的装置和方法，以解决采用仿真技术测量时序电路读取时间误差较大，影响时序电路最大性能发挥的技术问题，实现准确、简便测量时序电路读取时间。
为解决上述技术问题，第一方面，本申请实施例提供第一种震荡环电路，包括奇数个相同的震荡电路，所述震荡电路依次串联连接，以构成震荡环电路，每一个震荡电路均包括第一时钟生成器电路、触发器电路和第一反相器电路，所述震荡电路的数量至少为3个；其中，
在震荡电路内，所述第一时钟生成器电路的输出端连接所述触发器电路的时钟信号输入端；所述触发器电路的数据输出端连接所述第一反相器电路的输入端；
所述第一反相器电路的输出端连接另一个震荡电路内第一时钟生成器电路的输入端和触发器电路的数据输入端。
基于上述技术方案，考虑到传统震荡环电路的特性，将第一时钟生成器电路、触发器电路和第一反相器电路构成震荡电路，奇数个震荡电路依次串联连接，以构成震荡环电路。触发器电路作为震荡环电路的基本单元，结构简单，在输入待识别电平扰动的情况下，通过对比输出的震荡波形周期的变化，即可测得时序电路的单级时延。实现在硬件电路上测试时序电路读取时间，结构简单，相对于仿真方法，可以更加准确的得到实际电路的性能指标，并对仿真数据做出校正。
根据第一方面，在第一方面的第一种可能的实现方式中，所述第一时钟生成器电路包括第二反相器电路和异或门电路；其中，
所述第二反相器电路的输出端连接所述异或门电路的第一输入端；
所述异或门电路的输出端连接各自震荡电路内触发器电路的时钟信号输入端；
所述第二反相器电路的输入端和异或门电路的第二输入端均连接另一个震荡电路内第一反相器电路的输出端。
基于上述技术方案，采用时钟生成器电路触发触发器电路对其数据输入端进行采样，从而将触发器的数据输出端的输出信号转变为与触发器的数据输入端一样的信号，该时钟触发器结构简单，数据稳定。
根据第一方面，在第一方面的第一种可能的实现方式中，所述第一反相器电路和所述第二反相器电路相同。
基于上述技术方案，第一反相器电路和第二反相器电路选择相同的器件，以保证震荡电路输出的反馈电平波形的稳定性。
根据第一方面，在第一方面的第一种可能的实现方式中，所述震荡电路包括3个。
基于上述技术方案，震荡电路数量越多，其输出的反馈电平波形周期越长，单个震荡电路或者待测量时序电路对输出的反馈电平波形周期的影响越小，进而降低单个震荡电路或者待测量时序电路的测量精度。3个震荡电路可以取得最优的测量效果。
根据第一方面，在第一方面的第二种可能的实现方式中，所述第二反相器的延时大于所述触发器电路的最小脉宽。
基于上述技术方案，在真实电路中，考虑到时钟生成器驱动的触发器对于时钟信号有最小脉宽的要求，因此对第二反相器电路的时延有一定的要求，必须设计为大于触发器最小脉宽，最佳效果为略大于触发器最小脉宽。
第二方面，本申请实施例提供第二种震荡环电路，包括偶数个震荡电路和一个待测电路，所述待测电路与各个震荡电路串联连接，以构成震荡环电路，每一个震荡电路均包括第一时钟生成器电路、触发器电路和第一反相器电路，所述待测电路包括第二时钟生成器电路、待测时序电路和第三反相器电路；其中，
在震荡电路内，所述第一时钟生成器电路的输出端连接所述触发器电路的时钟信号输入端；所述触发器电路的数据输出端连接所述第一反相器电路的输入端；
所述第一反相器电路的输出端连接另一个震荡电路内第一时钟生成器电路的输入端和触发器电路的数据输入端，或者连接所述待测电路内第二时钟生成器电路的输入端和待测时序电路的地址输入端；
所述待测电路内第二时钟生成器电路的输出端连接所述待测时序电路的时钟信号输入端；
所述待测时序电路的数据输出端连接所述第三反相器电路的输入端；
所述第三反相器电路的输出端连接任意一个震荡电路内第一时钟生成器电路的输入端和触发器电路的数据输入端。
基于上述技术方案，在第一种震荡环电路的基础上，以复杂的待测电路取代第一种震荡环电路的其中一个震荡电路，剩余的偶数个震荡电路和待测电路串联连接，以构成震荡环电路。震荡电路的组成保持与第一种震荡环电路中的震荡电路一致，待测电路包括第二时钟生成器电路、待测时序电路和第三反相器电路。通过对比输出的震荡波形周期的变化，即可测得复杂待测时序电路的时延。实现在硬件电路上测试时序电路读取时间，结构简单，相对于仿真方法，可以更加准确的得到实际电路的性能指标，并对仿真数据做出校正。
根据第二方面，在第二方面的第一种可能的实现方式中，所述第一时钟生成器电路和第二时钟生成器电路均包括第二反相器电路和异或门电路，其中，
所述第二反相器电路的输出端连接所述异或门电路的第一输入端；
所述异或门电路的输出端连接各自震荡电路内触发器电路的时钟信号输入端或者所述待测时序电路的时钟信号输入端；
所述第二反相器电路的输入端和异或门电路的第二输入端均连接另一个震荡电路内的第一反相器电路或者所述待测电路内第三反相器电路的输出端。。
基于上述技术方案，采用时钟生成器电路触发触发器电路对其数据输入端进行采样，从而将触发器的数据输出端的输出信号转变为与触发器的数据输入端一样的信号，该时钟触发器结构简单，数据稳定。
根据第二方面，在第二方面的第一种可能的实现方式中，所述第一反相器电路、第二反相器电路和所述第三反相器电路相同。
基于上述技术方案，第一反相器电路、第二反相器电路和第三反相器电路选择相同的器件，以保证震荡电路输出的反馈电平波形的稳定性。
根据第二方面，在第二方面的第一种可能的实现方式中，所述震荡电路包括2个。
基于上述技术方案，震荡电路数量越多，其输出的反馈电平波形周期越长，待测量时序电路对输出的反馈电平波形周期的影响越小，进而降低对待测量时序电路的测量精度。2个震荡电路和一个待测电路的组合可以取得最优的测量效果。
根据第二方面，在第二方面的第一种可能的实现方式中，所述待测时序电路为片上存储器电路。
基于上述技术方案，片上存储器电路为典型的常用较复杂的时序电路，其性能对集成电路的整体性能有着非常重要的影响。
根据第二方面，在第二方面的第二种可能的实现方式中，所述第二反相器的延时大于所述触发器电路的最小脉宽。
基于上述技术方案，在真实电路中，考虑到时钟生成器驱动的触发器对于时钟信号有最小脉宽的要求，因此对第二反相器电路的时延有一定的要求，必须设计为大于触发器最小脉宽，最佳效果为略大于触发器最小脉宽。
第三方面，本申请实施例还提供第一种测量时序电路读取时间的装置，所述装置包括对照单元和测试单元，所述对照单元包括如上述权利要求任一项所述的第一种震荡环电路，所述测试单元包括如上述权利要求任一项所述的第二种震荡环电路；
基于上式技术方案，将本申请提供的第一种震荡环电路作为对照单元，第二种震荡环电路作为测试单元，布局清晰，结构简单。
根据第三方面，在第三方面的第一种可能的实现方式中，所述装置还包括数据处理单元，所述数据处理单元分别与所述对照单元和测试单元相连接；
所述对照单元，用于根据输入的可识别电平扰动，输出第一反馈电平波形；
所述测试单元，用于根据输入的相同的所述可识别电平扰动，输出第二反馈电平波形；
所述数据处理单元，用于根据所述第一反馈电平波形得到第一反馈电平波形震荡周期，根据所述第二反馈电平波形得到第二反馈电平波形震荡周期；计算所述第一反馈电平波形震荡周期和第二反馈电平波形震荡周期的差值；根据所述差值和触发器电路的延时，计算待测量时序电路的读取时间。
基于上式技术方案，通过对比对照单元和测试单元输出的反馈电平波形震荡周期的变化，即可测得复杂待测时序电路的时延。提供了一种在硬件电路上测试时序电路读取时间的装置，结构简单，准确得到实际电路的性能指标，并对仿真数据做出校正。
根据第三方面，在第三方面的第一种可能的实现方式中，采用如下公式计算所述待测量时序电路的读取时间：
Tcq'＝Tdelta/2+Tcq，
其中，Tdelta表示所述第二反馈电平波形周期和所述第一反馈电平波形周期的差值，Tdelta表示触发器电路的延时。
基于上式技术方案，将第二反馈电平波形震荡周期和第一反馈电平波形震荡周期的理论差值和测量差值相等，获得待测量时序电路的读取时间的计算公式。
第四方面，本申请实施例还提供了第二种测量时序电路读取时间的装置，所述装置包括依次串联的测试模块、开关模块和第一震荡电路；
所述测试模块包括并联的第二震荡电路和待测电路；
所述第一震荡电路和第二震荡电路均为如上述所述的震荡电路；所述待测电路为如上述所述的待测电路；
所述开关模块的输入端和所述其中一个第一震荡电路的输出端连接，所述开关模块包括两个输出端，其中一个输出端与所述第二震荡电路的输入端连接，另一个输出端与所述待测电路的输入端连接；
所述第二震荡电路和待测电路的输出端均与另一个第一震荡电路的输入端连接。
基于上述技术方案，将第一震荡电路作为共用部分，第二震荡电路和待测电路并联，并通过开关模块实现第二震荡电路和待测电路的切换，将本申请提供的第一种震荡环电路和第二种震荡环电路集成在一起，进一步简化电路结构。
第五方面，本申请实施例还提供一种测量时序电路读取时间的方法，所述方法包括：
向上述所述的第一种震荡环电路输入一可识别电平扰动，经震荡处理后，得到第一反馈电平波形；
向上述所述的第二种震荡环电路输入相同的所述可识别电平扰动，经震荡处理后，得到第二反馈电平波形；
根据所述第一反馈电平波形得到第一反馈电平波形震荡周期，根据所述第二反馈电平波形得到第二反馈电平波形震荡周期；
计算所述第一反馈电平波形震荡周期和第二反馈电平波形震荡周期的差值；
根据所述差值和触发器电路的延时，计算待测量时序电路的读取时间。
基于上式技术方案，分别向第一种震荡环电路和第二中震荡环电路输入相同的电平扰动，通过分析第一种震荡环电路和第二种震荡环电路输出的反馈电平波形震荡周期的变化，即可测得复杂待测时序电路的时延。获得在硬件电路上测试时序电路读取时间的方法，结构简单，准确得到实际电路的性能指标，并对仿真数据做出校正。
根据第五方面，在第五方面的第一种可能的实现方式中，通过如下公式计算所述待测量时序电路的读取时间：
Tcq'＝Tdelta/2+Tcq，
其中，Tdelta表示所述第二反馈电平波形震荡周期和所述第一反馈电平波形震荡周期的差值，Tcq表示触发器电路的延时。
基于上述技术方案，将第二反馈电平波形震荡周期和第一反馈电平波形震荡周期的理论差值和测量差值相等，获得待测量时序电路的读取时间的计算公式。
本申请实施例提供了震荡环电路及测量时序电路读取时间的装置和方法。其中一种震荡环电路由奇数个相同的震荡电路依次串联连接构成，每一个震荡电路均包括依次串联的第一时钟生成器电路、触发器电路和第一反相器电路；在震荡电路内，第一时钟生成器电路的输出端连接触发器电路的时钟信号输入端；触发器电路的数据输出端连接第一反相器电路的输入端；第一反相器电路的输出端连接另一个震荡电路内第一时钟生成器电路的输入端和触发器电路的数据输入端。用待测时序电路将其中一个触发器电路取代，构成另一种震荡环电路。本申请根据这两种震荡环电路的反馈电平波形震荡周期的变化测量待测时序电路的读取时间。实现在硬件电路上测试时序电路读取时间，结构简单，测量准确，并对仿真数据做出校正。
附图说明
图1是本申请实施例所提供的第一种震荡环电路图；
图2是本申请实施例所提供的震荡环电路图和带测试目标电路的震荡环电路图；
图3是本申请实施例所提供的第一种震荡环电路的一种实现电路图；
图4是本申请实施例所提供的第一种震荡环电路的另一种实现电路图；
图5是本申请实施例所提供的时钟生成器波形图；
图6是本申请实施例所提供的时序电路震荡环电路状态转换图；
图7是本申请实施例所提供的第二种震荡环电路图；
图8是本申请实施例所提供的第二种震荡环电路的一种实现电路图；
图9是本申请实施例所提供的第二种震荡环电路的另一种实现电路图；
图10是本申请实施例所提供的第一种测量时序电路读取时间装置架构示意图；
图11是本申请实施例所提供的第一种测量时序电路读取时间装置另一架构示意图；
图12是本申请实施例所提供的第二种测量时序电路读取时间装置架构示意图；
图13是本申请实施例所提供的双控开关原理示意图；
图14是本申请实施例所提供的一种测量时序电路读取时间的方法步骤示意图；
其中，附图标记标注如下：
1-震荡电路，101-第一时钟生成器电路，102-触发器电路，103-第一反相器电路，1011-第二反相器电路，1012-异或门电路，2-待测电路，201-第二时钟生成器，202-待测时序电路，203-第三反向器电路，3-对照单元，4-测试单元，5-数据处理单元，6-测试模块，7-开关模块，8-第一震荡电路，9-第二震荡电路。
具体实施方式
下面结合附图具体阐明本申请的实施方式，实施例的给出仅仅是为了说明目的，并不能理解为对本申请的限定，包括附图仅供参考和说明使用，不构成对本申请专利保护范围的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例一
请参阅图1，在本申请的实施例中，公开了第一种震荡环电路，用于测量外部电路读取时间，包括奇数个相同的震荡电路1，所述震荡电路1依次串联连接，以构成震荡环电路，每一个震荡电路1均包括第一时钟生成器电路101、触发器电路102和第一反相器电路103，所述震荡电路的数量至少为3个；其中，
在震荡电路1内，所述第一时钟生成器电路101的输出端连接所述触发器电路102的时钟信号输入端；所述触发器电路102的数据输出端连接所述第一反相器电路103的输入端；
所述第一反相器电路103的输出端连接另一个震荡电路1内第一时钟生成器电路101的输入端和触发器电路102的数据输入端。
本申请技术方案的构思基于传统震荡环电路的思想，如图2所示，为震荡环电路，以及带测试目标电路DUT1的震荡环电路，其震荡环电路由3个反相器电路组成。当反相器inv1的输入端发生一个可识别为0或1的电平扰动时，反相器会产生一个代表逻辑反且有一定延时的电平反馈至inv1的输入端，该逻辑相反的电平会再次经过三级反相器传播后再次逻辑反向。由此，在三级反相器任何一级的输出端都可以看到以一定频率翻转的波形，频率大小取决于反相器的延时总和。
通过测量震荡环电路输出波形的震荡周期，可以获得单级反相器电路的时延信息。通过对比反相器电路在不同的工艺偏差、温度和电压下的时延变化，可以获取工艺偏差、温度和电压等变量对于反相器电路性能的影响，这是现代集成电路设计中常用的做法。
利用传统震荡环电路的特性，可以测量一些简单电路的时延特性，如测量一个缓冲器的时延，可将该缓冲器接入震荡环电路，该待测量的缓冲器电路会增加震荡环电路的时延，从而拉长震荡环电路输出波形的震荡周期，最终导致翻转的波形震荡周期增大，频率降低。通过对比输出波形震荡周期的变化，即可测得待测量的缓冲器的时延。
输出的波形可以通过IO电路输出到片外，通过示波器等仪器测量其准确周期。
用Tdut表示测试目标电路DUT1的时延，其计算公式为：
Tdut＝(Tcycle2-Tcycle1)/2，
其中，Tcycle1表示未接入待测量缓冲器的震荡环电路输出波形震荡周期；Tcycle2表示接入待测量缓冲器的震荡环电路输出波形震荡周期。
基于上述由反相器构成的震荡环电路的思想，本申请提出一种新的震荡环电路，该震荡环电路的震荡电路由时序电路构成，可以用来测量时序电路的单级时延。
触发器是现代数字电路设计中最典型的基本时序电路之一，如图3所示，在本申请实施例中，提出由D触发器电路作为基本单元的震荡环电路，D触发器电路结构简单，数据一旦写入，其状态立刻体现在输出数据端口上，因此其写入时间和读取时间完全一致，其构成的震荡环电路对输出波形周期变化影响小。
本申请实施例中提供的震荡环电路，用触发器电路作为震荡环电路的基本单元，结构简单，在输入待识别电平扰动的情况下，通过对比输出的反馈电平波形震荡周期的变化，即可测得时序电路的单级时延。本申请实现了在硬件电路上测试时序电路读取时间，结构简单，可以更加准确的得到实际电路的性能指标，并对仿真数据做出校正。
如图1所示，在本申请的实施例中，震荡环电路包括奇数个相同的震荡电路1，震荡电路1依次串联连接，以构成震荡环电路。每一个震荡电路1均包括第一时钟生成器电路101、触发器电路102和第一反相器电路103。在震荡电路1内，第一时钟生成器电路101的输出端连接触发器电路102的时钟信号输入端；触发器电路102的数据输出端连接第一反相器电路103的输入端；第一反相器电路103的输出端连接另一个震荡电路1内第一时钟生成器电路101的输入端和触发器电路102的数据输入端。
为理解本申请中以触发器作为基础单元的新型震荡环电路的工作原理，首先需要理解时钟生成器的工作原理。
如图3所示，第一时钟生成器电路101包括第二反相器电路1011和异或门电路1012，其中，第二反相器电路1011的输出端连接异或门电路1012的第一输入端；异或门电路1012的输出端连接各自震荡电路1内触发器电路102的时钟信号输入端；所述第二反相器电路1011的输入端和异或门电路1012的第二输入端均连接另一个震荡电路1内第一反相器电路103的输出端。
异或门电路1012是数字逻辑中实现逻辑异或逻辑门的，有多个输入端、一个输出端，多输入异或门电路可由两输入异或门电路构成。若两个输入的电平状态(0或1)相异，则输出为高电平1；若两个输入的电平状态相同，则输出为低电平0。即如果两个输入电平状态不同，则异或门电路输出高电平1。
如图5所示为时钟生成器的工作原理示意图，假设在时钟生成器电路的输入端(a点)由一个不断反转的波形输入，该波形经过第二反相器电路的时延和反转之后形成b点的波形。a点波形和b点波形经过异或门电路之后，就产生了c点的波形。观察c点波形可知，只要a点波形有上升沿或者下降沿，在经过了时钟生成器电路之后，都会在c点生成一个上升沿，且c点波形的高电平宽度取决于第二反相器电路的时延。
采用时钟生成器电路触发触发器电路对其数据输入端进行采样，从而将触发器的数据输出端的输出信号转变为与触发器的数据输入端一样的信号，该时钟触发器的结构简单，数据稳定。
在真实电路中，考虑到时钟生成器电路驱动的触发器对于时钟信号有最小脉宽的要求，因此对第二反相器电路的时延有一定的要求，必须设计为大于触发器电路最小脉宽，最佳效果为略大于触发器电路最小脉宽。
第一反相器电路103和第二反相器电路1011相同，即第一反相器电路103和第二反相器电路1011均具有相同的电路结构和组成器件、或者均为相同的反相器，以保证震荡电路输出的反馈电平波形的稳定性。
在本申请公开的新型震荡环电路中，震荡电路1的数量对震荡环电路输出的反馈电平波形震荡周期有一定的影响，震荡电路1数量越多，其输出的反馈电平波形震荡周期越长，单个震荡电路对输出的反馈电平波形震荡周期的影响越小，进而降低采用本申请公开的震荡环电路进行测量的精度。故，如图4所示，在本申请中采用3个震荡电路1构成的震荡环电路可以取得最优的测量效果。
如图4所示，以有3个震荡电路组成的震荡环电路为例，每一个震荡电路中均包括第一时钟生成器电路，以DFF0、DFF1和DFF2标注的为各个震荡电路内的D触发器电路，D触发器电路输出端连接的为第一反相器电路。
在如图4所示的本申请实施例中公开的震荡环电路中，假设在DFF0的数据输入端D有一个可识别的电平扰动，该扰动同样会作用于驱动DFF0的第一时钟生成器电路的输入端，并通过第一时钟生成器电路产生一个上升沿波形。该上升沿波形会触发DFF0对其自身的数据输入端D进行采样，从而将DFF0的数据输出端Q输出信号转变为与DFF0的数据输入端D一样的信号，并且该信号变化会经过DFF0的数据输出端Q连接的第一反相器的反向之后向下一个震荡电路的第一时钟生成器电路和触发器电路传递。然后在DFF1的输入输出端发生同样但极性相反的信号变化。最终，通过DFF2的输入输出的跳变，该信号变化会传递为DFF0的数据输入端，且极性相反，从而形成震荡。
以上过程可以用如图6所示的状态转化图进行表示。如在DFF0的数据输入端输入状态为的电平扰动，则输入在DFF1的数据输入端的电平扰动状态变化为/>依次类推，输入在DFF2的数据输入端的电平扰动状态为/>该信号变化传递为DFF0的数据输入端，且极性相反，从而形成震荡。
本申请实施例中提供的第一种震荡环电路，用以解决仿真的方式测量时序电路存在的准确性低及影响时序器件最大性能发挥的技术问题。用触发器电路作为震荡环电路的基本单元，结构简单，通过对比输出的反馈电平波形震荡周期的变化，即可测得时序电路的单级时延。实现了在硬件电路上测试时序电路读取时间，结构简单，准确得到实际电路的性能指标，并对仿真数据做出校正。
实施例二
请参阅图7，在本申请的实施例中，提供第二种震荡环电路，该第二种震荡环电路是在实施例一的基础上，将其中的一个震荡电路中的触发器电路替换为待测时序电路，进而与实施例一保持相同的震荡环结构，实现对待测时序电路的时延测量。因此，在本申请的实施例中，该第二种震荡环电路包括偶数个震荡电路1和一个待测电路2，所述待测电路2与各个震荡电路1串联连接，以构成震荡环电路，每一个震荡电路1均包括第一时钟生成器电路101、触发器电路102和第一反相器电路103，所述待测电路2包括第二时钟生成器电路201、待测时序电路202和第三反相器电路203；其中，
在震荡电路1内，所述第一时钟生成器电路101的输出端连接所述触发器电路102的时钟信号输入端；所述触发器电路102的数据输出端连接所述第一反相器电路103的输入端；
所述第一反相器电路103的输出端连接另一个震荡电路1内第一时钟生成器电路101的输入端和触发器电路102的数据输入端，或者连接所述待测电路2内第二时钟生成器电路201的输入端和待测时序电路202的地址输入端；
所述待测电路2内第二时钟生成器电路201的输出端连接所述待测时序电路202的时钟信号输入端；
所述待测时序电路202的数据输出端连接所述第三反相器电路203的输入端；
所述第三反相器电路203的输出端连接任意一个震荡电路1内第一时钟生成器电路101的输入端和触发器电路102的数据输入端。
如图7所示，在本申请实施例提供的第一种震荡环电路的基础上，公开第二种震荡环电路，该第二种震荡环电路是在实施例一的基础上，将其中的一个震荡电路中的触发器电路替换为待测时序电路，进而与实施例一保持相同的震荡环结构，实现对待测时序电路的时延测量。
在本实施例中，基于上述所描述的D触发器的同样特性，即：电路结构简单，数据一旦写入，其状态立刻体现在输出数据端口上，因此其写入时间和读取时间完全一致，其构成的震荡环电路对输出波形周期变化影响小。故本申请实施例中每一个震荡电路内触发器电路102也同样选择为D触发器电路。
如图8所示，基于本申请实施例一中所述的时钟生成器的工作原理，即：
时钟生成器由反相器和一个异或门电路组成，在本申请实施例中，第一时钟生成器电路101和第二时钟生成器电路201均采用相同的结构组成和器件。异或门电路是数字逻辑中实现逻辑异或逻辑门的，有多个输入端、一个输出端，多输入异或门电路可由两输入异或门电路构成。若两个输入的电平状态(0或1)相异，则输出为高电平1；若两个输入的电平状态相同，则输出为低电平0。即如果两个输入电平状态不同，则异或门电路输出高电平1。
在第一时钟生成器电路101和第二时钟生成器电路201内，第二反相器电路1011的输出端连接异或门电路1012的第一输入端；异或门电路1012的输出端连接各自震荡电路内触发器电路102的时钟信号输入端；第二反相器电路1011的输入端和异或门电路1012的第二输入端均连接另一个震荡电路1内第一反相器电路103或者待测电路2内第三反相器电路203的输出端。
如图5所示，假设在时钟生成器的输入端(a点)由一个不断反转的波形输入，该波形经过反相器的时延和反转之后形成b点的波形。a点波形和b点波形经过异或门电路之后，就产生了c点的波形。观察c点波形可知，只要a点波形有上升沿或者下降沿，在经过了时钟生成器电路之后，都会在c点生成一个上升沿，且c点波形的高电平宽度取决于反相器的时延。
本申请实施例提供的第二种震荡环电路采用与第一种震荡环电路中结构和器件组成相同的时钟生成器电路，以触发触发器电路对其数据输入端进行采样，从而将触发器的数据输出端的输出信号转变为与触发器的数据输入端一样的信号，该时钟触发器结构简单，数据稳定。
在真实电路中，考虑到时钟生成器驱动的触发器对于时钟信号有最小脉宽的要求，因此对第二反相器电路的时延有一定的要求，必须设计为大于触发器最小脉宽，最佳效果为略大于触发器最小脉宽。
第一反相器电路103、第二反相器电路1011和第三反相器电路203相同，即第一反相器电路103、第二反相器电路1011和第三反相器电路203均具有相同的电路结构和组成器件、或者均为相同的反相器，以保证震荡电路输出的反馈电平波形的稳定性。
在本申请公开的第二种震荡环电路中，震荡电路1的数量对震荡环电路输出的反馈电平波形震荡周期有一定的影响，震荡电路1数量越多，其输出的反馈电平波形震荡周期越长，待测时序电路202对输出的反馈电平波形周期的影响越小，进而降低待测时序电路202的测量精度。
为保证采用本申请中第二种震荡环电路测量待测时序电路202的精度，在本申请中采用2个震荡电路1构成的震荡环电路可以取得最优的测量效果。
如图9所示，以由2个震荡电路和待测电路组成的震荡环电路为例，每一个震荡电路中均包括第一时钟生成器电路，以DFF0和DFF2标注的为各个震荡电路内的D触发器电路，D触发器电路数据输出端Q连接的为第一反相器电路。
待测电路包括第二时钟生成器电路、待测时序电路(DUT)和第三反相器电路。待测时序电路的数据输出端Q[0]连接第三反相器电路，待测电路中的第二时钟生成器电路的输入端和待测时序电路的地址输入端addr与另一个震荡电路内的第一反相器的输出端连接，待测电路中的第二时钟生成器电路的输出端和待测时序电路的时钟信号输入端rd_clk连接。
如图9所示的第二种震荡环电路的一个可能的实施例，其待测时序电路为片上存储器电路，假设在DFF0的数据输入端D有一个可识别为0或者1的电平扰动，该扰动同样会作用于驱动DFF0的第一时钟生成器电路的输入端，并通过第一时钟生成器电路产生一个上升沿波形。该上升沿会触发DFF0对其自身的数据输入端D进行采样，从而将DFF0的数据输出端Q输出信号转变为与DFF0的数据输入端D一样的信号，并且该信号变化会经过DFF0的数据输出端Q连接的第一反相器电路的反向之后向待测电路的第二时钟生成器电路和片上存储器电路传递。此时片上存储器电路的地址输入点输入的电平扰动状态与DFF0的数据输入端D输入的电平扰动状态相反，该扰动同样会作用于驱动片上存储器的第二时钟生成器电路的输入端，并通过第二时钟生成器电路产生一个上升沿波形。该上升沿波形会触发片上存储器对其自身的地址输入端addr进行采样，从而将片上存储器的数据输出端Q[0]输出信号转变为与片上存储器的输入端addr的地址对应的指定数值一样的信号，并且该信号变化会经过片上存储器的数据输出端Q[0]连接的第三反相器的反向之后向下一个震荡电路的第一时钟生成器电路和触发器电路传递。最终，通过DFF2的输入输出的跳变，该信号变化会传递为DFF0的数据输入端，且极性相反，从而形成震荡。
该实施例中公开的震荡环电路的待测时序电路为比较复杂的时序电路，片上存储器电路，该片上存储器电路的读时钟由待测电路内的第二时钟生成器电路驱动，该片上存储器的内建数据通过初始化为指定数值，如地址为0，则对应的指定数值为0；地址为1，则对应的指定数值为1，该指定数值可确保从待测时序电路的数据输出端Q[0]读出的数值和地址端的数字状态完全一致即可。
本申请第二实施例中提供的震荡环电路，用以解决仿真的方式测量复杂时序电路存在的准确性低及影响时序器件最大性能发挥的技术问题。在本申请第一实施例提供的震荡环电路的基础上，用复杂的待测时序电路取代本申请第一实施例中震荡环电路中的其中一个触发器电路，通过对比输出的反馈电平波形震荡周期的变化，即可测得复杂待测时序电路的时延。实现了在硬件电路上测试时序电路读取时间，结构简单，准确得到实际电路的性能指标，并对仿真数据做出校正。
实施例三
如图10所示，根据本申请实施例一和实施例二提供的震荡环电路，本申请还提供第一种测量时序电路读取时间的装置，所述装置包括对照单元3和测试单元4，所述对照单元3包括如实施例一所述的震荡环电路，所述测试单元4包括如实施例二所述的震荡环电路。
在本申请该实施例中，将本申请实施例一提供第一种震荡环电路作为对照单元，实施例二提供第二种震荡环电路作为测试单元，布局清晰，结构简单。
如图10所示，对照单元3，包括奇数个相同的震荡电路1，所述震荡电路1依次串联连接，以构成震荡环电路，每一个震荡电路1均包括第一时钟生成器电路101、触发器电路102和第一反相器电路103，震荡电路的数量至少为3个。
对照单元3的震荡电路内，第一时钟生成器电路101的输出端连接触发器电路102的时钟信号输入端；触发器电路102的数据输出端连接第一反相器电路103的输入端；第一反相器电路103的输出端连接另一个震荡电路1第一内时钟生成器电路101的输入端和触发器电路102的数据输入端。
测试单元4，包括偶数个震荡电路1和一个待测电路2，所述待测电路2与各个震荡电路1串联连接，以构成震荡环电路，每一个震荡电路1均包括第一时钟生成器电路101、触发器电路102和第一反相器电路103，所述待测电路2包括第二时钟生成器电路201、待测时序电路202和第三反相器电路203。
测试单元4的震荡电路1内，所述第一时钟生成器电路101的输出端连接所述触发器电路102的时钟信号输入端；所述触发器电路102的数据输出端连接所述第一反相器电路103的输入端；述第一反相器电路103的输出端连接另一个震荡电路1内第一时钟生成器电路101的输入端和触发器电路102的数据输入端，或者连接所述待测电路2内第二时钟生成器电路201的输入端和待测时序电路的地址输入端；所述待测电路2内第二时钟生成器电路201的输出端连接所述待测时序电路202的时钟信号输入端；所述待测时序电路202的数据输出端连接所述第三反相器电路203的输入端；所述第三反相器电路203的输出端连接任意一个震荡电路1内第一时钟生成器电路101的输入端和触发器电路102的数据输入端。
在本实施例中，基于上述所描述的D触发器的同样特性，即：电路结构简单，数据一旦写入，其状态立刻体现在输出数据端口上，因此其写入时间和读取时间完全一致，其构成的震荡环电路对输出波形周期变化影响小。故本申请实施例中每一个震荡电路内触发器电路102也同样选择为D触发器电路。
在本申请该实施例中，第一时钟生成器和第二时钟生成器均由第二反相器电路和一个异或门电路组成。异或门电路是数字逻辑中实现逻辑异或逻辑门的，有多个输入端、一个输出端，多输入异或门电路可由两输入异或门电路构成。若两个输入的电平状态(0或1)相异，则输出为高电平1；若两个输入的电平状态相同，则输出为低电平0。即如果两个输入电平状态不同，则异或门电路输出高电平1。
在真实电路中，考虑到时钟生成器驱动的触发器对于时钟信号有最小脉宽的要求，因此对第二反相器电路的时延有一定的要求，必须设计为大于触发器最小脉宽，最佳效果为略大于触发器最小脉宽。
在本申请该实施例中，第一反相器电路、第二反相器电路和第三反相器电路相同，以保证震荡电路输出的反馈电平波形的稳定性。即第一反相器电路、第二反相器电路和第三反相器电路均具有相同的电路结构和组成器件、或者均为相同的反相器，以保证震荡电路输出的反馈电平波形的稳定性。
在本申请该实施例中，为提升待测时序电路读取时间测量的准确性，在测量时序电路读取时间的装置中同时集成本申请实施例一中的震荡环电路和实施例二中的震荡环电路，且保证对照单元中的震荡电路和测试单元的震荡电路选用相同的触发器类型，第一时钟生成器电路和第二时钟生成器电路也采用相同的器件类型。布局布线尽可能一致，测试单元的待测时序电路通过端口接入测试单元内。
在本申请该实施例中，为提升待测时钟生成器读取时间测量的准确性，对照单元中震荡电路的数量优选为3个，测试单元中震荡电路的数量优选为2个。
如图11所示，在本申请该实施例的进一步实施方式中，所述装置还包括数据处理单元5，所述数据处理单元5分别与所述对照单元3和测试单元4相连接；
所述对照单元3，用于根据输入的可识别电平扰动，输出第一反馈电平波形；
所述测试单元4，用于根据输入的相同的所述可识别电平扰动，输出第二反馈电平波形；
所述数据处理单元5，用于根据所述第一反馈电平波形得到第一反馈电平波形震荡周期，根据所述第二反馈电平波形得到第二反馈电平波形震荡周期；计算所述第一反馈电平波形震荡周期和第二反馈电平波形震荡周期的差值；根据所述差值和触发器电路的延时，计算待测量时序电路的读取时间。
通过对比对照单元和测试单元输出的反馈电平波形震荡周期的变化，即可测得复杂待测时序电路的时延。提供了一种在硬件电路上测试时序电路读取时间的装置，结构简单，准确得到实际电路的性能指标，并对仿真数据做出校正。
在本申请另一可能的实施例中，待测量时序电路读取时间计算公式为：
Tcq'＝Tdelta/2+Tcq，
其中，Tdelta表示所述第二反馈电平波形震荡周期和所述第一反馈电平波形震荡周期的差值，Tdelta表示触发器电路的延时。
在对照单元内，一旦震荡环电路起震，其反馈电平波形频率由每一个第一时钟生成器电路中异或门电路的时延加上所有触发器电路的时钟信号输入端CK到数据输出端Q的时延之和来决定。其中，触发器电路的时钟信号输入端CK到数据输出端Q是触发器内部时延，即该触发器电路的存取时间，对于触发器电路来说，读写操作是统一的，因此不区分存储时间和读取时间，而合并为存取时间。
故，对照单元所输出的第一反馈电平波形对应的第一反馈电平波形震荡周期为：
Tcycle＝(Tcg+Tcq)*A*2＝(Tcg+Tcq)*2A，
其中，Tcycle为第一反馈电平波形震荡周期，Tcg为时钟发生器电路的时延，Tcq为触发器电路的时延，A表示震荡电路的数量。
在测试单元内，一旦震荡环电路起震，其反馈电平波形频率由每一个震荡电路和待测电路的时延之和来确定。每一个震荡电路的时延由其第一时钟生成器电路中异或门电路的时延加上其触发器电路的时钟信号输入端CK到数据输出端Q的时延之和来决定。待测电路的时延由其第二时钟生成器电路中异或门电路的时延加上其待测时序电路的时钟信号输入端rd_clk到数据输出端Q[0]的时延之和决定。
故，测试单元所输出的第二反馈电平波形对应的第二反馈电平波形震荡周期为：
Tcycle'＝(Tcg+Tcq)*2*(A-1)+2(Tcg+Tcq')，
其中，Tcycle'为第二反馈电平波形震荡周期，Tcq'表示待测量电路从时钟输入端口(rd_clk)到数据输出端口(Q[0])的电路时延。
当采用3个震荡电路组成震荡环电路时，对照单元的第一反馈电平波形震荡周期可以表示为：
Tcycle＝(Tcg+Tcq)*3*2＝(Tcg+Tcq)*6，
测试单元的第二反馈电平波形震荡周期可以表示为：
Tcycle'＝4(Tcg+Tcq)+2(Tcg+Tcq')
计算Tcycle'和cycle之间的差值Tdelta：
Tdelta＝Tcycle'-Tcycle＝4(Tcg+Tcq)+2(Tcg+Tcq')-6(Tcg+Tcq)。
＝2Tcq'-2Tcq
当采用5个震荡电路组成震荡环电路时，对照单元的第一反馈电平波形震荡周期可以表示为：
Tcycle＝(Tcg+Tcq)*5*2＝(Tcg+Tcq)*10，
测试单元的第二反馈电平波形震荡周期可以表示为：
Tcycle'＝8(Tcg+Tcq)+2(Tcg+Tcq')，
计算Tcycle'和cycle之间的差值Tcycle：
Tdelta＝Tcycle'-Tcycle＝8(Tcg+Tcq)+2(Tcg+Tcq')-10(Tcg+Tcq)。
＝2Tcq'-2Tcq
所以，Tcycle'和cycle之间的差值和震荡电路的数量无关，所以无论是采用几个震荡电路组成的震荡环电路，Tcycle'和cycle之间的差值均用以下公式表示：Tdelta＝2Tcq'-2Tcq。
其中，触发器电路的电路结构相对简单，可以通过仿真方法获得较为准确可靠的数值。仿真方法获取触发器电路的时延为现有技术，在本申请实施例中不再赘述。
故，待测量时序电路的读取时间的计算公式为：
Tcq'＝Tdelta/2+Tcq。
关于本实施例中测量时序电路读取时间的装置的具体限定可以参见上述实施例一和实施例二中对震荡环电路的限定，此处不再赘述。本领域普通技术人员可以意识到，结合本申请所公开的实施例描述的各个模块，能够以硬件、软件或者两者结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
本申请实施例三中提供的测量时序电路读取时间的装置，在本申请实施例一和实施例二提供的震荡环电路的基础上，将实施例一提供的震荡环电路作为对照单元，实施例二提供的震荡环电路作为测试单元，布局清晰，结构简单，通过对比对照单元和测试单元输出的反馈电平波形震荡周期的变化，即可测得复杂待测时序电路的时延。提供了一种在硬件电路上测试时序电路读取时间的装置，结构简单，准确得到实际电路的性能指标，并对仿真数据做出校正。
实施例四
如图12所示，根据本申请实施例一和实施例二提供的震荡环电路，本申请还提供了第二种测量时序电路读取时间的装置，所述装置包括依次串联的测试模块6、开关模块7和第一震荡电路8；
所述测试模块6包括并联的第二震荡电路9和待测电路2；
所述第一震荡电路8和第二震荡电路9均为如上述实施例一和实施例二中所述的震荡电路；所述待测电路2为如上述实施例二中所述的待测电路；
所述开关模块7的输入端和所述其中一个第一震荡电路8的输出端连接，所述开关模块7包括两个输出端，其中一个输出端与所述第二震荡电路9的输入端连接，另一个输出端与所述待测电路2的输入端连接；
所述第二震荡电路9和待测电路2的输出端均与另一个第一震荡电路8的输入端连接。
在本申请的实施例中，开关模块7可以采用双控开关，如图13所示，该双控开关又叫做双联开关，包括三个端子，其中一个端子为公共端L，拨动开关时，公共端L与其他两个端子L1和L2接通或者断开。也可以采用两个单控开关，其中一个和第二震荡电路9串联，用以控制第一震荡电路8与第二震荡电路9的连接或断开，另一个和待测电路2串联，用以控制第一震荡电路8与待测电路2的连接或断开。
在本申请实施例中，采用与实施例一和实施例二中的震荡电路相同的第一震荡电路作为该测量时序电路读取时间装置的共用部分，将与实施例一和实施例二中的震荡电路相同的第二震荡电路，以及与实施例二中的待测电路相同的待测电路并联。并通过开关模块实现第二震荡电路和待测电路的切换，将本申请提供的第一种震荡环电路和第二种震荡环电路集成在一起，进一步简化电路结构。
实施例五
如图14所示，根据本申请实施例一和实施例二提供的震荡环电路，本申请还提供了第一种测量时序电路读取时间的方法，所述方法包括：
S1、向实施例一所述的第一种震荡环电路输入一可识别电平扰动，经震荡处理后，得到第一反馈电平波形。
S2、向实施例二所述的第二种震荡环电路输入相同的所述可识别电平扰动，经震荡处理后，得到第二反馈电平波形。
S3、根据所述第一反馈电平波形得到第一反馈电平波形震荡周期，根据所述第二反馈电平波形得到第二反馈电平波形震荡周期。
S4、计算所述第一反馈电平波形震荡周期和第二反馈电平波形震荡周期的差值；
S5、根据所述差值和触发器电路的延时，计算待测量时序电路的读取时间。
在本申请实施例一和实施例和实施例二提供的震荡环电路的基础上，对待测时序电路读取时间进行测量。分别向第一种震荡电路和第二种震荡电路输入相同的电平扰动，获取第一种震荡环电路输出的第一反馈电平波形和第二种震荡环电路输出的第二反馈电平波形；根据第一反馈电平波形和第二反馈电平波形计算获得对应的第一反馈电平波形震荡周期和第二反馈电平波形震荡周期；计算第一反馈电平波形震荡周期和第二反馈电平波形震荡周期的差值，该差值为实际测量的差值。
在本申请另一可能的实施例中，待测量时序电路读取时间计算公式为：
Tcq'＝Tdelta/2+Tcq，
其中，Tdelta表示所述第二反馈电平波形震荡周期和所述第一反馈电平波形震荡周期的差值，Tdelta表示触发器电路的延时。
在第一种震荡环电路内，一旦第一种震荡环电路起震，其反馈电平波形频率由每一个第一时钟生成器电路中异或门电路的时延加上所有触发器电路的时钟信号输入端CK到数据输出端Q的时延之和来决定。其中，触发器电路的时钟信号输入端CK到数据输出端Q是触发器电路内部时延，即该触发器电路的存取时间，对于触发器电路来说，读写操作是统一的，因此不区分存储时间和读取时间，而合并为存取时间。
故，第一种震荡环电路所输出的第一反馈电平波形对应的第一反馈电平波形震荡周期为：
Tcycle＝(Tcg+Tcq)*A*2＝(Tcg+Tcq)*2A，
其中，Tcycle为第一反馈电平波形震荡周期，Tcg为第一时钟发生器电路的时延，Tcq为触发器电路的时延，A表示震荡电路的数量。
在第二种震荡环电路内，一旦第二种震荡环电路起震，其反馈电平波形频率由每一个震荡电路和待测电路的时延之和来确定。每一个震荡电路的时延由其第一时钟生成器电路中异或门电路的时延加上其触发器电路的时钟信号输入端CK到数据输出端Q的时延之和来决定。待测电路的时延由其第二时钟生成器电路中异或门电路的时延加上其待测时序电路的时钟信号输入端rd_clk到数据输出端Q[0]的时延之和决定。
故，第二种震荡环电路所输出的第一反馈电平波形对应的第二反馈电平波形震荡周期为：
Tcycle'＝(Tcg+Tcq)*2*(A-1)+2(Tcg+Tcq')，
其中，Tcycle'为第二反馈电平波形震荡周期，Tcq'表示待测时序电路从时钟输入端口(rd_clk)到数据输出端口(Q[0])的电路时延。
当采用3个震荡电路组成震荡环电路时，第一种震荡环电路的第一反馈电平波形震荡周期可以表示为：
Tcycle＝(Tcg+Tcq)*3*2＝(Tcg+Tcq)*6，
第二种震荡环电路的第二反馈电平波形震荡周期可以表示为：
Tcycle'＝4(Tcg+Tcq)+2(Tcg+Tcq')
计算Tcycle'和cycle之间的差值Tdelta：
Tdelta＝Tcycle'-Tcycle＝4(Tcg+Tcq)+2(Tcg+Tcq')-6(Tcg+Tcq)。
＝2Tcq'-2Tcq
当采用5个震荡电路组成震荡环电路时，第一种震荡环电路的第一反馈电平波形震荡周期可以表示为：
Tcycle＝(Tcg+Tcq)*5*2＝(Tcg+Tcq)*10，
第二种震荡环电路的第二反馈电平波形震荡周期可以表示为：
Tcycle'＝8(Tcg+Tcq)+2(Tcg+Tcq')，
计算Tcycle'和cycle之间的差值Tcycle：
Tdelta＝Tcycle'-Tcycle＝8(Tcg+Tcq)+2(Tcg+Tcq')-10(Tcg+Tcq)。
＝2Tcq'-2Tcq
所以，Tcycle'和cycle之间的差值和震荡电路的数量无关，故无论是采用几个震荡电路组成的震荡环电路，Tcycle'和cycle之间的差值均用以下公式表示：Tdelta＝2Tcq'-2Tcq。
其中，触发器电路的电路结构相对简单，可以通过仿真方法获得较为准确可靠的数值。仿真方法获取触发器电路的时延为现有技术，在本申请实施例中不再赘述。
故，待测量时序电路的读取时间的计算公式为：
Tcq'＝Tdelta/2+Tcq。
在本申请实施例一和实施例二中提供的震荡环电路的基础上，本申请实施例五提供了一种测量时序电路读取时间的方法。该方法通过对第一种震荡环电路和第二种震荡环电路输出的反馈电平波形震荡周期的变化，即可测得复杂的待测时序电路的时延。提供了一种在硬件电路上测试时序电路读取时间的方法，易于实现，结构简单，准确得到实际电路的性能指标，并对仿真数据做出校正。
综上所述，本申请实施例提供的震荡环电路及测量时序电路读取时间的装置和方法。其中一种震荡环电路由奇数个相同的震荡电路依次串联连接构成，每一个震荡电路均包括依次串联的第一时钟生成器电路、触发器电路和第一反相器电路；在震荡电路内，第一时钟生成器电路的输出端连接触发器电路的时钟信号输入端；触发器电路的数据输出端连接第一反相器电路的输入端；第一反相器电路的输出端连接另一个震荡电路内第一时钟生成器电路的输入端和触发器电路的数据输入端。用待测时序电路将其中一个触发器电路取代，构成另一种震荡环电路。本申请根据这两种震荡环电路的反馈电平波形震荡周期的变化测量待测时序电路的读取时间。实现在硬件电路上测试时序电路读取时间，结构简单，测量准确，并对仿真数据做出校正。
以上所述实施例仅表达了本申请的几种优选实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本申请技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本申请的保护范围。因此，本申请专利的保护范围应以所述权利要求的保护范围为准。
Claims (17)
1.一种震荡环电路，其特征在于，包括奇数个相同的震荡电路，所述震荡电路依次串联连接，以构成震荡环电路，每一个震荡电路均包括第一时钟生成器电路、触发器电路和第一反相器电路，所述震荡电路的数量至少为3个；其中，
在震荡电路内，所述第一时钟生成器电路的输出端连接所述触发器电路的时钟信号输入端；所述触发器电路的数据输出端连接所述第一反相器电路的输入端；
所述第一反相器电路的输出端连接另一个震荡电路内第一时钟生成器电路的输入端和触发器电路的数据输入端。
2.如权利要求1所述的震荡环电路，其特征在于，所述第一时钟生成器电路包括第二反相器电路和异或门电路；其中，
所述第二反相器电路的输出端连接所述异或门电路的第一输入端；
所述异或门电路的输出端连接各自震荡电路内触发器电路的时钟信号输入端；
所述第二反相器电路的输入端和异或门电路的第二输入端均连接另一个震荡电路内第一反相器电路的输出端。
3.如权利要求1所述的震荡环电路，其特征在于，所述第一反相器电路和所述第二反相器电路相同。
4.如权利要求1所述的震荡环电路，其特征在于，所述震荡电路包括3个。
5.如权利要求2所述的震荡环电路，其特征在于，所述第二反相器的延时大于所述触发器电路的最小脉宽。
6.一种震荡环电路，其特征在于，包括偶数个震荡电路和一个待测电路，所述待测电路与各个震荡电路串联连接，以构成震荡环电路，每一个震荡电路均包括第一时钟生成器电路、触发器电路和第一反相器电路，所述待测电路包括第二时钟生成器电路、待测时序电路和第三反相器电路；其中，
在震荡电路内，所述第一时钟生成器电路的输出端连接所述触发器电路的时钟信号输入端；所述触发器电路的数据输出端连接所述第一反相器电路的输入端；
所述第一反相器电路的输出端连接另一个震荡电路内第一时钟生成器电路的输入端和触发器电路的数据输入端，或者连接所述待测电路内第二时钟生成器电路的输入端和待测时序电路的地址输入端；
所述待测电路内第二时钟生成器电路的输出端连接所述待测时序电路的时钟信号输入端；
所述待测时序电路的数据输出端连接所述第三反相器电路的输入端；
所述第三反相器电路的输出端连接任意一个震荡电路内第一时钟生成器电路的输入端和触发器电路的数据输入端。
7.如权利要求6所述的震荡环电路，其特征在于，所述第一时钟生成器电路和第二时钟生成器电路均包括第二反相器电路和异或门电路，其中，
所述第二反相器电路的输出端连接所述异或门电路的第一输入端；
所述异或门电路的输出端连接各自震荡电路内触发器电路的时钟信号输入端或者所述待测时序电路的时钟信号输入端；
所述第二反相器电路的输入端和异或门电路的第二输入端均连接另一个震荡电路内的第一反相器电路或者所述待测电路内第三反相器电路的输出端。
8.如权利要求7所述的震荡环电路，其特征在于，所述第一反相器电路、第二反相器电路和所述第三反相器电路相同。
9.如权利要求6所述的震荡环电路，其特征在于，所述震荡电路包括2个。
10.如权利要求6所述的震荡环电路，其特征在于，所述待测时序电路包括片上存储器电路。
11.如权利要求7所述的震荡环电路，其特征在于，所述第二反相器的延时大于所述触发器电路的最小脉宽。
12.一种测量时序电路读取时间的装置，其特征在于，所述装置包括对照单元和测试单元，所述对照单元包括如权利要求1-5任一项所述的震荡环电路，所述测试单元包括如权利要求6-11任一项所述的震荡环电路。
13.如权利要求12所述的测量时序电路读取时间的装置，其特征在于，所述装置还包括数据处理单元，所述数据处理单元分别与所述对照单元和测试单元相连接；
所述对照单元，用于根据输入的可识别电平扰动，输出第一反馈电平波形；
所述测试单元，用于根据输入的相同的所述可识别电平扰动，输出第二反馈电平波形；
所述数据处理单元，用于根据所述第一反馈电平波形得到第一反馈电平波形震荡周期，根据所述第二反馈电平波形得到第二反馈电平波形震荡周期；计算所述第一反馈电平波形震荡周期和第二反馈电平波形震荡周期的差值；根据所述差值和触发器电路的延时，计算待测量时序电路的读取时间。
14.如权利要求13所述的测量时序电路读取时间的装置，其特征在于，采用如下公式计算所述待测量时序电路的读取时间：
Tcq'＝Tdelta/2+Tcq，
其中，Tdelta表示所述第二反馈电平波形震荡周期和所述第一反馈电平波形震荡周期的差值，Tcq表示触发器电路的延时。
15.一种测量时序电路读取时间的装置，其特征在于，所述装置包括依次串联的测试模块、开关模块和第一震荡电路；
所述测试模块包括并联的第二震荡电路和待测电路；
所述第一震荡电路和第二震荡电路均为如权利要求1-11所述的震荡电路；所述待测电路为如权利要求6-11所述的待测电路；
所述开关模块的输入端和所述其中一个第一震荡电路的输出端连接，所述开关模块包括两个输出端，其中一个输出端与所述第二震荡电路的输入端连接，另一个输出端与所述待测电路的输入端连接；
所述第二震荡电路和待测电路的输出端均与另一个第一震荡电路的输入端连接。
16.一种测量时序电路读取时间的方法，其特征在于，所述方法包括：
向如权利要求1-5任一项所述的震荡环电路中输入一可识别电平扰动，经震荡处理后，得到第一反馈电平波形；
向如权利要求6-11任一项所述的震荡环电路中输入相同的所述可识别电平扰动，经震荡处理后，得到第二反馈电平波形；
根据所述第一反馈电平波形得到第一反馈电平波形震荡周期，根据所述第二反馈电平波形得到第二反馈电平波形震荡周期；
计算所述第一反馈电平波形震荡周期和第二反馈电平波形震荡周期的差值；
根据所述差值和触发器电路的延时，计算待测量时序电路的读取时间。
17.如权利要求16所述的测量时序电路读取时间的方法，其特征在于，采用如下公式计算所述待测量时序电路的读取时间：
Tcq'＝Tdelta/2+Tcq，
其中，Tdelta表示所述第二反馈电平波形周期和所述第一反馈电平波形周期的差值，Tcq表示触发器电路的延时。
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