CN116994616A - 灵敏放大器、静态随机存储器及灵敏放大器的控制方法 - Google Patents

Abstract

本申请提供一种灵敏放大器、静态随机存储器及灵敏放大器的控制方法，所述灵敏放大器通过第一PMOS管、第一NMOS管、第二PMOS管拓扑结构的设计，使其形成伪NMOS结构，由此可实现对位线上目标数据的逻辑变换和信号增强，同时在初始阶段实现了位线和反相器输入端的信号隔离，由此降低了电路板的设计面积，进而减少了电路的设计成本，此外，还可减少电源端至接地端产生直流通路的时间，进而减少了电路的使用功耗。

Description

灵敏放大器、静态随机存储器及灵敏放大器的控制方法

技术领域

本申请涉及电子技术，尤其涉及一种灵敏放大器、静态随机存储器及灵敏放大器的控制方法。

背景技术

灵敏放大器用于高速读取的存储电路，需要连接位线上的输入信号，并对输入信号逻辑处理后进行输出。因此，需要通过灵敏放大器隔离位线上的信号以及输出端的输出信号。现有的信号隔离方式通过设计隔离电容，实现位线模块与后续用于逻辑处理的电路模块的隔离，但这种隔离方式导致电路复杂，且预充电阶段功耗较高，导致电路的成本增加。

因此，需要一种灵敏放大器，以降低电路的结构成本和工作功耗。

发明内容

本申请提供一种灵敏放大器、静态随机存储器及灵敏放大器的控制方法，用以解决灵敏放大器电路复杂、面积大以及工作功耗高的问题。

第一方面，本申请提供一种灵敏放大器，灵敏放大器包括：第一PMOS管、第一NMOS管、第二PMOS管以及第一反相器；

第一PMOS管的第一端连接电源端，第一PMOS管的第二端连接第二PMOS管的第一端，第二PMOS管的第二端连接第一NMOS管的第一端后形成输出节点，第一NMOS管的第二端接地；

第一NMOS管的控制端连接位线，第一PMOS管的控制端接收预充电信号的反相信号，第二PMOS管的控制端接收控制信号，输出节点与第一反相器的输入端连接；

在预充电信号的反相信号和控制信号的控制下，第一PMOS管、第二PMOS管和第一NMOS管用于在读出阶段对位线上数据进行信号增强并进行非逻辑运算。

作为一种可选的实施方式，灵敏放大器还包括或非门，或非门的第一输入端接收预充电信号的延迟信号，或非门的第二输入端连接输出节点，或非门的输出端连接第二PMOS管的控制端。

作为一种可选的实施方式，读出阶段包括第一阶段和第二阶段；在第一阶段，预充电信号的延迟信号为高电平，在第二阶段，预充电信号的延迟信号为低电平；

若在读出阶段，位线上电位下降时；在读出阶段，预充电信号的反相信号为低电平，第一PMOS管导通；在读出阶段的第一阶段，预充电信号的延迟信号为高电平，第二PMOS管导通；位线上电位下降，使第一NMOS管逐渐关断，输出节点的电位被上拉到高电平；在读出阶段的第二阶段，输出节点为高电平，第二PMOS管继续导通；

若在读出阶段，位线上电位维持不变；在读出阶段，预充电信号的反相信号为低电平，第一PMOS管导通；在读出阶段的第一阶段，预充电信号的延迟信号为高电平，第二PMOS管导通，位线电位不变，第一NMOS管导通，输出节点处于中间电位；在读出阶段的第二阶段，预充电信号的延迟信号为低电平，第二PMOS管逐渐关断，位线电位不变，第一NMOS管导通，输出节点输出低电平。

作为一种可选的实施方式，预充电信号的延迟信号与预充电信号之间延迟时间小于预充电信号为低电平的持续时间。

作为一种可选的实施方式，灵敏放大器还包括电压调节模块；

电压调节模块与输出节点连接，电压调节模块用于调节输出节点的电压。

作为一种可选的实施方式，电压调节模块包括至少一个电压调节子模块；

每个电压调节子模块与输出节点连接，每个电压调节子模块的控制端还接收选择信号，电压调节子模块在选择信号的控制下调节输出节点的电压。

作为一种可选的实施方式，电压调节子模块包括：第二NMOS管和第三NMOS管；

第二NMOS管的控制端连接位线，第二NMOS管的第一端连接输出节点，第二NMOS管的第二端连接第三NMOS管的第一端，第三NMOS管的第二端接地，第三NMOS管的控制端接收选择信号。

作为一种可选的实施方式，灵敏放大器还包括预充电模块；

预充电模块与位线连接，预充电模块在预充电阶段对位线进行预充电。

第二方面，本申请还提供一种静态随机存储器，静态随机存储器包括如第一方面的灵敏放大器。

第三方面，本申请还提供一种灵敏放大器的控制方法，灵敏放大器包括：第一PMOS管、第一NMOS管、第二PMOS管以及第一反相器；

第一PMOS管的第一端连接电源端，第一PMOS管的第二端连接第二PMOS管的第一端，第二PMOS管的第二端连接第一NMOS管的第一端后形成输出节点，第二NMOS管的第二端接地；

第一NMOS管的控制端连接位线，第一PMOS管的控制端接收预充电信号的反相信号，第二PMOS管的控制端接收控制信号，输出节点与第一反相器的输入端连接；

控制方法包括：

在预充电信号的反相信号和控制信号的控制下，第一PMOS管、第二PMOS管和第一NMOS管用于在读出阶段对位线上数据进行信号增强并进行非逻辑运算。

作为一种可选的实施方式，灵敏放大器还包括或非门，或非门的第一输入端接收预充电信号的延迟信号，或非门的第二输入端连接输出节点，或非门的输出端连接第二PMOS管的控制端；

控制方法还包括：

读出阶段包括第一阶段和第二阶段；在第一阶段，预充电信号的延迟信号为高电平，在第二阶段，预充电信号的延迟信号为低电平；

若在读出阶段，位线上电位下降时；在读出阶段，预充电信号的反相信号为低电平，第一PMOS管导通；在读出阶段的第一阶段，预充电信号的延迟信号为高电平，第二PMOS管导通；位线上电位下降，使第一NMOS管逐渐关断，输出节点的电位被上拉到高电平；在读出阶段的第二阶段，输出节点为高电平，第二PMOS管继续导通；

若在读出阶段，位线上电位维持不变；在读出阶段，预充电信号的反相信号为低电平，第一PMOS管导通；在读出阶段的第一阶段，预充电信号的延迟信号为高电平，第二PMOS管导通，位线电位不变，第一NMOS管导通，输出节点处于中间电位；在读出阶段的第二阶段，预充电信号的延迟信号为低电平，第二PMOS管逐渐关断，位线电位不变，第一NMOS管导通，输出节点输出低电平。

本申请提供的灵敏放大器、静态随机存储器及灵敏放大器的控制方法，灵敏放大器通过第一PMOS管、第一NMOS管、第二PMOS管拓扑结构的设计，使其形成伪NMOS结构，由此可实现对位线上目标数据的逻辑变换和信号增强，同时在初始阶段实现了位线和第一反相器输入端的信号隔离，由此降低了电路板的设计面积，进而减少了电路的设计成本，此外，还可减少电源端至接地端产生直流通路的时间，进而减少了电路的使用功耗。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1是一种灵敏放大器电路的结构示意图；

图2是本发明实施例公开的一种灵敏放大器电路的结构示意图；

图3是本发明实施例公开的另一种灵敏放大器电路的结构示意图；

图4是本发明实施例公开的一种灵敏放大器电路工作过程的信号示意图；

图5是本发明实施例公开的又一种灵敏放大器电路的结构示意图；

图6是本发明实施例公开的又一种灵敏放大器电路的结构示意图；

图7是本发明实施例公开的又一种灵敏放大器电路的结构示意图。

附图标记：

P1、第一PMOS管；P2、第二PMOS管；P3、第三PMOS管；P4、第四PMOS管；P5、第五PMOS管；P6、第六PMOS管；P7、第七PMOS管；PREB、预充电信号的反相信号；DPC、预充电信号的延迟信号；101、第一反相器；102、第二反相器；N1、第一NMOS管；N2、第二NMOS管；N3、第三NMOS管；N4、第四NMOS管；103、第三反相器；Cin、电容；PRE、预充电信号；T1、预充电阶段；T21、第一阶段；T22、第二阶段。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

图1为一种容耦合型灵敏放大器(AC-coupled SA，简称：ACSA)的电路原理图。容耦合型灵敏放大器是单端放大器的一种。如图1所示，灵敏放大器包括第二反相器102、第三反相器103、第七PMOS管P7、第四PMOS管P4、第五PMOS管P5、第四NMOS管N4以及电容Cin。

其中，电容Cin的第一端连接位线，电容Cin的第二端连接第二反相器102的输入端，第二反相器102的输入端还连接第四PMOS管P4的第一端，第二反相器102的输出端连接第四PMOS管P4的第二端，第四PMOS管P4的控制端接收预充电信号PRE。第二反相器102的输入端还连接第五PMOS管P5的控制端，第五PMOS管P5的第一端连接第二反相器102的输出端，第五PMOS管P5的第二端连接第四NMOS管N4的第一端，第四NMOS管N4的控制端还接收预充电信号PRE，第四NMOS管N4的第二端接地，第五PMOS管P5的第二端连接第三反相器103的输入端，第三反相器103的输出端输出读出信号。

灵敏放大器还包括第七PMOS管P7，第七PMOS管P7的第一端连接电源端，第七PMOS管P7的第二端连接位线，第七PMOS管P7的控制端接收预充电信号PRE。

电容Cin一方面起到隔离位线和第一反相器101输入端口的作用，另一方面将位线上的电压耦合到第一反相器101输入端口。第四PMOS管P4位求值管，主要作用是在预充电阶段平衡第一反相器101的输入端和第一反相器101的输出端的电位。第一反相器101的控制端还接收字线信号，在静态随机存储器处于读周期时有效，也就是灵敏放大器仅仅在读周期才工作，节省灵敏放大器的功耗。

在灵敏放大器处于预充电阶段，预充电信号PRE为低电平，第七PMOS管P7导通，位线BL被预充电至电源电压。第四PMOS管P4导通，第二反相器102的输入端和输出端相连接，第二反相器102的输入端和第二反相器102的输出端的电位处于反转点附近。预充电信号的反相信号PREB为高电平，第四NMOS管N4导通，第三反相器的输入端Z被拉至地。第二反相器102的输入端和第二反相器102的输出端的电位相同，第五PMOS管P5处于关断状态，第三反相器的输入端Z的电位不受影响。

在灵敏放大器处于读出阶段，预充电信号PRE为高电平，第四PMOS管P4导通，第二反相器102的输入端和输出端断开。字线信号WL为高电平，使第二反相器102使能。预充电信号的反相信号PREB为低电平，第四NMOS管N4断开。字线信号使存储单元处于读状态。

若存储单元里面存储的数据为‘0’，则位线BL放电，位线上电压变化通过电容Cin耦合到第二反相器102的输入端，第二反相器102的输入端的电位开始下降，第二反相器102的输出端的电位开始上升，因此第五PMOS管P5开始导通，第二反相器102的输出端的电压传输到第三反相器103的输入端，第三反相器103的输出端输出低电平。若存储单元里面存储的数据为‘1’，则位线BL不放电，第三反相器的输入端Z的电位不受影响，仍然为低电平，第三反相器的输出端输出高电平，最终，灵敏放大器输出高电平。

电容Cin耦合型灵敏放大器利用电容Cin隔离了位线和第二反相器102输入端口，让灵敏放大器初始状态偏置在第二反相器102翻转点附近。位线上只需要几十毫伏的点位下降即可检测出来，大大降低了SRAM的读延时。并且，相比于伪差分灵敏放大器，电容Cin耦合型灵敏放大器不需要参考电压产生电路，电路的复杂性降低了。另一方面，该结构不需要使能信号，消除了使能信号对灵敏放大器的影响。

然而，该结构在预充电阶段，反相器偏置在翻转点附近，电源到地形成直流通路，造成功耗的增加。另一方面，为了将位线上的电压变化耦合到反相器的输入端口，需要较大的耦合电容Cin。因此，电容耦合型灵敏放大器的面积较大。

本申请一些实施例处于上述考虑。本申请提供一种伪NMOS结构的灵敏放大器电路，实现了对位线上目标数据的逻辑变换和信号增强，由此可正常实现数据读取，还可达到前述隔离电容Cin的信号隔离效果，由此降低了电路板的设计面积，进而减少了电路的设计成本，此外，在预充电阶段，还可减少电源端至接地端产生直流通路的时间，进而减少了电路的使用功耗。

实施例一

请参阅图2，图2是本发明实施例公开的一种灵敏放大器电路的结构示意图。如图2所示，灵敏放大器包括：第一PMOS管P1、第一NMOS管N1、第二PMOS管P2以及第一反相器。

第一PMOS管P1的第一端连接电源端，第一PMOS管P1的第二端连接第二PMOS管P2的第一端，第二PMOS管P2的第二端连接第一NMOS管N1的第一端后形成输出节点，第一NMOS管N1的第二端接地。

第一NMOS管N1的控制端连接位线，第一PMOS管P1的控制端接收预充电信号的反相信号PREB，第二PMOS管P2的控制端接收控制信号，输出节点与第一反相器的输入端连接。

在预充电信号的反相信号PREB和控制信号的控制下，第一PMOS管P1、第二PMOS管P2和第一NMOS管N1用于在读出阶段T2对位线上数据进行信号增强并进行非逻辑运算。

预充电阶段T1，通过预充电信号PRE可以使位线预充电至预充电电压，使得灵敏放大器在后续的读出阶段T2，存储单元与位线进行电荷共享，灵敏放大器对位线上电位进行放大。更具体地，可以读取位线上的数据电平，并进行数据增强和非运算的逻辑变换，最终通过第一反相器输出处理后的数据。通过第一PMOS管P1、第一NMOS管N1、第二PMOS管P2的连接关系，形成了电路总体的伪NMOS结构，可实现信号隔离、信号变换和信号增强功能。

第一NMOS管N1由位线数据驱动，第一PMOS管P1由预充电信号的反相信号PREB驱动，预充电阶段T1，预充电信号PRE为低电平，反向信号为高电平，第一PMOS管P1关断，而读出阶段T2，预充电信号的反相信号PREB则为低电平，在数据读取阶段再导通第一PMOS管P1，减少了信号干扰，且降低了电路不必要的功耗。第二PMOS管P2由电路内部产生的控制信号驱动，也可以根据预设的数据逻辑关系，接入外部的控制信号，由外部控制信号驱动。第一PMOS管P1、第一NMOS管N1、第二PMOS管P2的组合方式，可将位线上的电压变化通过非逻辑耦合至输出节点，并通过晶体管的信号放大功能和第一反相器的高增益特性，实现了信号增强，而第一反相器用于将非逻辑处理后的输出节点数据再取反，从而由此第一反相器的输出可以准确跟随位线上的目标数据的电压变化。

作为一种可选的实施方式，请参阅图3，图3是本发明实施例公开的另一种灵敏放大器电路的结构示意图。如图3所示，灵敏放大器还包括或非门104，或非门104的第一输入端接收预充电信号的延迟信号DPC，或非门104的第二输入端连接输出节点，或非门104的输出端连接第二PMOS管P2的控制端。

通过或非门104，接收预充电信号的延迟信号DPC以及输出节点的信号，并进行或非计算，产生对应的控制信号以控制第二PMOS管P2的通断，由此将控制信号与电路内部的信号变化建立关联，提升了电路的响应速度和自动化程度，并降低了灵敏放大器的功耗。

在一些实施例中，如图4所示，在预充电阶段T1，预充电信号PRE为低电平。在读出阶段T2，预充电信号PRE为高电平。预充电信号的延迟信号DPC与预充电信号PRE之间延迟时间大于预充电阶段T1的时长，且预充电信号的延迟信号DPC与预充电信号PRE之间延迟时间小于预充电阶段T1和读出阶段T2的总时长。通过如此设置，使读出阶段T2包括第一阶段T21第二阶段T22。在第一阶段T21，预充电信号的延迟信号DPC为高电平，在第二阶段T22，预充电信号的延迟信号DPC为低电平。保证在读出数据“0”时，第一PMOS管P1、第二PMOS管P2以及第一NMOS管N1控制输出节点输出高电平。在读出数据“1”时，第一PMOS管P1、第二PMOS管P2以及第一NMOS管N1控制输出节点输出低电平。

在完成预充电之后，位线上的数据激活，同时预充电信号的反相信号PREB为低电平，可驱动第一PMOS管P1导通，读出阶段T2中，或非门104的第一输入端接收到低电平，此时只要第二输入端接收到的为高电平信号，则输出的控制信号就为低电平，此时可驱动第二PMOS管P2导通，若此时第二输入端接收到的为低电平信号，则输出的控制信号依然为高电平，第二PMOS管P2不导通。

当第二PMOS管P2导通时，电源端通过第一PMOS管P1和第二PMOS管P2将输出节点电压拉到高电平。例如，位线上的数据为高电平，在第一NMOS管N1导通时，此时接地端通过第一NMOS管N1将输出节点电压拉到低电平，此时需要控制第二PMOS管P2则关断，由此在对位线上的数据实现非逻辑运算以及信号增强以外，还实现了第二PMOS管P2和第一NMOS管N1之间的互锁效果，提升了电路的可靠性。

通过或非门104输入端和输出端逻辑关系的设计，以及NMOS管和PMOS管导通条件的不同，使得电路可以实现对位线上的数据进行非逻辑运算及信号增强，并耦合至第一反相器的输入端，同时还可通过晶体管的工作条件设计互锁效果，提升了电路的可靠性。

作为一种可选的实施方式，若在读出阶段T2，位线上电位下降时，也就是存储单元中存储数据“0”。在读出阶段T2，预充电信号的反相信号PREB为低电平，第一PMOS管P1导通。在读出阶段T2的第一阶段T21，预充电信号的延迟信号DPC为高电平，控制信号为低电平，第二PMOS管P2导通。位线上电位下降，使第一NMOS管N1逐渐关断，输出节点的电位被上拉到高电平。由于第二PMOS管直接被低电平的控制信号导通，输出节点快速上升至高电平。在读出阶段T2的第二阶段T22，输出节点为高电平，第二PMOS管P2继续导通。

若在读出阶段T2，位线上电位维持不变，也就是在存储单元中存储数据“1”。在读出阶段T2，预充电信号的反相信号PREB为低电平，第一PMOS管P1导通。在读出阶段T2的第一阶段T21，预充电信号的延迟信号DPC为高电平，第二PMOS管P2导通，在读出阶段T2的第一阶段T21，位线电位不变，第一NMOS管N1导通，也就是在第一PMOS管P1、第二PMOS管P2以及第一NMOS管N1之间形成电流路径，输出节点输出中间电位，也就是中间电位介于高电平和低电平之间。在读出阶段T2的第二阶段T22的初始时刻，输出节点为中间电位，预充电信号的延迟信号DPC为低电平，控制信号为高电平，第二PMOS管P2逐渐关断，位线电位不变，第一NMOS管N1导通，输出节点被下拉至低电平。

本申请还提供一种灵敏放大器的控制方法，灵敏放大器包括：第一PMOS管P1、第一NMOS管N1、第二PMOS管P2以及第一反相器。

第一PMOS管P1的第一端连接电源端，第一PMOS管P1的第二端连接第二PMOS管P2的第一端，第二PMOS管P2的第二端连接第一NMOS管N1的第一端后形成输出节点，第二NMOS管N2的第二端接地。

第一NMOS管N1的控制端连接位线，第一PMOS管P1的控制端接收预充电信号的反相信号PREB，第二PMOS管P2的控制端接收控制信号，输出节点与第一反相器的输入端连接。

控制方法包括：

在预充电信号的反相信号PREB和控制信号的控制下，第一PMOS管P1、第二PMOS管P2和第一NMOS管N1用于在读出阶段T2对位线上数据进行信号增强并进行非逻辑运算。

通过第一PMOS管P1、第一NMOS管N1、第二PMOS管P2拓扑结构的设计，使其形成伪NMOS结构，由此可实现对位线上目标数据的逻辑变换和信号增强，同时在初始阶段实现了位线和第一反相器输入端的信号隔离，由此降低了电路板的设计面积，进而减少了电路的设计成本，此外，在预充电阶段T1，还可减少电源端至接地端产生直流通路的时间，进而减少了电路的使用功耗。

作为一种可选的实施方式，灵敏放大器还包括或非门104，或非门104的第一输入端接收预充电信号的延迟信号DPC，或非门104的第二输入端连接输出节点，或非门104的输出端连接第二PMOS管P2的控制端。

控制方法还包括：

读出阶段T2包括第一阶段T21第二阶段T22。在第一阶段T21，预充电信号的延迟信号DPC为高电平，在第二阶段T22，预充电信号的延迟信号DPC为低电平。

若在读出阶段T2，位线上电位下降时。在读出阶段T2，预充电信号的反相信号PREB为低电平，第一PMOS管P1导通。在读出阶段T2的第一阶段T21，预充电信号的延迟信号DPC为高电平，第二PMOS管P2导通。位线上电位下降，使第一NMOS管N1逐渐关断，输出节点的电位被上拉到高电平。在读出阶段T2的第二阶段T22，输出节点为高电平，第二PMOS管P2继续导通。

若在读出阶段T2，位线上电位维持不变。在读出阶段T2，预充电信号的反相信号PREB为低电平，第一PMOS管P1导通。在读出阶段T2的第一阶段T21，预充电信号的延迟信号DPC为高电平，第二PMOS管P2导通，位线电位不变，第一NMOS管N1导通，输出节点处于中间电位。在读出阶段T2的第二阶段T22，预充电信号的延迟信号DPC为低电平，第二PMOS管P2逐渐关断，位线电位不变，第一NMOS管N1导通，输出节点输出低电平。

通过或非门104输入端和输出端逻辑关系的设计，以及NMOS管和PMOS管导通条件的不同，使得电路可以实现对位线上的数据进行非逻辑运算及信号增强，并耦合至第一反相器的输入端，同时还可通过晶体管的工作条件设计互锁效果，提升了电路的可靠性。

本实施例提供的灵敏放大器电路，灵敏放大器通过第一PMOS管P1、第一NMOS管N1、第二PMOS管P2拓扑结构的设计，使其形成伪NMOS结构，由此可实现对位线上目标数据的逻辑变换和信号增强，同时在初始阶段实现了位线和第一反相器输入端的信号隔离，由此降低了电路板的设计面积，进而减少了电路的设计成本，此外，还可减少电源端至接地端产生直流通路的时间，进而减少了电路的使用功耗。

实施例二

作为一种可选的实施方式，请参阅图5，图5是本发明实施例公开的又一种灵敏放大器电路的结构示意图。如图5所示，灵敏放大器还包括电压调节模块。

电压调节模块与输出节点连接，电压调节模块用于调节输出节点的电压。

电压调节模块用于在读出阶段T2调节输出节点的电压值，加大下拉电流，使得输出节点电压下降的速率变快，由此提升电路的数据读取效率。

作为一种可选的实施方式，电压调节模块包括至少一个电压调节子模块。

每个电压调节子模块与输出节点连接，每个电压调节子模块的控制端还接收选择信号，电压调节子模块在选择信号的控制下调节输出节点的电压。

电压调节模块可以包括多个并联连接的电压调节子模块，各电压调节子模块接收位线数据，同时还可接收选择信号，通过选择信号驱动元器件工作，以调节下拉速率，由此提升数据读取效率，并使得电路性能符合预设需求，控制电平下拉的速率与电路中的各元器件动态响应性能相匹配。

作为一种可选的实施方式，电压调节子模块包括：第二NMOS管N2和第三NMOS管N3。

第二NMOS管N2的控制端连接位线，第二NMOS管N2的第一端连接输出节点，第二NMOS管N2的第二端连接第三NMOS管N3的第一端，第三NMOS管N3的第二端接地，第三NMOS管N3的控制端接收选择信号Opt1。

具体的，电压调节子模块可以由串联的NMOS管构成，其中一个NMOS管连接位线，接收位线的数据作为控制信号，另一个NMOS管控制端接收单独的选择信号作为控制信号，若需要开启该路的电压调节子模块，则可以将选择信号调节至预设值，或者通过类似前述或非门104的设计，根据电路内部信号的逻辑关系自动化的确定出选择信号，从而根据实际需求开启预设数量的电压调节子模块以调整电平下拉速率。由此，提升了调节电平下拉速率的灵活性，并进一步提升了数据读取的效率和电路的可靠性。

作为一种可选的实施方式，请参阅图6，图6是本发明实施例公开的又一种灵敏放大器电路的结构示意图。如图6所示，灵敏放大器还包括预充电模块。

预充电模块与位线连接，预充电模块在预充电阶段T1对位线进行预充电。

预充电模块用于在预充电阶段T1激活位线数据，如前，由于预充电阶段T1预充电信号PRE为低电平，预充电模块可以设计为至少一个通过预充电信号PRE驱动的PMOS管，在读出阶段T2即可关断，由此可降低信号干扰和电路功耗。

此外，本申请还提供一种静态随机存储器，静态随机存储器包括如第一方面的灵敏放大器。

本实施例提供的灵敏放大器电路，灵敏放大器还包括电压调节模块。电压调节模块与输出节点连接，电压调节模块用于调节输出节点的电压。可通过电压调节模块在读出阶段T2调节输出节点的电压值，加大下拉电流，使得输出节点电压下降的速率变快，由此提升电路的数据读取效率。

实施例三

请参阅图7，图7是本发明实施例公开的又一种灵敏放大器电路的结构示意图，用以示例说明各实施方式结合实施时的电路工作原理。如图7所示，

电路通过移动第一反相器的VTC曲线来实现小信号检测。其中，PRE信号为预充电信号PRE，主要是将位线BL预充至电源端的高电平。DPC信号为PRE信号的延迟信号，主要作用是降低灵敏放大器的功耗，PREB信号为预充电信号的反相信号PREB。

继续参考图4，首先，灵敏放大器处于预充电阶段T1，第三PMOS管P3导通，第一PMOS管P1关断。此时，位线BL被预充电至VDD，节点Y，即前述输出节点的电位被拉至地。随后，字线信号拉高，存储单元处于读出阶段T2，预充电信号的延迟信号由低电平变为高电平，预充电信号的反相信号PREB保持低电平不变。此时，第一晶体管P1导通，第二晶体管P2关断。

若存储单元里面存储的数据为‘0’，位线BL开始放电。因为晶体管N0的驱动强度小于晶体管第一PMOS管P1和第二PMOS管P2的驱动强度，所以位线BL只需要很小的电位下降，节点Y的电位就开始上升，此时晶体管第二PMOS管P2导通。若存储单元里面存储的数据为‘1’，位线BL的电位不发生变化，保持低电平。一段延时后，预充电信号的反相信号PREB也变为高电平，此时节点Z的电位变为了高电平，晶体管第二PMOS管P2关断，电源到地的通路消失，这段延时是由灵敏放大器检测‘0’所需要的时间决定的。虽然晶体管第一PMOS管P1，第二PMOS管P2，第一NMOS管N1均导通时，电源到地会形成短暂通路，造成一定的功耗，但较之已有方案功耗小的多。

此外，第二NMOS管N2和第三NMOS管N3构成一种电压调节模块的结构，可以通过控制选择信号opt1来选择开启第三NMOS管N3，在读出时加大下拉的电流让Y更快的下拉，由此在提高了读出速度、缩小读出时间的同时进一步降低了读操作过程中的功耗。

本实施例提供的灵敏放大器电路，灵敏放大器通过第一PMOS管P1、第一NMOS管N1、第二PMOS管P2拓扑结构的设计，使其形成伪NMOS结构，由此可实现对位线上目标数据的逻辑变换和信号增强，同时在初始阶段实现了位线和反相器输入端的信号隔离，由此降低了电路板的设计面积，进而减少了电路的设计成本，此外，还可减少电源端至接地端产生直流通路的时间，进而减少了电路的使用功耗。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (11)

1.一种灵敏放大器，其特征在于，所述灵敏放大器包括：第一PMOS管、第一NMOS管、第二PMOS管以及第一反相器；

所述第一PMOS管的第一端连接电源端，所述第一PMOS管的第二端连接所述第二PMOS管的第一端，所述第二PMOS管的第二端连接所述第一NMOS管的第一端后形成输出节点，所述第一NMOS管的第二端接地；

所述第一NMOS管的控制端连接位线，所述第一PMOS管的控制端接收预充电信号的反相信号，所述第二PMOS管的控制端接收控制信号，所述输出节点与所述第一反相器的输入端连接；

在所述预充电信号的反相信号和控制信号的控制下，所述第一PMOS管、所述第二PMOS管和所述第一NMOS管用于在读出阶段对位线上数据进行信号增强并进行非逻辑运算。

2.根据权利要求1所述的灵敏放大器，其特征在于，所述灵敏放大器还包括或非门，所述或非门的第一输入端接收所述预充电信号的延迟信号，所述或非门的第二输入端连接所述输出节点，所述或非门的输出端连接所述第二PMOS管的控制端。

3.根据权利要求2所述的灵敏放大器，其特征在于，在预充电阶段，所述预充电信号为低电平；在读出阶段，所述预充电信号为高电平；

所述预充电信号的延迟信号与所述预充电信号之间延迟时间大于所述预充电阶段的时长，且所述预充电信号的延迟信号与所述预充电信号之间延迟时间小于所述预充电阶段和所述读出阶段的总时长。

4.根据权利要求3所述的灵敏放大器，其特征在于，所述读出阶段包括第一阶段和第二阶段；在所述第一阶段，所述预充电信号的延迟信号为高电平，在所述第二阶段，所述预充电信号的延迟信号为低电平；

若在所述读出阶段，所述位线上电位下降时；在读出阶段，所述预充电信号的反相信号为低电平，所述第一PMOS管导通；在读出阶段的第一阶段，所述预充电信号的延迟信号为高电平，所述第二PMOS管导通；所述位线上电位下降，使所述第一NMOS管逐渐关断，所述输出节点的电位被上拉到高电平；在读出阶段的第二阶段，所述输出节点为高电平，所述第二PMOS管继续导通；

若在所述读出阶段，所述位线上电位维持不变；在读出阶段，所述预充电信号的反相信号为低电平，所述第一PMOS管导通；在读出阶段的第一阶段，所述预充电信号的延迟信号为高电平，所述第二PMOS管导通，所述位线电位不变，所述第一NMOS管导通，所述输出节点处于中间电位；在读出阶段的第二阶段，所述预充电信号的延迟信号为低电平，所述第二PMOS管逐渐关断，所述位线电位不变，所述第一NMOS管导通，所述输出节点输出低电平。

5.根据权利要求1所述的灵敏放大器，其特征在于，所述灵敏放大器还包括电压调节模块；

所述电压调节模块与所述输出节点连接，所述电压调节模块用于调节所述输出节点的电压。

6.根据权利要求5所述的灵敏放大器，其特征在于，所述电压调节模块包括至少一个电压调节子模块；

每个所述电压调节子模块与所述输出节点连接，每个所述电压调节子模块的控制端还接收选择信号，所述电压调节子模块在所述选择信号的控制下调节所述输出节点的电压。

7.根据权利要求6所述的灵敏放大器，其特征在于，所述电压调节子模块包括：第二NMOS管和第三NMOS管；

所述第二NMOS管的控制端连接所述位线，所述第二NMOS管的第一端连接所述输出节点，所述第二NMOS管的第二端连接所述第三NMOS管的第一端，所述第三NMOS管的第二端接地，所述第三NMOS管的控制端接收所述选择信号。

8.根据权利要求1所述的灵敏放大器，其特征在于，所述灵敏放大器还包括预充电模块；

所述预充电模块与所述位线连接，所述预充电模块在所述预充电阶段对所述位线进行预充电。

9.一种静态随机存储器，其特征在于，所述静态随机存储器包括如权利要求1至8中任意一项所述的灵敏放大器。

10.一种灵敏放大器的控制方法，其特征在于，所述灵敏放大器包括：第一PMOS管、第一NMOS管、第二PMOS管以及第一反相器；

所述第一PMOS管的第一端连接电源端，所述第一PMOS管的第二端连接所述第二PMOS管的第一端，所述第二PMOS管的第二端连接所述第一NMOS管的第一端后形成输出节点，所述第二NMOS管的第二端接地；

所述第一NMOS管的控制端连接位线，所述第一PMOS管的控制端接收预充电信号的反相信号，所述第二PMOS管的控制端接收控制信号，所述输出节点与所述第一反相器的输入端连接；

所述控制方法包括：

在所述预充电信号的反相信号和控制信号的控制下，所述第一PMOS管、所述第二PMOS管和所述第一NMOS管用于在读出阶段对位线上数据进行信号增强并进行非逻辑运算。

11.根据权利要求10所述的控制方法，其特征在于，所述灵敏放大器还包括或非门，所述或非门的第一输入端接收所述预充电信号的延迟信号，所述或非门的第二输入端连接所述输出节点，所述或非门的输出端连接所述第二PMOS管的控制端；

所述控制方法还包括：

所述读出阶段包括第一阶段和第二阶段；在所述第一阶段，所述预充电信号的延迟信号为高电平，在所述第二阶段，所述预充电信号的延迟信号为低电平；

若在所述读出阶段，所述位线上电位下降时；在读出阶段，所述预充电信号的反相信号为低电平，所述第一PMOS管导通；在读出阶段的第一阶段，所述预充电信号的延迟信号为高电平，所述第二PMOS管导通；所述位线上电位下降，使所述第一NMOS管逐渐关断，所述输出节点的电位被上拉到高电平；在读出阶段的第二阶段，所述输出节点为高电平，所述第二PMOS管继续导通；

若在所述读出阶段，所述位线上电位维持不变；在读出阶段，所述预充电信号的反相信号为低电平，所述第一PMOS管导通；在读出阶段的第一阶段，所述预充电信号的延迟信号为高电平，所述第二PMOS管导通，所述位线电位不变，所述第一NMOS管导通，所述输出节点处于中间电位；在读出阶段的第二阶段，所述预充电信号的延迟信号为低电平，所述第二PMOS管逐渐关断，所述位线电位不变，所述第一NMOS管导通，所述输出节点输出低电平。