CN115050406B - Sram存储器的位线泄漏电流补偿电路、模块及存储器 - Google Patents

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Abstract

本发明属于集成电路技术领域，具体涉及一种SRAM存储器的位线泄漏电流补偿电路，集成位线泄漏电流补偿电路的功能模块，采用该功能模块的数据存储电路及其存储器。位线泄漏电流补偿电路用于连接在SRAM存储器中的存储阵列和灵敏放大器SA之间；存储阵列与两组位线对连接，两组位线对包括主位线对BL、BLB和辅助位线对BL1、BLB1。位线泄漏电流补偿电路包括四组PMOS管对：P0和P1、P2和P3、P4和P5、P6和P7，以及四个电容：C0、C1、C2、C3。本发明提供的存储器中包括存储阵列、位线对、位线泄漏电流补偿电路和灵敏放大器。其中存储阵列由8T SRAM存储单元构成。解决了现有SRAM存储器存在的因位线漏电流导致的数据读取错误，以及读操作延迟较高，数据读取速率不足的问题。

Description

SRAM存储器的位线泄漏电流补偿电路、模块及存储器
技术领域
本发明属于集成电路技术领域，具体涉及一种SRAM存储器的位线泄漏电流补偿电路，集成位线泄漏电流补偿电路的功能模块，采用该功能模块的数据存储电路及其存储器。
背景技术
CMOS（Complementary Metal Oxide Semiconductor）场效应晶体管是存储器的数据读写电路中的一个关键元件，随着CMOS管工艺尺寸降低到纳米级别，晶体管的工作电压和阈值电压也都显著降低。工作电压的降低有利于提高芯片的集成度和降低芯片功耗。然而，晶体管阈值电压的降低会导致亚阈值电流的增大；这也会对部分电路的功能造成影响。例如对于SRAM（Static Random-Access Memory，静态随机存取存储器）阵列来说，在读操作时存储单元传输管的亚阈值电流组成了位线上的泄漏电流。位线泄漏电流会降低SRAM读操作的速度，当泄漏电流过大时甚至会导致读错误。
为了消除位线泄漏电流对SRAM数据读取性能的影响，技术人员开发出了多种方案。例如：A. Alvandpour等人在《European Conference on Solid-State Circuits(ESSCIRC)》中（“Bitline leakage equalization for sub-100nm caches”，2004年第29届European Solid-State Circuits Conference，第401-404页，doi: 10.1109/ESSCIRC.2003.1257157）提出了位线泄漏平衡（Bitlline Leakage Equalizaiton，BLE）电路结构（如图1）。该结构在6T存储单元的基础上，增加了一对连接存储节点和位线的传输管，同时保持了传统SRAM结构的工作时序。增加的传输管使两根位线上产生等量的泄漏电流，平衡了位线泄漏电流的影响。但是，该电路也存在一个不可忽视的缺点，即：一个“0”存储节点会同时引起两根位线上的泄漏电流，这可能导致在读取阶段时两根位线上的电压都不高，进而降低了灵敏放大器（Sense Amplifier，SA）的感测速度。
在此基础上，J. B. Zhang等人在《Electronics Letters》（“Self-compared bit-line pairs for eliminating effects of leakage current”，2017年，53卷，21期，第1396-1398页，doi: 10.1049/el.2017.1130）提出了自比较位线对（Self-Compared Bit-Line Pairs，S-Bitline）的电路结构（如图2）。该结构在位线BL和BLB的两侧分别增加了一根辅助位线，并把主位线和辅助位线对应接到一个四输入灵敏放大器的四个输入上。位线和辅助位线先由PMOS连接，当位线的电压因泄漏电流而降低时，辅助位线的电压也降低并与位线的电压保持相等。在读阶段时，位线和辅助位线由PMOS断开连接，并被分别连接到灵敏放大器两侧的输入，以此来平衡位线泄漏电流的影响。这种方案的缺点是：电路在预充电结束后需要留出一段时间去等待位线电压稳定，推迟了开启字线的时刻，这会大大降低存储器的读周期速度。此外，该方案中增加的一对常开PMOS也会增加电路的功耗。
发明内容
为了解决现有SRAM存储器存在的因位线漏电流导致的数据读取错误，以及读操作延迟较高，数据读取速率不足的问题，本发明分别提供了一种SRAM存储器的位线泄漏电流补偿电路，集成有位线泄漏电流补偿电路的功能模块，采用该功能模块的数据存储电路及其存储器。
本发明采用以下技术方案实现：
一种SRAM存储器的位线泄漏电流补偿电路，该补偿电路用于连接在SRAM存储器中的存储阵列和灵敏放大器SA之间。存储阵列与两组位线对连接，两组位线对包括主位线对BL、BLB和辅助位线对BL1、BLB1。
位线泄漏电流补偿电路包括四组PMOS管对：P0和P1、P2和P3、P4和P5、P6和P7，以及四个电容：C0、C1、C2、C3。
位线泄漏电流补偿电路的电路连接方式如下：其中三组PMOS管对P0和P1、P4和P5、P6和P7中的栅极均接控制信号CTLA。另外一组PMOS管对P2和P3的栅极接控制信号CTLB。PMOS管P2、P3、P6、P7的源极均接VDD。 PMOS管P1的源极接P2的漏极；PMOS管P3的漏极接P4的源极。PMOS管P0和P1的源极分别通过一对电容C0和C1串联到PMOS管P6的漏极上。PMOS管P4和P5的源极分别通过一对电容C2和C3串联到PMOS管P7的漏极上。PMOS管P0、P1、P4、P5的漏极预留作为依次接位线BL、BL1、BLB1和BLB的接口。PMOS管P0和P5的源极还分别引出作为连接灵敏放大器正负极的信号输出接口。
作为本发明进一步的改进，PMOS管P0，P1，P4，P5采用55nm CMOS工艺下的高阈值PMOS，宽长比W/L=800nm/60nm。P2，P3，P6，P7采用55nm CMOS工艺下的高阈值PMOS，宽长比W/L=1μm/60nm。电容C0~C3均为20fF。
本发明提供的位线泄漏电流补偿电路应用的存储阵列中，每个存储单元均采用包括两对传输管的8T SRAM存储单元。当位线泄漏电流补偿电路应用于由仅包括一对传输管的6T SRAM存储单元构成的存储阵列时，则在每个6T SRAM存储单元中增加一组传输管，并将增加的传输管连接到一组新增的辅助位线对上。即相当于将现有的6T SRAM存储单元先升级成符合要求的8T SRAM存储单元，然后再应用该位线泄漏电流补偿电路。
本发明还包括一种SRAM存储器的位线泄漏电流补偿模块，该补偿模块应用于采用8T SRAM存储单元构成存储阵列的存储器中。位线泄漏电流补偿模块采用如前述位线泄漏电流补偿电路封装而成。位线泄漏电流补偿模块包括一个电源接口VDD，两个控制信号接口CTLA和CTLB，四个位线接口BL、BLB、BL1和BLB1；以及两个输出接口SA+和SA-。
其中，电源接口用于将位线泄漏电流补偿模块接到电源端上。控制信号接口CTLA和CTLB用于向所述位线泄漏电流补偿模块输入表征不同工作状态下的置位信号。四个位线接口BL、BLB、BL1和BLB1分别用于和存储阵列中对应的主位线对和辅助位线对中的各条位线电连接；进而通过位线获取各个存储单元的电压状态信号。输出接口用于将位线泄漏电流补偿模块根据电压状态信号生成的电压耦合信号输出给灵敏放大器；进而由灵敏放大器根据输入的电压耦合信号读取出存储单元中存储的数据。
作为本发明进一步的改进，电源接口连接的VDD电源的电压为1.2V。
在本发明中，置位信号包括CTLA处于低电平，CTLB处于高电平的第一状态信号“01”，以及CTLA处于高电平，CTLB处于低电平的第二状态信号“10”。通过调整置位信号可使得电路在预充电、放电和检测三个状态下循环切换。其中，位线泄漏电流补偿模块仅在“放电-检测”的状态切换过程中发挥补偿作用。本发明还包括一种数据存储电路，该数据存储电路中包括：存储阵列、位线对、位线泄漏电流补偿单元、灵敏放大器。
其中，存储阵列由多个存储单元构成，每个存储单元均采用具有两对传输管的8TSRAM存储单元。
位线对包括主位线对BL、BLB，以及辅助位线对BL1、BLB1。各个存储单元的传输管分别连接在主位线对和辅助位线对的四根位线上。
位线泄漏电流补偿单元采用如前述的位线泄漏电流补偿电路的电路布局进行设计。位线泄漏电流补偿单元用于根据输入的置位信号调节自身的工作状态，进而在数据读取阶段采集各根位线上的电压状态信号，并根据电压状态信号生成两个电压耦合信号VSA+和VSA-，并将电压耦合信号输入到一个灵敏放大器中。
灵敏放大器用于根据输入的电压耦合信号确定当前位线对上对应的存储单元的逻辑状态，即：所需的存储数据。
作为本发明进一步的改进，每个8T SRAM存储单元中包括两个PMOS管：P0、P1；以及6个NMOS管：N0、N1、N2、N3、N4、N5。
其中，NMOS管N0的栅极接字线WL，漏极接主位线BL，源极分别与PMOS管P0的漏极、NMOS管N2的漏极、PMOS管P1的栅极、NMOS管N3的栅极、NMOS管N4的源极相连。NMOS管N1的栅极接字线WL，漏极接主位线BLB，源极分别与PMOS管P0的栅极、PMOS管P1的漏极、NMOS管N2的栅极、NMOS管N3的漏极和NMOS管N5的源极相连。NMOS管N2、N3的源极接GND。NMOS管N4和N5的栅极均接GND，漏极分别接辅助位线BL1和BLB1。
作为本发明进一步的改进，灵敏放大器采用电流型灵敏放大器；灵敏放大器的接口包括：两个输入信号接口，一个使能信号接口SEAN，一个预充电接口PRE，至少一个输出接口OUT。输入信号接口分别用于接收位线泄漏电流补偿单元输出的电压耦合信号VSA+和VSA-。使能信号接口SEAN用于接收调整灵敏放大器的开关状态的使能信号。预充电接口PRE用于接收调整电路的预充电状态的信号。输出接口用于输出灵敏放大器的检测结果；本发明采用的灵敏放大器有两个输出接口OUT和OUTB，因而可以产生两路输出。
本发明还包括一种存储器，该存储器由如前述的数据存储电路封装而成；封装的集成电路中包含由多个8T SRAM存储单元构成的存储阵列。存储器通过位线对、位线泄漏电流补偿单元和灵敏放大器管理每个存储单元存储的数据的读取过程。该存储器的信号接口至少包括：电源接口、地线接口、充电管理接口、字线接口、使能接口、控制接口。
其中，电源接口VDD用于接电源。地线接口GND用于接地。充电管理接口PRE用于获取用于调整电路的预充电状态的信号。字线接口WL用于调整每个存储单元在各条位线上的接入状态。使能接口SEAN用于获取调整灵敏放大器的开关状态的信号。控制接口CTLA和CTLB用于获取调整所述位线泄漏电流补偿单元工作状态的置位信号。
本发明提供的技术方案，具有如下有益效果：
本发明针对泄漏电流对数据存储器性能造成影响，设计了一种特殊的位线泄漏电流补偿电路，该补偿电路可以应用在采用8T SRAM存储单元的存储器中。在双位线对和灵敏放大器SA之间采用本发明设计的位线泄漏电流补偿电路后，可以通过在电路不同工作阶段输出相应的控制信号，改变电路的通路结构并调整电路中的传输方向，以抑制泄漏电流对电路的影响。
由于本发明提供的补偿电路可以在必要情况通过补偿的方式克服不同位线上泄漏电流的影响，因而可以大大提升电路对泄漏电流的耐受性，增强数据读取的准确性。同时，该电路还可以有效缩短高泄漏电流条件下数据读取电路对存储单元的访问时间，进而提高数据存储器的数据读取速率。
特别地，本发明设计的电路中，各个元件（如MOS管）在数据读取阶段并不处于常开状态，而仅在必要阶段保持开启。因此，本发明电路的整体功耗也得到了优化；更加具有实用性。
附图说明
图1为背景技术中增加一对连接存储节点和位线的传输管后的BLE电路的电路图。
图2为背景技术中增加辅助位线的S-Bitline电路的电路图。
图3为本发明实施例1中提供的SRAM存储器的位线泄漏电流补偿电路在8T SRAM中应用时的电路图。
图4为本发明实施例2中提供的一种SRAM存储器的位线泄漏电流补偿模块的模块示意图。
图5为图3的电路在预充电状态下的主要元件的电位及其电流传输方向的示意图。
图6为图3的电路在放电状态下的主要元件的电位及其电流传输方向的示意图。
图7为图3的电路在检测状态下的主要元件的电位及其电流传输方向的示意图。
图8为本发明实施例3提供的数据存储电路中8T SRAM存储单元的电路图。
图9为本发明实施例3提供的数据存储电路中采用的灵敏放大器的电路图。
图10为本发明实施例3提供的数据存储电路在执行数据读取操作时各个控制信号的时序波形图。
图11为本发明实施例4提供的存储器的模块示意图。
图12为性能仿真测试过程中，试验组和对照组产品在不同位线泄漏电流情况下对存储单元的访问时间的变化曲线。
图13为性能仿真测试过程中，试验组和对照组产品在不同工艺角下所能承受的最大位线电流的柱状对比图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例1
本实施例提供一种SRAM存储器的位线泄漏电流补偿电路，如图3所示，该补偿电路（对应图3中B部分的电路）用于连接在SRAM存储器中的存储阵列（对应图3中A部分的电路）和灵敏放大器SA（对应图3中C部分的电路）之间。存储阵列与两组位线对连接，两组位线对包括主位线对BL、BLB和辅助位线对BL1、BLB1；存储阵列中的每个存储单元包括4个传输管，恰好连接在各根位线上。
本实施例提供的位线泄漏电流补偿电路包括四组PMOS管对：P0和P1、P2和P3、P4和P5、P6和P7，以及四个电容：C0、C1、C2、C3。
位线泄漏电流补偿电路的电路连接方式如下：其中三组PMOS管对P0和P1、P4和P5、P6和P7中的栅极均接控制信号CTLA。另外一组PMOS管对P2和P3的栅极接控制信号CTLB。PMOS管P2、P3、P6、P7的源极均接VDD。 PMOS管P1的源极接P2的漏极；PMOS管P3的漏极接P4的源极。PMOS管P0和P1的源极分别通过一个电容C0和C1串联到PMOS管P6的漏极上。PMOS管P4和P5的源极分别通过一个电容C2和C3串联到PMOS管P7的漏极上。PMOS管P0、P1、P4、P5的漏极预留作为依次接位线BL、BL1、BLB1和BLB的接口。PMOS管P0和P5的源极还分别引出作为连接灵敏放大器正负极的信号输出接口。
其中，为了保证电路具有最佳的性能，在本实施例中，PMOS管P0，P1，P4，P5采用55nm CMOS工艺下的高阈值PMOS，宽长比W/L=800nm/60nm。P2，P3，P6，P7采用55nm CMOS工艺下的高阈值PMOS，宽长比W/L=1μm/60nm。而电容C0~C3均为20fF。
在本实施例的SRAM存储电路中，存储单元进行读操作时，开启字线放电后，连接在同一侧存储节点的主位线和辅助位线上存在等量的泄漏电流，而与被访问单元的“0”存储节点相连的主位线上还存在单元电流。因此，被访问单元的“1”存储节点一侧的主位线和辅助位线上有相等的电压，该侧的两个电容上电压相等。“0”存储节点一侧的主位线电压比辅助位线电压要低，与主位线相连的电容上的电压比与辅助位线相连的电容上的电压要高。
采用本实施例设计的位线泄漏电流补偿电路之后，在开启灵敏放大器的同时，位线泄漏电流补偿电路的电路结构能够检测到位线上的泄漏电流，并通过将其转换为电压的方式对其进行平衡。进而通过改变PMOS对的开启或关闭来改变位线和电容的连接方式，将对应的电压耦合到灵敏放大器的输入端，避免位线上泄漏电流的影响。因此，采用本实施例的补偿电路后，无论存储单元存储的是何种数据，可以保证读取出正确的数据。即使位线上存在位线泄漏电流时，也能够保证读出的数据的准确性。这大大改善了存储电路对位线泄漏电流的容忍度，提高了存储电路的稳定性。
考虑到泄漏电流会影响电路读取存储单元内数据时的访问时间，因此本实施例在通过补偿电路消除泄漏电路影响的基础上，同时克服了泄漏电路对数据访问速率的影响。这可以保证在任意泄漏电流条件下，电路都可以以最快的访问速率读取存储单元上的数据，进而大大提升存储单元在不同条件下的数据读取速率。
对于传统电路来说，位线泄漏电流会导致位线间电压差较低，而对SA来说，输入电压差越小，感测速度就越慢；而在本实施例设计的电路中，即使存在位线泄漏电流，补偿电路也会将输入SA的电压差保持在一个相对较大的值，使得SA的感测速度较快。
需要强调的是：本实施例提供的位线泄漏电流补偿电路主要是针对采用8T SRAM存储单元的存储阵列设计的。该电路要求存储阵列至少连接在两组位线对上，并包括四条位线。但是对于采用6T SRAM存储单元的存储阵列，该补偿电路也可以应用。只需要在每个6T SRAM存储单元中增加一组传输管，并将增加的传输管连接到一组新增的辅助位线对上即可。这相当于将现有的6T SRAM存储单元先升级成符合要求的8T SRAM存储单元，然后再应用该位线泄漏电流补偿电路。
实施例2
在实施例1设计的补偿电路的基础上，本实施例进一步提供一种SRAM存储器的位线泄漏电流补偿模块，该补偿模块应用于采用8T SRAM存储单元构成存储阵列的存储器中。位线泄漏电流补偿模块采用如前述位线泄漏电流补偿电路封装而成。如图4所示，位线泄漏电流补偿模块包括一个电源接口VDD，电源接口连接的VDD电源的电压为1.2V。两个控制信号接口CTLA和CTLB，四个位线接口BL、BLB、BL1和BLB1；以及两个输出接口SA+和SA-。
其中，电源接口用于将位线泄漏电流补偿模块接到电源端上。控制信号接口CTLA和CTLB用于向所述位线泄漏电流补偿模块输入表征不同工作状态下的置位信号。四个位线接口BL、BLB、BL1和BLB1分别用于和存储阵列中对应的主位线对和辅助位线对中的各条位线电连接；进而通过位线获取各个存储单元的电压状态信号。输出接口用于将位线泄漏电流补偿模块根据电压状态信号生成的电压耦合信号输出给灵敏放大器；进而由灵敏放大器根据输入的电压耦合信号读取出存储单元中存储的数据。
在本实施例中，置位信号包括CTLA处于低电平，CTLB处于高电平的第一状态信号“01”，以及CTLA处于高电平，CTLB处于低电平的第二状态信号“10”。通过调整置位信号可使得电路在预充电、放电和检测三个状态下循环切换。
电路的各个工作状态分别如图5-7所示，包括：预充电状态、放电状态以及检测状态。如图5所示，在预充电状态下，CTLA为低电平，CTLB为高电平，故P0，P1，P4，P5，P6，P7开启，P2，P3关闭，电容C0~C3两端均被预充到1.2 V，因此电容C0~C3上的电压均为0 V。如图6所示，在放电状态下，CTLA为低电平，CTLB为高电平，故P0，P1，P4，P5，P6，P7开启，P2，P3关闭，假设位线BL和BL1的电压均因泄漏电流降低到0.75 V，因此电容C0和C1上的电压为0.45V；假设位线BLB的电压因泄漏电流降低到0.85 V，由于位线BLB1上的泄漏电流极小，BLB1的电压保持为1.2 V，因此电容C2和C3上的电压分别为0 V和0.35 V。如图7所示，在检测状态下，CTLA为高电平，CTLB为低电平，故P0，P1，P4，P5，P6，P7关闭，P2，P3开启，因此在耦合电容的作用下，输入SA的电压VSA+=1.2 V，VSA-=0.85 V，SA可以将这个电压差快速放大到逻辑电平。并结合图中箭头可知：本实施例提供的位线泄漏电流补偿模块仅在“放电-检测”的状态切换过程中发挥补偿作用。
实施例3
利用实施例1中设计的SRAM存储器的位线泄漏电流补偿电路；本实施例进一步提供了一种数据存储电路，该数据存储电路如图3所示，具体包括：存储阵列、位线对、位线泄漏电流补偿单元、灵敏放大器。
其中，位线对包括主位线对BL、BLB，以及辅助位线对BL1、BLB1。各个存储单元的传输管分别连接在主位线对和辅助位线对的四根位线上。
存储阵列由多个存储单元构成，每个存储单元均采用具有两对传输管的8T SRAM存储单元。如图8所示，8T SRAM存储单元中包括两个PMOS管：P0、P1；以及6个NMOS管：N0、N1、N2、N3、N4、N5。
其中，NMOS管N0的栅极接字线WL，漏极接主位线BL，源极分别与PMOS管P0的漏极、NMOS管N2的漏极、PMOS管P1的栅极、NMOS管N3的栅极、NMOS管N4的源极相连。NMOS管N1的栅极接字线WL，漏极接主位线BLB，源极分别与PMOS管P0的栅极、PMOS管P1的漏极、NMOS管N2的栅极、NMOS管N3的漏极和NMOS管N5的源极相连。NMOS管N2、N3的源极接GND。NMOS管N4和N5的栅极均接GND，漏极分别接辅助位线BL1和BLB1。
位线泄漏电流补偿单元采用如实施例1中的位线泄漏电流补偿电路的电路布局进行设计。位线泄漏电流补偿单元用于根据输入的置位信号调节自身的工作状态，进而在数据读取阶段采集各根位线上的电压状态信号，并根据电压状态信号生成两个电压耦合信号VSA+和VSA-，并将电压耦合信号输入到一个灵敏放大器中。
灵敏放大器用于根据输入的电压耦合信号确定当前位线对上对应的存储单元的逻辑状态，即：所需的存储数据。
本实施例中的灵敏放大器采用电流型灵敏放大器；电流型灵敏放大器的电路如图9所示。灵敏放大器的接口包括：两个输入信号接口，一个使能信号接口SEAN，一个预充电接口PRE，至少一个输出接口OUT。输入信号接口分别用于接收位线泄漏电流补偿单元输出的电压耦合信号VSA+和VSA-。使能信号接口SEAN用于接收调整灵敏放大器的开关状态的使能信号。预充电接口PRE用于接收调整电路的预充电状态的信号。输出接口用于输出灵敏放大器的检测结果；本实施例采用的灵敏放大器有两个输出接口OUT和OUTB，因而可以产生两路输出。
本实施例提供的存储器中，电路读取操作时各个控制信号的时序波形图如图10所示。以下结合图3、8、9、10对采用位线泄漏电流补偿电路的存储电路数据读取过程进行详细说明，进而更准确分析本实施例提供的产品能够克服位线泄漏电流的影响，并在数据读取性能稳定性和读取速率方面具有明显优势的原因：
在读操作开始时，需要先将四根位线（BL、BLB、BL1和BLB1）都预充到
Figure DEST_PATH_IMAGE001
，同时CTLA信号置为低电平，CTLB信号置为高电平。此时，由于主位线BL上存在泄漏电流（设为
Figure DEST_PATH_IMAGE002
），在将SAEN置为高电平之前，主位线BL的电压
Figure DEST_PATH_IMAGE003
会由
Figure 771267DEST_PATH_IMAGE001
下降到
Figure DEST_PATH_IMAGE004
（
Figure DEST_PATH_IMAGE005
是泄漏电流
Figure 32615DEST_PATH_IMAGE002
引起的主位线BL的电压
Figure 655095DEST_PATH_IMAGE003
下降的幅度）。
同时，由于辅助位线BL1与主位线BL连接的是相同的存储节点，辅助位线BL1上与主位线BL上存在等量的泄漏电流，即IleakBL1=IleakBL。因此，辅助位线BL1的电压
Figure DEST_PATH_IMAGE006
也会由
Figure 253567DEST_PATH_IMAGE001
下降到
Figure DEST_PATH_IMAGE007
，即
Figure DEST_PATH_IMAGE008
。由于在该状态下CTLA信号为低电平，PMOS管P0、P1和P6导通，所以电容C0和电容C1上的电压相等，为
Figure DEST_PATH_IMAGE009
。
同样地，由于主位线BLB上存在泄漏电流（设为
Figure DEST_PATH_IMAGE010
），在将SAEN置为高电平之前，主位线BLB的电压
Figure DEST_PATH_IMAGE011
会由
Figure 379524DEST_PATH_IMAGE001
下降到
Figure DEST_PATH_IMAGE012
（
Figure DEST_PATH_IMAGE013
是泄漏电流IleakBLB引起的主位线BLB的电压
Figure 77352DEST_PATH_IMAGE011
下降的幅度）。同时，由于辅助位线BLB1与主位线BLB连接的是相同的存储节点，辅助位线BLB1上与主位线BLB上存在等量的泄漏电流，即IleakBLB1=IleakBLB。因此，辅助位线BLB1的电压VBLB1也会由VDD下降到
Figure DEST_PATH_IMAGE014
，即
Figure DEST_PATH_IMAGE015
。由于CTLA信号为低电平，PMOS管P4、P5和P7导通，所以电容C2和电容C3上的电压相等，为
Figure DEST_PATH_IMAGE016
。
另一方面，在被访问单元的字线信号WL被置为高电平后，如果存储节点Q存储的数据为“0”，则主位线BL上会存在额外的放电电流IcellBL，主位线BL的电压
Figure 718287DEST_PATH_IMAGE003
会进一步降低（设降低的幅度为
Figure DEST_PATH_IMAGE017
），故在将SAEN置为高电平前，
Figure DEST_PATH_IMAGE018
；而辅助位线BL1上仅有泄漏电流，故在将SAEN置为高电平之前，
Figure DEST_PATH_IMAGE019
。因此，电容C0上的电压为
Figure DEST_PATH_IMAGE020
（从电容底端到顶端的电压降，下同），电容C1上的电压为
Figure DEST_PATH_IMAGE021
。
同样地，由于主位线BLB和辅助位线BLB1上仅有泄漏电流，故在将SAEN置为高电平之前，
Figure DEST_PATH_IMAGE022
。因此，电容C2和电容C3上的电压相等，为
Figure DEST_PATH_IMAGE023
。当灵敏放大器的使能信号SAEN被置为高电平时，CTLA被置为高电平，CTLB被置为低电平。根据电容上的电压，灵敏放大器“+”输入端上的电压
Figure DEST_PATH_IMAGE024
，灵敏放大器“-”输入端上的电压
Figure DEST_PATH_IMAGE025
，所以
Figure DEST_PATH_IMAGE026
，灵敏放大器会快速产生输出信号，正确读出数据逻辑“0”。
如果存储节点Q存储的数据为“1”，那么存储节点QB存储的数据为“0”，则主位线BLB上会存在额外的放电电流IcellBLB，主位线BLB的电压VBLB会进一步降低（设降低的幅度为
Figure DEST_PATH_IMAGE027
），故在将SAEN置为高电平之前，
Figure DEST_PATH_IMAGE028
；而辅助位线BLB1上仅有泄漏电流，故在将SAEN置为高电平之前，
Figure DEST_PATH_IMAGE029
。因此，电容C3上的电压为
Figure DEST_PATH_IMAGE030
，电容C2上的电压为
Figure DEST_PATH_IMAGE031
。
同样地，由于主位线BL和辅助位线BL1上仅有泄漏电流，故在将SAEN置为高电平之前，
Figure DEST_PATH_IMAGE032
。因此，电容C0和电容C1上的电压相等，为
Figure DEST_PATH_IMAGE033
。当灵敏放大器的使能信号SAEN被置为高电平时，CTLA被置为高电平，CTLB被置为低电平。根据电容上的电压，灵敏放大器“+”输入端上的电压
Figure DEST_PATH_IMAGE034
，灵敏放大器“-”输入端上的电压
Figure DEST_PATH_IMAGE035
，所以
Figure DEST_PATH_IMAGE036
，灵敏放大器会快速产生输出信号，正确读出数据逻辑“1”。
综上所述，本实施例在采用位线泄漏电流补偿电路之后，无论存储单元中存储的数据为“0”还是“1”，位线上产生的泄漏电流均不会对输入到灵敏度放大器的输入信号造成影响，因此总能读取到准确的数据。同时，由于该电路可以克服泄漏电流的影响，因而在任意泄漏电流条件下均可以保持较高的存储单元访问速率，因此可以大幅提升电路的数据读取效率。
实施例4
本实施例提供一种存储器，该存储器由实施例3的数据存储电路封装而成；封装的集成电路中包含由多个8T SRAM存储单元构成的存储阵列。存储器通过位线对、位线泄漏电流补偿单元和灵敏放大器管理每个存储单元存储的数据的读取过程。如图11所示，该存储器的信号接口至少包括：电源接口、地线接口、充电管理接口、字线接口、使能接口、控制接口。
其中，电源接口VDD用于接电源。地线接口GND用于接地。充电管理接口PRE用于获取用于调整电路的预充电状态的信号。字线接口WL用于调整每个存储单元在各条位线上的接入状态。使能接口SEAN用于获取调整灵敏放大器的开关状态的信号。控制接口CTLA和CTLB用于获取调整所述位线泄漏电流补偿单元工作状态的置位信号。
性能测试
为了更清晰的展现本实施例提供的存储器产品的性能，本实施例还针对该存储器产品设计了如下仿真实验，对设计的存储器的性能进行测试。测试过程中还以本例的产品为实验组，以图2中现有方案的传统电路为对照组，进行性能对照实验，实验过程具体如下：
一、读取速率测试。
为了验证本实施例产品的数据读取速率的提升，本实验测试了对照组与试验组在不同位线泄漏电流情况下对存储单元的访问时间。具体地，测试过程的仿真条件如下：CMOS管采用55nm的工艺条件，环境温度设置为25C°，VDD=1.2V；工艺角选择TT。该项测试试验的结果如图12所示。
分析图12中的数据可知：在1.2V电源电压、TT工艺角和25℃的仿真条件下，当位线泄漏电流<5 μA，传统电路的访问时间比本实施例所提供的电路的访问时间要略小一点。但是当位线泄漏电流增大到5-10μA时，传统电路的访问时间要明显大于本实施例所提供的电路的访问时间。而当位线泄漏电流进一步增大至超过10μA时，传统电路的访问时间将急剧增大，而本实施例所提供的电路的访问时间仅有很小的增幅基本保持稳定。
这说明：当泄漏电流增大时，传统电流的数据读取速率会相应下降，并在泄漏电流升高的一定范围值，传统电路对存储单元的访问会发生失控，无法正确实现数据读取。而本实施例提供的电路中，无论泄漏电路如何变化，电路的访问时间变化幅度均很小。电路具有明显的抗泄漏电路干扰的性能，并总是可以保持较高的访问速率。
二、工艺角兼容性测试
为了验证本实施例产品设计方案对不同工艺角的兼容性，本实验测试了对照组与试验组在不同工艺角下所能承受的最大位线泄漏电流。测试环境与试验一相同，并对试验仿真中的工艺角类型进行调整，工艺角类型具体包括SS、SF、TT、TF、FF。该项测试试验的结果如图13所示。
分析图13中的数据可知：在1.2V电源电压和25℃的条件下，本实施例所提供的电路的最大可承受位线泄漏电流，在SS工艺角下为257.2μA，在TT工艺角下为236.7 μA；在FS工艺角下最高，为417.4 μA；在SF工艺角下最低，为188.6 μA；在FF工艺角下为249.9μA。由此可见，本实施例的设计方案对FS工艺角的兼容性最好，而对SF工艺角的兼容性相对较差。
相应地，传统电路的最大可承受位线泄漏电流在FF工艺角下最高，为24.2μA；在TT工艺角下为20.5 μA；在SF工艺角下为18.1 μA；在FS工艺角下为23.5 μA；在SS工艺角下最低，为17.8μA。通过相互对比可以发现：在任意工艺角条件下，传统电路与本实施例电路相比，可容忍的位线泄漏电流均至少降低了一个数量级。这可以明显反映本实施例方案的优势。
三、数据准确性测试
为了验证本实施例方案在读取数据时的准确性，本实施例测试了在1.2V电源电压、TT工艺角和25℃的仿真条件下，本实施例所提供的电路在不同大小主位线泄漏电流下，读取Q节点数据时，灵敏放大器的数据输出对应的读取数据与存储的实际数据之间的对应关系。Q节点为待读取数据的目标节点，QB节点是在SRAM存储单元中与存储节点Q成对出现的另一个节点。数据读取测试结果具体如表1所示：
表1：不同大小主位线泄漏电流下各类型数据的读取准确性测试结果
主位线泄漏对比 Q、QB节点存储数据 灵敏放大器输出OUT 读取数据
BL泄漏较大 （0，1） 0 0
BL泄漏较大 （1，0） V<sub>DD</sub> 1
BLB泄漏较大 （0，1） 0 0
BLB泄漏较大 （1，0） V<sub>DD</sub> 1
分析上表数据可知：在1.2V电源电压、TT工艺角和25℃的仿真条件下，当主位线BL上的泄漏电流比主位线BLB上的泄漏电流大时，如果存储节点Q为“0”，则灵敏放大器的输出
Figure DEST_PATH_IMAGE037
，电路输出的数据为逻辑“0”；如果存储节点Q为“1”，则灵敏放大器的输出
Figure DEST_PATH_IMAGE038
，电路输出的数据为逻辑“1”。当主位线BLB上的泄漏电流比主位线BL上的泄漏电流大时，如果存储节点Q为“0”，则灵敏放大器的输出OUT=0，电路输出的数据为逻辑“0”；如果存储节点Q为“1”，则灵敏放大器的输出OUT=VDD，电路输出的数据为逻辑“1”。由此可见，泄漏电流的变化并不会对本实施例提供的电路读取存储数据的准确性造成影响，无论泄漏电流多大，本实施例提供的电路都可以准确读取存储单元内存储的数据。
结合上述试验结果可以证明：本实施例提供的存储器由于在数据读取电路中采用包含主线位对和辅助线位对的双线位对电路结构，同时在线位对和灵敏放大器SA之间设计了特殊的位线泄漏电流补偿电路。因此使得电路中位线泄漏电流的影响被克服了，这不仅提高了电路对泄漏电流的耐受性，增强数据存储的稳定性，同时还可以有效改善电路的特殊情况下对存储单元的访问时间，进而提高数据存储器的数据读取速率。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种SRAM存储器的位线泄漏电流补偿电路，其特征在于，其用于连接在SRAM存储器中的存储阵列和灵敏放大器SA之间；所述存储阵列与两组位线对连接，两组位线对包括主位线对BL、BLB和辅助位线对BL1、BLB1；
所述位线泄漏电流补偿电路包括四组PMOS管对：P0和P1、P2和P3、P4和P5、P6和P7，以及四个电容：C0、C1、C2、C3；
电路连接方式如下：其中三组PMOS管对P0和P1、P4和P5、P6和P7中的栅极均接控制信号CTLA；另外一组PMOS管对P2和P3的栅极接控制信号CTLB；PMOS管P2、P3、P6、P7的源极均接VDD； PMOS管P1的源极接P2的漏极；PMOS管P3的漏极接P4的源极；PMOS管P0和P1的源极分别通过一个电容C0和C1串联到PMOS管P6的漏极上；PMOS管P4和P5的源极分别通过一个电容C2和C3串联到PMOS管P7的漏极上；PMOS管P0、P1、P4、P5的漏极预留作为依次接位线BL、BL1、BLB1和BLB的接口；PMOS管P0和P5的源极还分别引出作为连接灵敏放大器正负极的信号输出接口。
2.如权利要求1所述的SRAM存储器的位线泄漏电流补偿电路，其特征在于：所述PMOS管P0，P1，P4，P5采用55nm CMOS工艺下的高阈值PMOS，宽长比W/L=800nm/60nm；P2，P3，P6，P7采用55nm CMOS工艺下的高阈值PMOS，宽长比W/L=1μm/60nm；电容C0~C3均为20fF。
3.如权利要求1所述的SRAM存储器的位线泄漏电流补偿电路，其特征在于：其应用的所述存储阵列中，每个存储单元均采用包括两对传输管的8T SRAM存储单元；当所述位线泄漏电流补偿电路应用于由仅包括一对传输管的6T SRAM存储单元构成的存储阵列时，则在每个6T SRAM存储单元中增加一组传输管，并将增加的传输管连接到一组新增的辅助位线对上。
4.一种SRAM存储器的位线泄漏电流补偿模块，其应用于采用8T SRAM存储单元构成存储阵列的存储器中，其特征在于：所述位线泄漏电流补偿模块采用如权利要求1或2所述的位线泄漏电流补偿电路封装而成；所述位线泄漏电流补偿模块包括一个电源接口VDD，两个控制信号接口CTLA和CTLB，四个位线接口BL、BLB、BL1和BLB1；以及两个输出接口SA+和SA-；
其中，所述电源接口用于将所述位线泄漏电流补偿模块接到电源端上；所述控制信号接口CTLA和CTLB用于向所述位线泄漏电流补偿模块输入表征不同工作状态下的置位信号；四个所述位线接口BL、BLB、BL1和BLB1分别用于和存储阵列中对应的主位线对和辅助位线对中的各条位线电连接，进而通过位线获取各个存储单元的电压状态信号；所述输出接口用于将位线泄漏电流补偿模块根据所述电压状态信号生成的一组电压耦合信号输出给灵敏放大器；进而由灵敏放大器根据输入的电压耦合信号读取出存储单元中存储的数据。
5.如权利要求4所述的位线泄漏电流补偿模块，其特征在于：所述电源接口连接的VDD电源的电压为1.2V。
6.如权利要求5所述的位线泄漏电流补偿模块，其特征在于：所述置位信号包括CTLA处于低电平，CTLB处于高电平的第一状态信号“01”，以及CTLA处于高电平，CTLB处于低电平的第二状态信号“10”；通过调整所述置位信号可使得电路在预充电、放电和检测三个状态下循环切换；其中，所述位线泄漏电流补偿模块仅在“放电-检测”的状态切换过程中发挥补偿作用。
7.一种数据存储电路，其包括：
存储阵列，其由多个存储单元构成，每个所述存储单元均采用具有两对传输管的8TSRAM存储单元；
位线对，其包括主位线对BL、BLB，以及辅助位线对BL1、BLB1；各个存储单元的传输管分别连接在所述主位线对和辅助位线对的四根位线上；
位线泄漏电流补偿单元，其采用如权利要求1所述的位线泄漏电流补偿电路的电路布局进行设计；所述位线泄漏电流补偿单元用于根据输入的置位信号调节自身的工作状态，进而在数据读取阶段采集各根位线上的电压状态信号，然后根据所述电压状态信号生成两个电压耦合信号VSA+和VSA-，并将所述电压耦合信号输入到一个灵敏放大器中；以及
灵敏放大器，其用于根据输入的电压耦合信号确定当前位线对上对应的存储单元的逻辑状态，即所需的存储数据。
8.如权利要求7所述的数据存储电路，其特征在于：每个所述8T SRAM存储单元中包括两个PMOS管：P0、P1；以及6个NMOS管：N0、N1、N2、N3、N4、N5；
其中，NMOS管N0的栅极接字线WL，漏极接主位线BL，源极分别与PMOS管P0的漏极、NMOS管N2的漏极、PMOS管P1的栅极、NMOS管N3的栅极、NMOS管N4的源极相连；NMOS管N1的栅极接字线WL，漏极接主位线BLB，源极分别与PMOS管P0的栅极、PMOS管P1的漏极、NMOS管N2的栅极、NMOS管N3的漏极和NMOS管N5的源极相连；NMOS管N2、N3的源极接GND；NMOS管N4和N5的栅极均接GND，漏极分别接辅助位线BL1和BLB1。
9.如权利要求7所述的数据存储电路，其特征在于：所述灵敏放大器采用电流型灵敏放大器；所述灵敏放大器的接口包括：
两个输入信号接口，分别用于接收所述位线泄漏电流补偿单元输出的电压耦合信号VSA+和VSA-；
一个使能信号接口SEAN，其用于接收调整灵敏放大器的开关状态的使能信号；
一个预充电接口PRE，其用于接收调整电路的预充电状态的信号；
至少一个输出接口OUT，其用于输出灵敏放大器的检测结果。
10.一种存储器，其特征在于：其由如权利要求7-9中任意一项所述的数据存储电路封装而成；封装的集成电路中包含由多个8T SRAM存储单元构成的存储阵列；并通过所述位线对、位线泄漏电流补偿单元和灵敏放大器管理每个存储单元存储的数据的读取过程；所述存储器的信号接口至少包括：
电源接口VDD，其用于接电源；
地线接口GND，其用于接地；
充电管理接口PRE，其用于获取用于调整电路的预充电状态的信号；
字线接口WL，其用于调整每个存储单元在各条位线上的接入状态；
使能接口SEAN，其用于获取调整所述灵敏放大器的开关状态的信号；以及
控制接口CTLA和CTLB，其用于获取调整所述位线泄漏电流补偿单元工作状态的置位信号。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116913341B (zh) * 2023-09-12 2024-04-30 温州核芯智存科技有限公司 一种存储器及补偿方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7006370B1 (en) * 2003-11-18 2006-02-28 Lsi Logic Corporation Memory cell architecture
US7920397B1 (en) * 2010-04-30 2011-04-05 Netlogic Microsystems, Inc. Memory device having bit line leakage compensation
CN102034534A (zh) * 2010-12-31 2011-04-27 东南大学 一种亚阈值存储阵列电路
CN102411983A (zh) * 2010-09-21 2012-04-11 智原科技股份有限公司 依据数据动态供电的随机存取存储器
CN102543157A (zh) * 2012-02-17 2012-07-04 安徽大学 一种双位线亚阈值存储单元电路
CN205900098U (zh) * 2016-06-28 2017-01-18 安徽大学 一种新型sram位线漏电流效应抑制电路
WO2022021773A1 (zh) * 2020-07-27 2022-02-03 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
CN114863971A (zh) * 2022-04-19 2022-08-05 安徽大学 一种位线泄漏电流、灵敏放大器及存储器的控制电路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7006370B1 (en) * 2003-11-18 2006-02-28 Lsi Logic Corporation Memory cell architecture
US7920397B1 (en) * 2010-04-30 2011-04-05 Netlogic Microsystems, Inc. Memory device having bit line leakage compensation
CN102411983A (zh) * 2010-09-21 2012-04-11 智原科技股份有限公司 依据数据动态供电的随机存取存储器
CN102034534A (zh) * 2010-12-31 2011-04-27 东南大学 一种亚阈值存储阵列电路
CN102543157A (zh) * 2012-02-17 2012-07-04 安徽大学 一种双位线亚阈值存储单元电路
CN205900098U (zh) * 2016-06-28 2017-01-18 安徽大学 一种新型sram位线漏电流效应抑制电路
WO2022021773A1 (zh) * 2020-07-27 2022-02-03 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
CN114863971A (zh) * 2022-04-19 2022-08-05 安徽大学 一种位线泄漏电流、灵敏放大器及存储器的控制电路

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