CN116386683A - 一种基于翻转点补偿技术的灵敏放大器、放大电路及芯片 - Google Patents

一种基于翻转点补偿技术的灵敏放大器、放大电路及芯片 Download PDF

Info

Publication number
CN116386683A
CN116386683A CN202310189290.8A CN202310189290A CN116386683A CN 116386683 A CN116386683 A CN 116386683A CN 202310189290 A CN202310189290 A CN 202310189290A CN 116386683 A CN116386683 A CN 116386683A
Authority
CN
China
Prior art keywords
electrically connected
bit line
pulled
blb
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310189290.8A
Other languages
English (en)
Inventor
彭春雨
黄震
董琛
黎轩
戴成虎
卢文娟
赵强
高珊
蔺智挺
吴秀龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anhui University
Original Assignee
Anhui University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anhui University filed Critical Anhui University
Priority to CN202310189290.8A priority Critical patent/CN116386683A/zh
Publication of CN116386683A publication Critical patent/CN116386683A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Amplifiers (AREA)

Abstract

本发明涉及动态随机存取存储技术领域，更具体的，涉及一种基于翻转点补偿技术的灵敏放大器，简称为CSCSA、基于该CSCSA设计的放大电路、以及基于该CSCSA设计的芯片。本发明采用P0、N0构成一个反相器，采用P1、N1构成另一个反相器，两个反相器通过C2、C3实现交叉耦合，利用C2、C3存储翻转电压的电压，使偏移电压得到补偿，使后续位线BL或BLB电位可以正确变化，保证了灵敏放大器的正确放大读取功能。本发明的CSCSA在失调电压指标上不落后，在功耗指标上具有一定优势。

Description

一种基于翻转点补偿技术的灵敏放大器、放大电路及芯片
技术领域
本发明涉及动态随机存取存储技术领域，更具体的，涉及一种基于翻转点补偿技术的灵敏放大器(Capacitor Switching-point Compensation Sense Amplifier，CSCSA)、基于该CSCSA设计的放大电路、以及基于该CSCSA设计的芯片。
背景技术
在现有的计算机传统架构体系中，DRAM是不可或缺的一个关键存储电路。DRAM电路在系统层级通常由储存单元(Bit Cell)、译码器(Decoder)、灵敏放大器(SenseAmplifier，SA)和顶层时序控制单元构成。而保障数据读出的稳定性和速度，以及读写数据的功耗，均受到SA电路的影响。所以一定程度上，也可以将SA电路视作整个DRAM存储器的核心电路模块。衡量灵敏放大器模块的参数包括但不仅限于数据读出速度、功耗、失调电压、良率。而失调电压作为其中最关键的参数，往往能影响到一个电路分辨读出电压的差值，有效提升读出精度。
DRAM电路的存储特征以电容存储电荷，作为存储信息。优点是仅使用一个传输管(Transistor)和一个电容(Capacity)就可以组成储存单元(Bit Cell)，故也被称为1T1C的存储结构。且储存单元具有面积小，宏级别(Macro Level)存储密度高的优点。但由于电容泄露电荷的问题始终存在，所以在电容存储信息之后需要不断对电容进行刷新数据的操作。作为存储电路读出的关键电路，灵敏放大器的数据读出失调问题，数据读出、传输的准确性问题，都是当前DRAM电路迫在眉睫的课题方向。
而随着工艺的不断进步，存储芯片存储密度需求的不断提高，存储器的制作往往采用更高的工艺节点。但是随着先进工艺的采用，诸如阈值电压、寄生电容、跨导等工艺参数的不匹配问题层出不穷。这些问题通常会导致严重的灵敏放大器失调噪声，进而严重影响到DRAM电路的工作性能。具体体现为，由于受到失调噪声的影响，将储存单元中的信息错误读出，最终导致整体数据的错误和崩溃。随着DRAM电路逐渐进入纳米级器件范畴，传统的DRAM灵敏放大器的简单双锁存结构已经无法承受因掺杂浓度的偏差导致的器件内晶体管的阈值电压变化。上述的问题通常导致灵敏放大器电路读出数据的稳定性降低，进而影响整个DRAM存储电路的数据传输、读写可靠性。
针对上述问题，研究人员分别研究提出了偏移抵消灵敏放大器(OffsetCancellation Sense Amplifier，OCSA)，带偏移失配校准的灵敏放大器(Offset MismatchCalibration Sense Amplifier，OMCSA)以及放大参考电压型灵敏放大器(BoostedReference Voltage Sense Amplifier，BRV-SA)等新型灵敏放大器电路结构解决失调电压的问题。关于上述三种新式灵敏放大器的具体介绍如下，
1)图1所示为OCSA，相比较与传统的灵敏放大器，OCSA增加了五个晶体管，在偏移补偿阶段可以通过构建电流镜结构来达到失调补偿的效果，同时增加了正反馈阶段进一步补偿失调噪声。
2)图2所示为BRV-SA，通过在偏移补偿阶段通过二极管连接法消除失调电压，并在电荷共享阶段放大参考位线电压使感测裕度最大化，从而更大程度地去补偿失调电压。
3)图3所示为OMCSA，通过使得灵敏放大器中的两个反相器各自输入输出短接，自动校准两端位线电压来达到补偿失调噪声的效果。
但是上述电路都有一定的局限性，由于目的在于解决先进工艺节点下灵敏放大器的可靠性，在功耗和速度方面上具有一定的牺牲。上述研究相较于传统的灵敏放大器而言，牺牲的部分不足以补偿获得的好处，显然这样的设计对于速度和功耗要求严格的存储芯片是得不偿失的。
发明内容
基于此，有必要针对现有上述灵敏放大器的功耗偏大、速度偏低的问题，提供一种基于翻转点补偿技术的灵敏放大器、放大电路及芯片。
本发明采用以下技术方案实现：
第一方面，本发明提供了一种基于翻转点补偿技术的灵敏放大器，包括2个PMOS管(P0、P1)、7个NMOS管(N0～N6)、2个电容(C2、C3)。
PMOS管P0的源极电气连接电源信号SAP，栅极电气连接位线BL。PMOS管P1的源极电气连接电源信号SAP，栅极电气连接位线BLB。NMOS管N0的源极电气连接P0的漏极，漏极电气连接电源信号SAN，栅极电气连接P0的栅极。NMOS管N1的源极电气连接P1的漏极，漏极电气连接电源信号SAN，栅极电气连接P1的栅极。NMOS管N2的源极电气连接P0的漏极，漏极电气连接P0的栅极，栅极电气连接外部信号OC。NMOS管N3的源极电气连接P1的栅极，漏极电气连接P1的漏极，栅极电气连接外部信号OC。NMOS管N4的源极电气连接位线BL，漏极电气连接预充电压源VEQ，栅极电气连接外部信号BLEQ。NMOS管N5的源极电气连接位线BLB，漏极电气连接预充电压源VEQ，栅极电气连接外部信号BLEQ。NMOS管N6的源极电气连接位线BL，漏极电气连接位线BLB，栅极电气连接外部信号BLEQ。电容C2的上极板电气连接P0的漏极，下极板电气连接P1的栅极。电容C3的上极板电气连接P0的栅极，下极板电气连接P1的漏极。
该种基于翻转点补偿技术的灵敏放大器的实现根据本公开的实施例的方法或过程。
第二方面，本发明公开了一种放大电路，包括储存单元一、储存单元二、如第一方面公开的灵敏放大器。
储存单元一用于存储并输出0或1。储存单元二用于存储并输出0或1。灵敏放大器用于读取所述储存单元一或所述储存单元二的输出。
该种放大电路的实现根据本公开的实施例的方法或过程。
第三方面，本发明公开了一种芯片，采用如第二方面公开的放大电路封装而成。芯片的引脚包括9个引脚。引脚一用于连接位线BL。引脚二用于连接位线BLB。引脚三用于接收外部信号BLEQ。引脚四用于连接预充电压源VEQ。引脚五用于接收电源信号SAP。引脚六用于接收电源信号SAN。引脚七用于接收外部信号OC。引脚八用于连接字线WL0。引脚九用于连接字线WL1。
与现有技术相比，本发明具备如下有益效果：
本发明采用P0、N0构成一个反相器，采用P1、N1构成另一个反相器，两个反相器通过C2、C3实现交叉耦合，利用C2、C3存储翻转电压的电压，使偏移电压得到补偿，使后续位线BL或BLB电位可以正确变化，保证了灵敏放大器的正确放大读取功能。本发明的CSCSA在失调电压指标上不落后，在功耗指标上具有一定优势。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为本发明背景技术中OCSA的电路结构图；
图2为本发明背景技术中BRV-SA的电路结构图；
图3为本发明背景技术中OMCSA的电路结构图；
图4为本发明实施例1所提出的放大电路的电路结构图；
图5为图4中放大电路的工作时序图；
图6为图4中放大电路读取储存单元一时不同阶段的电路工作状态；
图7为图4中CSCSA失调电压的数据直方图；
图8为图4中取不同电容值的CSCSA与现有技术电路在读出逻辑高电平的耗时对比图；
图9为图4中取不同电容值的CSCSA与现有技术电路在读出逻辑低电平的耗时对比图；
图10为图4中取不同电容值的CSCSA与现有技术电路的运行功耗对比图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例1
参看图4，为本发明公开的放大电路的结构图，该放大电路基于本发明提出的基于翻转点补偿技术的灵敏放大器(CSCSA)构建。
首先，对于基于翻转点补偿技术的灵敏放大器，其包括2个PMOS类型晶体管，图4中以P0、P1标明；7个NMOS类型晶体管，图4中以N0～N7标明；2个电容，图4中以C2、C3标明。
PMOS管P0的源极电气连接电源信号SAP，栅极电气连接位线BL。PMOS管P1的源极电气连接电源信号SAP，栅极电气连接位线BLB。NMOS管N0的源极电气连接P0的漏极，漏极电气连接电源信号SAN，栅极电气连接P0的栅极。NMOS管N1的源极电气连接P1的漏极，漏极电气连接电源信号SAN，栅极电气连接P1的栅极。NMOS管N2的源极电气连接P0的漏极，漏极电气连接P0的栅极，栅极电气连接外部信号OC。NMOS管N3的源极电气连接P1的栅极，漏极电气连接P1的漏极，栅极电气连接外部信号OC。NMOS管N4的源极电气连接位线BL，漏极电气连接预充电压源VEQ，栅极电气连接外部信号BLEQ。NMOS管N5的源极电气连接位线BLB，漏极电气连接预充电压源VEQ，栅极电气连接外部信号BLEQ。NMOS管N6的源极电气连接位线BL，漏极电气连接位线BLB，栅极电气连接外部信号BLEQ。电容C2的上极板电气连接P0的漏极，下极板电气连接P1的栅极。电容C3的上极板电气连接P0的栅极，下极板电气连接P1的漏极。
其中，P0、N0构成一个反相器，P1、N1构成另一个反相器，两个反相器通过C2、C3实现交叉耦合。P0、P1、N0、N1构成锁存结构。N4、N5、N6构成预充结构，用于在所述灵敏放大器没有工作之前，在外部信号BLEQ的控制下，根据预充电压源VEQ把位线BL、BLB拉到相同的参考电压。
其次，基于上述的CSCSA构建了放大电路，即CSCSA的使用电路。该放大电路包括：CSCSA及两个储存单元。
两个储存单元包括储存单元一、储存单元二，均用于输出0或1。CSCSA用于读取所述储存单元一或所述储存单元二的输出。
参看图4，储存单元一包括NMOS管N7、电容C0。N7的漏极电气连接信号线BL，栅极电气连接字线WL0。电容C0上极板电气连接N7的源极，下极板接地GND。储存单元二包括NMOS管N8、电容C1。N8的漏极电气连接信号线BLB，栅极电气连接字线WL1。电容C1的上极板电气连接N8的源极，下极板接地GND。
总的来说，该放大电路按照功能可分为3个部分：预充部、单元电路部、放大部。
预充部即上述的预充结构，由N4、N5、N6构成，其中，N4、N5作为预充管，两者的漏极接至预充电压源VEQ，两者的源极分别接至BL、BLB两根位线。本实施例1中，VEQ＝VDD/2。N6起到平衡两端位线电压的作用，同时也有加快预充速度的功能。N6的尺寸相较其他管子而言应尽可能大，以确保快速平衡两根位线的电位，确保之后能顺利读写出数据。BLEQ作为预充部的控制信号接至N4、N5、N6的栅极：当BLEQ拉至低电平，三根管子截止不工作；当BLEQ拉至高电平时，BL与BLB两根位线将被预充至VDD/2。
单元电路部为DRAM常见的1T1C结构，即上述的储存单元。N7与C0构成BL端的储存单元，N8与C1构成BLB端的储存单元。WL0和WL1不可同时打开，以防止对储存单元的数据造成破坏。
放大部由四根传输晶体管(N0、P0、N1、P1)、两根控制晶体管(N2、N3)和两个电容(C2、C3)组成。N0、P0构成一个反相器，同理N1、P1构成另一个反相器。与常见的交叉耦合方式不同的是，这两个反相器是通过电容C2、C3来实现交叉耦合。控制晶体管N2、N3的栅极接到OC，当OC拉至高电平时，将使两个反相器的输入输出短接，以将位线BL、BLB电位拉至其翻转点。
下面再次针对放大电路的各元件进行逐一介绍：
对于P0而言，其源极与电源信号SAP进行电气连接，其漏极与C2上极板、N2的源极、N0的源极电气连接。需要说明的是，P0的漏极信号线在图4中标注为SA_BLB，以区别于位线BLB。P0的栅极与C3的上极板、N2的漏极、N0的栅极、N4的源极、N7的漏极电气连接。
图4中将N6的源极、N4的源极、N7的漏极之间的连接信号线标注为位线BL。
对于P1而言，其源极与电源信号SAP进行电气连接，其漏极与N3的漏极、C3的下极板、N1的源极进行电气连接。需要说明的是，P1的漏极信号线在图4中标注为SA_BL，以区别于位线BL。P1的栅极与N3的源极、C2的下极板、N1的栅极、N6的漏极、N5的漏极、N8的源极进行电气连接。
图4中将N6的漏极、N5的漏极、N8的源极之间的连接信号线标注为位线BLB。
对于N0而言，其漏极与电源信号SAN进行电气连接，其源极与P0的漏极、C2的上极板、N2的源极电气连接，其栅极与N2的漏极、C3的上极板、P0的栅极电气连接。还通过位线BL与N4的源极、N6的源极、N7的漏极进行电气连接。
对于N1而言，其漏极与电源信号SAN进行电气连接，其源极与P1的漏极、C3的下极板、N3的漏极进行电气连接，其栅极与N3的源极、C2的下极板、P1的栅极电气连接。还通过位线BLB与N5的漏极、N6的漏极、N8的源极进行电气连接。
对于N2而言，其栅极与外部信号OC进行电气连接，其源极与P0的漏极、C2的上极板、N0的源极电气连接，其漏极与P0的栅极、C3的上极板、N0的栅极电气连接。还通过位线BL与N4的源极、N6的源极、N7的漏极进行电气连接。
对于N3而言，其栅极与外部信号OC进行电气连接，其漏极与P1的漏极、C3的下极板、N1的源极电气连接，其源极与P1的栅极、C2的下极板、N1的栅极电气连接。还通过位线BLB与N5的漏极、N6的漏极、N8的源极进行电气连接。
对于C2而言，其上极板与P0的漏极、N2的源极、N0的源极电气连接，其下极板与P1的栅极、N3的源极、N1的栅极电气连接。还通过位线BLB与N6的漏极、N5的漏极、N8的源极进行电气连接。
对于C3而言，其上极板与P0的栅极、N2的漏极、N0的栅极电气连接，其下极板与P1的漏极、N3的漏极、N1的源极电气连接。还通过位线BL与N4的源极、N6的源极、N7的漏极进行电气连接。
N4、N5、N6构成预充部。对于N4而言，其栅极与外部信号BLEQ电气连接，其漏极与预充电压源VEQ、N5的源极电气连接。N4的源极与N6的源极电气连接，并通过位线BL与N7的漏极、N0的栅极、N2的漏极、P0的栅极、C3的上极板电气连接。对于N5而言，其栅极与外部信号BLEQ电气连接，其源极与N4的漏极、预充电压源VEQ电气连接。N5的漏极与BLB电气连接，进而与N6的漏极、N8的源极、N3的源极、N1的栅极、P1的栅极以及C2的下极板进行电气连接。对于N6而言，其栅极与外部信号BLEQ电气连接，其源极与位线BL进行电气连接，进而与N4的源极、N7的漏极、N2的漏极、N0的栅极、P0的栅极以及C3的上极板进行电气连接，其漏极与位线BLB电气连接，进而与N5的漏极、N8的源极、N3的源极、N1的栅极、P1的栅极以及C2的下极板进行电气连接。
对于N7而言，其栅极与字线WL0电气连接，其源极与C0的上极板电气连接，其漏极与位线BL电气连接，进而与N6源极、N4的源极、N0的栅极、P0的栅极以及C3的上极板进行电气连接。
对于N8而言，其栅极与字线WL1电气连接，其漏极与C1的上极板电气连接，其源极与位线BLB电气连接，进而与N6的漏极、N5的漏极、N1的栅极、N3的源极、P1的栅极以及C2的下极板进行电气连接。
对于C0而言，其上极板与N7的源极电气连接，其下极板进行接地操作。
对于C1而言，其上极板与N8的漏极电气连接，其下极板进行接地操作。
上述连接关系存在描述重复，但为了方便理解，予以保留。
本实施例1的放大电路用于进行读数据操作，参看图5，其工作时序包括分为了四个阶段，具体定义如下：1)Pre-charge，预充阶段(PC)；2)Offset Compensate，偏移补偿阶段(OC)；3)Charge Share，电荷共享阶段(CS)；4)Main Sense，主感应阶段(MS)。
参看图6，为放大电路在不同阶段所对应的不同电路工作状态。具体的，图6是以读取储存单元一为例。
1)预充阶段，如图5中PC阶段所示。外部信号BLEQ、OC拉至高电平，字线WL0、WL1拉至低电平。此时N2、N3、N4、N5、N6导通。电源信号SAP、SAN拉至VEQ，此时位线BL、BLB和灵敏放大器内部连线均被被预充到VEQ，电路结构如图6(a)所示。
2)偏移补偿阶段，如图5中OC阶段所示。外部信号BLEQ拉至低电平，OC拉至高电平，字线WL0、WL1拉至低电平，同时将电源信号SAP拉至VDD，电源信号SAN拉至VSS。此时N4、N5、N6关断，N2、N3导通，两个反相器输入输出短接，且通过电容C2、C3交叉耦合，如图6(b)所示。
假设P0、P1没有差异，N0的阈值电压小于N1的阈值电压，此时位线BL、BLB电位由原先的VEQ被拉至各自反相器的翻转电压V0、V1，且V0、V1的压差被电容C2、C3所存储。此时位线BL电压V0小于位线BLB电压V1，这样原先位线BL、BLB之间的偏移电压得到补偿。
当然，还有其他的情况：
假设P0、P1没有差异，N0的阈值电压大于N1的阈值电压，此时位线BL、BLB电位由原先的VEQ被拉至各自反相器的翻转电压V0、V1，且V0、V1的压差被电容C2、C3所存储。此时位线BL电压V0大于位线BLB电压V1，这样原先位线BL、BLB之间的偏移电压得到补偿。
假设N0、N1没有差异，P0的阈值电压小于P1的阈值电压，此时位线BL、BLB电位由原先的VEQ被拉至各自反相器的翻转电压V0、V1，且V0、V1的压差被电容C2、C3所存储。此时位线BL电压V0大于位线BLB电压V1，这样原先位线BL、BLB之间的偏移电压得到补偿。
假设N0、N1没有差异，P0的阈值电压大于P1的阈值电压，此时位线BL、BLB电位由原先的VEQ被拉至各自反相器的翻转电压V0、V1，且V0、V1的压差被电容C2、C3所存储。此时位线BL电压V0小于位线BLB电压V1，这样原先位线BL、BLB之间的偏移电压得到补偿。
3)电荷共享阶段，如图5中CS阶段所示。外部信号BLEQ、OC拉至低电平，同时电源信号SAP、SAN拉至VEQ，此时N2、N3、N4、N5、N6关断，如图6(c)所示，若字线WL0拉至高电平，N7导通，位线BL与电容C0进行电荷共享；若储存单元一存储的数据为“0”，位线BL电位下降，由于SA_BL要与BL保持V1-V0的电压差，其电位也会下降；若储存单元一存储的数据为“1”，位线BL电位上升，由于SA_BL要与位线BL保持V1-V0的电压差，其电位也会上升。
类似的，若字线WL1拉至高电平，N8导通，位线BLB与电容C1进行电荷共享；若储存单元二存储的数据为“0”，位线BLB电位下降，由于SA_BLB要与BLB保持V1-V0的电压差，其电位也会下降；若储存单元二存储的数据为“1”，位线BLB电位上升，由于SA_BLB要与位线BLB保持V1-V0的电压差，其电位也会上升。
4)主感应阶段，如图5中MS阶段所示。外部信号BLEQ、OC拉至低电平，电源信号SAP拉至VDD，电源信号SAN拉至VSS。此时晶体管N2、N3、N4、N5、N6仍然保持关断，如图6(D)所示，若字线WL0拉至高电平，储存单元一存储的数据为“0”，N7导通，在主感应后期，SA_BL被拉至VSS，SA_BLB被拉至VDD；虽然电容C2、C3起初会保持V1-V0的压差，但随着时间推移电容会放电，最终会将位线BL放电至VSS，位线BLB充电至VDD；这样，读取位线BL电位即得到储存单元一的存储数据为“0”；
当然，还有其他的情况：
若字线WL0拉至高电平，储存单元一存储的数据为“1”，N7导通，在主感应后期，SA_BL被拉至VDD，SA_BLB被拉至VSS；虽然电容C2、C3起初会保持V1-V0的压差，但随着时间推移电容会放电，最终会将位线BL充电至VDD，位线BLB放电至VSS；这样，读取位线BL电位即得到储存单元一的存储数据为“1”。
若字线WL1拉至高电平，储存单元二存储的数据为“0”，N8导通，在主感应后期，SA_BLB被拉至VSS，SA_BL被拉至VDD；虽然电容C2、C3起初会保持V1-V0的压差，但随着时间推移电容会放电，最终会将位线BLB放电至VSS，位线BL充电至VDD；这样，读取位线BLB电位即得到储存单元二的存储数据为“0”。
若字线WL1拉至高电平，储存单元二存储的数据为“1”，N8导通，在主感应后期，SA_BLB被拉至VDD，SA_BL被拉至VSS；虽然电容C2、C3起初会保持V1-V0的压差，但随着时间推移电容会放电，最终会将位线BLB放电至VDD，位线BL充电至VSS；这样，读取位线BLB电位即得到储存单元二的存储数据为“1”。
此外，本实施例1还公开了一种芯片，其采用上述放大电路封装而成。芯片的引脚包括9个引脚。引脚一用于连接位线BL。引脚二用于连接位线BLB。引脚三用于接收外部信号BLEQ。引脚四用于连接预充电压源VEQ。引脚五用于接收电源信号SAP。引脚六用于接收电源信号SAN。引脚七用于接收外部信号OC。引脚八用于连接字线WL0。引脚九用于连接字线WL1。
封装成芯片的模式，更易于上述放大电路的推广与应用。
实施例2
本实施例2对背景技术提出的三种灵敏放大器、实施例1提出的放大电路及CSCSA进行了仿真。仿真条件均为Corner：TT；Temperature：27℃；VDD：1.2V。
其中CSCSA中由于设置了C2、C3，两个电容的取值也会影响CSCSA性能。本实施例2仿真了3种情况：C2、C3取20fF，对应CSCSA_20f；C2、C3取40fF，对应CSCSA_40f；C2、C3取80fF，对应CSCSA_80f。
参看图7，为CSCSA_20f的失调电压仿真结果，CSCSA_20f的失调电压的标准差为5.02mV。同时，对CSCSA_40f、CSCSA_80f也进行了仿真，结果表明随着电容取值增大，失调电压的标准差也增大。
而同样经过仿真得到，OCSA失调电压的标准差为10.5mV；BRV-SA失调电压的标准差为4.05mV；OMCSA失调电压的标准差为5.71mV。可知，CSCSA_20f的失调电压处于低位，小于OCSA、OMCSA，略大于BRV-SA。
参看图8、9，本实施例2读耗时、写耗时均小于背景技术中的三种灵敏放大器。并且，本实施例2的电容值越大，读耗时、写耗时越小。
参看图10，本实施例2功耗均小于背景技术中的三种灵敏放大器。并且，本实施例2的电容值越大，功耗越小。
综上可知，本实施例1提出的CSCSA在失调电压指标上不落后，在功耗指标上具有一定优势。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种基于翻转点补偿技术的灵敏放大器，其特征在于，包括：
PMOS管P0，其源极电气连接电源信号SAP，栅极电气连接位线BL；
PMOS管P1，其源极电气连接电源信号SAP，栅极电气连接位线BLB；
NMOS管N0，其源极电气连接P0的漏极，漏极电气连接电源信号SAN，栅极电气连接P0的栅极；
NMOS管N1，其源极电气连接P1的漏极，漏极电气连接电源信号SAN，栅极电气连接P1的栅极；
NMOS管N2，其源极电气连接P0的漏极，漏极电气连接P0的栅极，栅极电气连接外部信号OC；
NMOS管N3，其源极电气连接P1的栅极，漏极电气连接P1的漏极，栅极电气连接外部信号OC；
NMOS管N4，其源极电气连接位线BL，漏极电气连接预充电压源VEQ，栅极电气连接外部信号BLEQ；
NMOS管N5，其源极电气连接位线BLB，漏极电气连接预充电压源VEQ，栅极电气连接外部信号BLEQ；
NMOS管N6，其源极电气连接位线BL，漏极电气连接位线BLB，栅极电气连接外部信号BLEQ；
电容C2，其上极板电气连接P0的漏极，下极板电气连接P1的栅极；
以及
电容C3，其上极板电气连接P0的栅极，下极板电气连接P1的漏极。
2.根据权利要求1所述的基于翻转点补偿技术的灵敏放大器，其特征在于，P0、N0构成一个反相器，P1、N1构成另一个反相器，两个反相器通过C2、C3实现交叉耦合；P0、P1、N0、N1构成锁存结构；
N4、N5、N6构成预充结构，用于在所述灵敏放大器没有工作之前，在外部信号BLEQ的控制下，根据预充电压源VEQ把位线BL、BLB拉到相同的参考电压。
3.一种放大电路，其特征在于，包括：
储存单元一，其用于存储并输出0或1；
储存单元二，其用于存储并输出0或1；
以及
如权利要求1-2中任一项所述的灵敏放大器，其用于读取所述储存单元一或所述储存单元二的输出。
4.根据权利要求3所述的放大电路，其特征在于，所述储存单元一包括：
NMOS管N7，其漏极电气连接信号线BL，栅极电气连接字线WL0；以及
电容C0，其上极板电气连接N7的源极，下极板接地GND；
所述储存单元二包括：
NMOS管N8，其漏极电气连接信号线BLB，栅极电气连接字线WL1；以及
电容C1，其上极板电气连接N8的源极，下极板接地GND；
其中，字线WL0、WL1不可同时打开。
5.根据权利要求4所述的放大电路，其特征在于，所述放大电路的工作时序包括预充阶段、偏移补偿阶段、电荷共享阶段、主感应阶段。
6.根据权利要求5所述的放大电路，其特征在于，处于预充阶段，外部信号BLEQ、OC拉至高电平，字线WL0、WL1拉至低电平，N2、N3、N4、N5、N6导通；电源信号SAP、SAN拉至VEQ，位线BL、BLB以及灵敏放大器内部连线均被预充到VEQ。
7.根据权利要求6所述的放大电路，其特征在于，处于偏移补偿阶段，外部信号BLEQ拉至低电平，外部信号OC拉至高电平，字线WL0、WL1拉至低电平，电源信号SAP拉至VDD，电源信号SAN拉至VSS，N4、N5、N6关断，N2、N3导通，两个反相器的输入输出短接，且通过电容C2、C3交叉耦合；
若P0、P1没有差异，N0的阈值电压小于N1的阈值电压，此时位线BL、BLB电位由原先的VEQ被拉至各自反相器的翻转电压V0、V0，且V0、V1的压差被电容C2、C3所存储，此时位线BL电压V0小于位线BLB电压V1，位线BL、BLB之间的偏移电压得到补偿；
若P0、P1没有差异，N0的阈值电压大于N1的阈值电压，此时位线BL、BLB电位由原先的VEQ被拉至各自反相器的翻转电压V0、V1，且V0、V1的压差被电容C2、C3所存储，此时位线BL电压V0大于位线BLB电压V1，位线BL、BLB之间的偏移电压得到补偿；
若N0、N1没有差异，P0的阈值电压小于P1的阈值电压，此时位线BL、BLB电位由原先的VEQ被拉至各自反相器的翻转电压V0、V1，且V0、V1的压差被电容C2、C3所存储，此时位线BL电压V0大于位线BLB电压V1，位线BL、BLB之间的偏移电压得到补偿；
若N0、N1没有差异，P0的阈值电压大于P1的阈值电压，此时位线BL、BLB电位由原先的VEQ被拉至各自反相器的翻转电压V0、V1，且V0、V1的压差被电容C2、C3所存储，此时位线BL电压V0小于位线BLB电压V1，位线BL、BLB之间的偏移电压得到补偿。
8.根据权利要求7所述的放大电路，其特征在于，处于电荷共享阶段，外部信号BLEQ、OC拉至低电平，电源信号SAP、SAN拉至VEQ，N2、N3、N4、N5、N6关断，N7导通；
若字线WL0拉至高电平，N7导通，位线BL与电容C0进行电荷共享；若储存单元一存储的数据为“0”，位线BL电位下降；若储存单元一存储的数据为“1”，位线BL电位上升；
若字线WL1拉至高电平，N8导通，位线BLB与电容C1进行电荷共享；若储存单元二存储的数据为“0”，位线BLB电位下降；若储存单元二存储的数据为“1”，位线BLB电位上升。
9.根据权利要求8所述的放大电路，其特征在于，处于主感应阶段，外部信号BLEQ、OC拉至低电平，电源信号SAP拉至VDD，电源信号SAN拉至VSS，N2、N3、N4、N5、N6关断；
若字线WL0拉至高电平，储存单元一存储的数据为“0”，在主感应后期，SA_BL被拉至VSS，SA_BLB被拉至VDD，位线BL放电至VSS，位线BLB充电至VDD；若字线WL0拉至高电平，储存单元一存储的数据为“1”，在主感应后期，SA_BL被拉至VDD，SA_BLB被拉至VSS，位线BL充电至VDD，位线BLB放电至VSS；读取位线BL电位即得到储存单元一的存储数据；
若字线WL1拉至高电平，储存单元二存储的数据为“0”，在主感应后期，SA_BLB被拉至VSS，SA_BL被拉至VDD，位线BLB放电至VSS，位线BL充电至VDD；若字线WL1拉至高电平，储存单元二存储的数据为“1”，在主感应后期，SA_BLB被拉至VDD，SA_BL被拉至VSS，位线BLB充电至VDD，位线BL放电至VSS；读取位线BL电位即得到储存单元二的存储数据。
10.一种芯片，其特征在于，采用如权利要求3-9任一所述的放大电路封装而成；
所述芯片的引脚包括：
引脚一，用于连接位线BL；
引脚二，用于连接位线BLB；
引脚三，用于接收外部信号BLEQ；
引脚四，用于连接预充电压源VEQ；
引脚五，用于接收电源信号SAP；
引脚六，用于接收电源信号SAN；
引脚七，用于接收外部信号OC；
引脚八，用于连接字线WL0；以及
引脚九，用于连接字线WL1。
CN202310189290.8A 2023-03-02 2023-03-02 一种基于翻转点补偿技术的灵敏放大器、放大电路及芯片 Pending CN116386683A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310189290.8A CN116386683A (zh) 2023-03-02 2023-03-02 一种基于翻转点补偿技术的灵敏放大器、放大电路及芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310189290.8A CN116386683A (zh) 2023-03-02 2023-03-02 一种基于翻转点补偿技术的灵敏放大器、放大电路及芯片

Publications (1)

Publication Number Publication Date
CN116386683A true CN116386683A (zh) 2023-07-04

Family

ID=86960559

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310189290.8A Pending CN116386683A (zh) 2023-03-02 2023-03-02 一种基于翻转点补偿技术的灵敏放大器、放大电路及芯片

Country Status (1)

Country Link
CN (1) CN116386683A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116913341A (zh) * 2023-09-12 2023-10-20 温州核芯智存科技有限公司 一种存储器及补偿方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116913341A (zh) * 2023-09-12 2023-10-20 温州核芯智存科技有限公司 一种存储器及补偿方法
CN116913341B (zh) * 2023-09-12 2024-04-30 温州核芯智存科技有限公司 一种存储器及补偿方法

Similar Documents

Publication Publication Date Title
US8462572B2 (en) Variability resilient sense amplifier with reduced energy consumption
WO2022021776A1 (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
JP5106760B2 (ja) プリチャージ及び感知増幅スキームを改善した集積回路メモリ装置のビットライン駆動回路及び駆動方法
US8144537B2 (en) Balanced sense amplifier for single ended bitline memory architecture
US8824197B2 (en) Static RAM
US8797786B2 (en) Static RAM
US9542995B2 (en) Threshold voltage mismatch compensation sense-amplifiers for static random access memories with multiple differential inputs
CN115811279B (zh) 一种补偿位线失调电压的灵敏放大器及芯片与放大电路
US6594187B2 (en) Semiconductor memory
US6898137B2 (en) Semiconductor memory device with high-speed sense amplifier
US6049493A (en) Semiconductor memory device having a precharge device
US20230036684A1 (en) Bit line sense amplifier and semiconductor memory apparatus using the same
CN116386683A (zh) 一种基于翻转点补偿技术的灵敏放大器、放大电路及芯片
CN113470705A (zh) 灵敏放大器、存储器和数据读出方法
CN114863971A (zh) 一种位线泄漏电流、灵敏放大器及存储器的控制电路
CN211788182U (zh) 灵敏放大器和存储器
US6292417B1 (en) Memory device with reduced bit line pre-charge voltage
CN116168736B (zh) 基于上交叉耦合的自适应关断型sram灵敏放大器电路、模块
CN116434794B (zh) 基于下交叉耦合的自适应关断型sram灵敏放大器电路、模块
CN109559767B (zh) 采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构
US8971095B2 (en) Memory architecture
US6570799B1 (en) Precharge and reference voltage technique for dynamic random access memories
US20230005522A1 (en) Readout circuit structure
US4733373A (en) Dynamic memory with improved arrangement for precharging bit lines
US11929716B2 (en) Sense amplifier, memory and method for controlling sense amplifier

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination