CN111524543B - 一种宽电压sram时序推测快速检错电路及方法 - Google Patents

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Abstract

本发明提出一种宽电压SRAM时序推测快速检错电路及方法，属于专用集成电路设计技术领域。在位线检测模块中配置两组非对称结构的灵敏放大器，即在第一灵敏放大器的第二浮动节点、第二灵敏放大器的第三浮动节点各连接PMOS管，实现两组灵敏放大器的调制电压具有相反偏置，错误判断模块根据位线检测模块得到的检测正值信号和检测反值信号进行检错，实现对SRAM推测读出正确性的判断，快速得到错误标志信号，降低了存储阵列中弱驱动的存储单元对存储阵列延时的影响，从而可以大幅提高近阈值区SRAM的性能。还有效降低了读操作过程中拖尾现象的负面影响，缩短了SRAM读操作的延迟时间。

Description

一种宽电压SRAM时序推测快速检错电路及方法
技术领域
本发明属于专用集成电路设计技术领域，特别提供了一种宽电压SRAM时序推测快速检错电路及方法。
背景技术
为满足片上系统(System on a Chip，SoC)的能效需求，低至近阈值区的宽电压静态随机存储器(Static Random Access Memory，SRAM)正逐渐成为业界的研究热点。存储阵列作为SRAM的主体，决定着SRAM的整体性能。随着电源电压降低，局部工艺波动导致电路需要的设计裕度越来越大，在近阈值区，过于悲观的设计裕度大大地增加了存储阵列的读出延时，SRAM的性能因此严重退化。
近阈值区的SRAM读写辅助优化技术皆在提升SRAM存储单元的稳定性，可以降低SRAM的最低工作电压，但是无法提升SRAM存储阵列的性能。时序推测技术与传统的读写辅助技术有所不同，时序推测优化技术可以降低存储阵列中弱驱动的存储单元对存储阵列延时的影响，从而可以大幅度地降低存储阵列的读出延时。
常规的时序推测方案采用两次读出的方式，第一次读出为推测型读出，数据快速输出，用于降低存储阵列的延时，第二次读出为确认型读出，用于检错，确认型读出的延时与正常SRAM的读出延时相同，因此错误标志信号的频率与正常SRAM的访问频率相当，低于第一次推测型读出的频率，系统需要复杂的纠错机制才能够保证功能的正确性，这限制了该技术在SoC系统中的应用。因此，需要设计一种快速得到错误标志信号的时序推测电路，以进一步提高SRAM的性能。
发明内容
本发明的目的是为了克服现有技术所存在的不足而提出了一种宽电压SRAM时序推测快速检错电路及方法，在位线检测模块中配置两组非对称结构的灵敏放大器，即在第一灵敏放大器的第二浮动节点、第二灵敏放大器的第三浮动节点各连接PMOS管，实现两组灵敏放大器的调制电压具有相反偏置，错误判断模块根据位线检测模块得到的检测正值信号和检测反值信号进行检错，实现对SRAM推测读出正确性的判断，快速得到错误标志信号，降低了存储阵列中弱驱动的存储单元对存储阵列延时的影响，从而可以大幅提高近阈值区SRAM的性能。
为了解决上述技术问题，本发明提出如下技术方案：
本发明提出一种宽电压SRAM时序推测快速检错电路，该时序推测快速检错电路包括：存储阵列模块、位线检测模块和错误判断模块。其中，存储阵列模块是M行、N列的SRAM存储阵列，因此存储阵列模块包括W个存储单元，且满足W＝M×N。位线检测模块包括N个位线检测单元。
存储阵列模块以字线信号为输入，以正位线信号和反位线信号为输出；位线检测模块以正位线信号、反位线信号和灵敏放大器使能信号为输入，以检测正值信号和检测反值信号为输出；错误判断模块以检测正值信号、检测反值信号和检测使能信号为输入，以错误标志信号为输出。
进一步，字线信号是具有M行的行向量，每行元素分别是第一字线信号、第二字线信号，……，第M字线信号。正位线信号是具有N列的列向量，每列元素分别是第一正位线信号、第二正位线信号，……，第N正位线信号。反位线信号是具有N列的列向量，每列元素分别是第一反位线信号、第二反位线信号，……，第N反位线信号。检测正值信号是具有N列的列向量，每列元素分别是第一检测正值信号、第二检测正值信号，……，第N检测正值信号。检测反值信号是具有N列的列向量，每列元素分别是第一检测反值信号、第二检测反值信号，……，第N检测反值信号。
本发明提出的一种宽电压SRAM时序推测快速检错电路中，位线检测模块中的每个位线检测单元包括：第一灵敏放大器、第一锁存器、第二灵敏放大器、第二锁存器。
单个位线检测单元中，第一灵敏放大器和第二灵敏放大器都是非对称结构的灵敏放大器，第一灵敏放大器和第二灵敏放大器的输入信号都是灵敏放大器使能信号、正位线信号和反位线信号；第一灵敏放大器向第一锁存器提供第一浮动节点信号和第二浮动节点信号，第二灵敏放大器向第二锁存器提供第三浮动节点信号和第四浮动节点信号；第一锁存器向错误判断模块提供检测正值信号，第二锁存器向错误判断模块提供检测反值信号。
单个位线检测单元中，第一灵敏放大器包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管。
进一步，第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管均是P型MOS管，第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管均是N型MOS管。
其中，第一PMOS管的源极接工作电压，第一PMOS管的栅极接灵敏放大器使能信号，第一PMOS管的漏极与第二PMOS管的漏极、第三PMOS管的栅极、第一NMOS管的漏极、第二NMOS管的栅极均连接于第一浮动节点；第二PMOS管的源极接工作电压，第二PMOS管的栅极与第三PMOS管的漏极、第四PMOS管的漏极、第五PMOS管的栅极、第一NMOS管的栅极、第二NMOS管的漏极连接于第二浮动节点；第三PMOS管的源极接工作电压；第四PMOS管的源极接工作电压，第四PMOS管的栅极接灵敏放大器使能信号；第五PMOS管的源极和漏极均接地；第一NMOS管的源极与第三NMOS管的漏极连接；第二NMOS管的源极与第四NMOS管的漏极连接；第三NMOS管的源极与第四NMOS管的源极、第五NMOS管的漏极连接于同一点，第三NMOS管的栅极连接正位线信号；第四NMOS管的栅极连接反位线信号；第五NMOS管的源极接地，第五NMOS管的栅极接灵敏放大器使能信号。
在不增加第五PMOS管的情况下，第一灵敏放大器采用的是对称的电路结构，第一浮动节点和第二浮动节点的放电速度一致，第一灵敏放大器的失调电压不存在偏置。当第二浮动节点连接第五PMOS管后，第二浮动节点的电容增加，导致第二浮动节点的放电速度比第一浮动节点的放电速度慢，因此第一灵敏放大器的失调电压有负向偏置。
单个位线检测单元中，第一锁存器包括：第一与非门、第二与非门。
进一步，第一与非门、第二与非门均是二输入与非门。
其中，第一与非门的第一输入端连接输入第一浮动节点信号，第一与非门的第二输入端与第二与非门的输出端连接，第一与非门的输出端与第二与非门的第一输入端连接于同一点并输出检测正值信号；第二与非门的第二输入端连接输入第二浮动节点信号。
单个位线检测单元中，第二灵敏放大器包括：第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管。
进一步，第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管均是P型MOS管，第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管均是N型MOS管。
其中，第六PMOS管的源极接工作电压，第六PMOS管的栅极接灵敏放大器使能信号，第六PMOS管的漏极与第七PMOS管的漏极、第八PMOS管的栅极、第十PMOS管的栅极、第六NMOS管的漏极、第七NMOS管的栅极连接于第三浮动节点；第七PMOS管的源极接工作电压，第七PMOS管的栅极与第八PMOS管的漏极、第九PMOS管的漏极、第六NMOS管的栅极、第七NMOS管的漏极连接于第四浮动节点；第八PMOS管的源极接工作电压；第九PMOS管的源极接工作电压，第九PMOS管的栅极接灵敏放大器使能信号；第十PMOS管的源极和漏极接地；第六NMOS管的源极与第八NMOS管的漏极连接；第七NMOS管的源极与第九NMOS管的漏极连接；第八NMOS管的源极与第九NMOS管的源极、第十NMOS管的漏极均连接于同一点，第八NMOS管的栅极连接正位线信号；第九NMOS管的栅极连接反位线信号；第十NMOS管的源极接地，第十NMOS管的栅极接灵敏放大器使能信号。
在不增加第十PMOS管的情况下，第二灵敏放大器采用的是对称的电路结构，第三浮动节点和第四浮动节点的放电速度一致，第二灵敏放大器的失调电压不存在偏置。当第三浮动节点连接第十PMOS管后，第三浮动节点的电容增加，导致第三浮动节点的放电速度比第四浮动节点的放电速度慢，因此第二灵敏放大器的失调电压有正向偏置。
单个位线检测单元中，第二锁存器包括：第三与非门、第四与非门。
进一步，第三与非门、第四与非门均是二输入与非门。
其中，第三与非门的第一输入端连接输入第三浮动节点信号，第三与非门的第二输入端与第四与非门的输出端连接于同一点并输出检测反值信号，第三与非门的输出端与第四与非门的第一输入端连接；第四与非门的第二输入端连接第四浮动节点信号。
本发明提出一种宽电压SRAM时序推测快速检错电路中，错误判断模块包括：N个按顺序并联连接的单bit错误判断单元，锁存器单元。N个按顺序并联连接的单bit错误判断单元与锁存器单元连接于A点。
其中，每个单bit错误判断单元有三个输入端：第一输入端连接检测使能信号，第二输入端连接检测正值信号，第三输入端连接检测反值信号。每个单bit错误判断单元有两个输出端：所有单bit错误判断单元的第一输出端连接于同一点，并且与锁存器子模块连接于A点；所有单bit错误判断单元的第二输出端连接于同一点。
每个单bit错误判断单元包括：第十一PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管。
进一步，第十一PMOS管是P型MOS管，第十一NMOS管、第十二NMOS管、第十三NMOS管均是N型MOS管。
第十一PMOS管的源极接工作电压，第十一PMOS管栅极与第十三NMOS管的栅极均连接单bit错误判断单元的第一输入端，第十一PMOS管的漏极与第十一NMOS管的漏极均连接单bit错误判断单元的第一输出端；第十一NMOS管的栅极均连接单bit错误判断单元的第二输入端，第十一NMOS管的源极与第十二NMOS管的漏极连接；第十二NMOS管的栅极均连接单bit错误判断单元的第三输入端，第十二NMOS管的源极与第十三NMOS管的漏极均连接单bit错误判断单元的第二输出端；第十三NMOS管的源极接地。
其中，锁存器单元在由传输门和反相器串联构成的动态锁存器的基础上，增加了漏电补偿晶体管，锁存器单元的输入端连接A点，锁存器单元的输出端输出错误标志信号。锁存器单元包括：第十二PMOS管、第十三PMOS管、第十四NMOS管、第十五NMOS管、第一反相器。
进一步，第十二PMOS管是P型PMOS管，第十三PMOS管是超高阈值P型PMOS管，第十四NMOS管是N型NMOS管，第十五NMOS管是超高阈值N型NMOS管。
第十二PMOS管的源极与第十四NMOS管的源极连接锁存器单元的输入端，第十二PMOS管的栅极连接检测使能信号的反信号，第十二PMOS管的漏极与第十三PMOS管的漏极、第十四NMOS管的漏极、第十五NMOS管的漏极、第一反相器的输入端连接于B点；第十三PMOS管的源极接工作电压，第十三PMOS管的栅极与第十五NMOS管的栅极、第一反相器的输出端连接到锁存器的输出端；第十四NMOS管的栅极连接检测使能信号；第十五NMOS管的源极接地。
锁存器单元的工作原理如下：
(1)当检测使能信号为低电平时，节点A为高电平，第十二PMOS管和第十四NMOS管构成的传输门关断。
(2)当检测使能信号为高电平时，N组单bit错误判断单元中的第十一PMOS管关断，节点A的上拉路径关断，N组单bit错误判断单元中的第十三NMOS管导通，节点A是否放电由单bit错误判断单元的第二输入端的电平高低和第三输入端的电平高低决定，满足：任意一个单bit错误判断单元中的第二输入端和第三输入端均为高电平时，节点A由对地的放电通路使得节点A放电到低电平；否则节点A保持高电平。
进一步，节点A的信号通过导通的第十二PMOS管和第十四NMOS管传入节点B，并通过第一反相器输出为错误标志信号，超高阈值的第十三PMOS管和超高阈值的第十五NMOS管避免了与第十二PMOS管和第十四NMOS管的竞争现象。
(3)当检测使能信号转换为低电平时，节点A转换为高电平，第十二PMOS管和第十四NMOS管构成的传输门关断，错误判断信号被锁存。
本发明提出的一种宽电压SRAM时序推测快速检错电路的工作步骤如下：
步骤S1，字线信号输入到存储阵列模块中，当字线信号由低电平转换为高电平时，位线开始放电；当放电阶段结束时，字线信号转换为低电平，此时存储阵列模块输出正位线信号和反位线信号；
进一步，字线信号的脉宽只需要保证存储阵列模块中大部分存储单元的位线摆幅超过灵敏放大器的失调电压即可，不需要覆盖放电最慢的存储单元。
步骤S2，位线检测模块以正位线信号、反位线信号和灵敏放大器使能信号为输入，当灵敏放大器使能信号由低电平转换为高电平，位线检测模块开始工作并得出检测正值信号和检测反值信号，输入到错误判断模块中，此时灵敏放大器使能信号转换为低电平；
步骤S3，错误判断模块以检测正值信号、检测反值信号和检测使能信号为输入，当检测使能信号由低电平转换为高电平，错误判断模块开始工作，以错误标志信号为输出；
步骤S4，根据错误标志信号，实现时序推测快速检错，具体如下：
如果错误标志信号为1，此时检测正值信号的值不可靠，在下个时钟周期再次使能相同的字线，使位线继续放电以增大位线电压差，并跳到步骤S3，同时外部系统处于等待状态；
如果错误标志信号为0，此时检测正值信号的值即为读出数据，完成SRAM的读操作。
本发明还提出一种宽电压SRAM时序推测快速检错方法，其原理如下：
本发明提出的位线检测单元中的第一灵敏放大器的失调电压Voffset具有负向偏置Vbias、第二灵敏放大器的失调电压Voffset具有正向偏置Vbias，定义正位线信号和反位线信号之间的电压差称为位线电压差ΔVBL，通过调节第五PMOS管和第十PMOS管的尺寸，使得|Voffset-Vbias|小于|ΔVBL|的最小值，因此，得到ΔVBL分布在以下四个区域：
A区域：ΔVBL∈(-∞，-Voffset-Vbias)，位线检测单元的检测结果为检测正值信号为0、检测反值信号为1，实际期望结果为检测正值信号为0、检测反值信号为1；
B区域：ΔVBL∈(-Voffset-Vbias，-Voffset+Vbias)，位线检测单元的检测结果为检测正值信号为X、检测反值信号为1，实际期望结果为检测正值信号为0、检测反值信号为1；
C区域：ΔVBL∈(Voffset-Vbias，Voffset+Vbias)，位线检测单元的检测结果为检测正值信号为1、检测反值信号为X，实际期望结果为检测正值信号为1、检测反值信号为0；
D区域：ΔVBL∈(Voffset+Vbias，+∞)，位线检测单元的检测结果为检测正值信号为1、检测反值信号为0，实际期望结果为检测正值信号为1、检测反值信号为0。
第一灵敏放大器对位线电压差ΔVBL的检测结果有以下三种情况：
(a1)ΔVBL>Voffset-Vbias：对应于C区域和D区域，第一灵敏放大器的检测结果为第一浮动节点信号为0、第二浮动节点信号为1，此时第一锁存器输出的检测正值信号为1，说明检测正值信号即为正确的读出数据；
(a2)ΔVBL<-Voffset-Vbias：对应于A区域，第一灵敏放大器的检测结果为第一浮动节点信号为1、第二浮动节点信号为0，此时第一锁存器输出的检测正值信号为0，说明检测正值信号即为正确的读出数据；
(a3)ΔVBL∈(-Voffset-Vbias，Voffset-Vbias)：对应于B区域，第一灵敏放大器的检测结果不可靠，此时第一锁存器输出的检测正值信号为X，说明无法确保检测正值信号为正确的读出数据。
第二灵敏放大器对位线电压差ΔVBL的检测结果有以下三种情况：
(b1)ΔVBL>Voffset+Vbias：对应于D区域，第二灵敏放大器的检测结果为第三浮动节点信号为0、第四浮动节点信号为1，此时第二锁存器输出的检测反值信号为0，说明检测反值信号取反即为正确的读出数据；
(b2)ΔVBL<-Voffset+Vbias：对应于A区域和B区域，第二灵敏放大器的检测结果为第三浮动节点信号为1、第四浮动节点信号为0，此时第二锁存器输出的检测反值信号为1，说明检测反值信号取反即为正确的读出数据；
(b3)ΔVBL∈(-Voffset+Vbias，Voffset+Vbias)：对应于C区域，第二灵敏放大器的检测结果不可靠，此时第二锁存器输出的检测反值信号为X，说明无法确保检测反值信号取反为正确的读出数据。
因此，根据位线检测单元得到的检测正值信号和检测反值信号的值，可以判断出位线电压差ΔVBL所处的区域，有以下四种情况：
情况1：检测正值信号为0、检测反值信号为0，此时检测正值信号表明位线电压差处于A区域或B区域，检测反值信号表明位线电压差处于C区域或D区域，两者矛盾，因此该情况不存在，此时错误标志信号为0；
情况2：检测正值信号为0、检测反值信号为1，位线电压差处于C区域或D区域，此时错误标志信号为0，检测正值信号的值可作为正确的读出数据；
情况3：检测正值信号为1、检测反值信号为0，位线电压差处于B区域或D区域，此时错误标志信号为0，检测正值信号的值可作为正确的读出数据；
情况4：检测正值信号为1、检测反值信号为1，位线电压差处于B区域或C区域，此时错误标志信号为1，检测正值信号的值不可作为正确的读出数据。
一种宽电压SRAM时序推测快速检错电路及方法，相比现有技术，具有以下效益：
1、在近阈值区，存储阵列的读出延时在SRAM整体读出延时的占比约为80％，而推测型读出的字线脉宽远低于常规SRAM读出时的字线脉宽，消除了设计裕度带来的性能损失，有效降低了存储阵列的读出延时，从而带来SRAM整体读出性能的显著提升。在0.5V条件下，相比于无时序推测电路的传统读出方案，能够降低50％的存储阵列延时。
2、相比传统时序推测方案，本发明的方案采用两个不同偏置的灵敏放大器同时检测位线电压差的方式实现检错，所以在得到推测型读出数据时，能立刻得到错误标志信号，吞吐率收益更高。
3、在能耗方面，由于本方案字线使能时间较短，因此位线平均摆幅相对较低，位线预充电阶段消耗的能量会有一定程度的降低，这能够在一定程度上弥补检错逻辑带来的额外能量消耗，当SRAM阵列深度较高时，对应的位线预充电能耗在总体能耗中的比例相对较高，节省的位线预充电能耗超过了检错逻辑带来的额外能量消耗，此时总体能耗有所降低。
4、在面积方面，本方案检错逻辑电路由MOS开关、锁存器及总线检测单元构成，相比于传统时序推测方案由寄存器、异或门、多路选择器及动态或门构成的检错逻辑所占面积更小。
附图说明
图1为本发明提出的一种宽电压SRAM时序推测快速检错电路的结构示意图；
图2为本发明提出的一种宽电压SRAM时序推测快速检错电路的工作波形图；
图3为本发明提出的一种宽电压SRAM时序推测快速检错电路中的位线检测模块的电路结构图；
图4为本发明提出的一种宽电压SRAM时序推测快速检错电路中，错误判断模块的电路结构图；
图5为本发明提出的一种宽电压SRAM时序推测快速检错方法的检错原理示意图。
具体实施方式
以下结合实施例子对本发明作进一步的详细描述。
实施例1。本发明提出一种宽电压SRAM时序推测快速检错电路的结构示意如图1所示，该时序推测快速检错电路包括：存储阵列模块1、位线检测模块2和错误判断模块3。从图1可以看出，存储阵列模块1是M行、N列的SRAM存储阵列，因此存储阵列模块1包括W个存储单元BITCELL，且满足W＝M×N。位线检测模块2包括N个位线检测单元。
进一步，本优选实施例中，存储单元BITCELL是常规六管存储单元。
从图1还可以看出，字线信号WL输入到存储阵列模块1中，再由存储阵列模块1向位线检测模块2提供正位线信号BL和反位线信号BLB，同时灵敏放大器使能信号SAE也输入到位线检测模块2中，再由位线检测模块2向错误判断模块3提供检测正值信号Q1和检测反值信号QB2，同时检测使能信号DETECT也输入到错误判断模块3中，由错误判断模块3输出错误标志信号ERROR。
进一步，字线信号WL是具有M行的行向量，每行元素分别是第一字线信号WL[0]、第二字线信号WL[1]，……，第M字线信号WL[M-1]。
进一步，正位线信号BL是具有N列的列向量，每列元素分别是第一正位线信号BL[0]、第二正位线信号BL[1]，……，第N正位线信号BL[N-1]。反位线信号BLB是具有N列的列向量，每列元素分别是第一反位线信号BLB[0]、第二反位线信号BLB[1]，……，第N反位线信号BLB[N-1]。
进一步，检测正值信号Q1是具有N列的列向量，每列元素分别是第一检测正值信号Q1[0]、第二检测正值信号Q1[1]，……，第N检测正值信号Q1[N-1]。检测反值信号QB2是具有N列的列向量，每列元素分别是第一检测反值信号QB2[0]、第二检测反值信号QB2[1]，……，第N检测反值信号QB2[N-1]。
图2是本发明提出的一种宽电压SRAM时序推测快速检错电路的工作波形图，从图2可以看出本发明提出的一种宽电压SRAM时序推测快速检错电路的工作步骤如下：
步骤S1，在第T个时钟周期CLK下，字线信号WL由低电平转换为高电平，位线开始放电；当位线放电阶段结束时，字线信号WL由高电平转换为低电平，此时存储阵列模块1输出正位线信号BL和反位线信号BLB；
进一步，字线信号WL的脉宽只需要保证存储阵列模块1中大部分存储单元的位线摆幅超过灵敏放大器的失调电压即可，不需要覆盖放电最慢的存储单元。
步骤S2，位线检测模块2以正位线信号BL、反位线信号BLB和灵敏放大器使能信号SAE为输入。从图2可以看出，位线放电阶段结束时，灵敏放大器使能信号SAE由低电平转换为高电平，此时位线检测模块2开始检测位线电压差；位线检测模块2向错误判断模块3提供检测正值信号Q1和检测反值信号QB2，并且灵敏放大器使能信号SAE由高电平转换为低电平；
步骤S3，错误判断模块3还以检测使能信号DETECT为输入，当检测使能信号DETECT由低电平转换为高电平，错误判断模块3开始比较检测正值信号Q1和检测反值信号QB2，以判断是否出错。错误判断模块3输出错误标志信号ERROR；
步骤S4，根据错误标志信号ERROR，实现时序推测快速检错，具体如下：
如果错误标志信号ERROR为1，此时检测正值信号Q1的值不可靠，在第T+1个时钟周期CLK下再次使能相同的字线信号WL，使位线继续放电以增大位线电压差，并跳到步骤S3再次执行检错操作，同时外部系统处于等待状态。
如果错误标志信号ERROR为0，此时检测正值信号Q1的值即为读出数据，完成SRAM的读操作。
实施例2。本发明提出的一种宽电压SRAM时序推测快速检错电路中的位线检测模块2的电路结构如图3所示，每个位线检测单元包括：第一灵敏放大器、第一锁存器、第二灵敏放大器、第二锁存器。
每个位线检测单元中，第一灵敏放大器和第二灵敏放大器都是非对称结构的灵敏放大器，第一灵敏放大器和第二灵敏放大器的输入信号都是灵敏放大器使能信号SAE、正位线信号BL和反位线信号BLB；第一灵敏放大器向第一锁存器提供第一浮动节点信号SQ1和第二浮动节点信号NSQ1，第二灵敏放大器向第二锁存器提供第三浮动节点信号SQ2和第四浮动节点信号NSQ2；第一锁存器向错误判断模块提供检测正值信号Q1，第二锁存器向错误判断模块提供检测反值信号QB2。
由图3可以看出，每个位线检测单元中，第一灵敏放大器包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5。第二灵敏放大器包括：第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管。
进一步，第一PMOS管P1至第十PMOS管P10均是P型MOS管，第一NMOS管N1至第十NMOS管N10均是N型MOS管。
第一灵敏放大器中，第一PMOS管P1的源极接工作电压，第一PMOS管P1的栅极接灵敏放大器使能信号SAE，第一PMOS管P1的漏极与第二PMOS管P2的漏极、第三PMOS管P3的栅极、第一NMOS管N1的漏极、第二NMOS管N2的栅极均连接于第一浮动节点SQ1；第二PMOS管P2的源极接工作电压，第二PMOS管P2的栅极与第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管P5的栅极、第一NMOS管N1的栅极、第二NMOS管N2的漏极连接于第二浮动节点NSQ1；第三PMOS管P3的源极接工作电压；第四PMOS管P4的源极接工作电压，第四PMOS管P4的栅极接灵敏放大器使能信号SAE；第五PMOS管P5的源极和漏极均接地；第一NMOS管N1的源极与第三NMOS管N3的漏极连接；第二NMOS管N2的源极与第四NMOS管N4的漏极连接；第三NMOS管N3的源极与第四NMOS管N4的源极、第五NMOS管N5的漏极连接于同一点，第三NMOS管N3的栅极连接正位线信号BL；第四NMOS管N4的栅极连接反位线信号BLB；第五NMOS管N5的源极接地，第五NMOS管的栅极接灵敏放大器使能信号SAE。
第二灵敏放大器中，第六PMOS管P6的源极接工作电压，第六PMOS管P6的栅极接灵敏放大器使能信号SAE，第六PMOS管P6的漏极与第七PMOS管P7的漏极、第八PMOS管P8的栅极、第十PMOS管P10的栅极、第六NMOS管P6的漏极、第七NMOS管N7的栅极连接于第三浮动节点SQ2；第七PMOS管P7的源极接工作电压，第七PMOS管P7的栅极与第八PMOS管P8的漏极、第九PMOS管P9的漏极、第六NMOS管N6的栅极、第七NMOS管N7的漏极连接于第四浮动节点NSQ2；第八PMOS管P8的源极接工作电压；第九PMOS管P9的源极接工作电压，第九PMOS管P9的栅极接灵敏放大器使能信号SAE；第十PMOS管P10的源极和漏极接地；第六NMOS管P6的源极与第八NMOS管N8的漏极连接；第七NMOS管N7的源极与第九NMOS管N9的漏极连接；第八NMOS管N8的源极与第九NMOS管N9的源极、第十NMOS管N10的漏极均连接于同一点，第八NMOS管N8的栅极连接正位线信号BL；第九NMOS管N9的栅极连接反位线信号BLB；第十NMOS管N10的源极接地，第十NMOS管N10的栅极接灵敏放大器使能信号SAE。
结合图3开展分析可知，在不增加第五PMOS管P5的情况下，第一灵敏放大器采用的是对称的电路结构，当正位线信号BL和反位线信号BLB的电位相等时，第一浮动节点SQ1和第二浮动节点NSQ1的放电速度一致，第一灵敏放大器的失调电压Voffset不存在偏置。当第二浮动节点NSQ1连接第五PMOS管P5后，第二浮动节点NSQ1的电容增加，导致第二浮动节点NSQ1的放电速度比第一浮动节点SQ1的放电速度慢，因此第一灵敏放大器的失调电压有负向偏置Vbias。
同样的，在不增加第十PMOS管P10的情况下，第二灵敏放大器采用的是对称的电路结构，当正位线信号BL和反位线信号BLB的电位相等时，第三浮动节点SQ2和第四浮动节点NSQ2的放电速度一致，第二灵敏放大器的失调电压Voffset不存在偏置。当第三浮动节点SQ2连接第十PMOS管P10后，第三浮动节点SQ2的电容增加，导致第三浮动节点SQ2的放电速度比第四浮动节点NSQ2的放电速度慢，因此第二灵敏放大器的失调电压有正向偏置Vbias。
由图3可以看出，每个位线检测单元中，第一锁存器包括：第一与非门NAND_1、第二与非门NAND_2。第二锁存器包括：第三与非门NAND_3、第四与非门NAND_4。
进一步，第一与非门NAND_1、第二与非门NAND_2、第三与非门NAND_3、第四与非门NAND_4均是二输入与非门。
第一锁存器中，第一与非门NAND_1的第一输入端连接输入第一浮动节点信号SQ1，第二与非门NAND_2的第二输入端连接输入第二浮动节点信号NSQ1；第一与非门NAND_1的第二输入端与第二与非门NAND_2的输出端连接，第一与非门NAND_1的输出端输出检测正值信号Q1、并且与第二与非门NAND_2的第一输入端连接于同一点。
第二锁存器中，第三与非门NAND_3的第一输入端连接输入第三浮动节点信号SQ2，第四与非门NAND_4的第二输入端连接第四浮动节点信号NSQ2；第三与非门NAND_3的第二输入端输出检测反值信号QB2、并且与第四与非门NAND_4的输出端连接于同一点，第三与非门NAND_3的输出端与第四与非门NAND_4的第一输入端连接。
实施例3。图4为本发明提出的一种宽电压SRAM时序推测快速检错电路中，错误判断模块3的电路结构图，错误判断模块3包括：N个按顺序并联连接的单bit错误判断单元，锁存器单元。其中，N个按顺序并联连接的单bit错误判断单元与锁存器单元连接于A点。
从图4可以看出，每个单bit错误判断单元有三个输入端：第一输入端连接检测使能信号DETECT，第二输入端连接检测正值信号Q1，第三输入端连接检测反值信号QB2。具体来说就是，第一单bit错误判断单元的输入信号包括：检测使能信号DETECT、第一检测正值信号Q1[0]、第一检测反值信号QB2[0]；第二单bit错误判断单元的输入信号包括：检测使能信号DETECT、第一检测正值信号Q1[1]、第一检测反值信号QB2[1]；以此类推，第N-1单bit错误判断单元的输入信号包括：检测使能信号DETECT、第一检测正值信号Q1[N-2]、第一检测反值信号QB2[N-2]；第N单bit错误判断单元的输入信号包括：检测使能信号DETECT、第一检测正值信号Q1[N-1]、第一检测反值信号QB2[N-1]。
从图4还可以看出，每个单bit错误判断单元有两个输出端：所有单bit错误判断单元的第一输出端连接于同一点，并且与锁存器单元连接于A点；所有单bit错误判断单元的第二输出端连接于同一点。
进一步，每个单bit错误判断单元包括：第十一PMOS管P11、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13。
更进一步，第十一PMOS管P11是P型MOS管，第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13均是N型MOS管。
其中，第十一PMOS管P11的源极接工作电压，第十一PMOS管P11栅极与第十三NMOS管P13的栅极均连接单bit错误判断单元的第一输入端，第十一PMOS管P11的漏极与第十一NMOS管N11的漏极均连接单bit错误判断单元的第一输出端；第十一NMOS管P11的栅极均连接单bit错误判断单元的第二输入端，第十一NMOS管N11的源极与第十二NMOS管N12的漏极连接；第十二NMOS管N12的栅极均连接单bit错误判断单元的第三输入端，第十二NMOS管N12的源极与第十三NMOS管N13的漏极均连接单bit错误判断单元的第二输出端；第十三NMOS管N13的源极接地。
从图4可以看出，锁存器单元是在由传输门和反相器串联构成的动态锁存器的基础上，增加了漏电补偿晶体管，锁存器单元的输入端连接A点，锁存器单元的输出端输出错误标志信号ERROR。锁存器单元包括：第十二PMOS管P12、第十三PMOS管P13、第十四NMOS管P14、第十五NMOS管P15、第一反相器INV_1。
进一步，第十二PMOS管P12是P型PMOS管，第十三PMOS管P13是超高阈值P型PMOS管，第十四NMOS管N14是N型NMOS管，第十五NMOS管N15是超高阈值N型NMOS管。
其中，第十二PMOS管P12的源极与第十四NMOS管N14的源极连接锁存器单元的输入端，第十二PMOS管P12的栅极连接检测使能信号DETECT的反信号，第十二PMOS管P12的漏极与第十三PMOS管P13的漏极、第十四NMOS管N14的漏极、第十五NMOS管N15的漏极、第一反相器INV_1的输入端连接于B点；第十三PMOS管P13的源极接工作电压，第十三PMOS管P13的栅极与第十五NMOS管N15的栅极、第一反相器INV_1的输出端连接到锁存器的输出端；第十四NMOS管N14的栅极连接检测使能信号DETECT；第十五NMOS管N15的源极接地。
实施例5。本发明提出的一种宽电压SRAM时序推测快速检错方法，该方法的检错原理示意图如图5所示。
根据前面的分析可知，本发明提出的位线检测单元2中的第一灵敏放大器的失调电压Voffset具有负向偏置Vbias、第二灵敏放大器的失调电压Voffset具有正向偏置Vbias。同时，定义正位线信号BL和反位线信号BLB之间的电压差称为位线电压差ΔVBL。因此，当调节第五PMOS管P5和第十PMOS管P10的尺寸时，能够对失调电压Voffset和偏置电压Vbias产生影响，从而使得|Voffset-Vbias|小于|ΔVBL|的最小值。因此，首先定义位线电压差ΔVBL的分布区域，具体如下：
A区域：ΔVBL∈(-∞，-Voffset-Vbias)，此时，位线检测单元的检测结果为检测正值信号Q1为0、检测反值信号QB2为1；位线检测单元的实际期望结果为检测正值信号Q1为0、检测反值信号QB2为1；
B区域：ΔVBL∈(-Voffset-Vbias，-Voffset+Vbias)，此时，位线检测单元的检测结果为检测正值信号Q1为X、检测反值信号QB2为1；位线检测单元的实际期望结果为检测正值信号Q1为0、检测反值信号QB2为1；
C区域：ΔVBL∈(Voffset-Vbias，Voffset+Vbias)，此时，位线检测单元的检测结果为检测正值信号Q1为1、检测反值信号QB2为X；位线检测单元的实际期望结果为检测正值信号Q1为1、检测反值信号QB2为0；
D区域：ΔVBL∈(Voffset+Vbias，+∞)，此时，位线检测单元的检测结果为检测正值信号Q1为1、检测反值信号QB2为0；位线检测单元的实际期望结果为检测正值信号Q1为1、检测反值信号QB2为0。
上述位线电压差ΔVBL的分布区域以及各区域内检测正值信号、检测反值信号如图5所示。根据图5进一步分析第一灵敏放大器、第二灵敏放大器对位线电压差ΔVBL的检测结果。
第一灵敏放大器对位线电压差ΔVBL的检测结果有以下三种情况：
(a1)ΔVBL>Voffset-Vbias：对应于C区域和D区域，第一灵敏放大器的检测结果为第一浮动节点信号SQ1为0、第二浮动节点信号NSQ1为1，此时第一锁存器输出的检测正值信号Q1为1，说明检测正值信号Q1即为正确的读出数据；
(a2)ΔVBL<-Voffset-Vbias：对应于A区域，第一灵敏放大器的检测结果为第一浮动节点信号SQ1为1、第二浮动节点信号NSQ1为0，此时第一锁存器输出的检测正值信号Q1为0，说明检测正值信号Q1即为正确的读出数据；
(a3)ΔVBL∈(-Voffset-Vbias，Voffset-Vbias)：对应于B区域，第一灵敏放大器的检测结果不可靠，此时第一锁存器输出的检测正值信号Q1为X，说明无法确保检测正值信号Q1为正确的读出数据。
第二灵敏放大器对位线电压差ΔVBL的检测结果有以下三种情况：
(b1)ΔVBL>Voffset+Vbias：对应于D区域，第二灵敏放大器的检测结果为第三浮动节点信号SQ2为0、第四浮动节点信号NSQ2为1，此时第二锁存器输出的检测反值信号QB2为0，说明检测反值信号QB2取反即为正确的读出数据；
(b2)ΔVBL<-Voffset+Vbias：对应于A区域和B区域，第二灵敏放大器的检测结果为第三浮动节点信号SQ2为1、第四浮动节点信号NSQ2为0，此时第二锁存器输出的检测反值信号QB2为1，说明检测反值信号QB2取反即为正确的读出数据；
(b3)ΔVBL∈(-Voffset+Vbias，Voffset+Vbias)：对应于C区域，第二灵敏放大器的检测结果不可靠，此时第二锁存器输出的检测反值信号QB2为X，说明无法确保检测反值信号QB2取反为正确的读出数据。
因此，根据位线检测单元得到的检测正值信号Q1和检测反值信号QB2，可以判断出位线电压差ΔVBL所处的区域，从而进一步判断检测正值信号Q1可否作为正确的读出数据。如图5下部的表格所示，可以分为以下四种情况：
情况1：检测正值信号为0、检测反值信号为0，此时检测正值信号表明位线电压差处于A区域或B区域，检测反值信号表明位线电压差处于C区域或D区域，两者矛盾，因此该情况不存在，此时错误标志信号为0；
情况2：检测正值信号为0、检测反值信号为1，位线电压差处于C区域或D区域，此时错误标志信号为0，检测正值信号的值可作为正确的读出数据；
情况3：检测正值信号为1、检测反值信号为0，位线电压差处于B区域或D区域，此时错误标志信号为0，检测正值信号的值可作为正确的读出数据；
情况4：检测正值信号为1、检测反值信号为1，位线电压差处于B区域或C区域，此时错误标志信号为1，检测正值信号的值不可作为正确的读出数据。
以上具体实施方式及实施例是对本发明提出的一种宽电压SRAM时序推测快速检错电路及方法技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。

Claims (9)

1.一种宽电压SRAM时序推测快速检错电路，其特征在于，所述时序推测快速检错电路包括：存储阵列模块、位线检测模块、错误判断模块；
所述存储阵列模块以字线信号为输入，以正位线信号和反位线信号为输出；所述位线检测模块以正位线信号、反位线信号和灵敏放大器使能信号为输入，以检测正值信号和检测反值信号为输出；所述错误判断模块以检测正值信号、检测反值信号和检测使能信号为输入，以错误标志信号为输出；
所述位线检测模块包括N个位线检测单元，每个位线检测单元包括：第一灵敏放大器、第一锁存器、第二灵敏放大器、第二锁存器；
所述第一灵敏放大器和所述第二灵敏放大器的输入信号都是灵敏放大器使能信号、正位线信号和反位线信号；所述第一灵敏放大器向所述第一锁存器提供第一浮动节点信号和第二浮动节点信号，所述第二灵敏放大器向所述第二锁存器提供第三浮动节点信号和第四浮动节点信号；所述第一锁存器向错误判断模块提供检测正值信号，所述第二锁存器向错误判断模块提供检测反值信号；
所述第一灵敏放大器和所述第二灵敏放大器都是非对称结构的灵敏放大器，具体是指，所述第一灵敏放大器的第二浮动节点连接有PMOS管，第一灵敏放大器的失调电压有负向偏置；所述第二灵敏放大器的第三浮动节点连接有PMOS管，第二灵敏放大器的失调电压有正向偏置；
所述错误判断模块包括：N个按顺序并联连接的单bit错误判断单元，锁存器单元；N个按顺序并联连接的单bit错误判断单元与锁存器单元连接于A点；
每个所述单bit错误判断单元有三个输入端：第一输入端连接检测使能信号，第二输入端连接检测正值信号，第三输入端连接检测反值信号；每个所述单bit错误判断单元有两个输出端：所有单bit错误判断单元的第一输出端连接于同一点，并且与锁存器子模块连接于A点；所有单bit错误判断单元的第二输出端连接于同一点；所述锁存器单元在由传输门和反相器串联构成的动态锁存器的基础上，增加了漏电补偿晶体管，锁存器单元的输入端连接A点，锁存器单元的输出端输出错误标志信号。
2.根据权利要求1所述的一种宽电压SRAM时序推测快速检错电路，其特征在于，
所述第一灵敏放大器包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管；
其中，第一PMOS管的源极接工作电压，第一PMOS管的栅极接灵敏放大器使能信号，第一PMOS管的漏极与第二PMOS管的漏极、第三PMOS管的栅极、第一NMOS管的漏极、第二NMOS管的栅极均连接于第一浮动节点；第二PMOS管的源极接工作电压，第二PMOS管的栅极与第三PMOS管的漏极、第四PMOS管的漏极、第五PMOS管的栅极、第一NMOS管的栅极、第二NMOS管的漏极连接于第二浮动节点；第三PMOS管的源极接工作电压；第四PMOS管的源极接工作电压，第四PMOS管的栅极接灵敏放大器使能信号；第五PMOS管的源极和漏极均接地；第一NMOS管的源极与第三NMOS管的漏极连接；第二NMOS管的源极与第四NMOS管的漏极连接；第三NMOS管的源极与第四NMOS管的源极、第五NMOS管的漏极连接于同一点，第三NMOS管的栅极连接正位线信号；第四NMOS管的栅极连接反位线信号；第五NMOS管的源极接地，第五NMOS管的栅极接灵敏放大器使能信号；
所述第二灵敏放大器包括：第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管；
其中，第六PMOS管的源极接工作电压，第六PMOS管的栅极接灵敏放大器使能信号，第六PMOS管的漏极与第七PMOS管的漏极、第八PMOS管的栅极、第十PMOS管的栅极、第六NMOS管的漏极、第七NMOS管的栅极连接于第三浮动节点；第七PMOS管的源极接工作电压，第七PMOS管的栅极与第八PMOS管的漏极、第九PMOS管的漏极、第六NMOS管的栅极、第七NMOS管的漏极连接于第四浮动节点；第八PMOS管的源极接工作电压；第九PMOS管的源极接工作电压，第九PMOS管的栅极接灵敏放大器使能信号；第十PMOS管的源极和漏极接地；第六NMOS管的源极与第八NMOS管的漏极连接；第七NMOS管的源极与第九NMOS管的漏极连接；第八NMOS管的源极与第九NMOS管的源极、第十NMOS管的漏极均连接于同一点，第八NMOS管的栅极连接正位线信号；第九NMOS管的栅极连接反位线信号；第十NMOS管的源极接地，第十NMOS管的栅极接灵敏放大器使能信号；
所述第二浮动节点连接第五PMOS管后，第二浮动节点的电容增加，导致第二浮动节点的放电速度比第一浮动节点的放电速度慢，因此第一灵敏放大器的失调电压有负向偏置；
所述第三浮动节点连接第十PMOS管后，第三浮动节点的电容增加，导致第三浮动节点的放电速度比第四浮动节点的放电速度慢，因此第二灵敏放大器的失调电压有正向偏置。
3.根据权利要求1所述的一种宽电压SRAM时序推测快速检错电路，其特征在于，
所述第一锁存器包括：第一与非门、第二与非门；
其中，第一与非门的第一输入端连接输入第一浮动节点信号，第一与非门的第二输入端与第二与非门的输出端连接，第一与非门的输出端与第二与非门的第一输入端连接于同一点并输出检测正值信号；第二与非门的第二输入端连接输入第二浮动节点信号；
所述第二锁存器包括：第三与非门、第四与非门；
其中，第三与非门的第一输入端连接输入第三浮动节点信号，第三与非门的第二输入端与第四与非门的输出端连接于同一点并输出检测反值信号，第三与非门的输出端与第四与非门的第一输入端连接；第四与非门的第二输入端连接第四浮动节点信号。
4.根据权利要求1所述的一种宽电压SRAM时序推测快速检错电路，其特征在于，
所述单bit错误判断单元包括：第十一PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管；
第十一PMOS管的源极接工作电压，第十一PMOS管栅极与第十三NMOS管的栅极均连接单bit错误判断单元的第一输入端，第十一PMOS管的漏极与第十一NMOS管的漏极均连接单bit错误判断单元的第一输出端；第十一NMOS管的栅极均连接单bit错误判断单元的第二输入端，第十一NMOS管的源极与第十二NMOS管的漏极连接；第十二NMOS管的栅极均连接单bit错误判断单元的第三输入端，第十二NMOS管的源极与第十三NMOS管的漏极均连接单bit错误判断单元的第二输出端；第十三NMOS管的源极接地。
5.根据权利要求1所述的一种宽电压SRAM时序推测快速检错电路，其特征在于，所述锁存器单元包括：第十二PMOS管、第十三PMOS管、第十四NMOS管、第十五NMOS管、第一反相器；
第十二PMOS管的源极与第十四NMOS管的源极连接锁存器单元的输入端，第十二PMOS管的栅极连接检测使能信号的反信号，第十二PMOS管的漏极与第十三PMOS管的漏极、第十四NMOS管的漏极、第十五NMOS管的漏极、第一反相器的输入端连接于B点；第十三PMOS管的源极接工作电压，第十三PMOS管的栅极与第十五NMOS管的栅极、第一反相器的输出端连接到锁存器的输出端；第十四NMOS管的栅极连接检测使能信号；第十五NMOS管的源极接地；
所述锁存器单元的工作原理如下：
(1)当检测使能信号为低电平时，节点A为高电平，第十二PMOS管和第十四NMOS管构成的传输门关断；
(2)当检测使能信号为高电平时，N组单bit错误判断单元中的第十一PMOS管关断，节点A的上拉路径关断，N组单bit错误判断单元中的第十三NMOS管导通，节点A是否放电由单bit错误判断单元的第二输入端的电平高低和第三输入端的电平高低决定，满足：任意一个单bit错误判断单元中的第二输入端和第三输入端均为高电平时，节点A由对地的放电通路使得节点A放电到低电平；否则节点A保持高电平；
进一步，节点A的信号通过导通的第十二PMOS管和第十四NMOS管传入节点B，并通过第一反相器输出为错误标志信号；
(3)当检测使能信号转换为低电平时，节点A转换为高电平，第十二PMOS管和第十四NMOS管构成的传输门关断，错误判断信号被锁存。
6.根据权利要求5所述的一种宽电压SRAM时序推测快速检错电路，其特征在于，所述第十三PMOS管是超高阈值P型PMOS管，所述第十五NMOS管是超高阈值N型NMOS管。
7.根据权利要求2所述的一种宽电压SRAM时序推测快速检错电路，其特征在于，通过调节第五PMOS管和第十PMOS管的尺寸，使得调制电压Voffset与偏置电压Vbias之间差值的绝对值小于位线电压差ΔVBL的绝对值的最小值，即满足：|Voffset-Vbias|小于|ΔVBL|的最小值，其中位线电压差ΔVBL是正位线信号和反位线信号之间的电压差；
因此，得到位线电压差ΔVBL分布在以下四个区域：
A区域：ΔVBL∈(-∞，-Voffset-Vbias)；
B区域：ΔVBL∈(-Voffset-Vbias，-Voffset+Vbias)；
C区域：ΔVBL∈(Voffset-Vbias，Voffset+Vbias)；
D区域：ΔVBL∈(Voffset+Vbias，+∞)；
进一步，第一灵敏放大器对位线电压差ΔVBL的检测结果有以下三种情况：
(a1)ΔVBL>Voffset-Vbias：对应于C区域和D区域，第一灵敏放大器的检测结果为第一浮动节点信号为0、第二浮动节点信号为1，此时第一锁存器输出的检测正值信号为1；
(a2)ΔVBL<-Voffset-Vbias：对应于A区域，第一灵敏放大器的检测结果为第一浮动节点信号为1、第二浮动节点信号为0，此时第一锁存器输出的检测正值信号为0；
(a3)ΔVBL∈(-Voffset-Vbias，Voffset-Vbias)：对应于B区域，第一灵敏放大器的检测结果不可靠，此时第一锁存器输出的检测正值信号为X；
进一步，第二灵敏放大器对位线电压差ΔVBL的检测结果有以下三种情况：
(b1)ΔVBL>Voffset+Vbias：对应于D区域，第二灵敏放大器的检测结果为第三浮动节点信号为0、第四浮动节点信号为1，此时第二锁存器输出的检测反值信号为0；
(b2)ΔVBL<-Voffset+Vbias：对应于A区域和B区域，第二灵敏放大器的检测结果为第三浮动节点信号为1、第四浮动节点信号为0，此时第二锁存器输出的检测反值信号为1；
(b3)ΔVBL∈(-Voffset+Vbias，Voffset+Vbias)：对应于C区域，第二灵敏放大器的检测结果不可靠，此时第二锁存器输出的检测反值信号为X。
8.一种宽电压SRAM时序推测快速检错方法，该检错方法采用权利要求1所述的一种宽电压SRAM时序推测快速检错电路实现，其特征在于，该检错方法的具体步骤如下：
步骤S1，字线信号输入到存储阵列模块中，当字线信号由低电平转换为高电平时，位线开始放电；当放电阶段结束时，字线信号转换为低电平，此时存储阵列模块输出正位线信号和反位线信号；
进一步，字线信号的脉宽只需要保证存储阵列模块中大部分存储单元的位线摆幅超过灵敏放大器的失调电压即可，不需要覆盖放电最慢的存储单元；
步骤S2，位线检测模块以正位线信号、反位线信号和灵敏放大器使能信号为输入，当灵敏放大器使能信号由低电平转换为高电平，位线检测模块开始工作并得出检测正值信号和检测反值信号，输入到错误判断模块中，此时灵敏放大器使能信号转换为低电平；
步骤S3，错误判断模块以检测正值信号、检测反值信号和检测使能信号为输入，当检测使能信号由低电平转换为高电平，错误判断模块开始工作，以错误标志信号为输出；
步骤S4，根据错误标志信号，实现时序推测快速检错，具体如下：
如果错误标志信号为1，此时检测正值信号的值不可靠，在下个时钟周期再次使能相同的字线，使位线继续放电以增大位线电压差，并跳到步骤S3，同时外部系统处于等待状态；
如果错误标志信号为0，此时检测正值信号的值即为读出数据，完成SRAM的读操作。
9.根据权利要求8所述的一种宽电压SRAM时序推测快速检错方法，其特征在于，所述步骤S3中，位线检测单元得到检测正值信号和检测反值信号，有以下四种情况：
情况1：检测正值信号为0、检测反值信号为0，此时检测正值信号表明位线电压差处于A区域或B区域，检测反值信号表明位线电压差处于C区域或D区域，两者矛盾，因此该情况不存在，此时错误标志信号为0；
情况2：检测正值信号为0、检测反值信号为1，位线电压差处于C区域或D区域，此时错误标志信号为0，检测正值信号的值可作为正确的读出数据；
情况3：检测正值信号为1、检测反值信号为0，位线电压差处于B区域或D区域，此时错误标志信号为0，检测正值信号的值可作为正确的读出数据；
情况4：检测正值信号为1、检测反值信号为1，位线电压差处于B区域或C区域，此时错误标志信号为1，检测正值信号的值不可作为正确的读出数据。
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