CN101819814B - 感测放大器及具有感测放大器的存储器 - Google Patents

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Abstract

一种感测放大器及具有感测放大器的存储器，其中感测放大器电路包括一位元线；一感测放大器输出；一保持器电路，包括一NMOS晶体管，并连接至该位元线，其中该保持器电路已被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平；以及一噪音临限控制电路，连接至该感测放大器输出及该位元线，其中该噪音临限控制电路降低该感测放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。具有强NMOS晶体管的噪音临限控制电路并联至传统的与非门，可通过适当地降低与非门的β值以降低该感测放大器输出的跳变点。

Description

感测放大器及具有感测放大器的存储器
技术领域
本发明涉及半导体装置，也涉及存储器阵列，更涉及可利用单端感测方式感测位元格中数据的静态随机随取存储器(SRAM)阵列及暂存器文件的设计与操作。
背景技术
静态随机随取存储器(Static random access memory，SRAM)常用于集成电路之中。SRAM晶格的优点在于不必依靠刷新的动作即可保有数据。SRAM晶格可具有不同数目的晶体管，且通常以其具有晶体管的数目命名，举例而言，6TSRAM、8TSRAM等。一晶体管通常作为一数据闩锁，并用以存储一数据位元，而其他加入的晶体管则可作为控制该晶体管存取之用。通常将SRAM晶格编排成具有多个行与列的阵列。一般来说，SRAM晶格的各个行分别连接至一字元线，目的在判断正在使用的SRAM晶格是否被选取。该SRAM晶格的各列连接至一位元线(或一对位元线)，目的在将一数据位元存储至所选取的SRAM晶格，或从所选取的SRAM晶格中读取数据位元。
暂存器文件位于中央处理器(central processing unit，CPU)的处理器暂存器阵列。集成电路上的暂存器文件通常由快速SRAM所构成，且具有多个端口(port)，而一般多端口SRAM却通常通过相同的端口进行读取或写入操作。
随着集成电路的体积逐渐缩小，集成电路的操作电压也随之减低，同样的情形也发生于存储器电路的操作电压上。影响所及，用以衡量SRAM晶格的数据位元是否能够可靠存取的读取及写入边限(read及write margin)也跟着缩小。由于静态噪音的存在，缩小的读取及写入边限将增加读取及写入操作时的错误率。
就记忆晶格的单端感测(single ended sensing)而言，预充电的区域位元线是保持在预充电电平，抑或放电至接地电平，皆取决于位元格中所存储的数据。在进行低频操作时，当该区域位元线保持在浮动状态，而晶格中又不具有数据值以使该区域位元线放电时，则传导栅(在同一列中的晶格)上的漏电流将使该区域位元线放电至零位面，因而造成错误感测(false sensing)的现象。为了避免错误感测的发生，可通过配置一小电流预充装置(例如一保持器电路)而将该区域位元线保持在Vdd准位。
图1为一公知的感测放大器电路100示意图，感测放大器电路100可为SRAM阵列或暂存器文件的一部分，并且具有一保持器电路102。为了确保位元格的电压能超过该保持器102以进行正常的读取操作，保持器102的元件尺寸至关重要。电路100连接至位元线，例如：顶位元线108a及底位元线108b。当未进行读取操作时，该预充电器110依照该控制信号114将该区域位元线108a及108b充电至高态。图1的存储器的制造期间有些性能参数的变动是可接受的。工艺边界(Process corners)指具有最差及/或最佳性能参数的集成电路。偏斜边界(Skew corners)指其子电路中具同时具有最差与最差性能参数的集成电路。在低电压下，并且处于偏斜边界(例如：位元线108a或108b上有慢速的阵列晶体管，并且在保持器102上有快速的周边晶体管)时，连接至该位元线108a或108b的位元格的电压电平将无法凌驾于保持器102之上。因此，当电源供应电压达到最低电平时(例如：Vdd_min)，电路可能无法正确的操作。
能够使电路100在低电压下正常运作的方法之一，即是将该保持器102的阻值予以提升，举例来说，可将保持器晶体管104的通道长度增加或将其宽度减低。此方法可使得该保持器102的电压能够更轻易地小于连接至该位元线108a或108b的位元格。然而，此方法是有缺点的，主因在于该保持器晶体管104需要占用面积，并且，为了使保持器102能够提供由传导栅来的漏电流以进行正常操作，必须存在一电流电平。
另一种使该电路100可在低电压下操作的方法，是将与非门106的跳变点(trip point)电压予以提高，其中，该跳变点为感测放大器的输出由一高电平切换至一低电平时的最高电压。为了达成上述目的，举例而言，当与非门106包括NMOS及PMOS时，可将该与非门106的β值予以提高，其中β为Wp/Wn的比例，而Wp及Wn分别为PMOS晶体管及NMOS晶体管的栅极宽度。此β值决定了CMOS电路的跳变点。然而，因为跳变点较原先为高，故此方式将使该电路100更容易受接近高态电压噪声的影响。举例而言，当在该位元线108a或108b处有接近高态的噪声时，该输出电压可被低于该与非门106跳变点的噪声所降低，此将导致操作错误。
因此，需要一种方法，以避免SRAM或暂存器文件在低压下对区域位元线进行错误感测。
发明内容
本发明提供一种感测放大器电路，包括一位元线；一感测放大器输出；一保持器电路，包括一NMOS晶体管，并连接至该位元线，其中该保持器电路已被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平；以及一噪音临限控制电路，连接至该感测放大器输出及该位元线，其中该噪音临限控制电路降低该感测放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。
本发明另提供一种存储器，具有一感测放大器电路，其中该感测放大器电路包括一位元线；一感测放大器输出；一保持器电路，包括一NMOS晶体管，并且连接至该位元线，其中该保持器电路已被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平；以及一噪音临限控制电路连接至该感测放大器输出，其中该噪音临限控制电路控制该感测放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。
本发明另提供一种感测放大器电路，包括一位元线；一感测放大器输出；一电源供应节点，具有一电源供应电压；一保持器电路包括一NMOS晶体管，其中该保持器电路已被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平，而该NMOS晶体管的一栅极连接至该电源供应节点，而该NMOS晶体管的一源极连接至该位元线；以及一噪音临限控制电路，其中该噪音临限控制电路降低该感测放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。
具有强NMOS晶体管的噪音临限控制电路并联至传统的与非门，可通过适当地降低与非门的β值以降低该感测放大器输出的跳变点。
附图说明
图1为一公知的感测放大器电路100示意图；
图2为依据本发明一实施的一感测放大器电路200示意图；
图3为噪音临限控制电路206一实例的示意图；
图4为跳变点或电压的示意图；
图5为该位元线读取/感测放大器的输出示意图；
图6为本发明另一实施例的感测放大器电路600示意图；
图7A为依照本发明另一实施例的感测放大器电路700示意图；
图7B为图7A中的感测放大器电路的变形；
图8为依照本发明另一实施例的感测放大器电路示意图。
并且，上述附图中的附图标记说明如下：
100～电路；
102～保持器电路；
104～晶体管；
106～与非门；
108a～位元线；
108b～位元线；
110～预充电器；
114～控制信号；
200～感测放大器电路；
202～保持器电路；
204～NMOS晶体管；
206～抗噪与非门；
600～感测放大器电路；
602～保持器电路；
604～NMOS晶体管；
606～PMOS晶体管；
700～感测放大器电路；
702～保持器电路；
704～NMOS晶体管；
706～PMOS晶体管；
712～保持器电路；
714～NMOS晶体管；
716～PMOS晶体管；
800～感测放大器电路；
802～保持器电路；
804～NMOS晶体管；
806～PMOS晶体管；
808～噪音临限控制电路；
810～强NMOS晶体管。
具体实施方式
下文为介绍本发明的最佳实施例。然而，本发明的概念可应用于各种实施例。下文所述的实施例仅为方便说明，并非用以限制本发明。本领域普通技术人员可以适当的方法的实施。
图2为依据本发明一实施的一感测放大器电路200示意图。该感测放大器电路200具有保持器电路202。该电路200连接至位元线，例如：顶位元线208a及底位元线208b。该预充电器210可依照该控制信号214将该区域位元线208a及208b充电至一高态。
此外，该保持器电路202具有一NMOS晶体管204及一抗噪与非门206。在特定实例中，该保持器电路202中该NMOS晶体管204的栅极连接至该电源供应节点，而其源极连接至位元线。该NMOS晶体管204的该漏极通过一PMOS晶体管连接至该电源供应节点。该NMOS204在位元线读取电压达到Vdd-VT(VT为晶体管临限电压)前皆保持在次临限区，因而有效地减弱该保持器电路202的电平(举例而言，保持器电路202可更加轻易地低于该位元线的电平)。在一实施例中，该抗噪与非门206(或一噪音临限控制电路)一半史密兹触发器(half-Schmitt trigger)；在其他实施例中，该抗噪与非门206是一史密兹触发器(Schmitt trigger)，如图2所示。然而，在替代的实施例中，可将上述装置重新排列以建构其他替代电路，进而减小上述比例或降低该跳变点。
图3为噪音临限控制电路206(图2中以与非门符号表示)一实例的示意图，其使用半史密兹触发器电路。
通过降低该感测放大器的跳变点，可在在该位元线上使用一较低预充电电压电平，进而避免位元线在读取时发生错误感测。在该感测放大器输出由一高电平切换至一低电平期间，该跳变点为最高电压。由于新电路设计中位元线斜率(bit-line slope)已获得改善，故可减少了该位元线对输出的反应时间。又因为其新的架构，该感测放大器输出的反应时间可以变得更快。此外，在某些实施例中，该区域位元线将被预充电至Vdd-VT准位而非Vdd准位。
如图2所示，该保持器电路204使用NMOS晶体管以使保持器电路202的电平有效降低(例如：低于该位元线)。然而，这将使公知电路在位元线108a或108b上有电压波动时容易受到噪声的影响。为了避免其噪声易感性(noisesusceptibility)，可使用噪音临限控制电路206(例如：半史密兹触发器或史密兹触发器电路)以取代公知的与非门106。本发明通过配置较低的跳变点，可使该位元线在低电源电压下进行读取操作时得以避免错误感测的发生。
图4为跳变点或电压的示意图，其中该感测放大器接收器以相同位元线斜率对下列各种电路进行切换：(1)β＝3.3的公知电路，(2)β＝16.7的公知电路，以及(3)本发明中β＝3.3的电路。位元线读取图是依据图1所示的公知电路100。在图4中，β＝3.3的该公知电路100以点(1)为跳变点。β＝16.7的该公知电路100以点(2)为跳变点。增加β值的目的在于减弱该保持器电路102的电平以使该位元线在电源供应电压时的读取动作可克服该保持器电路102的电平。如图4所示，该跳变点(2)的电压较该跳变点(1)的电压高。依照一实施例，在电源供应电压为0.7V的模拟电路中，其差压大约为34mV。然而，通过提高跳变点，感测放大器的输出将变得对该位元线上因噪声引起的读取电压波动敏感。此特性将造成公知电路难以在低电压下运作。比较而言，本发明β＝3.3的电路200以点(3)为跳变点。该跳变点(3)低于跳变点(1)或跳变点(2)。在电源供应电压为0.7V的模拟电路中，跳变点(3)与(1)间的压差大约为7.7mV，而该跳变点(3)与(2)间的压差大约为111mV。此性质将使得本发明的电路能够更加轻易地在低电压下运作。同样地，在电源供应电压为0.6V的模拟电路中，公知的感测放大器电路将无法运作(例如：该位元线电压降低时，感测放大器的输出无法切换)，但本发明的电路则可适当地运作。
图5为该位元线读取/感测放大器的输出示意图，用以表示下列各电路的位元线斜率：(1)β＝3.3的公知电路，(2)β＝16.7的公知电路，以及(3)本发明β＝3.3的电路，其中公知电路和本发明的电路不同。图5为依照一实施例的电路200的一分离的位元线读取电压示意图。此处采用与图1电路100相同的位元线读取电压以方便说明。如图所示，相较于β＝3.3的公知电路100的跳变点(1)，β＝1.6的公知电路具有较短的响应时间(跳变点(2)的位置)。然而，本发明电路响应时间(跳变点(3)的位置)又比β＝16.7的公知电路的响应时间(跳变点(2)的位置)更短。在电源供应电压为0.7V的模拟电路中，跳变点(3)与(1)的响应时间差大约为0.9ns，而跳变点(3)与(2)的响应时间差则大约为0.2ns。
图6为本发明另一实施例的感测放大器电路600示意图。在此实施例中，在该保持器电路602中，该NMOS晶体管604的栅极与漏极相连接而成为一二极管。该NMOS晶体管604的漏极通过一PMOS晶体管606连接至该电源供应节点Vdd。该NMOS晶体管604的该源极连接至该位元线208a或208b。
图7A为依照本发明另一实施例的感测放大器电路700示意图。在此实施例中，该保持器电路702的NMOS晶体管704的栅极与漏极连接至该电源供应节点Vdd，而其源极通过一PMOS晶体管706连接至该位元线208a或208b。
图7B为图7A中的感测放大器电路的变形。在此实施例中，该保持器电路712中NMOS晶体管714的栅极与漏极连接至该电源供应节点Vdd，而其源极通过一PMOS晶体管716连接至该位元线108a或108b。
图8为依照本发明另一实施例的感测放大器电路示意图。在此实施例中，保持器电路802中NMOS晶体管804的源极通过一PMOS晶体管806连接至该电源供应节点，而其漏极连接至该位元线208a或208b。该NMOS晶体管804的该栅极连接至该电源供应节点Vdd。依照此实施例，具有强NMOS晶体管810的噪音临限控制电路808并联至传统的与非门206，可通过适当地降低与非门206的β值以降低该感测放大器输出的跳变点212。
本发明虽以较佳实施例公开如上，然而其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。举例而言，若以单一位元线电路取代图2-图3、图6-图9中的位元线对，则具有双输入端的与门也可以替换为具有单一输入及输出的反相器。此外，本发明的范围无意受限于说明书的中实施例。本领域普通技术人员从本发明中可了解到，具有与本发明大体相同功能或者能够达成与本发明大体相同效果的现有技术或者稍后才会发展出的技术，皆可能是依照本发明所实施。因此，本发明的范围也包含上述技术的范围。

Claims (15)

1.一种感测放大器电路，包括：
一位元线；
一感测放大器输出；
一包括一NMOS晶体管的保持器电路，该保持器电路连接至该位元线，其中该保持器电路已被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平；以及
一噪音临限控制电路，连接至该感测放大器输出及该位元线，其中该噪音临限控制电路降低该感测放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。
2.如权利要求1所述的感测放大器电路，其中该NMOS晶体管的一栅极连接至一电源供应节点，而该NMOS晶体管的一源极连接至该位元线，该NMOS晶体管的一漏极通过一PMOS晶体管连接至该电源供应节点。
3.如权利要求1所述的感测放大器电路，其中该NMOS晶体管的一栅极与一漏极连接至一电源供应节点，而该NMOS晶体管的一源极通过一PMOS晶体管连接至该位元线。
4.如权利要求1所述的感测放大器电路，其中该NMOS晶体管的一栅极与一漏极相连接而成为一二极管，该漏极通过一PMOS晶体管连接至一电源供应节点，该NMOS晶体管的一源极连接至该位元线。
5.如权利要求1所述的感测放大器电路，其中该NMOS晶体管的一源极通过一PMOS晶体管连接至一电源供应节点，且该NMOS晶体管的一漏极连接至该位元线，该NMOS晶体管的一栅极连接至该电源供应节点。
6.如权利要求1所述的感测放大器电路，其中该噪音临限控制电路是一半史密兹触发器电路或一史密兹触发器电路。
7.一种存储器，具有一感测放大器电路，其中该感测放大器电路包括：
一位元线；
一感测放大器输出；
一包括一NMOS晶体管的保持器电路，该保持器电路连接至该位元线，其中该保持器电路已被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平；以及
一噪音临限控制电路连接至该感测放大器输出，其中该噪音临限控制电路控制该感测放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。
8.如权利要求7所述的存储器，其中该NMOS晶体管的一栅极连接至一电源供应节点，而该NMOS晶体管的一源极连接至该位元线，该NMOS晶体管的一漏极通过一PMOS晶体管连接至该电源供应节点。
9.如权利要求7所述的存储器，其中该NMOS晶体管的一栅极及一漏极连接至一电源供应节点，而该NMOS晶体管的一源极通过一PMOS晶体管连接至该位元线。
10.如权利要求7所述的存储器，其中该NMOS晶体管的一栅极与一漏极相连接而成为一二极管，该漏极通过一PMOS晶体管连接至一电源供应节点，该NMOS晶体管的一源极连接至该位元线。
11.如权利要求7所述的存储器，其中该NMOS晶体管的一源极通过一PMOS晶体管连接至一电源供应节点，而该NMOS晶体管的一漏极连接至该位元线，该NMOS晶体管的一栅极连接至该电源供应节点。
12.如权利要求7所述的存储器，其中该噪音临限控制电路为一半史密兹触发器电路或一史密兹触发器电路。
13.一种感测放大器电路，包括：
一位元线；
一感测放大器输出；
一电源供应节点，具有一电源供应电压；
一保持器电路包括一NMOS晶体管，其中该保持器电路已被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平，其中：
该NMOS晶体管的一栅极连接至该电源供应节点，该NMOS晶体管的一源极直接连接至该位元线，并且该NMOS晶体管的一漏极通过一PMOS晶体管连接至该电源供应节点；或者，
该NMOS晶体管的一栅极和一漏极直接连接至该电源供应节点，并且该NMOS晶体管的一源极通过一PMOS晶体管连接至该位元线；以及
一噪音临限控制电路，其中该噪音临限控制电路降低该感测放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。
14.如权利要求13所述的感测放大器电路，其中，在该NMOS晶体管的该漏极通过该PMOS晶体管连接至该电源供应节点时，
该NMOS晶体管的该栅极与该NMOS晶体管的该漏极连接，使得该栅极也通过该PMOS晶体管连接至该电源供应节点；或者，
该NMOS晶体管的该栅极直接连接至该电源供应节点。
15.如权利要求13所述的感测放大器电路，其中该噪音临限控制电路是一半史密兹触发器电路或一史密兹触发器电路。
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