JP2010198724A - センス増幅器回路、およびセンス増幅器回路を有するメモリ - Google Patents
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- 238000010586 diagram Methods 0.000 description 15
- 230000004044 response Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Abstract
【解決手段】SRAMのためのセンス増幅器スキームが開示される。本願の実施例のうちの一つによると、センス増幅器回路は、ビット線と、センス増幅器出力と、電源供給電圧を有する電源供給ノードと、NMOSトランジスタを含むキーパ回路と、ノイズ閾値制御回路とを含む。キーパ回路は、十分な電流を供給してビット線のリーク電流を補償する大きさであり、ビット線の電圧レベルを維持し、ノイズ閾値制御回路は、センス増幅器出力のトリップ点を低くする。
【選択図】図2
Description
本願は、2009年2月26日に出願された米国仮出願61/155,801の優先権を主張し、米国仮出願61/155,801は全文が引用によって本明細書に援用される。
本願は、一般に半導体装置に関するものであって、特にメモリアレイに関し、さらに詳細には、シングルエンド感知を用いてビットセル中のデータを感知するスタティックランダムアクセスメモリ(static random access memory)(SRAM)アレイおよび/またはレジスタファイルの設計および動作に関するものである。
スタティックランダムアクセスメモリ(SRAM)は、通常、集積回路に用いられる。SRAMセルの長所は、リフレッシュの必要なしに、データを保持できることである。SRAMセルは異なる数のトランジスタを含んでいてもよく、よって、トランジスタの数によって、例えば、6−トランジスタ(6T) SRAM、8−トランジスタ(8T) SRAMなどといわれることが多い。トランジスタは、一般に、データビットを保存するデータラッチを形成する。追加のトランジスタが加えられて、トランジスタへのアクセスを制御してもよい。SRAMセルは、通常、ロウおよびカラムを有するアレイとして配列される。一般に、SRAMセルの各ロウはワード線に接続され、使用中のSRAMセルが選択されるか否かを判断する。SRAMセルの各カラムはビット線(または、一対のビット線)に接続され、データビットを選択されたSRAMセルに保存するか、または、選択されたSRAMセルから保存されたデータビットを読み取るのに用いられる。
SRAMのためのセンス増幅器スキームが開示される。本発明の一局面によると、センス増幅器回路は、ビット線と、センス増幅器出力と、電源供給電圧を有する電源供給ノードと、NMOSトランジスタを含むキーパ回路と、ノイズ閾値制御回路(または、センス増幅器レシーバ)とを含む。キーパ回路は、十分な電流を供給してビット線のリーク電流を補償する大きさであり、ビット線の電圧レベルを維持し、ノイズ閾値制御回路は、センス増幅器出力のトリップ点を低くする。トリップ点は、センス増幅器出力が高レベルから低レベルに切り換わる最高電圧である。
現時点で好ましい実施例の回路を以下で詳細に説明する。しかし、本発明が幅広い種類の特定の文脈で実施できる多くの適用可能な概念を提供することが理解されよう。記載される特定の実施例は、単に例示であり、本発明の範囲を限定するものではない。当業者は、代替的な実現例を理解する。
102 キーパ回路
104 キーパトランジスタ
106 NANDゲート
108a、108b ビット線
110 プリチャージャ
114 制御信号
200 センス増幅器回路
202 キーパ回路
204 NMOSトランジスタ
206 ノイズ抵抗NANDゲート
600 センス増幅器回路
602 キーパ回路
604 NMOSトランジスタ
606 PMOSトランジスタ
700 センス増幅器回路
702 キーパ回路
704 NMOSトランジスタ
706 PMOSトランジスタ
712 キーパ回路
714 NMOSトランジスタ
716 PMOSトランジスタ
800 センス増幅器回路
802 キーパ回路
804 NMOSトランジスタ
806 PMOSトランジスタ
808 ノイズ閾値制御回路
810 強いNMOSトランジスタ
Claims (16)
- センス増幅器回路であって、
ビット線と、
センス増幅器出力と、
NMOSトランジスタを含み、前記ビット線に接続されるキーパ回路とを備え、前記キーパ回路は、十分な電流を供給して前記ビット線のリーク電流を補償する大きさであり、前記ビット線の電圧レベルを維持し、前記センス増幅器回路は、
前記センス増幅器出力および前記ビット線に接続されるノイズ閾値制御回路を備え、前記ノイズ閾値制御回路は、前記センス増幅器出力のトリップ点を低くし、前記トリップ点は、前記センス増幅器出力が高レベルから低レベルに切り換わる最高電圧である、センス増幅器回路。 - 前記NMOSトランジスタのゲートノードは電源供給ノードに接続され、前記NMOSトランジスタのソースノードは前記ビット線に接続される、請求項1に記載のセンス増幅器回路。
- 前記NMOSトランジスタのドレインノードは、PMOSトランジスタを介して、前記電源供給ノードに接続される、請求項2に記載のセンス増幅器回路。
- 前記NMOSトランジスタのゲートノードおよびドレインノードは電源供給ノードに接続され、前記NMOSトランジスタのソースノードは、PMOSトランジスタを介して、前記ビット線に接続される、請求項1に記載のセンス増幅器回路。
- 前記NMOSトランジスタのゲートノードとドレインノードとを接続することによりダイオードとして構成される前記NMOSトランジスタのドレインノードは、PMOSトランジスタを介して電源供給ノードに接続され、前記NMOSトランジスタのソースノードは前記ビット線に接続される、請求項1に記載のセンス増幅器回路。
- 前記NMOSトランジスタのソースノードは、PMOSトランジスタを介して、電源供給ノードに接続され、前記NMOSトランジスタのドレインノードは前記ビット線に接続され、前記NMOSトランジスタのゲートノードは前記電源供給ノードに接続され、前記NMOSトランジスタのゲートノードは前記NMOSトランジスタの前記ソースノードに接続される、請求項1に記載のセンス増幅器回路。
- 前記ノイズ閾値制御回路は、ハーフシュミットトリガ回路またはシュミットトリガ回路である、請求項1に記載のセンス増幅器回路。
- センス増幅器回路を有するメモリであって、前記センス増幅器回路は、
ビット線と、
センス増幅器出力と、
NMOSトランジスタを含み、前記ビット線に接続されるキーパ回路とを備え、前記キーパ回路は、十分な電流を供給して前記ビット線のリーク電流を補償する大きさであり、前記ビット線の電圧レベルを維持し、前記センス増幅器回路は、
前記センス増幅器出力に接続されるノイズ閾値制御回路を備え、前記ノイズ閾値制御回路は、前記センス増幅器出力のトリップ点を制御し、前記トリップ点は、前記センス増幅器出力が高レベルから低レベルに切り換わる最高電圧である、メモリ。 - 前記NMOSトランジスタのゲートノードは電源供給ノードに接続され、前記NMOSトランジスタのソースノードは前記ビット線に接続される、請求項8に記載のメモリ。
- 前記NMOSトランジスタのゲートノードおよびドレインノードは電源供給ノードに接続され、前記NMOSトランジスタのソースノードは、PMOSトランジスタを介して、前記ビット線に接続される、請求項8に記載のメモリ。
- 前記NMOSトランジスタのゲートノードとドレインノードとを接続することによりダイオードとして構成される前記NMOSトランジスタのドレインノードは、PMOSトランジスタを介して電源供給ノードに接続される、請求項8に記載のメモリ
- 前記NMOSトランジスタのソースノードは、PMOSトランジスタを介して、電源供給ノードに接続され、前記NMOSトランジスタのドレインノードは前記ビット線に接続される、請求項8に記載のメモリ。
- 前記ノイズ閾値制御回路は、ハーフシュミットトリガ回路またはシュミットトリガ回路である、請求項8に記載のメモリ。
- センス増幅器回路であって、
ビット線と、
センス増幅器出力と、
電源供給電圧を有する電源供給ノードと、
NMOSトランジスタを含むキーパ回路とを備え、前記キーパ回路は、前記ビット線の電圧レベルを維持するために、十分な電流を供給して前記ビット線のリーク電流を補償する大きさであり、前記NMOSトランジスタのゲートノードは前記電源供給ノードに接続され、前記NMOSトランジスタのソースノードは前記ビット線に接続され、前記センス増幅器回路は、
ノイズ閾値制御回路を備え、前記ノイズ閾値制御回路は、前記センス増幅器出力のトリップ点を低くし、前記トリップ点は、前記センス増幅器出力が高レベルから低レベルに切り換わる最高電圧である、センス増幅器回路。 - 前記NMOSトランジスタのドレインノードは、PMOSトランジスタを介して前記電源供給ノードに接続される、請求項14に記載のセンス増幅器回路。
- 前記ノイズ閾値制御回路は、ハーフシュミットトリガ回路またはシュミットトリガ回路である、請求項14に記載のセンス増幅器回路。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15580109P | 2009-02-26 | 2009-02-26 | |
US61/155,801 | 2009-02-26 | ||
US12/684,842 US8315119B2 (en) | 2009-02-26 | 2010-01-08 | Sense amplifier scheme for low voltage SRAM and register files |
US12/684,842 | 2010-01-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010198724A true JP2010198724A (ja) | 2010-09-09 |
JP5197651B2 JP5197651B2 (ja) | 2013-05-15 |
Family
ID=42630851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010042803A Active JP5197651B2 (ja) | 2009-02-26 | 2010-02-26 | センス増幅器回路、およびセンス増幅器回路を有するメモリ |
Country Status (5)
Country | Link |
---|---|
US (6) | US8315119B2 (ja) |
JP (1) | JP5197651B2 (ja) |
KR (1) | KR101215815B1 (ja) |
CN (1) | CN101819814B (ja) |
TW (1) | TWI474321B (ja) |
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- 2010-02-11 TW TW99104307A patent/TWI474321B/zh active
- 2010-02-25 KR KR1020100017314A patent/KR101215815B1/ko active IP Right Grant
- 2010-02-26 JP JP2010042803A patent/JP5197651B2/ja active Active
- 2010-02-26 CN CN2010101255870A patent/CN101819814B/zh active Active
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TW201104684A (en) | 2011-02-01 |
US9236114B2 (en) | 2016-01-12 |
JP5197651B2 (ja) | 2013-05-15 |
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KR101215815B1 (ko) | 2012-12-26 |
CN101819814B (zh) | 2013-01-23 |
US8315119B2 (en) | 2012-11-20 |
US20140185369A1 (en) | 2014-07-03 |
TWI474321B (zh) | 2015-02-21 |
US8705305B2 (en) | 2014-04-22 |
CN101819814A (zh) | 2010-09-01 |
US9697891B2 (en) | 2017-07-04 |
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