TWI819056B - 應用於記憶體之切換源極線 - Google Patents

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Abstract

本文中所闡述之各種實施方案係指一種具有一記憶體結構之積體電路，該記憶體結構具有可經由配置成列之字線及配置成行之位元線存取之一位元胞元陣列。該積體電路可包含耦合至該等位元胞元之源極線。該積體電路可包含耦合於該等字線與該等源極線之間之源極線驅動器，且該等源極線驅動器可允許該等源極線用作切換源極線。

Description

應用於記憶體之切換源極線
此章節意欲提供與理解本文中所闡述之各種技術相關之資訊。如該章節之標題暗指，此係相關技術之一論述，相關技術應絕非暗指其係先前技術。一般而言，相關技術可或可不視為先前技術。因此應理解此章節中之任何陳述應以此視角閱讀，且不應作為對先前技術之任何認可。
在習用記憶體應用中，低功率/能量系統通常對記憶體使用一低操作電壓。然而，在低操作電壓處，習用記憶體讀取邊限可崩潰，此乃因具有變化之最壞(最小)導通電流(Ion)可等於或低於最壞(最大)m關斷電流(m*Ioff)。一般而言，導通電流(Ion)係指一所選擇位元胞元之一位元線上之電流(I)，且關斷電流(Ioff)係指來自同一位元線上未選擇位元胞元之洩漏電流。對於一記憶體陣列，其中(m+1)個位元胞元在一行中共用一位元線，最壞情形關斷電流係‘m’倍Ioff，此可使讀取邏輯‘0’及讀取邏輯‘1’不可區分。假定位元胞元大小可已針對一既定區域之(Ion/Ioff)最佳化以達成低操作Vmin，則需要顯著減小‘m’，此可導致較短之行，且因此較小之記憶庫，並且因此較小之記憶體密度。
聯邦政府贊助研究聲明
本發明係依據由DARPA授予之協議第HR0011-17-9-0025號在政府支援下進行。政府具有本發明之某些權利。
本文中所闡述之各種實施方案係關於應用於各種記憶體之切換源極線。舉例而言，本文中所闡述之某些實施方案係關於切換源極線(SSL)、資料編碼、低最小電壓(Vmin)記憶體應用，諸如(例如)唯讀記憶體(ROM)。本文中所闡述之某些實施方案可提供嵌入式通孔可程式化ROM電路，其可藉助資料編碼達成低最小操作電壓(Vmin)以藉此輔助改良讀取速度。
本文中所闡述之各種實施方案使用一切換源極線(SSL)來減少來自未選擇列之Ioff。來自相同共用位元線上之未選擇位元胞元之Ioff (洩漏電流)減少讀取一邏輯‘0’或一邏輯‘1’之間之解析度，使得Ioff可減少讀取邊限且因此減少在不同操作條件及/或變化下記憶體讀取之穩健性。此SSL技術涉及將源極線(SL)驅動為字線(WL)之一逆。此可確保可使用導通電流(Ion)來下拉位元線，或保持預充電，此取決於所選擇列之位元胞元中所儲存之狀態，亦即，作用字線(WL=1，SL=0)，而共用相同位元線之其他未選擇(WL=0, SL=1)列位元胞元不會洩漏，此乃因該等未選擇列位元胞元使其等源極線繋接為高。因此，此SSL技術可改良自習用(Ion/(m*Ioff))至(Ion/Ioff)之讀取邊限，以藉此具有僅由讀取速度限制之每位元線(BL)一或多個或數個位元，且因此允許較高密度之低Vmin ROM。
本文中所闡述之某些實施方案係關於具有一單個電晶體位元胞元之差分讀取ROM。舉例而言，本文中所闡述之某些實施方案可使用一單個電晶體位元胞元來提供具有差分讀取之一嵌入式通孔可程式化ROM電路以達成一低最小操作電壓(Vmin)或高速度。如此，本文中所闡述之某些實施方案可使用切換源極線(SSL)來減少來自未選擇列之Ioff，且亦，本文中所闡述之某些實施方案可使用差分讀取來改良讀取邊限。
本文現將參考圖1A至圖4詳細闡述應用於記憶體之切換源極線(SSL)電路之各種實施方案。
圖1A至圖1C圖解說明根據本文中所闡述之實施方案具有切換源極線(SSL)之記憶體電路100A、100B、100C之圖式。特定而言，圖1A展示具有切換源極線(SSL)及源極線驅動器108之記憶體電路100A，圖1B展示具有切換源極線(SSL)及其他源極線驅動器118之記憶體電路100B，且圖1C展示具有浮動切換源極線(SSL)之記憶體電路100C。
如圖1A中所展示，記憶體電路100A可實施為具有可經由若干(m+1)字線(WL0 … WLm)及若干(n+1)位元線(BL0 … BLn)存取之一位元胞元陣列104之一記憶體結構。該等字線(WL0 … WLm)可配置成若干(m+1)列(row_0 … row_m)，且該等位元線(BL0 … BLn)可配置成若干行(col_0 … col_n)。
在某些例項中，記憶體結構可實施為一唯讀記憶體(ROM)結構，且位元胞元陣列104可實施為一ROM陣列。舉例而言，如圖1A至圖1C中所展示，位元胞元陣列中之每一位元胞元104可實施為一單個電晶體，其耦合於位元線(BL0 … BLn)中之一對應位元線(BL)與源極線(SL0 … SLm)中之一對應源極線(SL)之間。在某些情形中，如所展示，單個電晶體可實施為一單個n型金屬氧化物半導體(NMOS)電晶體。在其他情形中，單個電晶體可實施為一單個p型MOS (PMOS)電晶體。
在其他例項中，記憶體結構可實施為一隨機存取記憶體(RAM)結構，且位元胞元陣列104可實施為一RAM陣列，諸如(例如)靜態RAM (SRAM)。舉例而言，如圖2A至圖2B中所展示，記憶體結構可實施為一SRAM結構，且位元胞元陣列104可實施為一SRAM陣列。
記憶體電路100A可包含若干(m+1)源極線(SL0 … SLm)，其等耦合至位元胞元104。此外，記憶體電路100A可包含若干(m+1)源極線驅動器108 (亦即，108_0 … 108_m)，其等耦合於字線(WL0 … WLm)與源極線(SL0 … SLm)之間。在某些例項中，源極線驅動器(108_0 … 108_m)可允許源極線(SL0 … SLm)用作切換源極線(SSL)。
在某些例項中，如圖1A中所展示，源極線驅動器(108_0 … 108_m)可實施為各種類型之邏輯裝置。舉例而言，如圖1A中所展示，邏輯裝置可實施為反向器108。如圖1B之記憶體電路100B中所展示，邏輯裝置可實施為一單個電晶體118 (亦即，118_0 … 118_m)，諸如(例如)一單個PMOS電晶體。另一選擇係，若預放電位元線(BL)，則單個電晶體118可實施為一單個NMOS電晶體。
在某些例項中，該等列(row_0 … row_m)中之每一列(row)可包含若干(n+1)位元胞元104 (亦即，104_0 … 104_n)、源極線(SL0 … SLm)中之一對應源極線(SL)及源極線驅動器(108_0 … 108_m)中之一對應源極線驅動器(SLD)。在其他例項中，該等列(row_0 … row_m)中之每一列(row)可實施為源極線驅動器(108_0 … 108_m)中之一單個源極線驅動器(SLD)，其在字線(WL0 … WLm)中之一單個字線(WL)與若干(n+1)位元胞元104 (亦即，104_0 … 104_n)之間耦合至源極線(SL0 … SLm)中之一單個源極線(SL)。
在某些例項中，位元胞元陣列中之每一位元胞元104耦合於源極線(SL0 … SLm)中之一對應源極線(SL)與位元線(BL0 … BLn)中之一對應位元線(BL)之間。此外，位元胞元陣列中之每一位元胞元104可在於每一位元胞元104與對應位元線(BL)之間具有一短路(X)之情形下儲存一(1)之一邏輯資料值，且位元胞元陣列中之每一位元胞元104可在於每一位元胞元104與對應位元線(BL)之間具有一開路(亦即，間隙)之情形下儲存零(0)之另一邏輯資料值。
在某些實施方案中，字線(WL0 … WLm)包含作用字線及非作用字線，且非作用字線之源極線(SL)之一初始條件可類似於位元線(BL0 … BLn)中之任何一個位元線(BL)之一初始條件。在其他實施方案中，源極線驅動器(SLD)可操作以減少位元胞元104 (104_0 … 104_n)之洩漏以便增加與位元胞元104 (104_0 … 104_n)之讀取操作相關聯之一讀取邊限，且讀取邊限之增加可與通過位元線(BL0 … BLn)之一關斷電流及/或位元線(BL0 … BLn)之一預充電電壓中之至少一者相關聯。
在某些實施方案中，參考圖1A，切換源極線ROM可改良Vmin並延長存取時間。此SSL技術可改良ROM之Vmin，但可不利地影響讀取速度。有時，讀取存取時間可受BL電容之放電之影響，且BL之放電之下拉電流可受限於所選擇列之SL驅動器108中之電晶體。為減輕此減慢問題，表示一‘0’之未接觸位元可連接於SL與VSS之間，例如，如圖3中所展示。在某些例項中，在每一實體列中，可儲存一反轉旗標，亦如圖3中所闡述。如將在本文中下文所闡述，若一實體列中‘1位元之計數’ ＞ 一實體列中‘0位元之計數’，則可設定反轉旗標，且在一對應列中儲存資料之補數。此外，本文中下文參考圖3展示一小的4×4資料編碼實例(亦即，矩陣1)。
在某些實施方案中，如圖1B中所展示，記憶體電路100B可實施為具有可經由配置成列(row_0 … row_m)之字線(WL0 … WLm)及配置成行(col_0 … col_n)之位元線(BL0 … BLn)存取之位元胞元陣列104之一記憶體結構。記憶體電路100B可具有一單個電晶體118，其耦合至位元胞元104。在此例項中，位元胞元陣列中之每一位元胞元104可耦合於一對應源極線(SL)與一對應位元線(BL)之間。
在某些實施方案中，參考圖1B，可移除SL驅動器118之NMOS電晶體，且因此，0儲存位元可在不使用一全反向器之情形下提供下拉功能性，如圖1A中所展示。如所展示，0儲存位元可在於每一位元胞元與接地(Vss)之間具有一短路之情形下提供下拉功能性。此外，對於未選擇列，上拉可確保SL=1，且因此，記憶體電路100B可具有一相同或大致上類似之Vmin改良。
在某些實施方案中，如圖1C中所展示，記憶體電路100C可實施為具有可經由配置成列(row_0 … row_m)之字線(WL0 … WLm)及配置成行(col_0 … col_n)之位元線(BL0 … BLn)存取之位元胞元陣列104之一記憶體結構。記憶體電路100C可具有浮動源極線(F_SL0 … F_SLm)，其等耦合至位元胞元104 (104_0 … 104_n)。在此例項中，位元胞元陣列中之每一位元胞元104可耦合於浮動源極線(F_SL0 … F_SLm)中之一對應浮動源極線(F_SL)與位元線(BL0 … BLn)中之一對應位元線(BL)之間。
在某些實施方案中，參考圖1C，可不驅動源極線(SL)驅動器，亦即，可移除SL驅動器，且因此，源極線(SL)可係浮動的。在此例項中，對於一所選擇列，可確證字線(WL)，且0儲存位元可將SL耦合(或連接)至接地(VSS)。因此，如所展示，0儲存位元可在於每一位元胞元與接地(Vss)之間具有一短路之情形下提供下拉功能性。此外，對於未選擇列，SL將係浮動的，此可導致讀取期間行中之較高Ioff，因此侵蝕Vmin增益中之某些者。此技術之優點係，若SL在待機模式(其中一或多個或所有WL=0)期間係浮動的，則待機洩漏可係在一最小值處。
因此，參考圖1A至圖1C，本文中所闡述之各種實施方案可為記憶體電路及結構(例如，ROM)提供切換源極線(SSL)以減少最小操作電壓(Vmin)。此外，本文中所闡述之實施方案可為切換源極線ROM提供位元儲存邏輯0，其等用作局部放電路徑及資料編碼以改良速度。
記憶體電路100A、100B、100C可在使用各種類型之記憶體(諸如(例如)唯讀記憶體(ROM)或任何其他類型之非揮發性記憶體)中實施為一積體電路(IC)。記憶體電路100A、100B、100C可實施為具有單軌或雙軌記憶體架構之一IC。記憶體電路100A、100B、100C可與計算電路及相關組件一起整合在一單個晶片上。記憶體電路100A、100B、100C可在嵌入式系統中實施以用於各種電子及行動應用，包含用於IoT (物聯網)應用之低功率感測器節點。
如圖1A至圖1C中所展示，記憶體電路100A、100B、100C包含諸如(例如)具有位元胞元陣列之核心電路之記憶體。位元胞元陣列可包含配置成各種組態之任何數目之位元胞元，諸如(例如)具有任何數目之行(col_n)及任何數目之列(row_m)之多個位元胞元之一個二維(2D)記憶體陣列，其可配置成具有2D索引能力之一個2D柵格圖案。如所展示，每一位元胞元可實施為唯讀記憶體(ROM)電路及/或某一其他類型之非揮發性類型記憶體。在某些例項中，記憶體電路100A、100B、100C可在具有隨著技術而變化之一電壓範圍之一電源電壓位準VDD下操作。
圖2A至圖2B圖解說明根據本文中所闡述之各種實施方案具有切換源極線之記憶體電路200之圖式。特定而言，圖2A展示記憶體電路200之一第一部分200A (或左側部分)，且圖2B展示記憶體電路200之一第二部分200B (或右側部分)。
如圖2A至圖2B中所展示，記憶體電路200A、200B實施為具有可經由若干(m+1)讀取字線(RWL0 … RWLm)及字線(WL0 … WLm)以及若干(n+1)互補位元線(NBL0/BL0 … NBLn/BLn)及讀取位元線(RBL0 … RBLN)存取之一位元胞元陣列204之一記憶體結構。讀取字線(RWL0 … RWLm)及字線(WL0 … WLm)可配置成若干(m+1)列(row_0 … row_m)，且讀取位元線(RBL0 … RBLN)及位元線(BL0 … BLn)可配置成若干行(col_0 … col_n)。
在某些例項中，記憶體結構可實施為一隨機存取記憶體(RAM)結構，且位元胞元陣列204可實施為一RAM陣列。舉例而言，如圖2A至圖2B中所展示，位元胞元陣列中之每一位元胞元204可實施為多個電晶體(例如，8T)，其等耦合於多個讀取/寫入位元線(NBL0/BL0/RBL0 … NBLn/BLn/RBLn)中之互補位元線(NBL、BL、RBL)與源極線(SL0 … SLm)中之一對應源極線(SL)之間。在某些情形中，如所展示，多個電晶體可實施為SRAM CMOS電晶體，諸如(例如)NMOS及PMOS電晶體兩者。在此例項中，如圖2A至圖2B中所展示，記憶體結構可實施為一SRAM結構，且位元胞元陣列204可實施為一SRAM陣列。
記憶體電路200A、200B可包含若干(m+1)源極線(SL0 … SLm)，其等耦合至位元胞元204。此外，記憶體電路200A、200B可包含若干(m+1)源極線驅動器208 (亦即，208_0 … 208_m)，其等耦合於讀取字線(RWL0 … RWLm)與源極線(SL0 … SLm)之間。此外，位元胞元204之位元胞元電晶體中之某些者耦合於讀取字線(RWL0 … RWLm)與源極線(SL0 … SLm)之間。在某些例項中，源極線驅動器(208_0 … 208_m)可允許源極線(SL0 … SLm)用作切換源極線(SSL)。
在某些例項中，如圖2A至圖2B中所展示，源極線驅動器(208_0 … 208_m)可實施為各種類型之邏輯裝置。舉例而言，如圖1A中所展示，邏輯裝置可實施為反向器208。
在某些例項中，該等列(row_0 … row_m)中之每一列(row)可包含若干(n+1)位元胞元204 (亦即，204_0 … 204_n)、源極線(SL0 … SLm)中之一對應源極線(SL)及源極線驅動器(208_0 … 208_m)中之一對應源極線驅動器(SLD)。在其他例項中，該等列(row_0 … row_m)中之每一列(row)可實施為源極線驅動器(208_0 … 208_m)中之一單個源極線驅動器(SLD)，其在字線(WL0 … WLm)中之一單個字線(WL)與若干(n+1)位元胞元204 (亦即，204_0 … 204_n)之間耦合至源極線(SL0 … SLm)中之一單個源極線(SL)。
在某些例項中，位元胞元陣列中之每一位元胞元204耦合於源極線(SL0 … SLm)中之一對應源極線(SL)與位元線(NBL/BL0/RBL0 … NBLn/BLn/RBLn)中之一對應位元線(NBL/BL/RBL)之間。進一步，位元胞元陣列中之每一位元胞元204可儲存至少一個資料位元值(例如，與一邏輯‘0’或‘1’有關之資料值)。
在某些實施方案中，字線(RWL0/WL0 … RWLm/WLm)包含作用字線及非作用字線，且非作用字線之源極線(SL)之一初始條件可類似於位元線(NBL0/BL0/RBL0 … NBLn/BLn/RBLn)中之任何一個位元線(NBL/BL/RBL)之一初始條件。在其他實施方案中，源極線驅動器(SLD)可操作以減少位元胞元104 (104_0 … 104_n)之洩漏以便增加與位元胞元104 (104_0 … 104_n)之讀取操作相關聯之讀取邊限，且讀取邊限之增加可與通過位元線(NBL0/BL0/RBL0 … NBLn/BLn/RBLn)之一關斷電流及/或位元線(NBL0/BL0/RBL0 … NBLn/BLn/RBLn)之一預充電電壓中之至少一者相關聯。
記憶體電路200A、200B可在使用各種類型之記憶體(諸如(例如)隨機存取記憶體(RAM)或任何其他類型之揮發性記憶體)中實施為一積體電路(IC)。記憶體電路200A、200B可實施為具有單軌或雙軌記憶體架構之一IC。記憶體電路200A、200B可與計算電路及相關組件一起整合在一單個晶片上。記憶體電路200A、200B可在嵌入式系統中實施以用於各種電子及行動應用，包含用於IoT (物聯網)應用之低功率感測器節點。
如圖2A至圖2B中所展示，記憶體電路200A、200B包含諸如(例如)具有位元胞元陣列之核心電路之記憶體。位元胞元陣列可包含配置成各種組態之任何數目之位元胞元，諸如(例如)具有任何數目之行(col_n)及任何數目之列(row_m)之多個位元胞元之一個二維(2D)記憶體陣列，其可配置成具有2D索引能力之一個2D柵格圖案。如所展示，每一位元胞元可實施為隨機存取記憶體(RAM)電路及/或某一其他類型之揮發性類型之記憶體。在某些例項中，記憶體電路200A、200B可在具有隨著技術而變化之一電壓範圍之一電源電壓位準VDD下操作。
圖3圖解說明根據本文中所闡述之實施方案具有切換源極線之記憶體電路300之另一圖式。本文中下文在圖3中所闡釋之各種組件在範疇、功能及操作上與如參考如圖1A中所展示之記憶體電路100A所闡述係類似的。
如圖3中所展示，記憶體電路300可實施為具有可經由若干(m+1)字線(WL0 … WLm)及若干(n+1)位元線(BL0 … BLn)存取之一位元胞元陣列104之一記憶體結構。字線(WL0 … WLm)可配置成若干(m+1)列(row_0 … row_m)，且位元線(BL0 … BLn)可沿著接地線(Vss)配置成若干(n+1)行(col_0 … col_n)。如所展示，一或多個位元胞元104在具有至位元線(BL0 … BLn)之一短路(X)之情形下耦合至位元線(BL0 … BLn)，且一或多個其他位元胞元104在具有至接地線(Vss)之一短路(X)之情形下耦合至接地線(Vss)。
在某些例項中，記憶體結構可實施為一唯讀記憶體(ROM)結構，且位元胞元陣列104可實施為一ROM陣列。舉例而言，如圖3中所展示，位元胞元陣列中之每一位元胞元104可實施為一單個電晶體，其耦合於位元線(BL0 … BLn)中之一對應位元線(BL)與源極線(SL0 … SLm)中之一對應源極線(SL)之間。在各種例項中，單個電晶體可實施為一單個NMOS電晶體(如所展示)或一單個PMOS電晶體。
記憶體電路100A可包含若干(m+1)源極線(SL0 … SLm)，其等耦合至位元胞元104。此外，記憶體電路100A可包含若干(m+1)源極線驅動器108 (亦即，108_0 … 108_m)，其等耦合於字線(WL0 … WLm)與源極線(SL0 … SLm)之間。在某些例項中，源極線驅動器(108_0 … 108_m)可允許源極線(SL0 … SLm)用作切換源極線(SSL)。
在某些實施方案中，位元胞元陣列104可包含一行(col_f)旗標位元胞元(304_0 … 304_m)，且位元線可包含一旗標位元線(BLF)，用於提供藉助行(col_f)之旗標位元胞元(304_0 … 304_m)進行資料編碼之一反轉旗標。此外，資料編碼可提供用於加速源極線(SL0 … SLm)。在某些例項中，如圖3中所展示，一單個旗標行(col_f)可用於資料編碼。然而，在其他例項中，多個旗標行可用於具有較精細粒度之資料編碼。例如，128個位元之一實體列可具有各自為32個位元的4個邏輯字，且因此，4個旗標位元可用於替代1個旗標位元。
在某些實施方案中，位元胞元陣列中之每一位元胞元104可耦合於源極線(SL0 … SLm)中之一對應源極線(SL)與位元線(BL0 … BLn)中之一對應位元線(BL)或接地線(Vss)中之一對應接地線(Vss)之間。如所展示，位元胞元陣列中之每一位元胞元104可在於每一位元胞元104與對應位元線(BL)之間具有一連接或短路(X)之情形下儲存一(1)之一邏輯資料值，且亦，位元胞元陣列中之每一位元胞元104可在於每一位元胞元104與對應接地線(Vss)之間具有一連接或短路(X)之情形下儲存零(0)之另一邏輯資料值。字線(WL0 … WLm)可包含作用字線及非作用字線，且因此，耦合至接地線(Vss)之位元胞元104可為耦合至作用字線中之源極線(SL0 … SLm)之局部放電提供零位元連接。如此，零位元連接可提供至接地(Vss)之源極線之局部放電路徑以便加速位元線之一下降過渡。此外，零位元連接可在字線(WL0 … WLm)之一下降過渡期間提供加速源極線(SL0 … SLm)之局部放電之資料編碼。
在某些實施方案中，記憶體電路300可包含若干(n+1)感測放大器(SA0 … SAn)，連同用於旗標行(col_f)之一旗標感測放大器(SAF)。感測放大器(SA0 … SAn)可經配置以接收來自位元線(BL0 … BLn)之位元線信號連同一電壓參考信號(Vref)且提供輸出信號(Q0/QN0 … Qn/QNn)。旗標感測放大器(SAF)可經配置以接收來自旗標位元線(BLF)之旗標位元線信號連同電壓參考信號(Vref)且提供輸出信號(Qinv)，其可用作一控制選擇信號。亦如所展示，記憶體電路300可包含若干(n+1)多工器(mux_0 … mux_n)，其等經配置以接收來自感測放大器(SA0 … San及SAF)之輸出信號(Q0/QN0 … Qn/QNn及Qinv)連同電壓參考信號(Vref)且基於來自旗標感測放大器(SAF)之輸出信號(Qinv)提供讀出信號(read-out [0] … read-out [n])作為輸出，其可用作控制選擇信號。
在某些實施方案中，參考圖3，使用0位元作為局部放電路徑之具有低Vmin之切換源極線ROM可經實施以縮短存取時間。此外，資料編碼(例如，如參考下文矩陣1所展示)可用於確保一實體列中之局部放電路徑之一數目係半數以上。舉例而言，此資料編碼可確保由0位元形成之局部放電路徑至少大於或等於任何實體列中之1位元。在其他例項中，儘管一臨限值可用作在實例矩陣1中啟用資料編碼之半數，但此臨限值可選擇為係一較小/較大值。此外，臨限值限制，或1位元：0位元之比率可用於折衷記憶體之存取速度及洩漏功率。因此，可藉由具有值‘0’之若干位元胞元使SL驅動器108更寬，其可充當至接地(Vss)之局部放電路徑。因此，在某些例項中，圖3中之記憶體電路300之存取時間可接近習用ROM速度。
此外，參考本文中下文所提供之矩陣1，資料編碼可用於藉由使最壞情形情景更接近於一平均情形情景來改良效能。在此例項中，資料編碼可用於確保每一實體列中之充足下拉電晶體之使用，且改良最壞情形情景(自所有1至最大半數1)係藉助SSL技術進行此資料編碼之一有利結果。 矩陣1
圖4圖解說明根據本文中所闡述之實施方案具有切換源極線之記憶體電路400之另一圖式。本文中下文在圖4中所闡釋之各種組件在範疇、功能及操作上與如參考如圖1A中所展示之記憶體電路100A所闡述係類似的。
如圖4中所展示，記憶體電路400可實施為具有可經由若干(m+1)字線(WL0 … WLm)及若干(n+1)互補位元線(NBL0/BL0 … NBL/BLn)存取之一位元胞元陣列104之一記憶體結構。字線(WL0 … WLm)可配置成若干(m+1)列(row_0 … row_m)，且互補位元線(NBL0/BL0 … NBL/BLn)可配置成若干(n+1)行(col_0 … col_n)。如所展示，一或多個位元胞元104在具有至第一位元線(BL0 … BLn)之一短路(X)之情形下耦合至位元線(NBL0/BL0 … NBL/BLn)中之第一位元線(BL0 … BLn)，且一或多個其他位元胞元104在具有至第二位元線(NBL0 … NBLn)之一短路(X)情形下耦合至位元線(NBL0/BL0 … NBL/BLn)中之第二位元線(NBL0 … NBLn)。
在某些例項中，記憶體結構可實施為一唯讀記憶體(ROM)結構，且位元胞元陣列104可實施為一ROM陣列。舉例而言，如圖4中所展示，位元胞元陣列中之每一位元胞元104可實施為一單個電晶體，其耦合於位元線(NBL0/BL0 … NBL/BLn)中之一對應位元線(BL或NBL)與源極線(SL0 … SLm)中之一對應源極線(SL)之間。在各種例項中，單個電晶體可實施為一單個NMOS電晶體(如所展示)或一單個PMOS電晶體。
記憶體電路400可包含若干(m+1)源極線(SL0 … SLm)，其等耦合至位元胞元104。此外，記憶體電路400可包含若干(m+1)源極線驅動器108 (亦即，108_0 … 108_m)，其等耦合於字線(WL0 … WLm)與源極線(SL0 … SLm)之間。在某些例項中，源極線驅動器(108_0 … 108_m)可允許源極線(SL0 … SLm)用作切換源極線(SSL)。
在某些實施方案中，位元胞元陣列中之每一位元胞元104可耦合於源極線(SL0 … SLm)中之一對應源極線(SL)與位元線(NBL0/BL0 … NBLn/BLn)中之一對應第一位元線(BL0 … BLn)或位元線(NBL0/BL0 … NBLn/BLn)中之一對應第二位元線(NBL0 … NBLn)之間。如所展示，位元胞元陣列中之每一位元胞元104可在於每一位元胞元104與對應第一位元線(BL0 … BLn)之間具有一連接或短路(X)之情形下儲存一(1)之一邏輯資料值，且亦，位元胞元陣列中之每一位元胞元104可在於每一位元胞元104與對應第二位元線(NBL0 … NBLn)之間具有一連接或短路(X)之情形下儲存零(0)之另一邏輯資料值。
在某些實施方案中，記憶體電路300可包含若干(n+1)感測放大器(SA0 … SAn)，其等經配置以接收來自位元線(NBL0/BL0 … NBLn/BLn)之位元線信號且提供讀出信號(read-out [0] … read-out [n])作為輸出。
在某些實施方案中，參考圖4，切換源極線(SSL)用於減少來自未選擇列之Ioff，且記憶體電路400亦可使用差分讀取來改良讀取邊限。舉例而言，儲存邏輯1之位元胞元可耦合(或連接)至第一位元線(BL)，而儲存邏輯0之位元胞元可耦合(或連接)至第二位元線(NBL)。感測放大器(SA0 … San)可感測第一位元線(BL)與第二位元線(NBL)之間之電位差。
此外，圖4中所展示之SSL技術可涉及將源極線(SL)驅動為字線(WL)之一逆。此SSL技術可確保僅所選擇(WL=1, SL=0)列位元胞元下拉Ion，而未選擇(WL=0, SL=1)列位元胞元不洩漏。因此，此SSL技術可改良自Ion/m*Ioff至Ion/Ioff之讀取限度並自該方程式消除‘m’，此可允許每BL或NBL數個位元。一位元線上之位元之數目可僅受限於讀取速度，此可因此達成高密度、低Vmin ROM之設計。因此，在某些例項中，用差分讀取之切換源極線ROM可用於獲得具有連接至BL之邏輯1位元且具有連接至NBL之邏輯0位元之低Vmin。在此例項中，差分讀取可改良穩健性及感測速度兩者。
在某些實施方案中，若SL繋接至接地(Vss)，則差分ROM更偏向於速度。此可歸因於切換源極線(SSL)之使用而抵消Vmin益處，但1T差分讀取ROM可仍提供勝過單端習用ROM之速度改良、穩健性及某一Vmin改良，而無對一真實2T差分位元胞元之大面積影響。
因此，參考圖4，本文中所闡述之各種實施方案可為記憶體電路及結構(例如，ROM)提供切換源極線(SSL)以使用單個電晶體位元胞元來提供差分讀取從而改良速度及穩健性兩者。此外，本文中所闡述之實施方案可提供切換源極線ROM以減少最小操作電壓(Vmin)。
本文闡述一積體電路之各種實施方案。該積體電路可包含具有可經由配置成列之字線及配置成行之位元線存取之一位元胞元陣列之記憶體結構。積體電路可包含源極線，其等耦合至位元胞元。積體電路可包含源極線驅動器，其等耦合於字線與源極線之間。源極線驅動器可允許源極線用作切換源極線。
本文闡述一積體電路之各種實施方案。積體電路可包含具有可經由配置成列之字線及配置成行之位元線存取之一位元胞元陣列之一記憶體結構。積體電路可包含浮動源極線，其等耦合至位元胞元，且位元胞元陣列中之每一位元胞元可耦合於浮動源極線中之一對應浮動源極線與位元線中之一對應位元線之間。
本文闡述一積體電路之各種實施方案。積體電路可包含具有可經由配置成列之字線及配置成行之位元線連同接地線存取之一位元胞元陣列之一記憶體結構。一或多個位元胞元可耦合至位元線，且一或多個其他位元胞元可耦合至接地線。積體電路可包含源極線，其等耦合至位元胞元。積體電路可包含源極線驅動器，其等耦合於字線與源極線之間。源極線驅動器可允許源極線用作切換源極線。
申請專利範圍之標的物不應意欲限制於本文中所提供之實施方案及圖解說明，而應包含彼等實施方案(包含實施方案之部分及根據申請專利範圍之不同實施方案之元件之組合)之經修改形式。應瞭解，在任何此實施方案之開發中，如在任何工程或設計項目中，應做出眾多實施方案專有之決策以達成開發者之特定目標，諸如，符合系統相關及商業相關之約束(其可自一項實施方案變化為另一項)。此外，應瞭解，此一開發努力可係複雜且耗時的，但針對獲益於本發明之熟悉此項技術者，其不過係一常規設計、製作及製造工作。
已詳細參考各種實施方案，該等實施方案之實例圖解說明於附圖及圖中。在以下詳細說明中，陳述眾多特定細節以提供對本文中所提供之本發明之一透徹理解。然而，可在無此等特定細節之情形下實踐本文中所提供之本發明。在某些其他例項中，未詳細闡述熟知方法、程序、組件、電路及網路以免不必要地模糊實施例之細節。
亦應理解，儘管本文可使用第一、第二等術語來闡述各種元件，但此等元件不應受限於此等術語。此等術語僅用於將一個元件與另一元件區分開。舉例而言，一第一元件可稱作一第二元件，且類似地，一第二元件可稱作一第一元件。第一元件及第二元件兩者分別係元件，但不能將其等視為同一元件。
在本文中所提供之本發明之說明中所使用之術語係出於闡述特定實施方案之目的，且不意欲限制本文中所提供之本發明。如在本文中所提供之本發明之說明及隨附申請專利範圍中所使用，單數形式「一(a)」、「一(an)」及「該(the)」亦意欲包含複數形式，除非內容脈絡另有明確指示。如本文中所使用之術語「及/或」係指且囊括相關聯所列物項中之一或多者之任一或所有可能組合。當在此說明書中使用時，術語「包含(includes)」、「包含(including)」、「包括(comprises)」及/或「包括(comprising)」規定存在所陳述特徵、整數、步驟、操作、元件及/或組件，但並不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。
如本文中所使用，術語「若(if)」可取決於內容脈絡而解釋為意指「當……時(when)」或「在……之後旋即(upon)」或「回應於判定(in response to determining)」或「回應於偵測(in response to detecting)」。類似地，片語「若其經判定(if it is determined)」或「若[一所陳述條件或事件]經偵測(if [a stated condition or event] is detected)」可取決於內容脈絡而解釋為意指「在判定之後旋即(upon determining)」或「回應於判定(in response to determining)」或「在偵測[所陳述條件或事件]之後旋即(upon detecting [the stated condition or event])」或「回應於偵測[所陳述條件或事件]( in response to detecting [the stated condition or event])」。術語「向上」及「向下」；「上部」及「下部」；「向上地」及「向下地」；「下方」及「上方」；以及指示在一既定點或元件上方或下方相對位置之其他類似術語可結合本文中所闡述之各種技術之某些實施方案使用。
儘管前文係針對本文中所闡述之各種技術之實施方案，但可根據本文中之揭示內容設計其他及進一步實施方案，該等實施方案可由以下申請專利範圍判定。
儘管已以結構特徵及/或方法行為專有之語言來闡述標的物，但應理解，隨附申請專利範圍中所定義之標的物未必限制於上文所闡述之特定特徵或行為。而是，上文所闡述之特定特徵及行為係作為實施申請專利範圍之實例形式而揭示。
100A:記憶體電路 100B:記憶體電路 100C:記憶體電路 104:位元胞元陣列/位元胞元 104_0:位元胞元 104_n:位元胞元 108:源極線驅動器/反向器 108_0:源極線驅動器 108_m:源極線驅動器 118:源極線驅動器/單個電晶體 118_0:單個電晶體 118_m:單個電晶體 200A:第一部分/記憶體電路 200B:第二部分/記憶體電路 204:位元胞元陣列/位元胞元 204_0:位元胞元 204_n:位元胞元 208:源極線驅動器/反向器 208_0:源極線驅動器 208_m:源極線驅動器 300:記憶體電路 304_0:旗標位元胞元 304_m:旗標位元胞元 400:記憶體電路 BL0:位元線/互補位元線/讀取/寫入位元線/第一位元線/對應第一位元線 BLF:旗標位元線 BLn:位元線/互補位元線/讀取/寫入位元線/第一位元線/對應第一位元線 col_0:行 col_n:行 F_SL0:浮動源極線 F_SLm:浮動源極線 Mux_0:多工器 Mux_n:多工器 NBL0:互補位元線/讀取/寫入位元線/位元線/第二位元線/對應第二位元線 NBLn:互補位元線/讀取/寫入位元線/位元線/第二位元線/對應第二位元線 Q0:輸出信號 Qinv:輸出信號 Qn:輸出信號 QN0:輸出信號 QNn:輸出信號 RBL0:讀取位元線/讀取/寫入位元線/位元線 RBLn:讀取位元線/讀取/寫入位元線/位元線 read-out[0]:讀出信號 read-out[n]:讀出信號 row_0:列 row_m:列 RWL0:讀取字線/字線 RWLm:讀取字線/字線 SA0:感測放大器 SAF:旗標感測放大器 SAn:感測放大器 SL0:源極線 SLm:源極線 Vdd:電源電壓位準 Vss:接地/接地線/對應接地線 Vref:電壓參考信號 WL0:字線 WLm:字線
本文參考附圖闡述各種技術之實施方案。然而，應理解附圖僅圖解說明本文中所闡述之各種實施方案且並不意味著限制本文中所闡述之各種技術之實施例。
圖1A至圖1C圖解說明根據本文中所闡述之各種實施方案具有切換源極線之記憶體電路之圖式。
圖2A至圖2B圖解說明根據本文中所闡述之各種實施方案具有切換源極線之記憶體電路之圖式。
圖3圖解說明根據本文中所闡述之各種實施方案具有切換源極線之記憶體電路之另一圖式。
圖4圖解說明根據本文中所闡述之各種實施方案具有切換源極線之記憶體電路之另一圖式。
100A:記憶體電路
104:位元胞元陣列/位元胞元
104_0:位元胞元
104_n:位元胞元
108:源極線驅動器/反向器
108_0:源極線驅動器
108_m:源極線驅動器
BL0:位元線/互補位元線/讀取/寫入位元線/第一位元線/對應第一位元線
BLn:位元線/互補位元線/讀取/寫入位元線/第一位元線/對應第一位元線
col_0:行
col_n:行
row_0:列
row_m:列
SL0:源極線
SLm:源極線
Vdd:電源電壓位準
WL0:字線
WLm:字線

Claims (19)

  1. 一種積體電路，其包括：一記憶體結構，其具有可經由配置成列(rows)之字線及配置成行(columns)之位元線存取之一位元胞元陣列；源極線，其等耦合至該等位元胞元；及源極線驅動器，其等耦合於該等字線與該等源極線之間，其中該等源極線驅動器允許該等源極線用作切換(switched)源極線，及其中該等源極線驅動器之每一源極線驅動器係以耦合在一電壓供應器(voltage supply)與接地之間之一反向器所實施。
  2. 如請求項1之積體電路，其中該記憶體結構包括一唯讀記憶體(ROM)結構或一隨機存取記憶體(RAM)結構，且其中該位元胞元陣列包括一ROM陣列或一RAM陣列。
  3. 如請求項1之積體電路，其中該等列中之每一列包含若干位元胞元、該等源極線中之一對應源極線及該等源極線驅動器中之一對應源極線驅動器。
  4. 如請求項1之積體電路，其中該位元胞元陣列中之每一位元胞元耦合於該等源極線中之一對應源極線與該等位元線中之一對應位元線之間。
  5. 如請求項1之積體電路，其中該等源極線驅動器實施為邏輯裝置，且 其中該等邏輯裝置中之每一邏輯裝置實施為一反向器或一單個電晶體。
  6. 如請求項1之積體電路，其中該等字線包括作用字線及非作用字線，且其中該等非作用字線之該等源極線之一初始條件與該等位元線中之任何一個位元線之一初始條件相同。
  7. 如請求項1之積體電路，其中該等源極線驅動器操作以減少該等位元胞元之洩漏以便增加與該等位元胞元之讀取操作相關聯之一讀取限度，且其中讀取限度之該增加係與穿過該等位元線之一關斷電流及該等位元線之一預充電電壓中之至少一者相關聯。
  8. 一種積體電路，其包括：一記憶體結構，其具有可經由配置成列之字線及配置成行之位元線存取之一位元胞元陣列；源極線，其等耦合至該等位元胞元；及源極線驅動器，其等耦合於該等字線與該等源極線之間，其中該等源極線驅動器允許該等源極線用作切換源極線；其中該位元胞元陣列中之每一位元胞元耦合於該等源極線中之一對應源極線與該等位元線中之一對應位元線之間；其中該位元胞元陣列中之每一位元胞元在於每一位元胞元與該對應位元線之間具有一短路(short)之情形下儲存一(1)之一邏輯資料值，且其中該位元胞元陣列中之每一位元胞元在於每一位元胞元與該對應位元線之間具有一開路(open)之情形下儲存零(0)之另一邏輯資料值。
  9. 一種積體電路，其包括：一記憶體結構，其具有可經由配置成列之字線及配置成行之位元線存取之一位元胞元陣列；及浮動源極線，其等耦合至該等位元胞元，其中該位元胞元陣列中之每一位元胞元耦合於該等浮動源極線中之一對應浮動源極線與該等位元線中之一對應位元線或接地之間；其中該位元胞元陣列中之每一位元胞元藉由每一位元胞元與該對應位元線之間的短路來儲存為一(1)之一邏輯資料值，且其中該位元胞元陣列中之每一位元胞元藉由每一位元胞元與接地之間的短路來儲存為零(0)之另一邏輯資料值。
  10. 如請求項9之積體電路，其中該記憶體結構包括一唯讀記憶體(ROM)結構，且其中該位元胞元陣列包括一ROM陣列。
  11. 一種積體電路，其包括：一記憶體結構，其具有可經由配置成列之字線及配置成行之位元線連同接地線存取之一位元胞元陣列，其中一或多個位元胞元耦合至該等位元線，且其中一或多個其他位元胞元耦合至該等接地線；源極線，其等耦合至該等位元胞元；及源極線驅動器，其等耦合於該等字線與該等源極線之間，其中該等源極線驅動器允許該等源極線用作切換源極線。
  12. 如請求項11之積體電路，其中該記憶體結構包括一唯讀記憶體(ROM)結構，且其中該位元胞元陣列包含一ROM陣列。
  13. 如請求項11之積體電路，其中該位元胞元陣列包含一或多個旗標位元胞元行，且其中該等位元線包含一旗標位元線，用於提供藉助該旗標位元胞元行進行資料編碼之一反轉旗標，且其中該一或多個位元胞元旗標行提供在該等位元線之一下降過渡期間加速放電之資料編碼。
  14. 如請求項11之積體電路，其中該等字線包括作用字線及非作用字線，且其中耦合至該等接地線之該一或多個其他位元胞元為耦合至該等作用字線之該等源極線之局部放電提供零位元連接，且其中該等零位元連接提供該等源極線至接地之局部放電路徑以便加速該等位元線之一下降過渡。
  15. 如請求項11之積體電路，其中該位元胞元陣列中之每一位元胞元耦合於該等源極線中之一對應源極線與該等位元線中之一對應位元線或該等接地線中之一對應接地線之間。
  16. 如請求項15之積體電路，其中該位元胞元陣列中之每一位元胞元在於每一位元胞元與該對應位元線之間具有一連接之情形下儲存一(1)之一邏輯資料值，且其中該位元胞元陣列中之每一位元胞元在於每一位元胞元與該對應接地線之間具有一連接之情形下儲存零(0)之另一邏輯資料值。
  17. 一種積體電路，其包括：一記憶體結構，其具有可經由配置成列之字線及配置成行之互補位元線存取之位元胞元，其中一或多個位元胞元耦合至該等互補位元線中之第一位元線(BL)，且其中一或多個其他位元胞元耦合至該等互補位元線中之第二位元線(NBL)；源極線，其等耦合至該等字線及該等位元胞元；及源極線驅動器，其等耦合於該等字線與該等源極線之間，其中該等源極線驅動器允許該等源極線用作切換源極線。
  18. 如請求項17之積體電路，其中該位元胞元陣列中之每一位元胞元耦合於該等源極線中之一對應源極線與該等互補位元線中之一對應第一位元線(BL)或該等互補位元線中之一對應第二位元線(NBL)之間。
  19. 一種積體電路，其包括：一記憶體結構，其具有可經由配置成列之字線及配置成行之互補位元線存取之位元胞元，其中一或多個位元胞元耦合至該等互補位元線中之第一位元線(BL)，且其中一或多個其他位元胞元耦合至該等互補位元線中之第二位元線(NBL)；源極線，其等耦合至該等字線及該等位元胞元；及源極線驅動器，其等耦合於該等字線與該等源極線之間，其中該等源極線驅動器允許該等源極線用作切換源極線；其中該位元胞元陣列中之每一位元胞元在於每一位元胞元與該對應第一位元線(BL)之間具有一連接之情形下儲存一(1)之一邏輯資料值，且 其中該位元胞元陣列中之每一位元胞元在於每一位元胞元與該對應第二位元線(NBL)之間具有一連接之情形下儲存零(0)之另一邏輯資料值。
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