JP5659893B2

JP5659893B2 - 半導体記憶装置

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Publication number: JP5659893B2
Application number: JP2011058280A
Authority: JP
Inventors: 光男貝原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2011-03-16
Filing date: 2011-03-16
Publication date: 2015-01-28
Anticipated expiration: 2031-03-16
Also published as: JP2012195033A

Description

本発明は、半導体記憶装置、特に、同期式スタティックランダムアクセスメモリ（ＳＲＡＭ；ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に関する。

スタティックランダムアクセスメモリ（ＳＲＡＭ）は、多数のメモリビットセルにより構成されたメモリアレイを含む。メモリビットセルには、メモリビットセルにアクセスするためのワードラインが設けられる。

図１２は、従来の同期式の１ポートＳＲＡＭ２’の回路配置を示すブロック図である。図１２に示すＳＲＡＭ２’は、概略、メモリアレイ４、ワードラインドライバ６’、行デコーダ８、行デコーダ９、ＰＯＲＴ−Ａ−アドレスバッファ１０、タイミング回路（ダミーメモリアレイ）１２、ダミー読み出し回路（センスアンプ）１４、読み出し／書き込み回路１６、入出力回路１８、及び、制御回路２０により構成される。図１３は、図１２に示すＳＲＡＭを構成するメモリアレイ４に含まれるメモリビットセルの概略の回路図である。

従来の同期式ＳＲＡＭは、同期信号（ＣＫ）に“Ｈｉｇｈ”（又は“Ｌｏｗ”）が入力されると、メモリアレイ内の指定アドレスにアクセスを行って、読み出し／書き込み動作を行う。続いて、同期信号（ＣＫ）に“Ｌｏｗ”（又は“Ｈｉｇｈ”）が入力されると、次のアクセスの準備のために、ビットラインは所定の電圧まで昇圧（プリチャージ）される。なお、近年サイクルタイムの高速化に伴い、読み出し動作終了を内部で検出して生成される内部生成の同期信号（ＣＫ）によって、プリチャージ動作が行われていることもある。

近年、プロセスの微細化により、ＳＲＡＭを構成するトランジスタの製造（性能）ばらつきが生じ得る。トランジスタの性能ばらつきがあると、ＳＲＡＭにおけるデータ読み出し時にメモリビットセルのアクセストランジスタ８４のゲート（ワードライン）が、電源電圧に対してフルスイングする電圧（信号）により開いた時に、プリチャージレベルの電圧がメモリビットセルの内部に引き込まれ、メモリビットセル内の記憶部分であるインバータ２個で形成されるラッチ部のデータを反転させてしまうことがある。

例えば、図１３に示すメモリビットセル内のノードＡに“Ｌ（Ｌｏｗ）”レベルを、ノードＢに“Ｈ（Ｈｉｇｈ）”レベルを記憶している場合に、ビットラインのプリチャージレベルである“Ｈ”レベルが、アクセストランジスタ８４を介してノードＡの“Ｌ”レベルを引き上げてしまうことがある、ということである。

つまり、ノードＡの“Ｌ”レベルを維持するインバータｂ８２のＮｃｈトランジスタの性能が、製造ばらつきにより悪い側（電流を流し難い側）に振れていた場合、ノードＡのレベルは通常よりレベルが上がる傾向にある。インバータａ８０を構成するＰｃｈトランジスタが製造ばらつきにより、性能が悪い側（電流を流し難い側）に振れ、またＮｃｈトランジスタが製造ばらつきにより、性能が良い側（電流を流し易い側）に振れていると、上記のレベルにより、インバータａ８０の論理閾値を超えてしまう可能性がある。もし超えてしまうと、インバータａ８０は、ノードＢのレベルを“Ｌ”に引き下げることになる。このインバータａ８０のＮｃｈトランジスタが製造ばらつきにより性能が良く製造された場合ノードＢのレベルは、より低いレベルとなり得る。

上記のような低いレベルにより、インバータｂ８２がノードＡを“Ｌ”レベルを維持することが困難となり、最終的にノードＡには“Ｈ”レベルが、ノードＢには“Ｌ”が設定されることになり、結局、記憶データを破壊することになり得る。

なお、逆のデータ（ノードＡにおける“Ｈ”レベル、ノードＢにおける“Ｈ”レベル）を記憶していた場合には、上述の問題は生じない。しかし、メモリビットセル内のトランジスタの製造ばらつきが上述と逆のものであれば、同様のデータ破壊の問題が生じ得る。

上述の記憶データ破壊は、プリチャージレベルを内部に引き込んでしまうことがトリガとなる。よって、上述の記憶データ破壊は、アクセストランジスタであるＮｃｈトランジスタが製造ばらつきにより性能良く製造された場合に顕著に表れる。通常、アクセストランジスタが性能良く製造されたとしても、メモリビットセル内のラッチ部を構成するインバータ（インバータａ８０、インバータｂ８２）内のトランジスタの性能が、一定のばらつきの範囲であれば、記憶データを破壊することはない。しかし、近年、プロセスの微細化により製造ばらつきが顕著に生じるようになり、且つ全体メモリ容量が増大してメモリビットセルの個数が非常に多くなってきていることから、全てのメモリビットセル内のトランジスタを適正に作り込むことが難しくなってきており、製造ばらつきによるデータ破壊が問題となっている。

上記事情を踏まえて、昨今、ワードラインの信号振幅を制御することが対策として採られている。図１４は、そのような対策が採られた、ワードライン振幅制御付きワードラインドライバ６”を有する、従来の同期式ＳＲＡＭの回路配置を示すブロック図である。更に、図１５は、図１４におけるワードライン振幅制御付きワードラインドライバ６”の概略の回路図である。図１４及び図１５に示すワードライン振幅制御付きワードラインドライバ６”の動作は、図１２に示すワードラインドライバ６’と基本的に同様のものであるが、図１４に示すワードライン振幅制御付きワードラインドライバ６”は、メモリビットセルのアクセストランジスタのゲート（ワードライン）にワードラインの信号振幅制御をするためのＮｃｈトランジスタ２６”を付加している。このＮｃｈトランジスタのソースはＧＮＤ（接地）に、ドレイン及びゲートは、ワードラインに接続される。

“Ｌ”レベルにあるワードラインが選択されて“Ｈ”レベルに立ち上がる場合、振幅制御用のＮｃｈトランジスタ２６”は、最初、ゲートが“Ｌ”レベルであるため、オフ状態となっている。ワードライン（ゲート）がＮｃｈトランジスタ２６”の閾値電圧（Ｖｔｈ）を超える電圧になると、Ｎｃｈトランジスタ２６”がオンし始める。Ｎｃｈトランジスタ２６”がオンすることにより、選択されたワードラインの立ち上がりは、電源電圧にまでは到らない。なお、立ち上がりの電圧は、振幅制御用のＮｃｈトランジスタ２６”と、ワードラインのドライバのＰｃｈトランジスタ３０との性能によって決まる。

ワードラインが電源電圧にまで上がらないことにより、アクセストランジスタ８４であるＮｃｈトランジスタのゲート電圧が下がり、アクセストランジスタの性能が下がる。このことにより、ビットラインのプリチャージレベル電圧の引き込みを生じ難くして、トランジスタの製造ばらつきによるデータ破壊を回避している。つまり、ビットラインのプリチャージレベル電圧の引き込みが生じ難くなることにより、図１３におけるノードＡの“Ｌ”レベルが引き上げられることを回避して、インバータａ８０及びインバータｂ８２を構成するトランジスタの製造ばらつきによるデータ破壊を起こし難くしている。なお、製造ばらつきの範囲を考慮して、振幅制御用のＮｃｈトランジスタ２６”のサイズを決める必要がある。

しかしながら、プロセスにおける製造ばらつきを考慮して、ワードラインの信号振幅（レベル）を制限することは、アクセストランジスタの本来の性能を犠牲にすることになる。即ち、読み出し動作や書き込み動作の速度の低下を招く。メモリビットセル内に記憶されているデータは、アクセストランジスタを介して、ビットラインに伝達され、センスアンプにより読み出される。また、書き込み動作においても、アクセストランジスタを介して、ビットラインにある書き込みデータがメモリビットセル内に取り込まれる。よって、プロセスにおける製造ばらつきを考慮して、ワードライン信号振幅制御を行なうことにより、スピード性能が犠牲にされてしまう。

本発明は、スピード性能を犠牲にすること無く記憶データの破壊を回避し得るＳＲＡＭを提供することを目的とする。

本発明は、上記の目的を達成するために為されたものである。本発明に係る半導体記憶装置は、
メモリビットセルがアレイ状に配置されたメモリアレイと、
アドレス情報によりワードラインを介してメモリビットセルを選択するワードライン制御回路とを備え、
前記ワードライン制御回路は、
ワードラインにドレイン及びゲートを接続された第１のトランジスタと、
前記第１のトランジスタのソースと接地との間に設けられた第２のトランジスタとを含み、
前記第２のトランジスタのゲートに、ワードラインの信号の振幅制御を行うか否かを示す外部選択信号が供給されるものであり、
更に、前記半導体記憶装置内のトランジスタに流れる電流を検出する電流検出回路を備え、
前記電流検出回路による検出結果に従って前記外部選択信号のオン／オフが設定されるものであり、
前記電流検出回路が、電源投入時の一定期間のみトランジスタに流れる電流を検出する動作を行い、前記一定期間後には検出結果を保持する。

本発明により半導体記憶装置のワードラインの信号振幅制御を行うため、プロセスにおける製造ばらつきが生じるとしても、スピード性能を犠牲にすること無く記憶データの破壊を回避することができる。更にこれにより、半導体記憶装置の製造において安定した歩留まりを確保することができる。

本発明の第１の実施形態に係るＳＲＡＭの回路配置を示すブロック図である。本発明の第１の実施形態に係るＳＲＡＭ内に配置されるワードライン振幅制御選択機能付きワードラインドライバ（ワードライン制御回路）の概略の回路図である。本発明の第２の実施形態に係るＳＲＡＭ内に配置されるワードライン振幅制御選択機能付きワードラインドライバ（ワードライン制御回路）の概略の回路図である。本発明の第３の実施形態に係るＳＲＡＭの内部又は外部に設置されるヒューズ（ＦＵＳＥ）回路を示す図である。本発明の第４の実施形態に係るＳＲＡＭの内部又は外部に設置される不揮発性メモリ回路を示す図である。本発明の第５の実施形態に係るＳＲＡＭの内部又は外部に設置される電流検出回路を示す図である。本発明の第６の実施形態に係るＳＲＡＭにおいて、図６に示す電流検出回路の代わりに設置される回路を示す図である。本発明の第７の実施形態に係るＳＲＡＭの内部又は外部に設置される電圧検出回路を示す図である。図４に示されるヒューズ回路の回路例の図である。図６に示される電流検出回路の回路例の図である。図７に示される電流検出回路部の回路例の図である。従来の同期式の１ポートＳＲＡＭの回路配置を示すブロック図である。図１２に示すＳＲＡＭを構成するメモリアレイに含まれるメモリビットセルの概略の回路図である。ワードライン振幅制御付きワードラインドライバを有する、従来の同期式ＳＲＡＭの回路配置を示すブロック図である。図１４におけるワードライン振幅制御付きワードラインドライバの概略の回路図である。

以下、図面を参照して、本発明に係る好適な実施形態を説明する。

[１．第１の実施形態]
図１は、本発明の第１の実施形態に係るＳＲＡＭ２の回路配置を示すブロック図である。図１に示すＳＲＡＭ２は、同期式の１ポートＳＲＡＭである。図１に示すＳＲＡＭ２は、概略、メモリアレイ４、ワードライン振幅制御選択機能付きワードラインドライバ（ワードライン制御回路）６、行デコーダ８、行デコーダ９、ＰＯＲＴ−Ａ−アドレスバッファ１０、タイミング回路（ダミーメモリアレイ）１２、ダミー読み出し回路（センスアンプ）１４、読み出し／書き込み回路１６、入出力回路１８、及び、制御回路２０により構成される。

ＳＲＡＭ２を構成するメモリアレイ４は、図１３に示す構成を有し、多数のメモリビットセルにより構成される。メモリアレイ４には、メモリビットセルにアクセスするためのワードラインＷＬ０、・・・ＷＬｎが設けられる。ワードラインＷＬ０、・・・ＷＬｎの信号振幅は、ワードライン振幅制御選択機能付きワードラインドライバ（ワードライン制御回路）６により制御される。

図２は、第１の実施形態に係るＳＲＡＭ２内に配置されるワードラインドライバ（ワードライン制御回路）６の概略の回路図である。図２に示すワードラインドライバ（ワードライン制御回路）６は、ワードラインＷＬ０、・・・ＷＬｎ（メモリビットセルのアクセストランジスタのゲート）に、接続されたワードラインの信号の振幅制御をするためのＮｃｈトランジスタ２６を備えている。このＮｃｈトランジスタ２６のドレイン及びゲートは、ワードラインＷＬ０、・・・ＷＬｎに接続される。更に、ワードラインドライバ（ワードライン制御回路）６は、ワードラインの信号振幅制御を行う場合と行わない場合とを選択するためのＮｃｈトランジスタ（以下、「制御選択トランジスタ」と言う。）２８を備えている。この制御選択トランジスタ２８は、ワードライン信号振幅制御のためのＮｃｈトランジスタ２６とＧＮＤ（接地）との間に直列に設けられ、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ）により、オン／オフされる。

まず、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ）がイネーブルとなり制御選択トランジスタ２８がオンの状態になった場合、Ｎｃｈトランジスタ２６によるワードラインＷＬ０、・・・ＷＬｎの振幅制御が行われる。このとき、ワードラインＷＬ０、・・・ＷＬｎの信号振幅は、電源電圧まで上昇すること（電源電圧までフルスイングすること）はない。従って、メモリビットセル内のトランジスタに関する製造ばらつきに起因する、記憶データの破壊は生じ難くなる。

一方、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ）がディスイネーブルとなり制御選択トランジスタ２８がオフの状態である場合、ワードラインＷＬ０、・・・ＷＬｎの振幅制御をするためのＮｃｈトランジスタ２６によるワードラインＷＬ０、・・・ＷＬｎの振幅制御が行われない。このとき、ワードラインＷＬ０、・・・ＷＬｎの信号振幅は電源電圧まで上昇し、メモリビットセルのアクセストランジスタ８４は本来の性能を発揮することになる。

仮に、製造されたＳＲＡＭのウエハにおいて、プロセスのグローバルなばらつきにより、メモリビットセルのアクセストランジスタの性能が良い方向（電流を良く流す方向）に製造された場合、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ）をイネーブルにすれば、ワードライン信号振幅制御が行われ、ワードラインの信号振幅は電源電圧まで上昇しない。このため、メモリビットセル内のトランジスタに関する製造ばらつきが大きくても、記憶データの破壊は生じ難い。なおこの場合、元々メモリビットセルのアクセストランジスタの性能が良い方向に振れて製造されている。このことは、動作速度がスペックに対してマージンを持つ性能のものであることを意味する。よって、アクセストランジスタが本来の性能を発揮しなくても、性能劣化はスペック内に収まるか、若しくは、スペック劣化は最小限に留められる、と言える。

また、仮に、製造されたＳＲＡＭのウエハにおいて、プロセスのグローバルなばらつきにより、メモリビットセルのアクセストランジスタの性能が悪い方向（電流をあまり流さない方向）に製造された場合、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ）をディスイネーブルにすれば、ワードライン信号振幅制御が行われず、ワードラインの信号振幅は電源電圧まで上昇するが、アクセストランジスタの性能が低いため、メモリビットセル内のトランジスタの製造ばらつきが大きくても記憶データの破壊は生じ難い。なお、アクセストランジスタの性能が低い方向に振れて製造されている場合、ワードラインは電源電圧まで上昇するのであるから、動作速度が遅くなることはない。

以上のように、本実施形態によれば、製造ばらつきによりワードライン信号振幅制御の実行を行うか否かを選択できるため、スピード性能を犠牲にすること無く記憶データの破壊を回避することができる。

[２．第２の実施形態]
図３は、本発明の第２の実施形態に係るＳＲＡＭ２内に配置される、ワードライン振幅制御選択機能付きワードラインドライバ（ワードライン制御回路）の別の回路構成を示した図である。なお、第２の実施形態に係るＳＲＡＭの回路配置は、図１に示す第１の実施形態に係るＳＲＡＭの回路配置と同様のものである。

図３に示すワードラインドライバ（ワードライン制御回路）６ｂでは、ワードラインＷＬ０、・・・ＷＬｎに対して、複数の信号振幅制御を行う。即ち、プロセスのばらつきにより、ワードラインＷＬ０、・・・ＷＬｎの信号振幅を複数設定できるようにする。このため、ワードラインの信号振幅制御をするためのＮｃｈトランジスタ２６に対して、並列接続された制御選択トランジスタ３２ａ〜３２ｄが設けられ、更に、複数の外部選択信号（ＷＬＳＥ０〜ＷＬＳＥ３）が並列して接続されている。

ワードラインＷＬ０、・・・ＷＬｎの信号振幅（電圧）は、振幅制御用のトランジスタの性能と、ワードラインのドライバのＰｃｈトランジスタ３０との性能によって決まる。よって、外部選択信号（ＷＬＳＥ０〜ＷＬＳＥ３）を並列に接続して、オン状態にするトランジスタの数を変更することに応じて、ワードラインＷＬ０、・・・ＷＬｎの電圧（信号振幅）を変更することができる。つまり、複数の制御選択トランジスタ３２ａ〜３２ｄを設けることにより、段階的に、細かな振幅制御を行うことができるようになる。

このように構成することにより、ＳＲＡＭにおいて、メモリビットセルの記憶データの破壊を起こさない電圧でワードラインの信号振幅を設定しつつ、装置の動作速度の劣化を抑えることが可能となる。更に、ＳＲＡＭ製造における歩留まりを向上させることができる。

[３．第３の実施形態]
本発明の第３の実施形態に係るＳＲＡＭの回路配置は、図１に示す第１の実施形態に係るＳＲＡＭの回路配置と略同様のものであるが、第３の実施形態に係るＳＲＡＭの回路配置では、ＳＲＡＭの内部又は外部に、図４に示すヒューズ（ＦＵＳＥ）回路３６が設置される。

図４に示すヒューズ回路３６は、４つに分割された、ワードライン信号振幅制御を行うか否かを示す信号（ＦＯＵＴ０〜ＦＯＵＴ３）を出力する。出力された信号はバッファ部３８によりバッファリングされて、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）として出力される。図２に示したように、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）が、制御選択トランジスタ２８を、オン／オフする。４つに分割されている外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）の夫々は、例えば、メモリアレイ４を４つに区分した領域の夫々に、繋げられ得る。

ヒューズ回路３６で生成される、ワードライン信号振幅制御を行うか否かを示す信号（ＦＯＵＴ０〜ＦＯＵＴ３）の出力内容は、次のように設定される。プロセスのばらつきなどによりＮｃｈトランジスタが総体的に電流をよく流す方向に振れて製造された場合、例えばウエハテストを利用して、Ｎｃｈトランジスタに流れる電流値の状況を測定する。ＳＲＡＭのヒューズ回路３６においては、その測定値に基づいて“１”を設定するようにする。このことによりヒューズ回路３６に、その測定値による、ワードライン信号振幅制御のオンが記憶されることになる。

このようなヒューズ回路３６を設けることにより、アクセストランジスタの性能が良い方向で製造されたものである場合、ＳＲＡＭを構成するＮｃｈトランジスタの電流値が上記測定値に達するとヒューズ回路３６が“１”を設定し、これに基づいて、ワードライン信号振幅制御を行うか否かを示す信号（ＦＯＵＴ０〜ＦＯＵＴ３）に“１”を出力することになる。そうすると、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）も“１”となり、図２に示す制御選択トランジスタ２８がオンの状態になって、ワードラインの信号振幅制御をするためのＮｃｈトランジスタ２６によるワードラインの信号振幅制御が行われる。

このとき、第１の実施形態と同様に、メモリビットセル内のトランジスタに関する製造ばらつきが大きくても、記憶データの破壊は生じ難い。更にこの場合、元々メモリビットセルのアクセストランジスタの性能が良い方向に振れて製造されているから、動作速度がスペックに対してマージンを持つ性能のものであり、アクセストランジスタが本来の性能を発揮しなくても、性能劣化はスペック内に収まるか、若しくは、スペック劣化は最小限に留められる、と言える。

一方、アクセストランジスタの性能が悪い方向で製造されたものである場合、ＳＲＡＭを構成するＮｃｈトランジスタの電流値が上記測定値に達することはない。そうすると、ヒューズ回路３６は“０”の設定のままであり、ワードライン信号振幅制御を行うか否かを示す信号（ＦＯＵＴ０〜ＦＯＵＴ３）には“１”は出力されない。よって、制御選択トランジスタ２８はオフの状態のままであり、ワードラインの信号振幅は電源電圧まで上昇する。

このとき、第１の実施形態と同様に、アクセストランジスタの性能が悪いため、メモリビットセル内のトランジスタの製造ばらつきが大きくても記憶データの破壊は生じ難い。更にこの場合、ワードラインは電源電圧まで上昇するのであるから、動作速度が遅くなることはない。

図９は、図４に示されるヒューズ回路３６の回路例の図である。図９に示すように、ヒューズ（ＦＵ２１）を切断するか、しないかによって、読み出し信号（ＲＦＣＫ）により出力（ＦＯＵＴ）に“１”若しくは“０”が出力されるようになっている。つまり、ＳＲＡＭを構成するＮｃｈトランジスタに上記測定値を超える電流が流れるときにヒューズ（ＦＵ２１）が切断されるように設定すれば、ＳＲＡＭを構成するＮｃｈトランジスタに上記測定値を超える電流が流れる場合には、ワードライン信号振幅制御を行うか否かを示す信号（ＦＯＵＴ）に“１”が出力される。

[４．第４の実施形態]
本発明の第４の実施形態に係るＳＲＡＭの回路配置は、図１に示す第１の実施形態に係るＳＲＡＭの回路配置と略同様のものであるが、第４の実施形態に係るＳＲＡＭの回路配置では、ＳＲＡＭの内部又は外部に、図５に示す不揮発性メモリ回路４０が設置される。

図５に示す不揮発性メモリ回路４０は、４つに分割された、ワードライン信号振幅制御を行うか否かを示す信号（ＤＯ０〜ＤＯ３）を出力する。出力された信号はバッファ部４２によりバッファリングされて、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）として出力される。図２に示したように、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）が、制御選択トランジスタ２８を、オン／オフする。

第４の実施形態に係るＳＲＡＭでは、ＳＲＡＭチップの製造後のテスト結果に基づいて、不揮発性メモリ回路４０にワードライン信号振幅制御のオン（／オフ）が記憶される。この記憶されたワードライン信号振幅制御のオンのデータが、出力されるワードライン信号振幅制御を行うか否かを示す信号（ＤＯ０〜ＤＯ３）の元となる。

このような不揮発性メモリ回路４０を設けることにより、アクセストランジスタの性能が良い方向で製造されたものである場合、チップ製造後のテスト結果に基づいて不揮発性メモリ回路４０にワードライン信号振幅制御のオンが記憶されているから、これに基づき、ワードライン信号振幅制御を行うか否かを示す信号（ＤＯ０〜ＤＯ３）に“１”が出力される。そうすると、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）も“１”となり、図２に示す制御選択トランジスタ２８がオンの状態になって、ワードラインの信号振幅制御をするためのＮｃｈトランジスタ２６によるワードラインの信号振幅制御が行われる。

一方、アクセストランジスタの性能が悪い方向で製造されたものである場合、チップ製造後のテスト結果に基づいて不揮発性メモリ回路４０にワードライン信号振幅制御のオフが記憶されているから、ワードライン信号振幅制御を行うか否かを示す信号（ＤＯ０〜ＤＯ３）には“１”は出力されない。よって、制御選択トランジスタ２８はオフの状態のままであり、ワードラインの信号振幅は電源電圧まで上昇する。

[５．第５の実施形態]
本発明の第５の実施形態に係るＳＲＡＭの回路配置は、図１に示す第１の実施形態に係るＳＲＡＭの回路配置と略同様のものであるが、第５の実施形態に係るＳＲＡＭの回路配置では、ＳＲＡＭの内部又は外部に、図６に示す電流検出回路４４が設置される。

図６に示す電流検出回路４４は、４つに分割された、ワードライン信号振幅制御を行うか否かを示す信号（ＩＯＵＴ０〜ＩＯＵＴ３）を出力する。出力された信号はバッファ部４６によりバッファリングされて、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）として出力される。図２に示したように、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）が、制御選択トランジスタ２８を、オン／オフする。

第５の実施形態に係るＳＲＡＭでは、ＳＲＡＭチップに電源が投入されている間に、電流検出回路４４が（ＳＲＡＭ内の）所定のＮｃｈトランジスタを流れる電流を検出し、その検出結果に基づいて、ワードライン信号振幅制御を行うか否かを示す信号（ＩＯＵＴ０〜ＩＯＵＴ３）を設定・出力する。つまり、例えば、上記Ｎｃｈトランジスタにて検出される電流が所定値より大きければ、ワードライン信号振幅制御をオンにする。

このような電流検出回路４４を設けることにより、アクセストランジスタの性能が良い方向で製造されたものである場合、電流検出回路４４の検出に基づいて、ワードライン信号振幅制御を行うか否かを示す信号（ＩＯＵＴ０〜ＩＯＵＴ３）に“１”が出力される。そうすると、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）も“１”となり、図２に示す制御選択トランジスタ２８がオンの状態になって、ワードラインの信号振幅制御をするためのＮｃｈトランジスタ２６によるワードラインの信号振幅制御が行われる。

一方、アクセストランジスタの性能が悪い方向で製造されたものである場合、電流検出回路４４の検出に基づいて、ワードライン信号振幅制御を行うか否かを示す信号（ＩＯＴ０〜ＩＯＵＴ３）には“１”は出力されない。よって、制御選択トランジスタ２８はオフの状態のままであり、ワードラインの信号振幅は電源電圧まで上昇する。

図１０は、図６に示される電流検出回路４４の回路例の図である。図１０に示す電流検出回路４４では、抵抗６４及びＮｃｈトランジスタ６６が電源〜ＧＮＤ間に直列に接続される。ここで、Ｎｃｈトランジスタ６６の抵抗値（即ち、電流の流れ難さ）により、ノードＮの電圧値が決定される。ノードＮには、所定の論理閾値を有するインバータ（ＩＮＶ０〜ＩＮＶ３）が接続される。よって、ノードＮの電圧値が、論理閾値を超えれば、出力（ＩＯＵＴ０〜ＩＯＵＴ３）に信号“１”が出力される。なお、インバータ（ＩＮＶ０〜ＩＮＶ３）の論理閾値は異なっていてもよい。この出力信号を利用して、ワードライン信号振幅制御が為されることになる。

[６．第６の実施形態]
本発明の第６の実施形態に係るＳＲＡＭは、上述の第５の実施形態に係るＳＲＡＭと略同様のものであり略同様の動作をするが、第６の実施形態に係るＳＲＡＭでは、図６に示す電流検出回路４４の代わりに、図７に示す回路が設置される。図７に示す回路は、電流検出回路部４８、タイマー回路部５０、及び、保持回路部５２を含む。

図６に示す電流検出回路４４は、ワードライン信号振幅制御を行うか否かを示す外部選択信号を出力する間、ずっと電流が流され続けなければならず、消費電流が大きくなるという問題がある。そこで、図７に示す回路では、電源投入後、タイマー回路部５０により計測される所定の期間にのみ電流検出回路部４８による検出を行い、その検出結果を出力信号として保持回路部５２にて保持する。その保持された出力信号と、通常のセンスイネーブル信号とから、最終的なセンスアンプのイネーブル信号が生成され、ワードライン信号振幅制御が為される。

図１１は、図７に示される電流検出回路部４８の回路例の図である。図１０に示される電流検出回路４４と略同様の回路構成であるが、Ｎｃｈトランジスタ７２のゲートにはＴＥＮ信号（図７参照）が入力されている。つまり、電源投入時に、ＴＥ信号（電源でもよい）に“Ｈｉｇｈ”が入力されると、タイマー回路部５０による所定時間のみ、電流検出回路部４８に“Ｈｉｇｈ”であるＴＥＮ信号が入力される。それにより、電流検出回路部４８がオンとなり所定の期間後にオフとなる。このオフとなるときに、保持回路部（ラッチ）５２にてデータが保持され、これがワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）として出力される。このように電源投入後、所定の期間で電流検出回路部４８がオフになることにより、電流検出回路部４８には電流が流れなくなるため、無駄な電力消費が無くなる。

[７．第７の実施形態]
本発明の第７の実施形態に係るＳＲＡＭの回路配置は、図１に示す第１の実施形態に係るＳＲＡＭの回路配置と略同様のものであるが、第７の実施形態に係るＳＲＡＭの回路配置では、ＳＲＡＭの内部又は外部に、図８に示す電圧検出回路５４が設置される。

図８に示す電圧検出回路５４は、４つに分割された、ワードライン信号振幅制御を行うか否かを示す信号（ＩＯＵＴ０〜ＩＯＵＴ３）を出力する。出力された信号はバッファ部５６によりバッファリングされて、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）として出力される。図２に示したように、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）が、制御選択トランジスタ２８を、オン／オフする。

第７の実施形態に係るＳＲＡＭでは、ＳＲＡＭチップに電源が投入されている間に、電圧検出回路５４が（ＳＲＡＭ内の）所定のＮｃｈトランジスタに掛かる電圧を検出し、その検出結果に基づいて、ワードライン信号振幅制御を行うか否かを示す信号（ＩＯＵＴ０〜ＩＯＵＴ３）を設定・出力する。つまり、例えば、上記Ｎｃｈトランジスタにて検出される電圧が所定値より大きければ、ワードライン信号振幅制御をオンにする。

このような電圧検出回路５４を設けることにより、アクセストランジスタの性能が良い方向で製造されたものである場合、電圧検出回路５４の検出に基づいて、ワードライン信号振幅制御を行うか否かを示す信号（ＩＯＵＴ０〜ＩＯＵＴ３）に“１”が出力される。そうすると、ワードライン信号振幅制御を行うか否かを示す外部選択信号（ＷＬＳＥ−Ａ〜ＷＬＳＥ−Ｄ）も“１”となり、図２に示す制御選択トランジスタ２８がオンの状態になって、ワードラインの信号振幅制御をするためのＮｃｈトランジスタ２６によるワードラインの信号振幅制御が行われる。

一方、アクセストランジスタの性能が悪い方向で製造されたものである場合、検出回路５４の検出に基づいて、ワードライン信号振幅制御を行うか否かを示す信号（ＩＯＴ０〜ＩＯＵＴ３）には“１”は出力されない。よって、制御選択トランジスタ２８はオフの状態のままであり、ワードラインの信号振幅は電源電圧まで上昇する。

[８．その他の実施形態]
以上、本発明に係る複数の実施形態を説明したが、本発明は以上の実施形態に限定されるものではない。例えば、第３の実施形態等では、４つに分割された、ワードライン信号振幅制御を行うか否かを示す信号（ＩＯＵＴ０〜ＩＯＵＴ３）を出力することを示しているが、分割数は４以外でもよい。更に、上述の実施形態では、１ポートＳＲＡＭを例として取り上げているが、本発明は、マルチポートＳＲＡＭにも適用できることは明白である。

２・・・ＳＲＡＭ、４・・・メモリアレイ、６・・・振幅制御選択機能付きワードラインドライバ（ワードライン制御回路）、３６・・・ヒューズ回路、４０・・・不揮発性メモリ回路、４４・・・電流検出回路、５４・・・電圧検出回路。

特開２００７−２４２１２４号公報

Claims

メモリビットセルがアレイ状に配置されたメモリアレイと、
アドレス情報によりワードラインを介してメモリビットセルを選択するワードライン制御回路とを備え、
前記ワードライン制御回路は、
ワードラインにドレイン及びゲートを接続された第１のトランジスタと、
前記第１のトランジスタのソースと接地との間に設けられた第２のトランジスタとを含み、
前記第２のトランジスタのゲートに、ワードラインの信号の振幅制御を行うか否かを示す外部選択信号が供給されるものであり、
更に、前記半導体記憶装置内のトランジスタに流れる電流を検出する電流検出回路を備え、
前記電流検出回路による検出結果に従って前記外部選択信号のオン／オフが設定されるものであり、
前記電流検出回路が、電源投入時の一定期間のみトランジスタに流れる電流を検出する動作を行い、前記一定期間後には検出結果を保持することを特徴とする
半導体記憶装置。
一つの前記第１のトランジスタに対して前記第２のトランジスタが複数設けられ、
複数の前記第２のトランジスタの夫々のゲートに、異なる外部選択信号が供給されることを特徴とする請求項１に記載の半導体記憶装置。
更に、ヒューズを含み、前記外部選択信号を供給するヒューズ回路を備え、
前記ヒューズ回路に含まれるヒューズの切断の有無により前記外部選択信号のオン／オフが変更されることを特徴とする請求項１に記載の半導体記憶装置。
更に、前記外部選択信号を供給する不揮発性メモリ回路を含み、
前記不揮発性メモリ回路に記憶されたデータに従って前記外部選択信号のオン／オフが設定されることを特徴とする請求項１に記載の半導体記憶装置。
更に、前記半導体記憶装置内のトランジスタに掛かる電圧を検出する電圧検出回路を含み、
前記電圧検出回路による検出結果に従って前記外部選択信号のオン／オフが設定されることを特徴とする請求項１に記載の半導体記憶装置。