JP5064089B2 - 半導体集積回路 - Google Patents

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Description

本発明は、フリップフロップ型メモリセルを備えた半導体集積回路に関し、特に、ワード線の電圧制御技術に関する。
近年、プロセスルールの微細化に伴い、半導体集積回路の省面積化や電源電圧の低電圧化が急速に進んでいる。その弊害として、例えば、スタティック型ランダムアクセスメモリ（以下では、ＳＲＡＭ（static random-access memory）と称する）のような、フリップフロップ型のメモリセルを備えた半導体集積回路では、メモリセルを構成している各トランジスタの特性ばらつきや電源電圧の低電圧化のため、メモリセルに安定した特性を持たせることが非常に困難になってきている。その結果、半導体集積回路の歩留まり低下が生じている。
一般に、トランジスタの閾値電圧Ｖｔは、トランジスタ幅をＷ、トランジスタ長をＬとすると、１／√（Ｗ×Ｌ）に比例してばらつくことが知られている。つまり、プロセスルールの微細化に伴って、トランジスタ幅Ｗとトランジスタ長Ｌが縮小されると、トランジスタの閾値電圧Ｖｔのばらつきは大きくなる。
以上のように、微細化されたプロセスルールの下で、半導体集積回路の安定した特性や性能を確保するためには、半導体集積回路を構成する各素子のばらつきを抑制することが非常に重要である。
ＳＲＡＭのメモリセル特性として、スタティックノイズマージン（以下では、ＳＮＭ（Static Noise Margin）と称する）がある。ＳＮＭは、ノイズに対する余裕度を示す指標であり、この数値が大きい程、メモリセルのデータ保持特性がよいことを示す（例えば、ワード線が活性状態の時に、ビット線対からのノイズ等により、メモリセル中のフリップフロップに保持したデータが反転しにくい程、データの保持特性がよい）。一般に、ＳＮＭは、ＳＲＡＭのメモリセルを構成するアクセストランジスタのコンダクタンスを低下させることにより、改善される。
ＳＮＭを改善する技術として、以下の例が知られている。特許文献１には、ＳＲＡＭの周辺回路とメモリアレイとに、それぞれ異なる電源電圧を供給することが記載されている（周辺回路用電源電圧をメモリアレイ用電源電圧よりも低く設定している）。また、周辺回路用電源電圧がメモリアレイ用電源電圧よりも低くなるようにする昇圧電源回路や降圧電源回路を搭載する構成が記載されている。
アクセストランジスタのゲート端子を制御するワード線は、ＳＲＡＭの周辺回路用電源で駆動されている。このため、活性状態のワード線の電圧は、メモリアレイ用電源電圧よりも低い電圧となる。よって、ワード線で制御されるアクセストランジスタのコンダクタンスが低下していることになるため、ＳＮＭが改善する。
また、特許文献２には、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳ（n-channel metal oxide semiconductor）と称する）とＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳ（p-channel metal oxide semiconductor）と称する）とで構成されたトランスファゲートを、ワード線に直列に接続することが記載されている。活性状態でのワード線の電圧値を、電源電圧よりＮＭＯＳトランジスタの閾値電圧分だけ低い値に制御するので、アクセストランジスタのコンダクタンスを下げて、ＳＮＭを改善することができる。
特開２００２−３６８１３５号公報 特開２００５−２７６２７７号公報
しかしながら、ＳＲＡＭに対して異なる２種類の電源の供給ができない場合（単一電源しか供給ができない構成である場合）には、特許文献１のような方法を利用することは不可能である。
また、特許文献１のように、昇圧電源回路や降圧電源回路を搭載する場合には、周辺回路全体、又はメモリアレイ全体の電源を制御することになるので、消費電力が増加してしまう。昇圧電源回路や降圧電源回路を搭載することにより、回路全体のレイアウト面積が増大してしまうという問題点もある。
特許文献２のようにトランスファゲートを用いる場合には、活性状態でのワード線の電圧値を、電源電圧よりＮＭＯＳの閾値電圧分だけ低い値にしかすることができない。また、ワード線を駆動するワードドライバ回路に対して、トランスファゲートを直列に接続した構成であるので、ワード線を駆動する能力が低下し、ワード線電圧の立ち上がりや立ち下がり速度が悪化するという問題点がある。
更には、ワード線を長時間活性状態にする場合には、トランスファゲート等を介したリーク電流によって、ワード線の電圧が電源電圧レベルにまで上昇してしまう。すなわち、ワード線電圧を意図した値（電源電圧よりＮＭＯＳの閾値電圧分だけ低い値）に制御できなくなる。回路を構成する各素子のばらつきによる影響の考慮がなされていないため、微細化されたプロセスルールの下では、半導体集積回路の安定した特性や性能を確保することが非常に困難であるといった問題点もある。
本発明は、メモリセルを有する半導体集積回路において、トランジスタ特性のばらつきや動作環境の変化があっても、スタティックノイズマージンを改善することができるようにすることを目的とする。
前記課題を解決するため、本発明が講じた手段は、半導体集積回路として、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバと、前記複数のワード線にそれぞれ接続され、前記接続されたワード線が活性状態の時に、そのワード線の電圧が電源電圧以下となるようにする複数のプルダウン回路とを有するものである。前記複数のワード線ドライバは、それぞれ、対応するワード線を活性状態にするためのトランジスタを有し、前記複数のプルダウン回路は、それぞれ、接続されているワード線をプルダウンするプルダウントランジスタを有し、前記プルダウントランジスタがＰＭＯＳトランジスタである。
これによると、ワード線をプルダウンするプルダウントランジスタを有するので、活性状態のワード線の電圧を抑え、メモリセルのスタティックノイズマージンを改善することができる。プルダウントランジスタは、ワード線を活性状態にするためのトランジスタと同一の導電形であるので、トランジスタ特性のばらつき、及び電源電圧や温度等の動作環境の変化があっても、活性状態のワード線の電圧を最適に制御することができる。
本発明によれば、活性状態のワード線の電圧を最適な値にすることができる。メモリセルのスタティックノイズマージンを改善することができるので、安定したメモリセル特性を持ち、低消費電力である半導体集積回路を実現できる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。図１の半導体集積回路は、メモリセル１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ、ワード線ドライバ２０Ａ，２０Ｂ、プルダウン回路３０Ａ，３０Ｂとを有している。
ワード線ドライバ２０Ａ，２０Ｂは、いずれも、ＰＭＯＳトランジスタ２１と、ＮＭＯＳトランジスタ２６とを有している。プルダウン回路３０Ａ，３０Ｂは、いずれも、プルダウントランジスタとしてのＰＭＯＳトランジスタ３１を有している。
ワード線ドライバ２０Ａ，２０Ｂにおいて、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２６とはインバータを構成している。ワード線ドライバ２０Ａ，２０Ｂは、それぞれ、ロウアドレス信号／ＲＡＤ１，／ＲＡＤ２を反転させてワード線ＷＬ１，ＷＬ２に出力する。
プルダウン回路３０Ａ，３０Ｂにおいて、ＰＭＯＳトランジスタ３１のソース端子はワード線ＷＬ１，ＷＬ２にそれぞれ接続されている。ＰＭＯＳトランジスタ３１のゲート端子とドレイン端子とは、いずれも接地されている。
メモリセル１０Ａ，１０Ｂ，１０Ｃ，１０Ｄは、ロウ方向に配線されたワード線ＷＬ１，ＷＬ２と、カラム方向に配線されたビット線対ＢＬ１，／ＢＬ１との交点、及び、ワード線ＷＬ１，ＷＬ２と、カラム方向に配線されたビット線対ＢＬ２，／ＢＬ２との交点に１つずつ配置されている。図１では省略しているが、図１の半導体集積回路は、ビット線対及びワード線を更に備え、同様にマトリクス状に配置されたメモリセルを更に有している。これらのメモリセルは、情報を記憶し、メモリアレイを構成する。各ワード線には、ワード線ドライバ２０Ａ及びプルダウン回路３０Ａと同様の回路が接続されている。
図２は、図１のメモリセル１０Ａの構成を示す回路図である。メモリセル１０Ａは、ロードトランジスタ１１，１２と、ドライブトランジスタ１６，１７と、アクセストランジスタ１８，１９とを有している。
ロードトランジスタ１１とドライブトランジスタ１６とがインバータを構成し、ロードトランジスタ１２とドライブトランジスタ１７とがインバータを構成している。一方のインバータの入力端子及び出力端子が、他方のインバータの出力端子及び入力端子に接続されており、フリップフロップを構成している。このフリップフロップが、データの記憶保持を行う。
また、アクセストランジスタ１８，１９のゲート端子はいずれもワード線ＷＬ１に接続され、ドレイン端子はビット線ＢＬ１，／ＢＬ１にそれぞれ接続されている。アクセストランジスタ１８，１９のソース端子は、２つのインバータの出力端子にそれぞれ接続されている。
メモリセル１０Ａへのデータの書き込みは、ワード線ＷＬ１をＨレベル（活性状態）にし、予めＨレベルにプリチャージされたビット線ＢＬ１，／ＢＬ１のうちの一方の電位を、ＨレベルからＬレベルにすることで実現される。また、メモリセル１０Ａからのデータの読み出しは、予めビット線ＢＬ１，／ＢＬ１をＨレベルにプリチャージしておき、ワード線ＷＬ１を活性状態にすることで実現される。メモリセル中のフリップフロップが記憶保持していた状態に基づいて、いずれか一方のビット線の電位が、ＨレベルからＬレベルになる。
図１の半導体集積回路のメモリセルは、いずれもＳＲＡＭメモリセルであり、図２のメモリセル１０Ａと同様に構成されている。
図１の半導体集積回路の動作について説明する。まず、ワード線ＷＬ１，ＷＬ２が非活性状態（Ｌレベル）である場合について説明する。ロウアドレス信号／ＲＡＤ１，／ＲＡＤ２が共にＨレベルである時、ワード線ＷＬ１，ＷＬ２が非活性状態となる。この時、プルダウン回路３０Ａ，３０Ｂを構成するＰＭＯＳトランジスタ３１は、オフであるので、ワード線ＷＬ１，ＷＬ２に影響を与えない。
次に、ワード線が活性状態（Ｈレベル）になる場合について説明する。ロウアドレス信号／ＲＡＤ１又は／ＲＡＤ２のいずれか一方がＬレベルである時、対応するワード線が活性状態となる。ここでは、例えば、ロウアドレス信号／ＲＡＤ１がＬレベルになるとする。
ロウアドレス信号／ＲＡＤ１がＬレベルとなると、ワード線ドライバ２０Ａを構成するＰＭＯＳトランジスタ２１がオンになり（ＮＭＯＳトランジスタ２６はオフになる）、ワード線ＷＬ１をＨレベルにする。この時、ワード線ＷＬ１に接続された、プルダウン回路３０Ａを構成するＰＭＯＳトランジスタ３１がオンになり、このトランジスタがワード線ＷＬ１をプルダウンする。このため、ワード線ＷＬ１の電圧は、ＰＭＯＳトランジスタ２１及び３１による分圧比で決定される電圧となる（プルダウン回路３０Ａがない場合には、ワード線ＷＬ１の電圧は、電源電圧ＶＤＤとなる）。
一般に、ＳＮＭは、ＳＲＡＭメモリセルを構成するアクセストランジスタのコンダクタンスを低下させることで改善される。図１の半導体集積回路によると、ワード線ＷＬ１の電圧を、電源電圧ＶＤＤよりも小さくするので、アクセストランジスタのコンダクタンスが低下し、ＳＮＭが改善される。
プロセスのばらつき等により、トランジスタ特性がばらついた場合であっても、同一の導電形のトランジスタの特性は同一の方向にシフトする。ＰＭＯＳトランジスタ２１と３１は、同一の導電形のトランジスタであるので、ワード線ＷＬ１の電圧のばらつきを最小限に抑制することが可能となる。
ワード線ドライバ２０Ａにおいて、ＰＭＯＳトランジスタ２１に代えてＮＭＯＳトランジスタを用いるようにしてもよく、この場合には、プルダウン回路３０Ａにおいて、ＰＭＯＳトランジスタ３１に代えてＮＭＯＳトランジスタを用いるようにすればよい。
ワード線の電圧は、メモリセルのＳＮＭ特性に合わせて設定すればよい。プルダウン回路３０Ａを構成するＰＭＯＳトランジスタ３１の能力を変更（例えば、トランジスタのゲート幅Ｗや、ゲート長Ｌを変更）すれば、ワード線の電圧を任意の値に設定することが可能である。
一般に、同一のゲート幅Ｗ及びゲート長Ｌを有するＰＭＯＳトランジスタとＮＭＯＳトランジスタとでは、ＮＭＯＳトランジスタの駆動能力は、ＰＭＯＳトランジスタの２倍程度である。よって、ＮＭＯＳトランジスタのゲート幅Ｗを１とした場合に、同一の能力をＰＭＯＳトランジスタに持たせるためには、ＰＭＯＳトランジスタのゲート幅Ｗを２にする必要がある。
前述のように、トランジスタの閾値電圧Ｖｔは、１／√（Ｗ×Ｌ）に比例してばらつく。つまり、ゲート幅Ｗを大きくする必要があるＰＭＯＳトランジスタで構成すれば、トランジスタの閾値電圧Ｖｔのばらつきが少なくなり、トランジスタ特性のばらつきが減少する。このため、ＰＭＯＳトランジスタ２１，３１を用いると、ワード線の電圧のばらつきを抑制することが可能となる。
なお、プルダウン回路３０ＡをＰＭＯＳトランジスタ３１で構成した場合について説明したが、これに代えて、抵抗素子やＮＭＯＳトランジスタで構成してもよい。また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせて構成してもよい。
（第２の実施形態）
図３は、第２の実施形態に係る半導体集積回路の構成を示すブロック図である。図３の半導体集積回路は、プルダウン回路３０Ａ，３０Ｂに代えてプルダウン回路２３０Ａ，２３０Ｂを備える点の他は、図１の半導体集積回路と同様である。その他の構成要素については、同一の参照番号を付してその説明を省略する。
プルダウン回路２３０Ａは、プルダウントランジスタとしてのＰＭＯＳトランジスタ２３１，２３２を有している。プルダウン回路２３０Ａにおいて、ＰＭＯＳトランジスタ２３１，２３２のソース端子はワード線ＷＬ１に接続され、ドレイン端子は接地されている。ＰＭＯＳトランジスタ２３１，２３２のゲート端子には、ワード線電圧調整信号／ＡＤＪ１，／ＡＤＪ２がそれぞれ与えられている。プルダウン回路２３０Ｂも、ワード線ＷＬ２に接続されている点以外はプルダウン回路２３０Ａと同様に構成されている。
まず、ワード線が非活性状態（Ｌレベル）である場合について説明する。この時、プルダウン回路２３０Ａ，２３０Ｂを構成するＰＭＯＳトランジスタ２３１，２３２は、ワード線ＷＬ１及びＷＬ２がＬレベルであるので、ワード線電圧調整信号／ＡＤＪ１，／ＡＤＪ２に関係なくオフになっている。このため、プルダウン回路２３０Ａ，２３０Ｂは、ワード線ＷＬ１，ＷＬ２に影響を与えない。
次に、ワード線が活性状態（Ｈレベル）になる場合について説明する。ここでは、例えば、ロウアドレス信号／ＲＡＤ１がＬレベルとなる場合を考える。ロウアドレス信号／ＲＡＤ１がＬレベルとなると、ワード線ドライバ２０ＡのＰＭＯＳトランジスタ２１がワード線ＷＬ１をＨレベルにする。この時、ワード線ＷＬ１に接続されたプルダウン回路２３０ＡのＰＭＯＳトランジスタ２３１，２３２は、ワード線電圧調整信号／ＡＤＪ１，／ＡＤＪ２によって制御される。
例えば、ワード線電圧調整信号／ＡＤＪ１及び／ＡＤＪ２がいずれもＨレベルであれば、ＰＭＯＳトランジスタ２３１，２３２はいずれもオフになるので、ワード線ＷＬ１の電圧は、電源電圧ＶＤＤと等しくなる。
ワード線電圧調整信号／ＡＤＪ１，／ＡＤＪ２がそれぞれＨレベル、Ｌレベルであれば、ＰＭＯＳトランジスタ２３２がオンになるので、ワード線ＷＬ１の電圧は、ＰＭＯＳトランジスタ２１及び２３２による分圧比で決定される電圧となる。
ワード線電圧調整信号／ＡＤＪ１及び／ＡＤＪ２がいずれもＬレベルであれば、ＰＭＯＳトランジスタ２３１，２３２はいずれもオンになるので、ワード線ＷＬ１の電圧は、ＰＭＯＳトランジスタ２１と、ＰＭＯＳトランジスタ２３１及び２３２の並列回路との分圧比で決定される電圧となる。
このように、ワード線電圧調整信号／ＡＤＪ１及び／ＡＤＪ２の組み合わせによって、Ｈレベルとなるワード線の電圧を、さまざまな値に調整することが可能である。
メモリセルの特性は、電源電圧や、温度、プロセス条件等々によって異なる。図３の半導体集積回路によると、ワード線電圧調整信号の組み合わせを変更することにより、ワード線の電圧を調節することが可能となる。したがって、メモリセルの特性に合わせて、最適なワード線の電圧を選択することが容易に可能となる。
前述のように、一般に、ＳＲＡＭのメモリセルにおいては、Ｈレベルのワード線の電圧を電源電圧ＶＤＤよりも小さくすることにより、アクセストランジスタのコンダクタンスが低下し、ＳＮＭの改善が可能となる。しかし、メモリセルの特性は、電源電圧、温度、プロセス条件等によって異なるため、ワード線電圧が電源電圧ＶＤＤレベルと等しくてもよい場合も存在する。図３の半導体集積回路によると、Ｈレベルのワード線の電圧を、電源電圧ＶＤＤと等しくすることもできる。
この実施形態では、プルダウン回路２３０Ａ，２３０ＢをＰＭＯＳトランジスタ２３１，２３２で構成した場合について説明したが、ＰＭＯＳトランジスタの代わりに、抵抗素子にＭＯＳトランジスタを直列接続した構成や、ＮＭＯＳトランジスタを採用してもよい。また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせるようにしてもよいし、図１のＰＭＯＳトランジスタ３１のように、ダイオード接続されたＭＯＳトランジスタを用いるようにしてもよい。
Ｈレベルとなるワード線の電圧は、同一の導電形のトランジスタであるＰＭＯＳトランジスタ２１，２３１，２３２によって決定されるので、ワード線ＷＬ１の電圧のばらつきを最小限に抑制することが可能となる。
また、ワード線ドライバ２０Ａにおいて、ＰＭＯＳトランジスタ２１に代えてＮＭＯＳトランジスタを用いるようにしてもよく、この場合には、プルダウン回路２３０Ａにおいて、ＰＭＯＳトランジスタ２３１，２３２に代えてＮＭＯＳトランジスタを用いるようにすればよい。この場合、ＮＭＯＳトランジスタには、ワード線電圧調整信号／ＡＤＪ１，／ＡＤＪ２を反転した信号を与えるようにする。
（第３の実施形態）
図４は、第３の実施形態に係る半導体集積回路の構成を示すブロック図である。図４の半導体集積回路は、プルダウン回路３０Ａ，３０Ｂに代えてプルダウン回路３３０Ａ，３３０Ｂを備え、プルダウン制御回路４０を更に備える点の他は、図１の半導体集積回路と同様である。その他の構成要素については、同一の参照番号を付してその説明を省略する。
プルダウン回路３３０Ａ，３３０Ｂは、いずれもプルダウントランジスタとしてのＰＭＯＳトランジスタ３３１を有している。プルダウン回路３３０Ａ，３３０Ｂにおいて、ＰＭＯＳトランジスタ３３１のソース端子はワード線ＷＬ１，ＷＬ２にそれぞれ接続されている。ＰＭＯＳトランジスタ３３１のゲート端子にはプルダウン制御信号／ＰＤが与えられ、ドレイン端子は接地されている。
プルダウン制御回路４０は、ＰＭＯＳトランジスタ４１，４２を有している。ＰＭＯＳトランジスタ４１，４２は、電源とグラウンドとの間に直列に接続されている。ＰＭＯＳトランジスタ４１，４２のゲート端子は、いずれも接地されている。プルダウン制御回路４０は、ＰＭＯＳトランジスタ４１，４２による分圧比で決定される電圧を、プルダウン制御信号／ＰＤとして出力する。
まず、ワード線が非活性状態（Ｌレベル）である場合について説明する。この時、プルダウン回路３３０Ａ，３３０Ｂを構成するＰＭＯＳトランジスタ３３１は、ワード線ＷＬ１及びＷＬ２がＬレベルであるので、プルダウン制御信号／ＰＤに関係なくオフになっている。このため、プルダウン回路３３０Ａ，３３０Ｂは、ワード線ＷＬ１，ＷＬ２に影響を与えない。
次に、ワード線が活性状態（Ｈレベル）になる場合について説明する。ここでは、例えば、ロウアドレス信号／ＲＡＤ１がＬレベルとなる場合を考える。ロウアドレス信号／ＲＡＤ１がＬレベルとなると、ワード線ドライバ２０ＡのＰＭＯＳトランジスタ２１がワード線ＷＬ１をＨレベルにする。この時、プルダウン制御回路４０は、プルダウン制御信号／ＰＤを出力しており、プルダウン回路３３０Ａを構成するＰＭＯＳトランジスタ３３１がオンになるので、ワード線ＷＬ１の電圧は、ワード線ドライバ２０ＡのＰＭＯＳトランジスタ２１及びプルダウン回路３３０ＡのＰＭＯＳトランジスタ３３１による分圧比で決定される電圧となる。
このように、図４の半導体集積回路によると、ワード線ＷＬ１の電圧が、電源電圧ＶＤＤよりも小さくなるので、アクセストランジスタのコンダクタンスが低下し、ＳＮＭが改善される。
ワード線ＷＬ１の電圧は、メモリセル１０Ａ等のＳＮＭ特性に合わせて設定すればよい。プルダウン制御信号／ＰＤは、ＰＭＯＳトランジスタ４１，４２による分圧比で決定されるので、ＰＭＯＳトランジスタ４１，４２のゲート幅Ｗやゲート長Ｌを変更することで、変更することが可能である。プルダウン制御信号／ＰＤにより、プルダウン回路３３０ＡのＰＭＯＳトランジスタ３３１の能力を変更すれば、ワード線ＷＬ１の電圧を任意に設定することが可能である。
なお、プルダウン制御回路４０において、ＰＭＯＳトランジスタ４１のゲートに、ワード線電圧調整信号ＡＤＪ１を与えるようにしてもよい。また、ＰＭＯＳトランジスタ４１に代えて、同様のＰＭＯＳトランジスタを複数並列に接続した回路を用い、各トランジスタにはそれぞれ異なるワード線電圧調整信号を与えるようにしてもよい。
この実施形態では、プルダウン回路３３０Ａ，３３０ＢをＰＭＯＳトランジスタ３３１で構成した場合について説明したが、ＰＭＯＳトランジスタの代わりに、抵抗素子にＭＯＳトランジスタを直列接続した構成や、ＮＭＯＳトランジスタを採用してもよい。また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせるようにしてもよいし、図１のＰＭＯＳトランジスタ３１のように、ダイオード接続されたＭＯＳトランジスタを用いるようにしてもよい。
プルダウン制御信号／ＰＤは、同一の導電形のトランジスタであるＰＭＯＳトランジスタ４１，４２によって決定されるので、プルダウン制御信号／ＰＤ及びワード線ＷＬ１の電圧のばらつきを最小限に抑制することが可能となる。
また、ワード線ドライバ２０Ａにおいて、ＰＭＯＳトランジスタ２１に代えてＮＭＯＳトランジスタを用いるようにしてもよく、この場合には、プルダウン回路３３０Ａにおいて、ＰＭＯＳトランジスタ３３１に代えてＮＭＯＳトランジスタを用いるようにすればよい。
また、プルダウン制御回路４０のＰＭＯＳトランジスタ４１，４２に代えて、２つのＮＭＯＳトランジスタを用いるようにしてもよい。
図５は、第３の実施形態の変形例に係る半導体集積回路の構成を示すブロック図である。図５の半導体集積回路は、プルダウン制御回路４０に代えてプルダウン制御回路２４０を有する点の他は、図４の半導体集積回路と同様である。
プルダウン制御回路２４０は、ＰＭＯＳトランジスタ４２のゲート端子にロウクロック信号／ＲＣＫを与えるようにした他は、プルダウン制御回路４０と同様である。ロウクロック信号／ＲＣＫは、ロウアドレス信号／ＲＡＤ１又は／ＲＡＤ２と同期した信号であり、ワード線のいずれかが活性状態の時に、Ｌレベルとなる信号である。
プルダウン制御回路２４０では、ワード線が活性状態の時にのみ、電源からグラウンドに電流が流れる。図４のプルダウン制御回路４０では、電源からグラウンドに常に電流が流れるので、図５の半導体集積回路によると、低消費電力化が可能となる。
（第４の実施形態）
図６は、第４の実施形態に係る半導体集積回路の構成を示すブロック図である。図６の半導体集積回路１００は、メモリ回路２，４と、トランジスタ特性測定回路６０と、入力パッド７１，７２，７３とを備える。これらは、同一の半導体基板上に形成されている。メモリ回路２，４は、いずれも、ワード線電圧調整信号／ＡＤＪ１，／ＡＤＪ２を用いて制御を行うＳＲＡＭメモリ回路であって、例えば図３の半導体集積回路である。図６では、一般的なＳＲＡＭが有するその他の入出力端子（例えば、アドレス入力端子やデータ入出力端子）は、簡単化のため省略している。
入力パッド７１，７２は、メモリ回路２，４と接続されている。入力パッド７１，７２には、外部からワード線電圧調整信号／ＡＤＪ１，／ＡＤＪ２がそれぞれ与えられる。トランジスタ特性測定回路６０は、半導体集積回路１００に形成されたトランジスタの特性を確認するための回路である。
図７は、図６のトランジスタ特性測定回路の構成の例を示す回路図である。トランジスタ特性測定回路６０は、測定用トランジスタとしてのＮＭＯＳトランジスタ６１を有している。ＮＭＯＳトランジスタ６１のドレインは入力パッド７３に、ソースはグラウンドに接続されている。ＮＭＯＳトランジスタ６１のゲートとドレインとは接続されている（ダイオード接続されている）。
入力パッド７３に電流を流し、その時の電圧を測定することにより、トランジスタ６１の特性を求めることができる。入力パッド７３に電圧を与え、その時の電流値を測定するようにしても、トランジスタ６１の特性を求めることができる。半導体集積回路を測定する検査装置等を使用すれば、このような測定を容易に行うことができる。
予め、トランジスタ特性測定回路６０によって半導体集積回路１００のトランジスタ特性を測定しておき、得られた結果に応じて、メモリ回路２，４のワード線電圧が適切になるようにワード線電圧調整信号／ＡＤＪ１及び／ＡＤＪ２の組み合わせを決定しておく。
このように、図６の半導体集積回路１００によれば、実際に形成されたメモリ回路２，４に最適なワード線の電圧を生成することができる。また、図４を参照して説明したような、複数のワード線電圧調整信号が与えられるプルダウン制御回路を有するようにした半導体集積回路を、メモリ回路２，４として用いてもよく、この場合には、メモリ回路２，４に最適なプルダウン制御信号／ＰＤを生成することができる。
トランジスタ特性測定回路６０のＮＭＯＳトランジスタ６１は、図２のメモリセル１０Ａを構成するアクセストランジスタ１８，１９、又はドライブトランジスタ１６，１７と同様に構成された（すなわち、サイズ及び形状が同じであり、拡散領域、ゲート等がそれぞれ同一の層に形成されている）トランジスタであることが望ましい。ＳＮＭ特性は、メモリセル１０Ａを構成するメモリセルトランジスタによって決定される特性であり、アクセストランジスタやドライブトランジスタの特性と相関があるからである。このため、メモリセルトランジスタと同一の半導体基板上に形成され、同様に構成されたトランジスタの特性を測定し、その結果を使用すると、より適切な値のワード線電圧やプルダウン制御信号／ＰＤを生成することが可能となる。
ＳＮＭ特性とロードトランジスタの特性との間に相関がある場合には、トランジスタ特性測定回路６０が、ＮＭＯＳトランジスタ６１に代えて、メモリセル１０Ａのロードトランジスタ１１又は１２（ＰＭＯＳトランジスタ）を有するようにしてもよい。更に、トランジスタ特性測定回路６０が、アクセストランジスタ又はドライブトランジスタ（ＮＭＯＳトランジスタ）と、ロードトランジスタ（ＰＭＯＳトランジスタ）とを有するようにし、これらのトランジスタの特性を測定するようにしてもよい。
図８は、図６のトランジスタ特性測定回路の構成の他の例を示す回路図である。トランジスタ特性測定回路２６０は、並列に接続された複数のＮＭＯＳトランジスタ６１を有している。各ＮＭＯＳトランジスタ６１のゲートとドレインとは接続されている。
プロセスルールの微細化が進むと、トランジスタ特性のばらつきが非常に大きくなる。このため、１つのトランジスタの特性の測定結果よりも、複数個のトランジスタの特性の測定結果の方が、同一の半導体基板上のトランジスタの特性を、高精度で得ることが可能となり、より適切なワード線の電圧や、プルダウン制御信号を生成することが可能になる。図８のトランジスタ特性測定回路においても、ＮＭＯＳトランジスタ６１は、図２のメモリセル１０Ａを構成するメモリセルトランジスタと同様に構成されていることが望ましい。
図９は、第４の実施形態の変形例に係る半導体集積回路の構成を示すブロック図である。図９の半導体集積回路２００は、図６の半導体集積回路１００において、メモリ回路２Ｂ，４Ｂと、トランジスタ特性測定回路６０Ｂと、入力パッド７１Ｂ，７２Ｂ，７３Ｂとを更に有するものである。半導体集積回路２００の構成要素は、同一の半導体基板上に形成されている。
入力パッド７１Ｂ，７２Ｂは、メモリ回路２Ｂ，４Ｂと接続されている。入力パッド７１Ｂ，７２Ｂには、外部からワード線電圧調整信号／ＡＤＪ１，／ＡＤＪ２がそれぞれ与えられる。
メモリ回路２Ｂ，４Ｂは、いずれも、ワード線電圧調整信号／ＡＤＪ１，／ＡＤＪ２を用いて制御を行うＳＲＡＭメモリ回路であって、メモリ回路２，４とほぼ同様に構成されている。トランジスタ特性測定回路６０Ｂは、トランジスタ特性測定回路６０とほぼ同様に構成されている。但し、メモリ回路２Ｂ，４Ｂ及びトランジスタ特性測定回路６０Ｂを構成するトランジスタの閾値電圧は、メモリ回路２，４及びトランジスタ特性測定回路６０を構成するトランジスタの閾値電圧よりも高い。
このように、半導体集積回路２００は、異なる閾値電圧を持った複数のトランジスタを有するトランジスタ群で構成されており、これらのトランジスタ群のそれぞれに対応して、そのトランジスタ群のトランジスタを含んだトランジスタ特性測定回路を有している。半導体集積回路２００の外部から、各トランジスタ特性測定回路のトランジスタ特性を測定すれば、その結果に基づいて、それぞれのトランジスタ群に最適なワード線の電圧や、プルダウン制御信号を生成することができる。
また、以上の各実施形態において、半導体集積回路は、ワード数やビット数の設定が可変であるコンパイラブルメモリ（メモリコンパイラ）を有していてもよい。
ワード数やビット数（すなわち、メモリの容量）が変化すれば、それに伴ってワード線の負荷が変化するので、ワード線ドライバは、ワード線を駆動するための能力を、複数のメモリセルに格納可能なビットの数に応じた大きさにしてもよい。ワード線ドライバの駆動能力を変化させるためには、図１等の半導体集積回路において、ワード線ドライバ２０Ａ等を構成するＰＭＯＳトランジスタ２１のゲート幅Ｗを増減させればよい。
一般に、ワード数やビット数が少ない（メモリの容量が小さい）場合には、ワード線やビット線の負荷が小さいので、ワード線が活性状態である時間は短くてもよい。逆に、ワード数やビット数が多い（メモリの容量が大きい）場合には、ワード線が活性状態である時間を長くする必要がある。そこで、ワード線ドライバは、ワード線のいずれかを活性状態にする期間の長さを、複数のメモリセルに格納可能なビットの数に応じた長さにしてもよい。
ワード線が活性状態の時には、ワード線ドライバを構成するＰＭＯＳトランジスタからプルダウントランジスタに対してＤＣ電流が流れるので、ワード線が活性状態である時間を最適にすることにより、不必要なＤＣ電流を抑制することが可能となり、半導体集積回路の低消費電力化が可能となる。
また、プルダウン回路３０Ａ等は、その駆動能力の大きさを、ワード線ドライバ２０Ａ等の駆動能力（ＰＭＯＳトランジスタ２１の駆動能力）に応じた大きさにしてもよい。ＰＭＯＳトランジスタ２１とプルダウン回路とによる分圧比で、ワード線の電圧が決定されるからである。ワード数やビット数にかかわらず、ワード線の電圧を一定にするためには、例えば、ＰＭＯＳトランジスタ２１の駆動能力が大きい時には、プルダウントランジスタの駆動能力を大きくすればよい。
このように、メモリのワード数やビット数に応じてワード線ドライバ及びプルダウントランジスタの能力を最適化することは、レイアウト面積やＤＣ電流の最適化に他ならない。つまり、半導体集積回路の小面積化と低消費電力化が可能となる。
以上説明したように、本発明は、メモリセルのスタティックノイズマージンを改善することができるので、フリップフロップ型メモリセルを備えた半導体集積回路等として有用である。
本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。 図１のメモリセルの構成を示す回路図である。 第２の実施形態に係る半導体集積回路の構成を示すブロック図である。 第３の実施形態に係る半導体集積回路の構成を示すブロック図である。 第３の実施形態の変形例に係る半導体集積回路の構成を示すブロック図である。 第４の実施形態に係る半導体集積回路の構成を示すブロック図である。 図６のトランジスタ特性測定回路の構成の例を示す回路図である。 図６のトランジスタ特性測定回路の構成の他の例を示す回路図である。 第４の実施形態の変形例に係る半導体集積回路の構成を示すブロック図である。
符号の説明
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ メモリセル
２０Ａ，２０Ｂ ワード線ドライバ
３０Ａ，３０Ｂ，２３０Ａ，２３０Ｂ，３３０Ａ，３３０Ｂ プルダウン回路
３１，２３１，２３２，３３１ ＰＭＯＳトランジスタ（プルダウントランジスタ）
４０，２４０ プルダウン制御回路
６０，６０Ｂ，２６０ トランジスタ特性測定回路
６１ ＮＭＯＳトランジスタ（測定用トランジスタ）
ＷＬ１，ＷＬ２ ワード線

Claims (12)

  1. マトリクス状に配置された複数のメモリセルと、
    前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、
    前記複数のワード線をそれぞれ駆動する複数のワード線ドライバと、
    前記複数のワード線にそれぞれ接続され、前記接続されたワード線が活性状態の時に、そのワード線の電圧が電源電圧以下となるようにする複数のプルダウン回路とを備え、
    前記複数のワード線ドライバは、それぞれ、
    対応するワード線を活性状態にするためのトランジスタを有し、
    前記複数のプルダウン回路は、それぞれ、
    接続されているワード線をプルダウンするプルダウントランジスタを有し、
    前記プルダウントランジスタがＰＭＯＳトランジスタであることを特徴とする半導体集積回路。
  2. 請求項１に記載の半導体集積回路において、
    前記プルダウントランジスタは、
    そのゲート端子に与えられるワード線電圧調整信号に従って制御される
    ことを特徴とする半導体集積回路。
  3. 請求項２に記載の半導体集積回路において、
    前記複数のプルダウン回路は、それぞれ、
    前記プルダウントランジスタを複数有し、
    前記複数のプルダウン回路の１つが有する複数のプルダウントランジスタのゲート端子には、それぞれ異なるワード線電圧調整信号が与えられる
    ことを特徴とする半導体集積回路。
  4. 請求項２に記載の半導体集積回路において、
    前記プルダウントランジスタは、ワード線電圧調整信号によって非導通状態にされ得ることを特徴とする半導体集積回路。
  5. 請求項２に記載の半導体集積回路において、
    直列に接続された同一の導電形の複数のトランジスタを有し、前記直列に接続されたトランジスタ間のノードから前記ワード線電圧調整信号を出力するプルダウン制御回路を更に備える
    ことを特徴とする半導体集積回路。
  6. 請求項５に記載の半導体集積回路において、
    前記プルダウン制御回路は、
    前記複数のワード線のいずれかが活性状態である時に、前記プルダウントランジスタを導通させる前記ワード線電圧調整信号を出力する
    ことを特徴とする半導体集積回路。
  7. 請求項２に記載の半導体集積回路において、
    前記半導体集積回路と同一の半導体基板上に、測定用トランジスタを有するトランジスタ特性測定回路を更に備える
    ことを特徴とする半導体集積回路。
  8. 請求項７に記載の半導体集積回路において、
    前記測定用トランジスタは、前記複数のメモリセルに用いられているトランジスタと同様に構成されたトランジスタである
    ことを特徴とする半導体集積回路。
  9. 請求項８に記載の半導体集積回路において、
    前記トランジスタ特性測定回路は、前記測定用トランジスタを複数有し、
    前記複数の測定用トランジスタは並列に接続されている
    ことを特徴とする半導体集積回路。
  10. 請求項７に記載の半導体集積回路において、
    前記半導体集積回路を構成する異なる閾値電圧を持った複数のトランジスタを有するトランジスタ群のそれぞれに対応して、前記トランジスタ特性測定回路を備える
    ことを特徴とする半導体集積回路。
  11. 請求項１に記載の半導体集積回路において、
    前記ワード線ドライバは、
    前記複数のワード線のいずれかを活性状態にする期間の長さを、前記複数のメモリセルに格納可能なビットの数に応じた長さにする
    ことを特徴とする半導体集積回路。
  12. 請求項１に記載の半導体集積回路において、
    前記複数のプルダウン回路は、
    その駆動能力の大きさを、前記複数のメモリセルに格納可能なビットの数に応じた大きさにする
    ことを特徴とする半導体集積回路。
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