JP2022178165A - 半導体メモリおよび半導体メモリの動作方法 - Google Patents

Abstract

【課題】メモリセルの特性が変動した場合にも、適切なワード線電圧を生成し、半導体メモリの読み出し動作マージンの低下を抑制する。【解決手段】半導体メモリは、メモリセルと同じサイズのモニタセルと、メモリセルよりサイズが大きい基準セルと、ワード電圧制御回路とを有する。モニタセルは、ゲートがワード線に接続された第１トランジスタと第２トランジスタとが第１電圧線と接地線との間に直列に接続される。基準セルは、第３トランジスタと第４トランジスタとが第１電圧線と接地線との間に直列に接続される。ワード電圧制御回路は、読み出し動作時に、オン状態の第１トランジスタとオン状態の第２トランジスタとを接続する第１接続ノードと、オン状態の第３トランジスタとオン状態の第４トランジスタとを接続する第２接続ノードとの電圧差が小さくなるように、ワード線のハイレベル電圧を調整する。【選択図】図１

Description

本発明は、半導体メモリおよび半導体メモリの動作方法に関する。

半導体製造プロセスの微細化によりトランジスタ等の素子の電気的特性のばらつきが大きくなる傾向にある。これにより、例えば、ＳＲＡＭ（Static Random Access Memory）等の半導体メモリの動作マージンは減少している。ＳＲＡＭは、フリップフロップ構造のメモリセルにデータを保持する。このため、動作マージンが減少した場合、メモリセルに保持しているデータの論理が読み出し動作時に反転するおそれがある。

ＳＲＡＭの読み出し動作時の動作マージンの減少を抑制するために、読み出し動作時のワード線のハイレベル電圧を下げる手法が提案されている。例えば、ワード線のハイレベル電圧は、メモリセルに含まれる所定のトランジスタと同じ素子構造のトランジスタを使用して、電源電圧に対してトランジスタのしきい値電圧だけ低い電圧に設定される。

特開２００７－６６４９３号公報 特開２０１２－５３９８１号公報 特開２０１０－９６７４号公報 特開２０００－２６０１８６号公報 特開２００８－６５９６８号公報 国際公開第２０１０／１４６６４０号 特開２００９－２０９５７号公報 特開２０１０－２３１８５３号公報 特開２００８－２１０４４３号公報 特開２０１０－２８２７０４号公報 特開２０１０－６１７０３号公報

しかしながら、半導体製造プロセスが変動した場合、メモリセルの特性は、上記所定のトランジスタのしきい値電圧の変動だけでなく、例えば、複数のトランジスタの複合的な特性の変動に応じて変動する場合があり、あるいは、拡散層抵抗等の寄生成分の特性の変動に応じて変動する場合がある。このため、ワード線電圧のハイレベル電圧を上記所定のトランジスタのしきい値電圧に応じて調整するだけでは、半導体製造プロセスの変動に応じた適切なワード線電圧を生成することが困難である。

本発明は、上記の点に鑑みてなされたもので、半導体製造プロセスが変動し、メモリセルの特性が変動した場合にも、適切なワード線電圧を生成し、半導体メモリの読み出し動作マージンの低下を抑制することを目的とする。

一つの観点によれば、半導体メモリは、一対のドライバトランジスタと、ゲートがワード線に接続された一対の転送トランジスタとを含むメモリセルと、前記転送トランジスタと同じサイズでゲートが前記ワード線に接続された第１トランジスタと、前記ドライバトランジスタと同じサイズの第２トランジスタとを含み、前記第１トランジスタと前記第２トランジスタとが第１電圧線と接地線との間に直列に接続されたモニタセルと、前記転送トランジスタよりサイズが大きい第３トランジスタと、前記ドライバトランジスタよりサイズが大きい第４トランジスタとを含み、前記第３トランジスタと前記第４トランジスタとが第１電圧線と接地線との間に直列に接続された基準セルと、前記メモリセルからデータを読み出す読み出し動作時に、オン状態の前記第１トランジスタとオン状態の前記第２トランジスタとを接続する第１接続ノードの第１電圧と、オン状態の前記第３トランジスタとオン状態の前記第４トランジスタとを接続する第２接続ノードの第２電圧との差が小さくなるように、前記ワード線のハイレベル電圧を調整するワード電圧制御回路と、を有する。

半導体製造プロセスが変動し、メモリセルの特性が変動した場合にも、適切なワード線電圧を生成することができ、半導体メモリの読み出し動作マージンの低下を抑制することができる。

第１の実施形態に係る半導体メモリの一例を示すブロック図である。 第２の実施形態に係る半導体メモリの一例を示すブロック図である。 図２のメモリセルアレイの一例を示す回路図である。 図２の半導体メモリの要部の一例を示す回路図である。 第３の実施形態に係る半導体メモリの一例を示すブロック図である。 図５の電圧平均化回路の一例を示す回路図である。 第４の実施形態に係る半導体メモリの要部の一例を示す回路図である。

以下に図面を参照して、実施形態が説明される。以下では、信号または電圧等が伝達される信号線または電圧線には、信号名または電圧名と同じ符号が使用され、電源線には、電源電圧と同じ符号が使用される。アドレス信号等の図中に単線で示す信号線は、複数ビットの場合もある。信号名の先頭に付した符号“／”は、負論理の信号であることを示す。ゲートに丸印を付けたトランジスタは、ｐチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタを示し、ゲートに丸印を付けないトランジスタは、ｎチャネルＭＯＳトランジスタを示す。

図１は、第１の実施形態に係る半導体メモリの一例を示す。例えば、図１に示す半導体メモリ１００は、ＳＲＡＭであり、メモリマクロ、メモリチップまたはメモリチップが搭載されたパッケージの形態を有する。半導体メモリ１００は、モニタセル１０、基準セル２０、電圧比較回路３０、ワード線駆動回路４０およびメモリセル５０を有する。例えば、メモリセル５０は、６トランジスタタイプであり、負荷トランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２および転送トランジスタＴ１、Ｔ２を有する。

負荷トランジスタＬ１、Ｌ２の形状および電気的特性は、それぞれ互いに同じである。ドライバトランジスタＤ１、Ｄ２の形状および電気的特性は、それぞれ互いに同じである。転送トランジスタＴ１、Ｔ２の形状および電気的特性は、それぞれ互いに同じである。以下では、負荷トランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２および転送トランジスタＴ１、Ｔ２は、それぞれ、単にトランジスタＬ１、Ｌ２、トランジスタＤ１、Ｄ２およびトランジスタＴ１、Ｔ２と称される場合もある。

メモリセル５０において、負荷トランジスタＬ１およびドライバトランジスタＤ１は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続され、インバータＩＶ１として機能する。負荷トランジスタＬ１およびドライバトランジスタＤ１のゲートは、転送トランジスタＴ１を介してビット線ＢＬに接続される。負荷トランジスタＬ２およびドライバトランジスタＤ２は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続され、インバータＩＶ２として機能する。負荷トランジスタＬ２およびドライバトランジスタＤ２のゲートは、転送トランジスタＴ２を介してビット線／ＢＬに接続される。転送トランジスタＴ１、Ｔ２のゲートは、ワード線ＷＬに接続される。

メモリセル５０において、負荷トランジスタＬ１およびドライバトランジスタＤ１のドレインは、負荷トランジスタＬ２およびドライバトランジスタＤ２のゲートに接続される。負荷トランジスタＬ２およびドライバトランジスタＤ２のドレインは、負荷トランジスタＬ１およびドライバトランジスタＤ１のゲートに接続される。すなわち、インバータＩＶ１の出力は、インバータＩＶ２の入力に接続され、インバータＩＶ２の出力は、インバータＩＶ１の入力に接続される。

そして、メモリセル５０は、一対のインバータＩＶ１、ＩＶ２により構成されるラッチによりデータを保持する。なお、図１では、説明を分かりやすくするために、１つのメモリセル５０と１つのワード線ＷＬと１組のビット線対ＢＬ、／ＢＬとが示される。しかしながら、半導体メモリ１００は、複数のメモリセル５０と複数のワード線ＷＬと複数組のビット線対ＢＬ、／ＢＬとを有してもよい。

以下では、インバータＩＶ１がロウレベルを出力し、インバータＩＶ２がハイレベルを出力するメモリセル５０の記憶状態は、“１”記憶状態と称される。インバータＩＶ１がハイレベルを出力し、インバータＩＶ２がロウレベルを出力する記憶状態は、メモリセル５０の“０”記憶状態と称される。インバータＩＶ１、ＩＶ２の出力ノードは、データを保持する記憶ノードである。メモリセル５０からデータを読み出す読み出し動作において、ワード線ＷＬがハイレベルに設定されると、インバータＩＶ２、ＩＶ１の出力は、転送トランジスタＴ１、Ｔ２を介して、ハイレベルにプリチャージされたビット線ＢＬ、／ＢＬにそれぞれ接続される。

“１”記憶状態のメモリセル５０の読み出し動作では、転送トランジスタＴ１、Ｔ２のオンにより、インバータＩＶ２の出力ノードのハイレベルが、ビット線ＢＬに読み出され、インバータＩＶ１の出力ノードのロウレベルが、ビット線／ＢＬに読み出される。このとき、インバータＩＶ１の出力ノードの電圧は、転送トランジスタＴ２を介してビット線／ＢＬから流れ込む電流により上昇する。メモリセル５０を“１”記憶状態から“０”記憶状態に反転させないためには、インバータＩＶ１の出力ノードの電圧（インバータＩＶ２の入力ノードの電圧）を、インバータＩＶ２の論理しきい値電圧以下に維持する必要がある。

“０”記憶状態のメモリセル５０の読み出し動作では、転送トランジスタＴ１、Ｔ２のオンにより、インバータＩＶ２の出力ノードのロウレベルが、ビット線ＢＬに読み出され、インバータＩＶ１の出力ノードのハイレベルが、ビット線／ＢＬに読み出される。このとき、インバータＩＶ２の出力ノードの電圧は、転送トランジスタＴ１を介してビット線ＢＬから流れ込む電流により上昇する。メモリセル５０を“０”記憶状態から“１”記憶状態に反転させないためには、インバータＩＶ２の出力ノードの電圧（インバータＩＶ１の入力ノードの電圧）を、インバータＩＶ１の論理しきい値電圧以下に維持する必要がある。

“１”記憶状態の読み出し動作におけるインバータＩＶ１の出力ノードの電圧は、転送トランジスタＴ２のオン抵抗とドライバトランジスタＤ１のオン抵抗とによる分圧により決まる。同様に、“０”記憶状態の読み出し動作におけるインバータＩＶ２の出力ノードの電圧は、転送トランジスタＴ１のオン抵抗とドライバトランジスタＤ２のオン抵抗とによる分圧により決まる。

このため、読み出し動作時の転送トランジスタＴ１、Ｔ２のオン抵抗は、ビット線ＢＬ、／ＢＬからメモリセル５０に電流が流れ込むときにも、メモリセル５０の記憶状態を反転させない抵抗値にする必要がある。そして、この実施形態では、転送トランジスタＴ１（またはＴ２）のオン抵抗とドライバトランジスタＤ２（またはＤ１）のオン抵抗による分圧電圧に応じて、ワード線ＷＬのハイレベル電圧を調整する。これにより、読み出し動作時のメモリセル５０の記憶状態が反転することを抑止する。

例えば、“１”記憶状態のメモリセル５０の読み出し動作では、転送トランジスタＴ２を介してビット線／ＢＬのハイレベルが負荷トランジスタＬ２のゲートに印加される。これにより、負荷トランジスタＬ２のソース、ドレイン間抵抗が高くなり、負荷トランジスタＬ２からインバータＩＶ２の出力ノードへの電流供給量は減少する。しかしながら、転送トランジスタＴ１を介して供給されるビット線ＢＬのプリチャージ電圧がインバータＩＶ２の出力ノードに供給されるため、インバータＩＶ２の出力ノードがハイレベルからロウレベルに反転することが抑止される。また、負荷トランジスタＬ１は、ゲートでハイレベルを受けて高抵抗状態を維持するため、“１”記憶状態のメモリセル５０の読み出し動作時に負荷トランジスタＬ１に流れる電流は、影響が無視できる程度に小さい。

モニタセル１０は、メモリセル５０の転送トランジスタＴ２に対応する転送トランジスタＭＴ２と、メモリセル５０のドライバトランジスタＤ１に対応するドライバトランジスタＭＤ１とを有する。また、モニタセル１０は、メモリセル５０の負荷トランジスタＬ１に対応する負荷トランジスタＭＬ１を有する。例えば、転送トランジスタＭＴ２は、転送トランジスタＴ１、Ｔ２と同じサイズであり、ドライバトランジスタＭＤ１は、ドライバトランジスタＤ１、Ｄ２と同じサイズである。負荷トランジスタＭＬ１は、負荷トランジスタＬ１、Ｌ２と同じサイズである。

ここで、トランジスタのサイズが同じとは、トランジスタのゲート幅が互いに同じであり、トランジスタのチャネル長が互いに同じであり、トランジスタのゲート絶縁膜の厚さが互いに同じであることを示す。さらに、トランジスタのサイズが同じとは、ソース領域のサイズが互いに同じであり、ドレイン領域のサイズが互いに同じであることを示す。これにより、トランジスタの電気的特性を互いに同等にすることができる。例えば、サイズが同じトランジスタは、互いに同じレイアウトデータを使用することで製造することができる。

転送トランジスタＭＴ２のゲートは、ワード線ＷＬに接続される。トランジスタＭＴ２、ＭＤ１は、ハイレベル電圧線ＨＶと接地線ＶＳＳの間に接続ノードＮＤ１を介して直列に接続される。例えば、ハイレベル電圧ＨＶは、電源電圧ＶＤＤと同じ値に設定される。トランジスタＭＬ１、ＭＤ１は、電源線ＶＤＤと接地線ＶＳＳの間に接続ノードＮＤ１を介して直列に接続される。トランジスタＭＬ１、ＭＤ１のゲートは電源線ＶＤＤに接続され、負荷トランジスタＭＬ１は常時オフし、ドライバトランジスタＭＤ１は常時オンする。

メモリセル５０の読み出し動作時、ハイレベルに設定されるワード線ＷＬにより、転送トランジスタＭＴ２はオンする。そして、モニタセル１０は、オン状態のトランジスタＭＴ２、ＭＤ１の抵抗分圧に応じた電圧Ｖ１を接続ノードＮＤ１に生成する。接続ノードＮＤ１は、メモリセル５０においてデータを保持する記憶ノードに対応するため、電圧Ｖ１は、メモリセル５０において、ロウレベルを出力するインバータＩＶ１またはインバータＩＶ２の出力ノードの電圧を示す。すなわち、モニタセル１０によりメモリセル５０の記憶ノードの電圧をモニタすることができる。なお、モニタセル１０の電気的特性をメモリセル５０の電気的特性と同等にするため、モニタセル１０は、メモリセル５０の近くに配置されることが好ましい。

基準セル２０は、メモリセル５０の転送トランジスタＴ２に対応する転送トランジスタＲＴ２と、メモリセル５０のドライバトランジスタＤ１に対応するドライバトランジスタＲＤ１とを有する。また、基準セル２０は、メモリセル５０の負荷トランジスタＬ１に対応する負荷トランジスタＲＬ１を有する。転送トランジスタＲＴ２は、転送トランジスタＴ１、Ｔ２よりサイズが大きく、ドライバトランジスタＲＤ１は、ドライバトランジスタＤ１、Ｄ２よりサイズが大きい。負荷トランジスタＲＬ１は、負荷トランジスタＬ１、Ｌ２よりサイズが大きい。

例えば、転送トランジスタＲＴ２は、転送トランジスタＴ１、Ｔ２の等倍（例えば、２倍）である。ドライバトランジスタＲＤ１は、ドライバトランジスタＤ１、Ｄ２の等倍（例えば、２倍）である。負荷トランジスタＲＬ１は、負荷トランジスタＬ１、Ｌ２の等倍（例えば、２倍）である。これにより、転送トランジスタＲＴ２、Ｔ１、Ｔ２のゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌを互いに同じすることができ、転送トランジスタＲＴ２、Ｔ１、Ｔ２のしきい値電圧を互いに同等にすることができる。したがって、ゲートに同じ電圧が印加された場合の転送トランジスタＲＴ２、Ｔ１、Ｔ２のオン抵抗を互いに同等にすることができる。

また、ドライバトランジスタＲＤ１、Ｄ１、Ｄ２の比Ｗ／Ｌを互いに同じすることができるため、ドライバトランジスタＲＤ１、Ｄ１、Ｄ２のしきい値電圧を互いに同等にすることができる。これにより、ゲートに同じ電圧が印加された場合のドライバトランジスタＲＤ１、Ｄ１、Ｄ２のオン抵抗を互いに同等にすることができる。さらに、負荷トランジスタＲＬ１、Ｌ１、Ｌ２の比Ｗ／Ｌを互いに同じすることができるため、負荷トランジスタＲＬ１、Ｌ１、Ｌ２のしきい値電圧を互いに同等にすることができる。これにより、ゲートに同じ電圧が印加された場合の負荷トランジスタＲＬ１、Ｌ１、Ｌ２のオフ抵抗を互いに同等にすることができる。

ここで、サイズが大きいトランジスタは、サイズが小さいトランジスタに比べて、半導体製造プロセスの変動による電気的特性の変動の影響を受けにくい。このため、半導体メモリ１００の製造プロセスの変動が基準範囲内（規格内）である場合において、基準セル２０の転送トランジスタＲＴ２のしきい値電圧を、標準状態のメモリセル５０の転送トランジスタＴ１、Ｔ２のしきい値電圧と同等に設定することができる。

同様に、半導体製造プロセスの変動にかかわりなく、ドライバトランジスタＲＤ１のしきい値電圧を、標準状態のメモリセル５０のドライバトランジスタＤ１、Ｄ２のしきい値電圧と同等の値に設定することができる。半導体製造プロセスの変動にかかわりなく、負荷トランジスタＲＬ１のしきい値電圧を、標準状態のメモリセル５０の負荷トランジスタＬ１、Ｌ２のしきい値電圧と同等の値に設定することができる。ここで、標準状態は、例えば、半導体製造プロセスが所定の範囲でばらつく場合の電気的特性の中央値（typical）を示す状態である。

基準セル２０において、トランジスタＲＴ２、ＲＤ１は、ハイレベル電圧線ＨＶと接地線ＶＳＳとの間に接続ノードＮＤ２を介して直列に接続される。トランジスタＲＬ１、ＲＤ２は、電源線ＶＤＤと接地線ＶＳＳの間に接続ノードＮＤ２を介して直列に接続される。トランジスタＲＬ１、ＲＤ２のゲートは電源線ＶＤＤに接続され、負荷トランジスタＲＬ１は常時オフし、ドライバトランジスタＲＤ２は常時オンする。

基準セル２０は、オン状態のトランジスタＲＴ２、ＲＤ１の抵抗分圧に応じた電圧Ｖ２を接続ノードＮＤ２に生成する。接続ノードＮＤ２は、メモリセル５０においてデータを保持する記憶ノードに対応するため、電圧Ｖ２は、標準状態のメモリセル５０において、ロウレベルを出力するインバータＩＶ１またはインバータＩＶ２の出力ノードの電圧を示す。すなわち、基準セル２０は、半導体製造プロセスの変動が基準範囲内である場合に、標準状態のメモリセル５０の記憶ノードの電圧を接続ノードＮＤ２に生成することができる。

ここで、メモリセル５０は、半導体製造プロセスの変動が基準範囲内である場合に、メモリセル５０の記憶ノードに保持されたデータの論理が、読み出し動作時に反転しないように設計される。このため、接続ノードＮＤ２に生成される電圧Ｖ２は、メモリセル５０の読み出し動作において転送トランジスタＴ１、Ｔ２がオンされたときに、メモリセル５０の記憶ノードに保持されたデータの論理を反転させない電圧である。

したがって、モニタセル１０の電圧Ｖ１が電圧Ｖ２（基準電圧）と等しくなるようにワード線ＷＬのハイレベル電圧を調整することで、読み出し動作時にメモリセル５０の記憶ノードに保持されたデータの論理が反転することを抑止することができる。換言すれば、半導体製造プロセスの変動に応じてメモリセル５０の電気的特性が変化する場合にも、電圧Ｖ１が電圧Ｖ２と等しくなるようにワード線ＷＬのハイレベル電圧を調整することで、メモリセル５０の読み出しマージンの低下を抑制することができる。

電圧比較回路３０は、読み出し動作時、電圧Ｖ１、Ｖ２を比較し、比較結果を示すワード線制御信号ＷＬＣＮＴを出力する。例えば、電圧比較回路３０は、読み出し動作時に、電圧Ｖ１が電圧Ｖ２より高いとき、ワード線ＷＬのハイレベル電圧を下げるワード線制御信号ＷＬＣＮＴを生成する。電圧比較回路３０は、読み出し動作時に、電圧Ｖ１が電圧Ｖ２より低いとき、ワード線ＷＬのハイレベル電圧を上げるワード線制御信号ＷＬＣＮＴを生成する。

ワード線駆動回路４０は、読み出し動作時に、ワード線制御信号ＷＬＣＮＴに応じてワード線ＷＬのハイレベル電圧を調整し、調整したハイレベル電圧をメモリセル５０およびモニタセル１０に供給する。電圧比較回路３０およびワード線駆動回路４０は、読み出し動作時のワード線ＷＬの電圧を制御するワード電圧制御回路として機能する。

例えば、電圧Ｖ１＞電圧Ｖ２の検出に基づいてワード線ＷＬのハイレベル電圧が低下すると、モニタセル１０の転送トランジスタＭＴ２のオン抵抗が高くなる。これにより、転送トランジスタＭＴ２に流れる電流が減少するため、電圧Ｖ１は低下する。電圧Ｖ１＜電圧Ｖ２の検出に基づいてワード線ＷＬのハイレベル電圧が上昇すると、モニタセル１０の転送トランジスタＭＴ２のオン抵抗が低くなる。これにより、転送トランジスタＭＴ２に流れる電流が増加するため、電圧Ｖ１は上昇する。

このように、電圧比較回路３０およびワード線駆動回路４０は、電圧Ｖ１、Ｖ２を比較し、電圧Ｖ１、Ｖ２の差が小さくなるようにワード線ＷＬのハイレベル電圧を調整する。これにより、電圧Ｖ１が電圧Ｖ２と等しくなるワード線ＷＬのハイレベル電圧を生成することができる。

なお、モニタセル１０および基準セル２０を示す等価回路に示す実線の矢印および破線の矢印は、各トランジスタＭＴ２、ＲＴ２、ＭＬ１、ＲＬ１、ＭＤ１、ＲＤ１のソース、ドレイン間に流れる電流を示す。実線の矢印は、長いほど電流が大きいことを示し、破線の矢印は、電流がほとんど流れないことを示す。この実施形態では、ワード線ＷＬのハイレベル電圧を調整することで、半導体製造プロセスの変動にかかわりなく、転送トランジスタＭＴ２（ＲＴ２）に流れる電流を、ドライバトランジスタＭＤ１（ＲＤ１）に流れる電流より小さくすることができる。

なお、基準セル２０の転送トランジスタＲＴ２のゲートは、ハイレベル電圧線ＨＶではなく、読み出し動作時にハイレベルに設定され、読み出し動作時以外にロウレベルに設定される電圧線に接続されてもよい。例えば、読み出し動作時とは、ワード線ＷＬがハイレベルに設定される期間である。これにより、後述する図４に示す基準セル２０Ａと同様に、基準セル２０をメモリセル５０と同じトランジスタ構造（等倍サイズ）にすることが可能になる。この結果、基準セル２０の電気的特性のメモリセル５０の電気的特性への合わせ込みを容易にすることが可能になる。

以上、この実施形態では、半導体メモリ１００は、半導体製造プロセスの変動にかかわりなく、読み出し動作時のワード線ＷＬのハイレベル電圧を、メモリセル５０の記憶ノードに保持されたデータの論理を反転させない適切な電圧に設定することができる。この結果、半導体製造プロセスの変動による半導体メモリ１００の読み出し動作マージンの低下を抑制することができる。

また、基準セル２０において、転送トランジスタＲＴ２のサイズは、転送トランジスタＴ１、Ｔ２の等倍に設定され、ドライバトランジスタＲＤ１のサイズは、ドライバトランジスタＤ１、Ｄ２の等倍に設定される。これにより、半導体製造プロセスの変動にかかわりなく、転送トランジスタＲＴ２の電気的特性を、標準状態の転送トランジスタＴ１、Ｔ２の電気的特性にすることができる。また、半導体製造プロセスの変動にかかわりなく、ドライバトランジスタＲＤ１の電気的特性を、標準状態のドライバトランジスタＤ１、Ｄ２の電気的特性にすることができる。この結果、基準セル２０は、半導体製造プロセスの変動にかかわりなく、標準状態のメモリセル５０の読み出し動作時の記憶ノードのロウレベル側の電圧と等しい電圧Ｖ２を生成することができる。

モニタセル１０において、転送トランジスタＭＴ２は、メモリセル５０の転送トランジスタＴ１、Ｔ２と同じサイズに設定され、ドライバトランジスタＭＤ１は、メモリセル５０のドライバトランジスタＤ１、Ｄ２と同じサイズに設定される。これにより、モニタセル１０の接続ノードＮＤ１の電圧Ｖ１を、メモリセル５０の記憶ノードの電圧としてモニタすることができ、モニタした電圧Ｖ１を電圧比較回路３０に供給することができる。

図２は、第２の実施形態に係る半導体メモリの一例を示す。図１と同じ要素については、同じ符号を付し、詳細な説明は省略する。例えば、図２に示す半導体メモリ１００Ａは、ＳＲＡＭであり、メモリマクロ、メモリチップまたはメモリチップが搭載されたパッケージの形態を有する。半導体メモリ１００Ａは、モニタセル１０Ａ、基準セル２０Ａ、電圧比較回路３０、ワード線駆動回路４０、メモリセルアレイ５２、コマンドデコーダ回路６０、行選択回路７０、列選択回路８０、センスアンプ８２、アレイ電源回路９０およびインバータＩＶを有する。モニタセル１０Ａ、基準セル２０Ａ、電圧比較回路３０、インバータＩＶおよびワード線駆動回路４０の例は、図４に示される。

メモリセルアレイ５２は、マトリックス状に配置される複数のメモリセル５０を有する。図２の縦方向に並ぶメモリセル５０は、ｍ＋１組のビット線対ＢＬ、／ＢＬ（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、．．．、ＢＬｍ、／ＢＬｍ）にそれぞれ接続される。図２の横方向に並ぶメモリセル５０は、ｎ＋１本のワード線ＷＬ（ＷＬ０、ＷＬ１、．．．、ＷＬｎ）に接続される。

コマンドデコーダ回路６０は、外部端子を介して受信するコマンド信号ＣＭＤをデコードし、デコード結果に応じた制御信号を行選択回路７０、列選択回路８０およびセンスアンプ８２等にそれぞれ出力する。行選択回路７０は、コマンドデコーダ回路６０からの制御信号に基づいて、アドレス端子を介して受信するアドレス信号ＡＤをデコードし、デコード結果に応じてワード線ＷＬのいずれかを選択するワード線イネーブル信号／ＷＬＥＮを出力する。

列選択回路８０は、コマンドデコーダ回路６０からの制御信号に基づいて、アドレス信号ＡＤをデコードし、デコード結果に応じてビット線対ＢＬ、／ＢＬのいずれかを選択する。書き込み動作では、データ端子を介して受信するデータ信号ＤＱが、選択されたビット線対ＢＬ、／ＢＬに相補のデータとして伝達される。そして、データ信号ＤＱの論理が、選択されたワード線と選択されたビット線対ＢＬ、／ＢＬとに接続されるメモリセル５０に書き込まれる。読み出し動作では、選択されたワード線と選択されたビット線対ＢＬ、／ＢＬとに接続されるメモリセル５０から、選択されたビット線対ＢＬ、／ＢＬに相補のデータが読み出される。ビット線対ＢＬ、／ＢＬに読み出された相補のデータは、センスアンプ８２により増幅され、読み出しデータとしてデータ端子ＤＱに出力される。

アレイ電源回路９０は、メモリセル５０、モニタセル１０Ａ、基準セル２０Ａ、電圧比較回路３０およびワード線駆動回路４０等に電源電圧ＶＤＤを供給する。電源電圧ＶＤＤは、半導体メモリ１００Ａに読み出し動作および書き込み動作を実行させるために、メモリセルアレイ５２等に供給される電圧である。

モニタセル１０Ａは、メモリセルアレイ５２内の複数のメモリセル５０に共通に設けられる。図２に示す例では、モニタセル１０Ａは、ワード線ＷＬｎに接続されるが、他のワード線ＷＬに接続されてもよい。また、モニタセル１０Ａは、メモリセルアレイ５２の周囲に配置される図示しないダミーメモリセルの列の１つを利用して形成されてもよい。この場合、ダミーメモリセルの列は、ダミービット線対に接続される。なお、ダミーメモリセルは、メモリセル５０と同じ素子構成であるが、データが読み書きされない。

さらに、モニタセル１０Ａは、メモリセルアレイ５２内に配置される図示しないダミーメモリセルが使用されてもよい。メモリセルアレイ５２内に配置されるダミーメモリセルを利用することで、モニタセル１０Ａの電気的特性を、メモリセル５０の電気的特性と同等にすることができる。また、半導体製造プロセスの変動によるモニタセル１０Ａの電気的特性の変動量を、メモリセル５０の電気的特性の変動量と同等にすることができる。

ワード線駆動回路４０は、各ワード線ＷＬ（ＷＬ０、ＷＬ１、．．．、ＷＬｎ）の各々に対応して設けられる。なお、読み出し動作用にワード線駆動回路４０が使用され、書き込み動作用には、別のワード線駆動回路が用意されてもよい。電圧比較回路３０は、全てのワード線駆動回路４０に共通のワード線制御信号ＷＬＣＮＴを出力する。

図３は、図２のメモリセルアレイ５２の一例を示す回路図である。メモリセル５０の回路構成は、図１のメモリセル５０の回路構成と同じである。図２で説明したように、図３の縦方向に並ぶメモリセル５０は、ビット線対ＢＬ０、／ＢＬ０またはビット線対ＢＬ１、／ＢＬ１等に接続される。図３の横方向に並ぶメモリセル５０は、ワード線ＷＬ０またはワード線ＷＬ１等に接続される。

図４は、図２の半導体メモリ１００の要部の一例を示す回路図である。モニタセル１０Ａは、転送トランジスタＭＴ１、ＭＴ２、ドライバトランジスタＭＤ１、ＭＤ２および負荷トランジスタＭＬ１、ＭＬ２を有する。転送トランジスタＭＴ１、ＭＴ２は、メモリセル５０の転送トランジスタＴ１、Ｔ２に対応する。ドライバトランジスタＭＤ１、ＭＤ２は、メモリセル５０のドライバトランジスタＤ１、Ｄ２に対応する。負荷トランジスタＭＬ１、ＭＬ２は、メモリセル５０の負荷トランジスタＬ１、Ｌ２に対応する。

モニタセル１０Ａの素子構成は、メモリセル５０の素子構成と同じであり、モニタセル１０Ａの素子のレイアウトは、メモリセル５０の素子のレイアウトと同じである。すなわち、モニタセル１０Ａの各トランジスタの素子サイズは、メモリセル５０の対応するトランジスタの素子サイズと同じである。このため、図１のモニタセル１０と同様に、モニタセル１０Ａの電気的特性をメモリセル５０の電気的特性と同等にすることができる。

一方、モニタセル１０Ａの配線の一部は、メモリセル５０の配線と相違する。例えば、転送トランジスタＭＴ１のゲートと、ソースおよびドレインの一方とは、電源線ＶＤＤに接続される。転送トランジスタＭＴ２のゲートは、ワード線ＷＬｎに接続される。転送トランジスタＭＴ２のソースおよびドレインの一方は、電源線ＶＤＤに接続される。また、モニタセル１０Ａにおいて、インバータＩＶＭ１の出力ノードおよびインバータＩＶＭ２の入力ノードは、接続ノードＮＤ１を介して電圧比較回路３０に接続される。

モニタセル１０Ａの転送トランジスタＭＴ２は、ワード線ＷＬがロウレベルの期間、オフする。このため、ワード線ＷＬがロウレベルの期間に転送トランジスタＭＴ１を介して供給される電源電圧ＶＤＤにより、モニタセル１０Ａを“１”記憶状態に設定することができる。換言すれば、ワード線ＷＬがハイレベルに遷移するメモリセル５０のアクセスの開始時に、モニタセル１０Ａを“１”記憶状態に設定することができる。

ここで、素子のレイアウトが同じとは、例えば、活性領域（ソース領域およびドレイン領域）のレイアウトが同じ場合を含み、ゲートのレイアウトが同じ場合を含む。また、素子レイアウトが同じとは、トランジスタに接続されるコンタクトパターンが同じ場合を含んでもよく、あるいは、トランジスタに接続される配線の少なくとも一部のレイアウトが同じ場合等を含んでもよい。このように、素子のレイアウトが同じとは、モニタセル１０Ａのレイアウトがメモリセル５０のレイアウトと完全に同一であることを示すものではない。

素子のレイアウトを同一または同等にすることにより、寄生成分を含めたメモリセル５０およびモニタセル１０Ａの電気的特性および動作特性を、互いに同等にすることができる。ここで、電気的特性および動作特性が同等になるとは、転送トランジスタおよびドライバトランジスタがともにオン状態のときの抵抗分圧比が、メモリセル５０とモニタセル１０Ａとで同じ場合、実質的に同じ場合、または、強い相関関係を有する場合等を含む。

基準セル２０Ａは、転送トランジスタＲＴ１、ＲＴ２、ドライバトランジスタＲＤ１、ＲＤ２および負荷トランジスタＲＬ１、ＲＬ２を有する。転送トランジスタＲＴ１、ＲＴ２は、メモリセル５０の転送トランジスタＴ１、Ｔ２に対応する。ドライバトランジスタＲＤ１、ＲＤ２は、メモリセル５０のドライバトランジスタＤ１、Ｄ２に対応する。負荷トランジスタＲＬ１、ＲＬ２は、メモリセル５０の負荷トランジスタＬ１、Ｌ２に対応する。

基準セル２０Ａの素子構成は、メモリセル５０の素子構成と同じであり、基準セル２０Ａの素子のレイアウトは、メモリセル５０の素子のレイアウトの等倍である。すなわち、基準セル２０Ａの各トランジスタの素子サイズは、メモリセル５０の対応するトランジスタの素子サイズの等倍（例えば、２倍）である。このため、図１の基準セル２０と同様に、半導体製造プロセスの変動にかかわりなく、基準セル２０Ａの電気的特性を、標準状態のメモリセル５０の電気的特性と同等にすることができる。

一方、基準セル２０Ａの配線の一部は、メモリセル５０の配線と相違する。例えば、転送トランジスタＲＴ１のゲートと、ソースおよびドレインの一方とは、電源線ＶＤＤに接続される。転送トランジスタＲＴ２のゲートは、インバータＩＶの出力に接続され、転送トランジスタＲＴ２のソースおよびドレインの一方は、電源線ＶＤＤに接続される。また、基準セル２０Ａにおいて、インバータＩＶＲ１の出力ノードおよびインバータＩＶＲ２の入力ノードは、接続ノードＮＤ２を介して電圧比較回路３０に接続される。

インバータＩＶは、ワード線イネーブル信号／ＷＬＥＮを受け、ワード線イネーブル信号／ＷＬＥＮの論理を反転した信号を転送トランジスタＲＴ２のゲートに出力する。ワード線イネーブル信号／ＷＬＥＮの論理を反転した信号は、ワード線信号ＷＬと同じ論理の信号である。図４では、ワード線駆動回路４０に供給されるワード線イネーブル信号／ＷＬＥＮがインバータＩＶ２の入力に供給される。しかしながら、図２に示したように、ワード線駆動回路４０に供給されない単独のワード線イネーブル信号／ＷＬＥＮがインバータＩＶ２の入力に供給されてもよい。

ワード線イネーブル信号／ＷＬＥＮの論理を反転した信号を転送トランジスタＲＴ２のゲートに供給することで、ワード線イネーブル信号／ＷＬＥＮのハイレベル期間に、転送トランジスタＲＴ２をオフすることができる。これにより、転送トランジスタＲＴ１を介して供給される電源電圧ＶＤＤにより、基準セル２０Ａを、“１”記憶状態に設定することができる。換言すれば、ワード線ＷＬがハイレベルに遷移するメモリセル５０のアクセスの開始時に、基準セル２０Ａを“１”記憶状態に設定することができる。

なお、インバータＩＶの代わりにワード線駆動回路４０と同じ回路構成の別のワード線駆動回路（例えば、素子サイズが同じレプリカ）が配置されてもよい。別のワード線駆動回路は、ワード線駆動回路４０と同様に、ワード線イネーブル信号／ＷＬＥＮを受け、ワード線信号ＷＬを出力する。なお、ワード線駆動回路４０のトランジスタＮ１に対応する別のワード線駆動回路のトランジスタＮ１において、例えば、ソース、ドレインの一方は、ワード線ＷＬに接続され、ソース、ドレインの他方は、電源線ＶＤＤ等のハイレベル電圧線に接続される。

インバータＩＶの代わりに別のワード線駆動回路が配置される場合、基準セル２０Ａの転送トランジスタＲＴ２のゲートは、別のワード線駆動回路から出力されるワード線信号ＷＬを受ける。なお、各ワード線駆動回路４０に接続されるワード線ＷＬに付加される負荷と同等の負荷が、別のワード線駆動回路から出力されるワード線信号ＷＬを伝送するワード線ＷＬに接続されてもよい。これにより、モニタセル１０Ａの転送トランジスタＭＴ２のゲートで受けるワード線信号ＷＬのタイミングと、基準セル２０Ａの転送トランジスタＲＴ２のゲートで受ける別のワード線駆動回路からのワード線信号ＷＬのタイミングとを、ほぼ同じにすることができる。

電圧比較回路３０は、アンプ３１、帰還容量３２および抵抗３３、３４を有する。アンプ３１の－入力は、抵抗３３を介して接続ノードＮＤ１の電圧Ｖ１を受ける。アンプ３１の＋入力は、抵抗３４を介して接続ノードＮＤ２の電圧Ｖ２を受ける。帰還容量３２は、アンプ３１の出力と－入力との間に接続される。抵抗３３および帰還容量３２は、アンプ３１を安定して動作させるための時定数として機能する。抵抗３４は、抵抗３３による入力電圧差のオフセットをなくすために配置される。そして、アンプ３１は、電圧Ｖ１、Ｖ２に応じてワード線制御信号ＷＬＣＮＴを出力する。

電圧比較回路３０は、図１の電圧比較回路３０と同様に、読み出し動作時に、電圧Ｖ１が電圧Ｖ２より高いとき、ワード線ＷＬのハイレベル電圧を下げるワード線制御信号ＷＬＣＮＴを生成する。電圧比較回路３０は、読み出し動作時に、電圧Ｖ１が電圧Ｖ２より低いとき、ワード線ＷＬのハイレベル電圧を上げるワード線制御信号ＷＬＣＮＴを生成する。なお、図１の電圧比較回路３０の回路構成は、図４に示す電圧比較回路３０の回路構成と相違されてもよい。

ワード線駆動回路４０は、ワード線イネーブル信号／ＷＬＥＮを受け、ワード線信号ＷＬ（ＷＬ０－ＷＬｎ）を出力するインバータＩＶＤと、ワード線制御信号線ＷＬＣＮＴとワード線ＷＬとの間にダイオード接続されたトランジスタＮ１とを有する。トランジスタＮ１は、ソース、ドレインの一方とゲートとがワード線ＷＬに接続され、ソース、ドレインの他方がアンプ３１の出力に接続される。

ワード線駆動回路４０は、読み出し動作時に、ロウレベルのワード線イネーブル信号／ＷＬＥＮを受け、インバータＩＶＤからハイレベルのワード線信号ＷＬをワード線ＷＬに出力する。このとき、トランジスタＮ１により、ワード線ＷＬのハイレベルは、ワード線制御信号ＷＬＣＮＴの電圧値が高いほど高くなり、ワード線制御信号ＷＬＣＮＴの電圧が低いほど低くなる。すなわち、ワード線駆動回路４０は、ワード線制御信号ＷＬＣＮＴの電圧に応じてワード線ＷＬのハイレベル電圧を調整し、調整したハイレベル電圧をメモリセル５０およびモニタセル１０Ａに供給することができる。

電圧比較回路３０およびワード線駆動回路４０の動作は、図１で説明した動作と同様である。すなわち、電圧比較回路３０およびワード線駆動回路４０は、電圧Ｖ１、Ｖ２を比較し、電圧Ｖ１、Ｖ２の差が小さくなるようにワード線ＷＬのハイレベル電圧を調整することができる。

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。例えば、半導体メモリ１００Ａは、半導体製造プロセスの変動にかかわりなく、読み出し動作時のワード線ＷＬのハイレベル電圧を、メモリセル５０の記憶ノードに保持されたデータの論理を反転させない適切な電圧に設定することができる。この結果、半導体製造プロセスの変動による半導体メモリ１００Ａの読み出し動作マージンの低下を抑制することができる。

さらに、この実施形態では、モニタセル１０Ａの素子構成およびレイアウトは、メモリセル５０の素子構成およびレイアウトと同じであり、モニタセル１０Ａの各トランジスタの素子サイズは、メモリセル５０の対応するトランジスタの素子サイズと同じである。これにより、モニタセル１０Ａの電気的特性を、高い精度でメモリセル５０の電気的特性と同等にすることができる。

また、基準セル２０Ａの素子構成は、メモリセル５０の素子構成と同じである。基準セル２０Ａの素子のレイアウトは、メモリセル５０の素子のレイアウトの等倍であり、基準セル２０Ａの素子サイズは、メモリセル５０の素子サイズの等倍である。これにより、半導体製造プロセスの変動にかかわりなく、基準セル２０Ａの電気的特性を、高い精度で標準状態のメモリセル５０の電気的特性と同等にすることができる。
できる。

また、基準セル２０Ａの転送トランジスタＲＴ２のゲートにワード線イネーブル信号／ＷＬＥＮの論理を反転した信号を供給することで、ワード線イネーブル信号／ＷＬＥＮのハイレベル期間に、転送トランジスタＲＴ２をオフすることができる。これにより、メモリセル５０の電気的特性と同等の電気的特性を有する基準セル２０Ａを、ワード線ＷＬがハイレベルに遷移するメモリセル５０のアクセスの開始時に“１”記憶状態に設定することができる。

図５は、第３の実施形態に係る半導体メモリの一例を示すブロック図である。図２と同じ要素については、同じ符号を付し、詳細な説明は省略する。例えば、図５に示す半導体メモリ１００Ｂは、ＳＲＡＭであり、メモリマクロ、メモリチップまたはメモリチップが搭載されたパッケージの形態を有する。半導体メモリ１００Ｂは、複数のモニタセル１０Ａと電圧平均化回路２５とを有することを除き、図２に示した半導体メモリ１００Ａと同様の回路構成である。

例えば、複数のモニタセル１０Ａは、メモリセルアレイ５２の両側に配置され、ワード線ＷＬ（ＷＬ０、ＷＬｎ）にそれぞれ接続される。各モニタセル１０Ａは、図４に示したモニタセル１０Ａと同じ回路構成であり、転送トランジスタＭＴ２のゲートが所定のワード線ＷＬに接続され、接続ノードＮＤ１に電圧Ｖ１（Ｖ１１、Ｖ１２、Ｖ１３、Ｖ１４）を生成する。

例えば、複数のモニタセル１０Ａは、メモリセルアレイ５２の両側に配置される図示しないダミーメモリセルの列を利用して形成されてもよい。さらに、複数のモニタセル１０Ａは、メモリセルアレイ５２の中に配置される図示しないダミーメモリセルが使用されてもよい。なお、モニタセル１０Ａが接続されるワード線ＷＬの位置および数は、図５に示す例に限定されない。

電圧平均化回路２５は、複数のモニタセル１０Ａにより生成される電圧Ｖ１１、Ｖ１２、Ｖ１３、Ｖ１４を受信する。電圧平均化回路２５は、電圧Ｖ１１、Ｖ１２、Ｖ１３、Ｖ１４の平均電圧を取得し、取得した平均電圧を電圧ＡＶ１として電圧比較回路３０に出力する。電圧比較回路３０は、電圧Ｖ１の代わりに電圧ＡＶ１を受けることを除き、図４の電圧比較回路３０と同様に動作する。

この実施形態では、複数のモニタセル１０Ａを、メモリセルアレイ５２の周囲または内部に配置することで、メモリセルアレイ５２内の複数のメモリセル５０の記憶ノードの平均的な電圧をモニタすることができる。

図６は、図５の電圧平均化回路２５の一例を示す回路図である。電圧平均化回路２５は、アンプ２７とアンプ２７の＋入力と電圧線Ｖ１１、Ｖ１２、Ｖ１３、Ｖ１４との間にそれぞれ接続された抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４とを有する。例えば、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４の抵抗値は互いに同じである。アンプ２７は、出力電圧が－入力に帰還されるが、帰還抵抗が挿入されない。このため、アンプ２７の利得は１になり、電圧Ｖ１１、Ｖ１２、Ｖ１３、Ｖ１４を平均化した電圧を、電圧ＡＶ１として出力することができる。なお、モニタセル１０Ａの数を増やす場合、モニタセル１０Ａの数に応じた抵抗を電圧平均化回路２５に並列に配置すればよい。

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、複数のモニタセル１０Ａを、メモリセルアレイ５２の周囲または内部に配置することで、複数のメモリセル５０の記憶ノードの平均的な電圧をモニタすることができる。これにより、半導体メモリ１００Ｂは、複数のメモリセル５０の記憶ノードの平均的な電圧に基づいて、読み出し動作時のワード線ＷＬのハイレベル電圧を、メモリセル５０の記憶ノードに保持されたデータの論理を反転させない適切な電圧に設定することができる。この結果、半導体製造プロセスの変動による半導体メモリ１００Ｂの読み出し動作マージンの低下を、複数のメモリセル５０で平均的に抑制することができる。

図７は、第４の実施形態に係る半導体メモリの要部の一例を示す。図４および図５と同じ要素については、同じ符号を付し、詳細な説明は省略する。図７に示す半導体メモリ１００Ｃは、ＳＲＡＭであり、メモリマクロ、メモリチップまたはメモリチップが搭載されたパッケージの形態を有する。半導体メモリ１００Ｃは、ワード線駆動回路４０の代わりにワード線駆動回路４０Ｃを有することを除き、図５に示した半導体メモリ１００Ｂと同様の回路構成である。モニタセル１０Ａ、基準セル２０Ａおよび電圧比較回路３０は、図４と同様の回路構成である。

電圧平均化回路２５は、図５と同様に、メモリセルアレイ５２の周囲に配置される複数のモニタセル１０Ａからの電圧Ｖ（Ｖ１１－Ｖ１４）の平均電圧を電圧ＡＶ１として電圧比較回路３０に出力する。

ワード線駆動回路４０Ｃは、インバータＩＶＤの出力とワード線ＷＬ（ＷＬ０－ＷＬｎ）との間に配置されたスイッチＳＷと、スイッチＳＷを制御するインバータＩＶとを有する。例えば、スイッチＳＷは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）伝達ゲートである。スイッチＳＷは、読み出し動作時にロウレベルに変化する読み出しイネーブル信号／ＲＤＥＮのロウレベル期間にオンし、インバータＩＶＤの出力をワード線ＷＬに接続する。スイッチＳＷは、読み出しイネーブル信号／ＲＤＥＮのハイレベル期間にオフし、インバータＩＶＤの出力とワード線ＷＬとの接続を遮断する。

例えば、読み出しイネーブル信号／ＲＤＥＮは、読み出し動作において、ワード線イネーブル信号／ＷＬＥＮのロウレベルへの変化後、所定時間遅れてロウレベルに変化する。読み出し動作において、ワード線イネーブル信号／ＷＬＥＮのロウレベルの変化によりワード線ＷＬの電圧が上昇を開始してから、ワード線制御信号ＷＬＣＮＴの電圧が安定するまでには、時間的遅延がある。

複数のモニタセル１０Ａからの電圧Ｖ１１－Ｖ１４を電圧平均化回路２５により平均化する場合、電圧平均化回路２５が出力する電圧ＡＶ１は、全ての電圧Ｖ１１－Ｖ１４が電圧平均化回路２５に届くまで安定しないおそれがある。そして、電圧ＡＶ１が安定しない場合、電圧比較回路３０が出力するワード線制御信号ＷＬＣＮＴの電圧が安定しないため、メモリセル５０に供給されるワード線ＷＬのハイレベルが安定しないおそれがある。

そこで、この実施形態では、読み出しイネーブル信号／ＲＤＥＮおよびスイッチＳＷにより、ワード線制御信号ＷＬＣＮＴの電圧が安定してからワード線ＷＬにハイレベルを伝達する。これにより、安定したワード線ＷＬのハイレベルをメモリセル５０に供給することができる。これにより、ワード線制御信号ＷＬＣＮＴの電圧変動に応じて半導体メモリ１００Ｃの読み出し動作マージンが低下することを抑止することができる。

なお、ワード線ＷＬがハイレベルに駆動されてからワード線制御信号ＷＬＣＮＴの電圧が安定するまでの遅れは、図４に示した単一のモニタセル１０Ａを使用する場合にも発生する。このため、図４に示す半導体メモリ１００Ａにおいて、ワード線駆動回路４０の代わりにワード線駆動回路４０Ｃが配置されてもよい。この場合にも、ワード線制御信号ＷＬＣＮＴの電圧変動に応じて半導体メモリ１００Ａの読み出し動作マージンが低下することを抑止することができる。

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、スイッチＳＷにより、ワード線制御信号ＷＬＣＮＴの電圧が安定するまで、メモリセル５０へのワード線ＷＬのハイレベルの供給を遅らせる。これにより、読み出し動作において、ワード線制御信号ＷＬＣＮＴの電圧変動に応じてワード線ＷＬのハイレベル電圧が変動することを抑止することができ、半導体メモリ１００Ｃの読み出し動作マージンが低下することを抑止することができる。

本発明は、具体的に開示された実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

１０、１０Ａ モニタセル
２０、２０Ａ 基準セル
２５ 電圧平均化回路
２７ アンプ
３０ 電圧比較回路
３１ アンプ
３２ 帰還容量
３３、３４ 抵抗
４０、４０Ｃ ワード線駆動回路
５０ メモリセル
５２ メモリセルアレイ
６０ コマンドデコーダ回路
７０ 行選択回路
８０ 列選択回路
８２ センスアンプ
９０ アレイ電源回路
１００、１００Ａ、１００Ｂ、１００Ｃ 半導体メモリ
ＡＤ アドレス信号
ＡＶ１ 電圧
ＢＬ ビット線
ＣＭＤ コマンド信号
Ｄ１、Ｄ２ ドライバトランジスタ
ＤＱ データ端子
ＨＶ ハイレベル電圧線
ＩＶ、ＩＶ１、ＩＶ２ インバータ
ＩＶＤ インバータ
ＩＶＭ１、ＩＶＭ２ インバータ
ＩＶＲ１、ＩＶＲ２ インバータ
Ｌ１、Ｌ２ 負荷トランジスタ
ＭＤ１、ＭＤ２ ドライバトランジスタ
ＭＬ１、ＭＬ２ 負荷トランジスタ
ＭＴ１、ＭＴ２ 転送トランジスタ
Ｎ１ トランジスタ
ＮＤ１、ＮＤ２ 接続ノード
ＲＤ１、ＲＤ２ ドライバトランジスタ
／ＲＤＥＮ 読み出しイネーブル信号
ＲＬ１、ＲＬ２ 負荷トランジスタ
ＲＴ１、ＲＴ２ 転送トランジスタ
ＳＷ スイッチ
Ｔ１、Ｔ２ 転送トランジスタ
Ｖ１、Ｖ１１－Ｖ１４、Ｖ２ 電圧
ＶＤＤ 電源線
ＶＳＳ 接地線
ＷＬ、ＷＬ０－ＷＬｎ ワード線
ＷＬＣＮＴ ワード線制御信号
／ＷＬＥＮ ワード線イネーブル信号

Claims (11)

1. 一対のドライバトランジスタと、ゲートがワード線に接続された一対の転送トランジスタとを含むメモリセルと、
   前記転送トランジスタと同じサイズでゲートが前記ワード線に接続された第１トランジスタと、前記ドライバトランジスタと同じサイズの第２トランジスタとを含み、前記第１トランジスタと前記第２トランジスタとが第１電圧線と接地線との間に直列に接続されたモニタセルと、
   前記転送トランジスタよりサイズが大きい第３トランジスタと、前記ドライバトランジスタよりサイズが大きい第４トランジスタとを含み、前記第３トランジスタと前記第４トランジスタとが第１電圧線と接地線との間に直列に接続された基準セルと、
   前記メモリセルからデータを読み出す読み出し動作時に、オン状態の前記第１トランジスタとオン状態の前記第２トランジスタとを接続する第１接続ノードの第１電圧と、オン状態の前記第３トランジスタとオン状態の前記第４トランジスタとを接続する第２接続ノードの第２電圧との差が小さくなるように、前記ワード線のハイレベル電圧を調整するワード電圧制御回路と、
   を有する半導体メモリ。
2. 前記第３トランジスタのゲートは、前記ワード線の電圧変化と同じ変化をする制御電圧線に接続される
   請求項１に記載の半導体メモリ。
3. 前記第３トランジスタのサイズは、前記転送トランジスタのサイズの等倍であり、
   前記第４トランジスタのサイズは、前記ドライバトランジスタのサイズの等倍である
   請求項１または請求項２に記載の半導体メモリ。
4. 前記モニタセルの素子構成は、前記メモリセルの素子構成と同じであり、
   前記モニタセルの素子サイズは、前記メモリセルの素子サイズと同じであり、
   前記基準セルの素子構成は、前記メモリセルの素子構成と同じであり、
   前記基準セルの素子サイズは、前記メモリセルの素子サイズの等倍である
   請求項１ないし請求項３のいずれか１項に記載の半導体メモリ。
5. 前記モニタセルの素子のレイアウトは、前記メモリセルの素子のレイアウトと同じであり、
   前記基準セルの素子のレイアウトは、前記メモリセルの素子のレイアウトの等倍である
   請求項４に記載の半導体メモリ。
6. 前記ワード電圧制御回路は、
   前記読み出し動作時に、前記第１電圧が前記第２電圧より高いとき、前記ワード線のハイレベル電圧を下げるワード線制御信号を生成し、前記第１電圧が前記第２電圧より低いとき、前記ワード線のハイレベル電圧を上げる前記ワード線制御信号を生成する電圧比較回路と、
   前記読み出し動作時に、前記ワード線制御信号に応じて、前記ワード線の電圧を調整するワード線駆動回路と、
   を有する請求項１ないし請求項５のいずれか１項に記載の半導体メモリ。
7. 前記ワード線駆動回路は、
   前記ワード線を駆動するワード線ドライバと、
   前記ワード線ドライバの出力にゲートとドレインとが接続され、ソースで前記ワード線制御信号を受けるトランジスタと、
   を有する請求項６に記載の半導体メモリ。
8. 前記ワード線駆動回路は、前記読み出し動作時に、前記電圧比較回路の動作が安定した後、前記ワード線ドライバの出力を前記ワード線に接続するスイッチを有する
   請求項７に記載の半導体メモリ。
9. 複数の前記ワード線のそれぞれに接続された複数の前記メモリセルと、
   ２以上の所定数の前記ワード線に前記第１トランジスタのゲートがそれぞれ接続された複数の前記モニタセルと、
   複数の前記モニタセルの前記第１接続ノードから生成される前記第１電圧の平均を取得する電圧平均化回路と、を有し、
   前記ワード電圧制御回路は、前記第１接続ノードの電圧の代わりに前記電圧平均化回路が取得した平均電圧を受け、前記平均電圧と前記第２電圧との差が小さくなるように、前記ワード線のハイレベル電圧を調整する
   請求項１ないし請求項７のいずれか１項に記載の半導体メモリ。
10. 前記ワード電圧制御回路は、前記第１電圧と前記第２電圧との差に応じて調整された前記ハイレベル電圧の出力ノードを前記ワード線に接続するスイッチを有し、
    前記スイッチは、前記読み出し動作において、前記電圧平均化回路が前記平均電圧を取得した後にオンする
    請求項９に記載の半導体メモリ。
11. 一対のドライバトランジスタと、ゲートがワード線に接続された一対の転送トランジスタとを含むメモリセルと、前記転送トランジスタと同じサイズでゲートが前記ワード線に接続された第１トランジスタと、前記ドライバトランジスタと同じサイズの第２トランジスタとを含み、前記第１トランジスタと前記第２トランジスタとが第１電圧線と接地線との間に直列に接続されたモニタセルと、前記転送トランジスタよりサイズが大きい第３トランジスタと、前記ドライバトランジスタよりサイズが大きい第４トランジスタとを含み、前記第３トランジスタと前記第４トランジスタとが第１電圧線と接地線との間に直列に接続された基準セルと、を有する半導体メモリの動作方法であって、
    前記メモリセルからデータを読み出す読み出し動作時に、オン状態の前記第１トランジスタとオン状態の前記第２トランジスタとを接続する第１接続ノードの第１電圧と、オン状態の前記第３トランジスタとオン状態の前記第４トランジスタとを接続する第２接続ノードの第２電圧との差が小さくなるように、前記ワード線のハイレベル電圧を調整する
    半導体メモリの動作方法。
    

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