CN111341364A - 半导体器件 - Google Patents

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Abstract

本公开的实施例涉及半导体器件。提供一种能够提高工作裕度的半导体器件。该半导体器件包括存储器电路，其包括由SOTB晶体管构成的存储器单元；以及模式指定电路，其针对第一模式或第二模式切换存储器电路的操作模式。该存储器电路包括衬底偏置生成电路，其向SOTB晶体管供应衬底偏置电压；以及定时信号生成电路，其生成用于存储器电路的读取操作或写入操作的定时信号。在第二模式下，衬底偏置生成电路不向SOTB晶体管供应衬底偏置电压。

Description

半导体器件
相关申请的交叉引用
包括说明书、附图和摘要在内的于2018年12月19日提交的日本专利申请号2018-237192的公开的全部内容通过引用被并入本文。
技术领域
本公开涉及一种半导体器件。
背景技术
近年来，随着半导体器件的小型化，MOS晶体管的变化显著。结果，例如，在被包括在半导体器件中的存储器单元(通常为SRAM(静态随机存取存储器)模块)中，当执行定时设计时，必须考虑SRAM单元中的变化。日本未审查专利申请公开2012-185882公开了一种用于执行把SRAM单元中的变化考虑在内的定时设计的技术。
另一方面，作为用于减少被半导体器件消耗的功率的技术，存在用于向半导体器件板施加衬底偏置电压的技术。由于SRAM单元的阈值电压通过衬底偏置电压的施加而被增加，所以泄漏电流可以被降低。
发明内容
然而，即使当定时设计在考虑SRAM单元中的变化的情况下被执行时，由于在衬底偏置电压被施加时阈值电压发生改变，所以操作定时需要以与正常时间内的操作定时不同的方式而被调整。
提出本公开以解决上文所提及的问题，并且本公开提供一种能够提高操作裕度的半导体器件。
从本说明书的描述和附图，其他问题和新颖特征将变得显而易见。
根据本公开的某些方面的半导体器件包括存储器电路，其由SOTB(薄埋氧化物上硅(Silicon on Thin Buried Oxide))晶体管形成；以及模式指定电路，其指定存储器电路的操作速度。该存储器电路包括存储器阵列，其以矩阵形式布置；衬底偏置生成电路，其能够向SOTB晶体管供应衬底偏置电压；以及定时信号生成电路，其用于生成用于该存储器阵列的读取/写入操作的定时信号。如果模式指定电路指定使存储器电路以第一速度进行操作的第一操作模式，则衬底偏置生成电路向SOTB晶体管提供衬底偏置电压。如果模式指定电路指定使存储器电路以比第一速度快的第二速度操作的第二操作模式，则不向SOTB晶体管提供衬底偏置电压。如果第一操作模式被指定，则定时信号生成电路生成具有第一延迟级的第一定时信号，如果第二操作模式被指定，则生成具有第二延迟级的第二定时信号。
根据一个实施例，所公开的半导体器件可以提高操作裕度。
附图说明
图1是图示根据第一实施例的半导体器件1的图。
图2是图示根据第一实施例的存储器单元MC的配置的图。
图3是用于说明根据第一实施例的N沟道MOS晶体管和P沟道MOS晶体管的结构的图。
图4是用于说明根据第一实施例的读取存储器单元2的数据时的操作的图。
图5是用于说明当施加根据第一实施例的衬底偏置电压时和当没有施加衬底偏置电压时MOS晶体管的特征改变的图。
图6是用于说明根据第一实施例的定时调整电路16的电路配置的图。
图7是用于说明根据第二实施例的辅助电路的图。
图8是用于说明根据第二实施例的字驱动器调整电路140的电路配置的图。
图9是图示根据第二实施例的写入辅助电路220的电路配置的图。
图10是用于说明根据第三实施例的偏置调整电路的图。
图11是偏置调整电路300的电路结构的图。
图12是根据第四实施例的定时调整电路的示意图。
具体实施方式
参考附图，对实施例进行详细描述。在附图中，相同或相应部件由相同的附图标记表示，并且不再重复其描述。
(第一实施例)
图1是图示根据第一实施例的半导体器件1的图。
参照图1，根据第一实施例的半导体器件1包括存储器单元2、外围电路4、主控制器6、以及衬底偏置生成电路8。半导体器件1具有两种操作速度模式。半导体器件1具有以低速操作的低速模式(第一操作模式)和以比低速模式更高的速度操作的正常模式(第二操作模式)。
主控制器6控制整个半导体器件1。外围电路4是逻辑电路等。
衬底偏置生成电路8向存储器单元2生成衬底偏置，并且输出衬底偏置。在本实施例中，衬底偏置电压VBP和VBN被输出到存储器单元2。
主控制器6输出用于控制存储器单元2的各种控制信号。主控制器6可以选择并且指定正常模式作为存储器单元2的操作速度和以低于正常模式的速度操作的低速模式。
当处于低速模式时，主控制器6指令衬底偏置生成电路8，并且衬底偏置生成电路8向存储器单元2供应用于P沟道MOS晶体管的衬底偏置电压VBP和用于N沟道MOS晶体管的衬底偏置电压VBN。另一方面，在正常模式下，不供应衬底偏置电压VBP和衬底偏置电压VBN。不供应衬底偏置电压VBP和VBN意指相应P沟道MOS和N沟道MOS的源极和衬底(阱区)的电位基本相同(供应零偏置电压)。例如，衬底偏置电压VBP是电压VDD，而衬底偏置电压VBN是0V。
存储器单元2包括地址控制电路12、字线驱动电路14、定时调整电路16、存储器阵列20、列选择电路18、控制器10、写入驱动器22、感测放大器电路24、以及I/O缓冲电路26。
存储器阵列20包括在第一方向上延伸的(m+1)条字线WL0至WLm、在与第一方向交叉的第二方向上延伸的(n+1)对位线(BL0，ZBL0)至(BLn，ZBLn)、以及被布置在(m+1)个字线和(n+1)对位线的交叉处的多个存储器单元MC。每对位线由用于传输互补信号的两条位线(例如，BL0和ZBL0)组成。
地址控制电路12从存储器单元2的外部地址端子解码(或预解码)地址信号A0至Aj，由控制信号TDEC触发，并且输出行选择信号X0至Xk和列选择信号Y0至Yi。
字线驱动电路14响应于行选择信号X0至Xk而选择(激活)(m+1)条字线中的任一条字线。
列选择电路18根据列选择信号Y0至Yi选择(n+1)对位线中的任一条位线。
定时调整电路16作为本实施例的主要特征中的一个主要特征，通过被输入控制信号TDEC来输出控制信号SDBL，其稍后进行详细描述。
控制器10根据来自存储器单元2的外部控制端子的各种控制信号(WEN，CLK，CEN和RS)以及控制信号SDBL来生成控制信号TDEC、内部写入使能信号WE、以及感测放大器使能信号SE。
控制信号WEN是标识读取命令和写入命令的写入使能信号。时钟CLK是用作读取/写入操作的参考的时钟信号。
控制信号CEN是用于控制时钟信号的有效性/无效性的时钟使能信号。
控制信号RS是用于指令存储器单元2进入低功耗模式(重启待机模式)的信号。
控制信号BBS是用于向存储器单元2施加衬底偏置电压的信号。
I/O缓冲电路26从存储器单元2的外部数据端子获得数据输入信号Di，并且向写入驱动器22传输数据输入信号Di，以及从感测放大器电路24获得输入信号，并且作为数据输出信号Do输出到外部数据端子。
写入驱动器22响应于内部写入使能信号WE而对来自I/O缓冲电路26的数据进行差分放大，并且通过上文所描述的列选择电路18向预先确定的一对位线传输数据。
感测放大器电路24通过使用感测放大器使能信号SE作为触发器，来对经由YSW从预先确定的一对位线传输的信号对进行差分放大，并且向I/O缓冲电路26输出信号对。
图2是图示根据第一实施例的存储器单元MC的配置的图。参照
图2，SRAM存储器单元包括四个NMOS晶体管MN1至MN4以及两个PMOS晶体管MP1和MP2。
N沟道MOS晶体管MN3的栅极被连接到字线WL，并且其源极/漏极之一被连接到正侧位线BL。N沟道MOS晶体管MN4的栅极被连接到WL，并且其源极/漏极之一被连接到负侧位线ZBL。分别地，N沟道MOS晶体管MN1和P沟道MOS晶体管MP1在电源电压VCC和接地电源电压VSS之间构成CMOS反相器电路，而N沟道MOS晶体管MN2和P沟道MOS晶体管MP2在电源电压VCC和接地电源电压VSS之间构成CMOS反相器电路。两个CMOS反相器电路通过其输入中的一个输入被连接到其输出中的一个输出来构成锁存电路。N沟道MOS晶体管MN4的源极/漏极中的另一个被连接到CMOS反相器电路(MN1，MP1)的输入(CMOS反相器电路(MN2，MP2)的输出)，而N沟道MOS晶体管MN3的源极/漏极中的另一个被连接到CMOS反相器电路(MN2，MP2)的输入(CMOS反相器电路(MN1，MP1)的输出)。衬底偏置电压VBN被供应给N沟道MOS晶体管MN1、MN2、MN3和MN4，并且衬底偏置电压VBP被供应给P沟道MOS晶体管MP1和MP2。
图3是图示根据第一实施例的N沟道MOS晶体管和P沟道MOS晶体管的结构的图。
如图3中所示，根据第一实施例的MOS晶体管被形成在SOI衬底上。具体地，根据第一实施例的MOS晶体管是SOTB(薄埋氧化物上硅)晶体管。
SOI衬底包括由硅制成的半导体衬底(支撑衬底，衬底)51、绝缘层BOX、以及形成在绝缘层BOX的上部部分上的半导体层(元件形成区)SM。半导体层(元件形成区)SM由元件隔离区STI隔离。
元件隔离区STI把有源区AcP1和AcN1隔开(分开)。绝缘层BOX例如由厚度约为10nm的氧化硅膜制成。绝缘层BOX使半导体层SM与半导体衬底51或p型阱区PW和n型阱区NW绝缘并且分开。半导体层SM例如由厚度约为10至15nm的硅膜形成。在元件隔离区STI中，提供元件隔离膜，诸如氧化硅膜(SiO)或氮化硅膜(SiN)和氧化硅膜(SiO)的层压膜。
绝缘层BOX被设置在有源区AcN1下方，而p型阱区PW被设置在绝缘层BOX下方。绝缘层BOX被设置在有源区AcP1下方，而n型阱区NW被设置在绝缘层BOX下方。n型掩埋阱区DNW被设置在p型阱区PW和n型阱区NW下方。n型掩埋阱区DNW被设置在p型阱区PW与半导体衬底51之间，而n型掩埋阱区DNW被设置在n型阱区NW与半导体衬底51之间。P型阱区PW和n型阱区NW被形成在半导体衬底51内部的半导体衬底51的主表面上，而半导体层SM经由绝缘膜BOX而被形成在半导体衬底51的主表面上。由隔离区STI包围的半导体层SM或由隔离区STI包围的半导体衬底51的主表面构成有源区。向p型阱区PW供应衬底偏置电压VBN，而衬底偏置电压VBP被供应给n型阱区NW。
N沟道MOS晶体管MN1和P沟道MOS晶体管MP1的结构被示出。N沟道MOS晶体管MN2的配置与N沟道MOS晶体管MN1的配置相同。P沟道MOS晶体管MP1的配置与P沟道MOS晶体管MP2的配置相同。
N沟道MOS晶体管MN1的n型栅极电极GD1经由栅极绝缘膜52而被形成在有源区AcN1中的半导体层SM上。例如，栅极绝缘膜52由厚度为2nm的氧氮化硅膜构成，但还可以由氧化硅膜或由被称为高k膜的高介电常数膜等构成。栅极电极GD1由引入n型杂质的多晶硅膜形成。栅极绝缘膜52是非常薄的膜，并且比例如绝缘膜BOX或元件隔离膜的厚度薄。
栅极电极GD1在N沟道MOS晶体管MN1的沟道长度方向(图3中的横向方向)上具有相对侧壁，并且由氮化硅膜制成的偏移间隔物OS被形成在该侧壁上，以覆盖栅极电极GD1的整个侧壁。由氧化硅膜制成的绝缘膜53和由氮化硅膜制成的侧壁绝缘膜SW被形成在偏移间隔物OS上。绝缘膜53和侧壁绝缘膜SW经由偏移间隔物OS覆盖栅极电极GD1的整个侧壁。
在沟道长度方向上，n型低浓度半导体区NM和n型高浓度半导体区NH分别被形成在栅极电极GD1的两侧上，以将栅极电极GD1夹在中间，并且n型低浓度半导体区NM和n型高浓度半导体区NH是N沟道MOS晶体管MN1的源极区S或漏极区D。n型高浓度半导体区NH的n型杂质浓度高于n型低浓度半导体区NM的n型杂质浓度，并且n型高浓度半导体区NH被布置为距栅极电极GN1比n型低浓度半导体区NM远。n型低浓度半导体区NM和n型高浓度半导体区NH与绝缘层BOX接触。跨半导体层SM和外延层EP形成n型高浓度半导体区NH，其中在半导体层SM上选择性地生长硅。
硅化物层SIL被形成在栅极电极GD1和n型高浓度半导体区NH的表面(上部表面)上，并且降低N沟道MOS晶体管MN1的源极区S、漏极区D和栅极电极GD1的电阻。N沟道MOS晶体管MN1的源极区S通过作为导体的插接导体层P1c被连接到作为导体的第一层互连M1。插接导体层P1c被设置在覆盖N沟道MOS晶体管MN1的层间绝缘膜54中。第一层布线M1被形成在绝缘膜55中设置的布线槽中。
P沟道MOS晶体管MP1的p型栅极电极GL1经由栅极绝缘膜52而被形成在有源区AcP1中的半导体层SM上。例如，栅极绝缘膜52由厚度为2nm的氧氮化硅膜构成，但还可以由氧化硅膜或由被称为高k膜的高介电常数膜等构成。栅极电极GL1由引入p型杂质的多晶硅膜形成。
栅极电极GL1在P沟道MOS晶体管MP1的沟道长度方向(图3中的横向方向)上具有相对侧壁，并且由氮化硅膜制成的偏移间隔物OS被形成在该侧壁上，以覆盖栅极电极GL1的整个侧壁。由氧化硅膜制成的绝缘膜53和由氮化硅膜制成的侧壁绝缘膜SW被形成在偏移间隔物OS上。绝缘膜53和侧壁绝缘膜SW经由偏移间隔物OS覆盖栅极电极GL1的整个侧壁。
在沟道长度方向上，p型低浓度半导体区PM和p型高浓度半导体区PH分别被形成在栅极电极GL1的两侧，以便将栅极电极GL1夹在中间，并且p型低浓度半导体区PM和p型高浓度半导体区PH是P沟道MOS晶体管MP1的源极区S或漏极区D。p型高浓度半导体区PH的p型杂质浓度高于p型低浓度半导体区PM的p型杂质浓度，并且p型高浓度半导体区PH被配置为距栅极电极GL1比p型低浓度半导体区PM远。p型低浓度半导体区PM和p型高浓度半导体区PH与绝缘层BOX接触。跨半导体层SM和外延层EP形成p型高浓度半导体区PH，其中在半导体层SM上选择性地生长硅。
硅化物层SIL被形成在栅极电极GL1和p型高浓度半导体区PH的表面(上部表面)上，并且降低P沟道MOS晶体管MP1的源极区S、漏极区D和栅极电极GL1的电阻。P沟道MOS晶体管MP1的源极区S通过作为导体的插接导体层P1a被连接到作为导体的第一层互连M1。插接导体层P1a被设置在覆盖P沟道MOS晶体管MP1的层间绝缘膜54中。第一层布线M1被形成在绝缘膜55中设置的布线槽中。被连接到P沟道MOS晶体管MP1的源极区S的第一层布线M1被连接到由第二层布线M2形成的电源电位布线VCC。
本文中，硅化物层SIL例如由硅化钴(CoSi)层、硅化钛(TiSi)层、硅化镍(NiSi)层、含铂(Pt)的硅化镍(NiSi)层等构成。
插接导体层P1c和P1a具有诸如氮化钨(TiW)膜或氮化钛(TiN)膜之类的势垒导体膜和钨(W)的主导体膜的叠层结构。其他插接导体层P1b、P1d、P1e、P1f、P1g、P1h、P1i、P1j和共享的导体层SC的结构与插接导体层P1c和P1a的结构相同。
第一层布线M1是铜布线，并且在其上层中由阻挡导体膜和主要由铜构成的主导体膜的叠层结构构成。阻挡导体膜由钽(Ta)、钛(Ti)、钌(Ru)、钨(W)、锰(Mn)、其氮化物或硅化物、或其层压膜构成。主要由铜制成的主导体膜由铜(Cu)或铜合金(铜(Cu)以及铝(Al)、镁(Mg)、钛(Ti)、锰(Mn)、铁(Fe)、锌(Zn)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、钯(Pd)、银(Ag)、金(Au)或铟(铟)、镧系元素基金属或诸如锕系元素基金属之类的合金中的任一个)形成。
层间绝缘膜54由氧化硅膜(SiO)形成，并且绝缘膜55由氧化硅膜(SiO)形成，但可以由包含碳的氧化硅膜(SiOC薄膜)的单层膜或叠层膜、包含氮和碳的氧化硅薄膜(SiCON薄膜)、或包含氟的氧化硅薄膜(SiOF薄膜)形成。
图4是用于说明读取数据时根据第一实施例的存储器单元2的操作的图。
参照图4，在时间T0，字线WL被激活，并且数据读取操作被执行。
根据存储器单元MC的数据，减小位线BL和ZBL中的一条位线的电压。本文中，在正常时间内，在经过预先确定的时间段之后，控制信号SAE被激活，并且感测放大器电路24操作，并且输出读取数据。
另一方面，当从衬底偏置生成电路8向存储器单元2施加衬底偏置电压VBP和VBN时，存储器单元2的晶体管的阈值电压升高。
图5是用于说明根据第一实施例的当未向MOS晶体管施加衬底偏置电压时以及当向MOS晶体管施加衬底偏置电压时MOS晶体管的特征改变的图。
如图5中所示，我们将说明电源电压VCC为0.8V并且阈值变化的标准偏差δVt为0.02V的情况。
当未向MOS晶体管施加衬底偏置电压时，假设MOS晶体管的阈值电压Vth为0.4V。另一方面，当衬底偏置电压被施加时，假设MOS晶体管的阈值电压Vth为0.6V。
例如，假设在存储器设计中允许5.5σ的变化。在这种情况下，根据MOS晶体管的变化，当衬底偏置电压未被施加时，具有最高阈值的MOS晶体管的最差Vth被设置为0.4+5.5*0.02＝0.51V。另一方面，当向MOS晶体管施加衬底偏置电压时，具有最高阈值的MOS晶体管的最差Vth被设置为0.71V。
根据上述最差Vth的值，假设衬底偏置电压未被施加时的存储器单元电流Ids的比例降低至1倍，则当衬底偏置电压被施加时的存储器单元电流Ids的比例降低至0.173倍。
另一方面，假设当衬底偏置电压未被施加时衬底偏置电压为1倍，则当衬底偏置电压被施加时流过延迟级的电流Ids_delay的比例减低至0.354倍。
因此，电流量在衬底偏置电压被施加的情况与衬底偏置电压未被施加的情况之间不同。
换句话说，当衬底偏置电压被施加时，存储器单元电流是相对于延迟级的电流量的一半，因此，需要两倍的延迟量。
图6是用于说明根据第一实施例的定时调整电路16的电路配置的图。
参照图6，定时调整电路16包括两类延迟级102、104和选择器100。
第一延迟级102和第二延迟级104接收控制信号TDEC，使信号延迟预先确定的时段，并且将延迟后的信号输出到选择器100。
选择器100根据控制信号BBC切换第一延迟级102或第二延迟级104的输出。
说明性地，第二延迟级104的延迟是第一延迟级102的延迟的两倍。具体地，当衬底偏置电压未被施加时，定时调整电路16根据控制信号BBC(“L”电平)输出来自第一延迟级102的信号作为控制信号SDBL。另一方面，当衬底偏置电压被施加时，定时调整电路16根据控制信号BBC(“H”电平)输出来自第二延迟级104的信号作为控制信号SDBL。
因此，当衬底偏置电压被施加时，由于存储器单元2的MOS晶体管的阈值电压增加，所以定时调整电路16根据MOS晶体管的操作延迟输出控制信号SDBL。控制器10根据控制信号SDBL生成内部写入使能信号WE和感测放大器使能信号SE，从而使得高精度的定时调整可以被执行。
(第二实施例)
图7是图示根据第二实施例的辅助电路的图。
参照图7，在该实施例中，在写入操作时使用的辅助电路被提供。
具体地，提供了为字线驱动电路14提供的字驱动器调整电路140和与写入驱动器22相对应提供的写入辅助电路220。
图8是用于说明根据第二实施例的字驱动器调整电路140的电路配置的图。
参照图8，字驱动器调整电路140在衬底偏置电压被施加时与衬底偏置电压未被施加时之间切换电源电压。
具体地，字驱动器调整电路140根据控制信号BBC的输入从电源电压VCC切换到电源电压VWL。
字驱动器调整电路140包括开关SW1、SW2和反相器IV。开关SW1被连接到电源电压VCC和字线驱动电路14的电源节点，并且其栅极接收控制信号BBC。开关SW1和SW2是P沟道MOS晶体管。
开关SW2被连接到电源电压VWL和字线驱动电路14的电源节点，并且其栅极经由反相器IV接收控制信号BBC的反相信号。
电源电压VWL的电压高于电源电压VCC的电压。根据控制信号BBC(“L”电平)的输入，开关SW1被接通。在这种实例中，开关SW2被关断。
因此，在正常时间内，电源电压VCC被供应给字线驱动电路14的电源节点。
另一方面，当衬底偏置电压被施加时，控制信号BBC(“H”电平)被输入。开关SW1被关断，并且开关SW2被接通。
因此，当衬底偏置电压被施加时，电源电压VWL被供应给字线驱动电路14的电源节点。
当MOS晶体管的阈值电压存在通过衬底偏置电压的施加而被增加的可能性时，这使得写入操作裕度能够通过将电源电压VCC改变为电源电压VWL来被提高，从而使得MOS晶体管的写入操作裕度可以被降低。
也就是说，即使衬底偏置电压被施加时，数据也可以被写入存储器单元2。
图9是用于说明根据第二实施例的写入辅助电路220的电路配置的图。
参照图9，写入辅助电路220包括AND电路AD、反相器IV2、驱动器221、N沟道MOS晶体管222、以及电容器223。
AND电路AD基于控制信号BSTE和控制信号BBC的输入来输出AND逻辑运算结果。
反相器IV2使AND电路AD的输出反相，并且将反相后的输出输出到驱动器221。N沟道MOS晶体管222被设置在写入驱动器22的接地节点N0与接地电压GND之间，并且接收反相器IV2在其栅极处的输出。
电容器223被设置在驱动器221与接地节点N0之间。接下来，对操作进行描述。
在正常时间内，AND电路AD输出“L”电平。因此，反相器IV2输出“H”电平。N沟道MOS晶体管222被接通，并且接地节点N0被连接到接地电压GND。
当衬底偏置电压被施加时，控制信号BBC和控制信号BSTE被设置为“H”电平。因此，AND电路AD输出“H”电平。反相器IV2输出“L”电平。因此，N沟道MOS晶体管222被关断。由于驱动器222以“L”电平驱动信号线，所以节点N0经由电容器223而被设置为负电压电平。
在正常时间内的写入操作期间，写入驱动器22将预充电后的位线BL和ZBL中的一条位线设置为接地电压GND。接地节点被连接到接地电压。
另一方面，当衬底偏置电压被施加时，控制信号BBC(“H”电平)和控制信号BSTE(“H”电平)被输入。N沟道MOS晶体管222被关断。然后，节点N0被设置为负电压。
因此，当衬底偏置电压被施加时，负电压被施加到接地节点。
结果，当由于衬底偏置电压的施加而使MOS晶体管的阈值电压升高时，通过将接地节点N0设置为负电压，写入操作裕度可以被提高，并且MOS晶体管的写入操作裕度可以被降低。
也就是说，即使衬底偏置电压被施加，数据也可以被写入存储器单元2。
(第三实施例)
图10是图示根据第三实施例的偏置调整电路的图。
参照图10，在本实施例中，功率开关304和偏置调整电路300被提供，以用于低功耗模式(重启待机模式)。
更具体地，电源开关304被连接到外围电路4，并且根据控制信号RS停止供电。结果，外围电路4所消耗的功率可以被减少。
偏置调整电路300被提供给存储器阵列20，并且降低了存储器阵列20的功耗。具体地，通过抑制流过存储器阵列20的存储器单元MC的直通电流，功耗被降低。
图11是偏置调整电路300的示意图。参照图11，偏置调整电路300包括AND电路306、P沟道MOS晶体管308、以及N沟道MOS晶体管310和312。
N沟道MOS晶体管312被设置在存储器单元MC的接地节点N1与接地电压GND之间。N沟道MOS晶体管310被连接到接地节点N1和N沟道MOS晶体管312的栅极，并且其栅极接收AND电路306的输出。
P沟道MOS晶体管308被连接到电源电压VCC的栅极和N沟道MOS电阻器312，并且栅极接收AND电路306的输出。
AND电路306被输入控制信号RS和控制信号BBC的反相信号，并且将AND逻辑运算结果输出到P沟道MOS晶体管308和N沟道MOS晶体管310的栅极。
在正常时间内，控制信号RS被设置为“L”电平。因此，AND电路306输出“L”电平。因此，P沟道MOS晶体管308被接通，而N沟道MOS晶体管310被关断。
由于P沟道MOS晶体管308被接通，所以电压RSSW被设置为“H”电平。因此，N沟道MOS晶体管312被接通。电压ARVSS被设置为接地电压GND电平。
在低功耗模式(重启待机模式)下，控制信号RS被设置为“H”电平。在这种情况下，假设衬底偏置电压未被施加。也就是说，控制信号BBC处于“L”电平。AND电路306被设置为“H”电平。
因此，P沟道MOS晶体管308被关断。N沟道MOS晶体管310被接通。因此，节点N1和N沟道MOS晶体管312的栅极彼此电连接。也就是说，N沟道MOS晶体管312处于二极管连接状态。这使得电压ARVSS从接地电压GND电平上升二极管连接量。结果，由于存储器单元MC的接地节点N1变高，所以可以减少流过存储器单元MC的直通电流量。
另一方面，当在低功耗模式(重启待机模式模式)下衬底偏置电压被施加时，存储器单元MC的阈值电压上升。结果，如果存储器单元MC的接地节点N1的电压高，则存储器单元MC的保持裕度变小，并且数据可能被破坏。
因此，当衬底偏置电压被施加时，在低功耗模式(重启待机模式)下辅助功能被关断。即，当控制信号RS处于“H”电平并且控制信号BBC处于“H”电平时，AND电路306输出“L”电平。
结果，N沟道MOS晶体管312被接通，并且电压ARVSS被设置为接地电压GND。
因此，当由于衬底偏置电压的施加而使MOS晶体管的阈值电压增加时，辅助功能被关断，从而使得MOS晶体管的保持裕度可以被降低。换句话说，通过禁用偏置调整电路300，数据保持裕度可以被提高。
也就是说，即使当衬底偏置电压被施加时，存储器单元2的数据保持特征也可以被维持。
(第四实施例)
在第四实施例中，对控制信号RS的定时调整进行描述。
图12是根据第四实施例的定时调整电路的电路配置图。参照图12，在该示例中，对控制信号RS的定时调整进行描述。
包括反相器组402、404、406和选择器400。选择器400通过控制信号RS的反相器组402和404选择延迟信号，并且通过反相器组402选择延迟信号。
由选择器400选择的延迟信号经由反相器组406输出作为控制信号RSO。
选择器400根据控制信号BBC切换延迟信号。例如，当不向选择器400施加衬底偏置电压时，选择器400根据控制信号BBC(“L”电平)通过反相器组402和404选择延迟信号，并且通过反相器组406输出延迟信号作为控制信号RSO。
另一方面，当衬底偏置电压被施加时，选择器400根据控制信号BBC(“H”电平)经由反相器组402选择延迟信号，并且经由反相器组406输出延迟信号作为控制信号RSO。
结果，定时调整电路可以将预先确定的延迟添加到指令进入低功耗模式(重启待机模式)的控制信号RS，并且输出延迟后的控制信号RSO。
另一方面，当衬底偏置电压被施加时，由于MOS晶体管的阈值电压中的增加而发生MOS晶体管的操作延迟。因此，控制信号RSO比当没有向控制信号RSO施加衬底偏置电压时输出控制信号RSO更慢地输出。
在这种情况下，即使低功耗模式(重启待机模式)被取消，该模式也不会被立即取消，并且时间可能会花很长。
因此，当衬底偏置电压被施加时，鉴于由于MOS晶体管的阈值电压增加而导致的MOS晶体管的操作延迟，不通过反相器组404的路径被提供。然后，使用路径的信号输出控制信号RSO。
结果，即使低功耗模式(重启待机模式)被取消，也可以通过改变延迟量来调整定时。这使得可以抑制不必要的操作延迟并且可以高精度地执行定时调整。
尽管已经基于上述实施例对本公开进行了具体描述，但是本公开不限于实施例，并且不用说，在不脱离其主旨的情况下可以进行各种修改。

Claims (15)

1.一种半导体器件，包括：
存储器电路，包括由SOTB晶体管构成的存储器单元；以及
模式指定电路，针对第一模式或第二模式切换所述存储器电路的操作模式，
其中所述存储器电路包括：
衬底偏置生成电路，向所述SOTB晶体管提供衬底偏置电压；以及
定时信号生成电路，生成用于所述存储器电路的读取操作或写入操作的定时信号，
其中在所述第二模式下，所述衬底偏置生成电路不向所述SOTB晶体管提供所述衬底偏置电压。
2.根据权利要求1所述的半导体器件，
其中在所述第一模式下，所述衬底偏置生成电路向所述SOTB晶体管供应所述衬底偏置电压。
3.根据权利要求1所述的半导体器件，
其中所述存储器电路在所述第一模式下以第一速度操作，并且在所述第二模式下以比所述第一速度更快的第二速度操作，以及
其中所述定时信号生成电路生成与所述操作模式相对应的不同定时信号。
4.根据权利要求3所述的半导体器件，
其中所述定时信号生成电路在所述第一模式下生成具有第一延迟级的第一定时信号，
其中所述定时信号生成电路在所述第二模式下生成具有第二延迟级的第二定时信号。
5.根据权利要求1所述的半导体器件，其中向所述SOTB晶体管供应所述衬底偏置电压时的所述SOTB晶体管的阈值电压高于不向所述SOTB晶体管供应所述衬底偏置电压时的所述SOTB晶体管的阈值电压。
6.根据权利要求3所述的半导体器件，其中所述定时信号生成电路包括选择器电路，所述选择器电路在所述第一模式下通过所述第一延迟级切换和输出所述第一定时信号，并且在所述第二模式下通过所述第二延迟级输出所述第二定时信号。
7.根据权利要求1所述的半导体器件，
其中所述存储器电路包括能够辅助所述存储器电路的写入操作的辅助电路，
其中所述辅助电路在所述第一模式下操作，以及
其中所述辅助电路不在所述第二模式下操作。
8.根据权利要求7所述的半导体器件，
其中所述存储器电路包括被连接到所述存储器单元的一对位线，以及
其中所述辅助电路在所述写入操作期间将所述一对位线中的一个位线的电压从第一电压改变为低于所述第一电压的第二电压。
9.根据权利要求8所述的半导体器件，其中所述存储器电路包括激活电路，所述激活电路用于在所述第一模式下激活所述辅助电路。
10.根据权利要求7所述的半导体器件，
其中所述存储器电路包括被连接到所述存储器单元的字线，以及
其中所述辅助电路在所述写入操作期间将所述字线的电压从第三电压改变为高于所述第三电压的第四电压。
11.根据权利要求1的半导体器件，
其中所述存储器电路包括调整电路，所述调整电路调整所述存储器电路的所述衬底偏置电压；以及
其中所述调整电路在所述第二模式下操作，并且不在所述第一模式下操作。
12.根据权利要求11所述的半导体器件，
其中所述调整电路包括开关电路，所述开关电路被设置在接地布线和所述存储器单元之间；以及
其中所述开关电路在所述第二模式下被关断，并且在所述第一模式下被接通。
13.根据权利要求4所述的半导体器件，其中所述第一定时信号和所述第二定时信号是重启待机信号。
14.一种半导体器件，包括：
存储器电路，包括由SOTB晶体管构成的存储器单元；以及
模式指定电路，指定所述存储器电路的操作速度，
其中所述存储器电路包括：
衬底偏置生成电路，向所述SOTB晶体管提供衬底偏置电压；以及
辅助电路，辅助所述存储器电路的写入操作，
其中当所述模式指定电路指定用于以第一速度操作所述存储器电路的第一模式时，所述偏置电路向所述SOTB晶体管供应所述衬底偏置电压；
其中当所述模式指定电路指定用于以比所述第一速度快的第二速度操作所述存储器电路的第二模式时，所述偏置电路不向所述SOTB晶体管提供所述衬底偏置电压，
其中当所述第一模式被指定时，所述辅助电路操作，以及
其中当所述第二模式被指定时，所述辅助电路不操作。
15.一种半导体器件，包括：
存储器电路，包括由SOTB晶体管构成的存储器单元；以及
模式指定电路，指定所述存储器电路的操作速度，
其中所述存储器电路包括：
衬底偏置生成电路，向所述SOTB晶体管供应衬底偏置电压；以及
调整电路，调整所述存储器电路的所述衬底偏置电压；
其中当所述模式指定电路指定用于以第一速度操作所述存储器电路的第一模式时，向所述SOTB晶体管供应所述衬底偏置电压，
其中当所述模式指定电路指定用于以比所述第一速度更快的第二速度操作所述存储器电路的第二模式时，不向所述SOTB晶体管提供所述衬底偏置电压，
其中当所述第一模式被指定时，所述调整电路操作，以及
其中当所述第二模式被指定时，所述调整电路不操作。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6340310B2 (ja) 2014-12-17 2018-06-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびウェラブル装置
TWI786010B (zh) * 2022-04-06 2022-12-01 円星科技股份有限公司 使一電路模組具備可靠容限設定的方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030223276A1 (en) * 2002-05-30 2003-12-04 Masanao Yamaoka Semiconductor memory device having the operating voltage of the memory cell controlled
CN1516194A (zh) * 2002-12-24 2004-07-28 ��ʽ���������Ƽ� 半导体存储器件
CN101056103A (zh) * 2006-04-10 2007-10-17 恩益禧电子股份有限公司 半导体集成电路器件及衬底偏置控制方法
JP2008103047A (ja) * 2006-10-20 2008-05-01 Toshiba Corp 半導体集積回路装置
CN101276641A (zh) * 2007-03-29 2008-10-01 株式会社日立制作所 半导体存储器件
WO2010082498A1 (ja) * 2009-01-19 2010-07-22 株式会社日立製作所 半導体装置
US20100315888A1 (en) * 2009-06-10 2010-12-16 Elpida Memory, Inc. Semiconductor device
JP2012079405A (ja) * 2005-05-23 2012-04-19 Renesas Electronics Corp 半導体記憶装置
US20120224405A1 (en) * 2011-03-04 2012-09-06 Renesas Electronics Corporation Semiconductor device
JP2012234593A (ja) * 2011-04-28 2012-11-29 Renesas Electronics Corp 半導体装置
US20160180923A1 (en) * 2014-12-17 2016-06-23 Renesas Electronics Corporation Semiconductor integrated circuit device and wearable device
JP2016177864A (ja) * 2016-04-26 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置
US9552871B1 (en) * 2016-04-08 2017-01-24 Jeng-Jye Shau Low power high performance electrical circuits
US20180091130A1 (en) * 2016-09-29 2018-03-29 Renesas Electronics Corporation Semiconductor device
US20180144790A1 (en) * 2001-10-23 2018-05-24 Renesas Electronics Corporation Semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015222607A (ja) * 2014-05-22 2015-12-10 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180144790A1 (en) * 2001-10-23 2018-05-24 Renesas Electronics Corporation Semiconductor device
US20030223276A1 (en) * 2002-05-30 2003-12-04 Masanao Yamaoka Semiconductor memory device having the operating voltage of the memory cell controlled
CN1516194A (zh) * 2002-12-24 2004-07-28 ��ʽ���������Ƽ� 半导体存储器件
JP2012079405A (ja) * 2005-05-23 2012-04-19 Renesas Electronics Corp 半導体記憶装置
CN101056103A (zh) * 2006-04-10 2007-10-17 恩益禧电子股份有限公司 半导体集成电路器件及衬底偏置控制方法
JP2008103047A (ja) * 2006-10-20 2008-05-01 Toshiba Corp 半導体集積回路装置
CN101276641A (zh) * 2007-03-29 2008-10-01 株式会社日立制作所 半导体存储器件
WO2010082498A1 (ja) * 2009-01-19 2010-07-22 株式会社日立製作所 半導体装置
US20100315888A1 (en) * 2009-06-10 2010-12-16 Elpida Memory, Inc. Semiconductor device
US20120224405A1 (en) * 2011-03-04 2012-09-06 Renesas Electronics Corporation Semiconductor device
JP2012234593A (ja) * 2011-04-28 2012-11-29 Renesas Electronics Corp 半導体装置
US20160180923A1 (en) * 2014-12-17 2016-06-23 Renesas Electronics Corporation Semiconductor integrated circuit device and wearable device
US9552871B1 (en) * 2016-04-08 2017-01-24 Jeng-Jye Shau Low power high performance electrical circuits
JP2016177864A (ja) * 2016-04-26 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置
US20180091130A1 (en) * 2016-09-29 2018-03-29 Renesas Electronics Corporation Semiconductor device

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