JP7195133B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7195133B2
JP7195133B2 JP2018237192A JP2018237192A JP7195133B2 JP 7195133 B2 JP7195133 B2 JP 7195133B2 JP 2018237192 A JP2018237192 A JP 2018237192A JP 2018237192 A JP2018237192 A JP 2018237192A JP 7195133 B2 JP7195133 B2 JP 7195133B2
Authority
JP
Japan
Prior art keywords
circuit
substrate bias
operation mode
memory
bias voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018237192A
Other languages
English (en)
Other versions
JP2020098656A (ja
Inventor
誠 藪内
信二 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018237192A priority Critical patent/JP7195133B2/ja
Priority to US16/668,768 priority patent/US10971219B2/en
Priority to CN201911144021.XA priority patent/CN111341364A/zh
Publication of JP2020098656A publication Critical patent/JP2020098656A/ja
Application granted granted Critical
Publication of JP7195133B2 publication Critical patent/JP7195133B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本開示は、半導体装置に関する。
近年、半導体装置の微細化とともに、ＭＯＳトランジスタのばらつきが顕著に現れるようになってきている。これにより、例えば半導体装置に含まれるメモリユニット（代表的にはＳＲＡＭ（Static Random Access Memory）モジュール）では、ＳＲＡＭセルのばらつきを考慮したタイミング設計を行うことが重要となる。
一方で、半導体装置の消費電力を低減する技術として、半導体装置の基板に基板バイアス電圧を印加する方式がある。基板バイアス電圧の印加によりＳＲＡＭセルの閾値電圧が高くなるためリーク電流を低減することが可能である。
特開２０１２－１８５８８２号公報
しかしながら、ＳＲＡＭセルのばらつきを考慮したタイミング設計をした場合であっても、基板バイアス電圧を印加した際には閾値電圧が変化するため動作タイミングも通常時と異なるタイミングに調整する必要がある。
本開示は、上記の課題を解決するためになされたものであって、動作マージンを改善することが可能な半導体装置を提供する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のある局面に従う半導体装置は、SOTB（Silicon on Thin Buried Oxide）トランジスタで形成されるメモリ回路と、メモリ回路の動作速度を指定するモード指定回路とを備える。メモリ回路は、行列状に配置されたメモリアレイと、SOTBトランジスタに基板バイアス電圧を供給することが可能な基板バイアス生成回路と、メモリアレイの読出／書込動作に用いるタイミング信号を生成するタイミング信号生成回路とを含む。基板バイアス生成回路は、モード指定回路によりメモリ回路を第１速度で動作させる第１動作モードが指定される場合、基板バイアス電圧をSOTBトランジスタに供給する。モード指定回路によりメモリ回路を第１速度よりも高速な第２速度で動作させる第２動作モードが指定される場合、基板バイアス電圧をSOTBトランジスタに供給しない。タイミング信号生成回路は、第１動作モードが指定される場合には、第１の遅延段による第１タイミング信号を生成し、第２動作モードが指定される場合には、第２の遅延段による第２タイミング信号を生成する。
一実施例によれば、本開示の半導体装置は、動作マージンを改善することが可能である。
実施形態１に従う半導体装置１について説明する図である。 実施形態１に従うメモリセルＭＣの構成を説明する図である。 実施形態１に従うＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタの構造について説明する図である。 実施形態１に従うメモリユニット２のデータ読出時の動作について説明する図である。 実施形態１に従う基板バイアス電圧を印加した場合、基板バイアス電圧を印加しない場合のＭＯＳトランジスタの特性の変化について説明する図である。 実施形態１に従うタイミング調整回路１６の回路構成について説明する図である。 実施形態２に従うアシスト回路を説明する図である。 実施形態２に従うワードドライバ調整回路１４０の回路構成について説明する図である。 実施形態２に従う書込アシスト回路２２０の回路構成について説明する図である。 実施形態３に従うバイアス調整回路について説明する図である。 バイアス調整回路３００の回路構成図である。 実施形態４に従うタイミング調整回路の回路構成図である。
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
（実施形態１）
図１は、実施形態１に従う半導体装置１について説明する図である。
図１を参照して、実施形態１による半導体装置１は、メモリユニット２と、周辺回路４と、メインコントローラ６と、基板バイアス生成回路８とを含む。半導体装置１は、２つの動作速度モードを有している。半導体装置１は、低速で動作する低速モード（第１動作モード）と、低速モードよりも高速で動作する通常モード（第２動作モード）とを有している。
メインコントローラ６は、半導体装置１全体を制御する。
周辺回路４は、ロジック回路等である。
基板バイアス生成回路８は、メモリユニット２に対して基板バイアスを生成して出力する。本例においては、基板バイアス電圧ＶＢＰ，ＶＢＮをメモリユニット２に出力する。
メインコントローラ６は、メモリユニット２を制御するための種々の制御信号を出力する。メインコントローラ６は、メモリユニット２の動作速度として通常モードと、通常モードよりも低速な速度で動作する低速モードとを選択して指定することが可能である。
メインコントローラ６は、低速モードの場合に基板バイアス生成回路８に指示し、基板バイアス生成回路８は、ＰチャネルＭＯＳトランジスタ用の基板バイアス電圧ＶＢＰおよびＮチャネルＭＯＳトランジスタ用の基板バイアス電圧ＶＢＮをメモリユニット２に供給する。一方 、通常モードの場合には、基板バイアス電圧ＶＢＰおよび基板バイアス電圧ＶＢＮを供給しない。上述の基板バイアス電圧ＶＢＰおよびＶＢＮを供給しないとは、各々のＰチャネルＭＯＳおよびＮチャネルＭＯＳのソースと基板（ウエル領域）の電位を実質的に同じにさせる（ゼロバイアス電圧を供給する）ことを意味している。一例として、基板バイアス電圧ＶＢＰを電圧ＶＤＤおよび基板バイアス電圧ＶＢＮを０Ｖとする。
メモリユニット２は、アドレス制御回路１２と、ワード線駆動回路１４、タイミング調整回路１６と、メモリアレイ２０と、列選択回路１８と、コントローラ１０と、書込ドライバ２２と、センスアンプ回路２４と、入出力バッファ回路２６とを含む。
メモリアレイ２０は、第１方向に延伸する（ｍ＋１）本のワード線ＷＬ０～ＷＬｍと、第１方向と交差する第２方向に延伸する（ｎ＋１）個のビット線対（ＢＬ０，ＺＢＬ０）～（ＢＬｎ，ＺＢＬｎ）と、（ｍ＋１）本のワード線と（ｎ＋１）個のビット線対の交点に配置された複数のメモリセルＭＣを含む。各ビット線対は、相補信号を伝送する２本のビット線（例えばＢＬ０とＺＢＬ０）で構成される。
アドレス制御回路１２は、制御信号ＴＤＥＣをトリガとしてメモリユニット２の外部アドレス端子からのアドレス信号Ａ０～Ａｊをデコード（あるいはプリデコード）し、行選択信号Ｘ０～Ｘｋと、列選択信号Ｙ０～Ｙｉを出力する。
ワード線駆動回路１４は、行選択信号Ｘ０～Ｘｋに応じて（ｍ＋１）本のワード線のいずれか１本を選択（活性化）する。
列選択回路１８は、列選択信号Ｙ０～Ｙｉに応じて（ｎ＋１）個のビット線対のいずれか１個を選択する。
タイミング調整回路１６は、実施形態の主要な特徴の一つであり、詳細は後述するが制御信号ＴＤＥＣを入力として、制御信号ＳＤＢＬを出力する。
コントローラ１０は、メモリユニット２の外部制御端子からの各種制御信号（ＷＥＮ，ＣＬＫ，ＣＥＮ，ＲＳ）ならびに制御信号ＳＤＢＬに応じて、制御信号ＴＤＥＣ、内部ライトイネーブル信号ＷＥ、センスアンプイネーブル信号ＳＥを生成する。
制御信号ＷＥＮは、読出命令と書込命令とを識別するライトイネーブル信号である。
クロックＣＬＫは、読出／書込動作の基準となるクロック信号である。
制御信号ＣＥＮは、クロック信号の有効・無効を制御するクロックイネーブル信号である。
制御信号ＲＳは、メモリユニット２に対して低消費電力モード（レジュームスタンバイモード）に入るように指示する信号である。
制御信号ＢＢＳは、メモリユニット２に対して基板バイアス電圧を印加する際の信号である。
入出力バッファ回路２６は、メモリユニット２の外部データ端子からのデータ入力信号Ｄｉを取り込んで書込ドライバ２２に伝送し、また、センスアンプ回路２４からの出力信号を取り込んでデータ出力信号Ｄｏとして外部データ端子に出力する。
書込ドライバ２２は、内部ライトイネーブル信号ＷＥに応じて入出力バッファ回路２６からのデータを差動増幅し、前述した列選択回路１８を介して所定のビット線対に伝送する。
センスアンプ回路２４は、センスアンプイネーブル信号ＳＥをトリガとして、所定のビット線対からＹＳＷを介して伝送された信号対を差動増幅し、入出力バッファ回路２６に向けて出力を行う。
図２は、実施形態１に従うメモリセルＭＣの構成を説明する図である。
図２を参照して、ここでは、４個のＮＭＯＳトランジスタＭＮ１～ＭＮ４と、２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２を備えたＳＲＡＭメモリセルとなっている。
ＮチャネルＭＯＳトランジスタＭＮ３は、ゲートがワード線ＷＬに接続され、ソース・ドレインの一方が正極側のビット線ＢＬに接続される。ＮチャネルＭＯＳトランジスタＭＮ４は、ゲートがＷＬに接続され、ソース・ドレインの一方が負極側のビット線ＺＢＬに接続される。ＮチャネルＭＯＳトランジスタＭＮ１およびＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ２およびＰチャネルＭＯＳトランジスタＭＰ２は、それぞれ、電源電圧ＶＣＣと接地電源電圧ＶＳＳの間でＣＭＯＳインバータ回路を構成する。この２個のＣＭＯＳインバータ回路は、一方の入力が他方の出力に接続されることでラッチ回路を構成する。ＮチャネルＭＯＳトランジスタＭＮ４のソース・ドレインの他方は、ＣＭＯＳインバータ回路（ＭＮ１，ＭＰ１）の入力（ＣＭＯＳインバータ回路（ＭＮ２，ＭＰ２）の出力）に接続され、ＮチャネルＭＯＳトランジスタＭＮ３のソース・ドレインの他方には、ＣＭＯＳインバータ回路（ＭＮ２，ＭＰ２）の入力（ＣＭＯＳインバータ回路（ＭＮ１，ＭＰ１）の出力）に接続される。また、基板バイアス電圧ＶＢＮは、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３およびＭＮ４へ供給され、基板バイアス電圧ＶＢＰは、ＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２へ供給される。
図３は、実施形態１に従うＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタの構造について説明する図である。
図３に示されるように、実施形態１に従うＭＯＳトランジスタは、ＳＯＩ基板に形成される。具体的には、ＳＯＴＢ（Silicon on Thin Buried Oxide）トランジスタである。
ＳＯＩ基板は、シリコンからなる半導体基板（支持基板、基板）５１と絶縁層ＢＯＸとその上部の半導体層（素子形成領域）ＳＭとを有する。この半導体層（素子形成領域）ＳＭは、素子分離領域ＳＴＩで分離される。
活性領域ＡｃＰ１、ＡｃＮ１は、素子分離領域ＳＴＩで区画（分離）されている。絶縁層ＢＯＸは、例えば、１０ｎｍ程度の膜厚を有する酸化シリコン膜からなり、半導体層ＳＭを半導体基板５１またはｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷから絶縁分離している。半導体層ＳＭは、例えば、１０～１５ｎｍ程度の膜厚を有するシリコン膜によって形成されている。素子分離領域ＳＴＩには、酸化シリコン膜（ＳｉＯ）または窒化シリコン膜（ＳｉＮ）と酸化シリコン膜（ＳｉＯ）との積層膜等の素子分離膜が設けられている。
活性領域（半導体層ＳＭ）ＡｃＮ１の下部には絶縁層ＢＯＸが配置され、絶縁層ＢＯＸの下部にｐ型ウエル領域ＰＷが配置されている。活性領域（半導体層ＳＭ）ＡｃＰ１の下部には絶縁層ＢＯＸが配置され、絶縁層ＢＯＸの下部にｎ型ウエル領域ＮＷが配置されている。ｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷの下部には、半導体基板５１との間に、ｎ型の埋め込みウエル領域ＤＮＷが配置されている。また、半導体基板５１の内部であって、半導体基板５１の主面にｐ型ウエル領域ＰＷならびにｎ型ウエル領域ＮＷが形成されており、半導体層ＳＭは、半導体基板５１の主面上に絶縁膜ＢＯＸを介して形成されている。そして、素子分離領域ＳＴＩで囲まれた半導体層ＳＭまたは半導体基板５１主面が活性領域を構成している。また、基板バイアス電圧ＶＢＮは、ｐ型ウエル領域ＰＷへ供給され、基板バイアス電圧ＶＢＰはｎ型ウエル領域ＮＷへ供給される。
ＮチャネルＭＯＳトランジスタＭＮ１とＰチャネルＭＯＳトランジスタＭＰ１の構造を示している。なお、ＮチャネルＭＯＳトランジスタＭＮ２は、ＮチャネルＭＯＳトランジスタＭＮ１と同様の構造である。ＰチャネルＭＯＳトランジスタＭＰ１は、ＰチャネルＭＯＳトランジスタＭＰ２と同様の構造である。
活性領域ＡｃＮ１内の半導体層ＳＭ上には、ゲート絶縁膜５２を介して、ＮチャネルＭＯＳトランジスタＭＮ１のｎ型のゲート電極ＧＤ１が形成されている。ゲート絶縁膜５２は、例えば、膜厚２ｎｍの酸窒化シリコン膜からなるが、酸化シリコン膜またはｈｉｇｈ－ｋ膜と呼ばれる高誘電率膜等で構成することもできる。ゲート電極ＧＤ１は、ｎ型不純物が導入された多結晶シリコン膜（ポリシリコン膜）からなる。ゲート絶縁膜５２は、非常に薄い膜であり、例えば、絶縁膜ＢＯＸまたは素子分離膜の膜厚よりも薄い。
ＮチャネルＭＯＳトランジスタＭＮ１のチャネル長方向（図３の横方向）に、ゲート電極ＧＤ１は、対向する側壁を有しており、側壁上には、窒化シリコン膜からなるオフセットスペーサＯＳが形成され、ゲート電極ＧＤ１の側壁全体を覆っている。そして、オフセットスペーサＯＳ上には、酸化シリコン膜からなる絶縁膜５３および窒化シリコン膜からなる側壁絶縁膜ＳＷが形成されている。絶縁膜５３および側壁絶縁膜ＳＷは、オフセットスペーサＯＳを介してゲート電極ＧＤ１の側壁全体を覆っている。
チャネル長方向において、ゲート電極ＧＤ１を挟むように、ゲート電極ＧＤ１の両側に、それぞれ、ｎ型低濃度半導体領域ＮＭおよびｎ型高濃度半導体領域ＮＨが形成されており、ｎ型低濃度半導体領域ＮＭおよびｎ型高濃度半導体領域ＮＨは、ＮチャネルＭＯＳトランジスタＭＮ１のソース領域Ｓまたはドレイン領域Ｄとなっている。ｎ型高濃度半導体領域ＮＨのｎ型不純物濃度は、ｎ型低濃度半導体領域ＮＭのｎ型不純物濃度よりも高濃度であり、ｎ型高濃度半導体領域ＮＨは、ｎ型低濃度半導体領域ＮＭよりもゲート電極ＧＮ１から離れて配置されている。ｎ型低濃度半導体領域ＮＭおよびｎ型高濃度半導体領域ＮＨは、絶縁層ＢＯＸに接している。なお、ｎ型高濃度半導体領域ＮＨは、半導体層ＳＭと、半導体層ＳＭ上にシリコンを選択成長させたエピ層ＥＰとに跨って形成されている。
ゲート電極ＧＤ１およびｎ型高濃度半導体領域ＮＨの表面（上面）にはシリサイド層ＳＩＬが形成され、ＮチャネルＭＯＳトランジスタＭＮ１のソース領域Ｓ、ドレイン領域Ｄおよびゲート電極ＧＤ１の低抵抗化が図られている。ＮチャネルＭＯＳトランジスタＭＮ１のソース領域Ｓは、導電体であるプラグ導体層Ｐ１ｃを介して導電体である第１層配線Ｍ１に接続されている。プラグ導体層Ｐ１ｃは、ＮチャネルＭＯＳトランジスタＭＮ１を覆う層間絶縁膜５４内に設けられている。第１層配線Ｍ１は、絶縁膜５５に設けられた配線溝内に形成されている。
活性領域ＡｃＰ１内の半導体層ＳＭ上には、ゲート絶縁膜５２を介して、ＰチャネルＭＯＳトランジスタＭＰ１のｐ型のゲート電極ＧＬ１が形成されている。ゲート絶縁膜５２は、例えば、膜厚２ｎｍの酸窒化シリコン膜からなるが、酸化シリコン膜またはｈｉｇｈ－ｋ膜と呼ばれる高誘電率膜等で構成することもできる。ゲート電極ＧＬ１は、ｐ型不純物が導入された多結晶シリコン膜（ポリシリコン膜）からなる。
ＰチャネルＭＯＳトランジスタＭＰ１のチャネル長方向（図３の横方向）に、ゲート電極ＧＬ１は、対向する側壁を有しており、側壁上には、窒化シリコン膜からなるオフセットスペーサＯＳが形成され、ゲート電極ＧＬ１の側壁全体を覆っている。そして、オフセットスペーサＯＳ上には、酸化シリコン膜からなる絶縁膜５３および窒化シリコン膜からなる側壁絶縁膜ＳＷが形成されている。絶縁膜５３および側壁絶縁膜ＳＷは、オフセットスペーサＯＳを介してゲート電極ＧＬ１の側壁全体を覆っている。
チャネル長方向において、ゲート電極ＧＬ１を挟むように、ゲート電極ＧＬ１の両側に、それぞれ、ｐ型低濃度半導体領域ＰＭおよびｐ型高濃度半導体領域ＰＨが形成されており、ｐ型低濃度半導体領域ＰＭおよびｐ型高濃度半導体領域ＰＨは、ＰチャネルＭＯＳトランジスタＭＰ１のソース領域Ｓまたはドレイン領域Ｄとなっている。ｐ型高濃度半導体領域ＰＨのｐ型不純物濃度は、ｐ型低濃度半導体領域ＰＭのｐ型不純物濃度よりも高濃度であり、ｐ型高濃度半導体領域ＰＨは、ｐ型低濃度半導体領域ＰＭよりもゲート電極ＧＬ１から離れて配置されている。ｐ型低濃度半導体領域ＰＭおよびｐ型高濃度半導体領域ＰＨは、絶縁層ＢＯＸに接している。なお、ｐ型高濃度半導体領域ＰＨは、半導体層ＳＭと、半導体層ＳＭ上にシリコンを選択成長させたエピ層ＥＰとに跨って形成されている。
ゲート電極ＧＬ１およびｐ型高濃度半導体領域ＰＨの表面（上面）にはシリサイド層ＳＩＬが形成され、ＰチャネルＭＯＳトランジスタＭＰ１のソース領域Ｓ、ドレイン領域Ｄおよびゲート電極ＧＬ１の低抵抗化が図られている。ＰチャネルＭＯＳトランジスタＭＰ１のソース領域Ｓは、導電体であるプラグ導体層Ｐ１ａを介して導電体である第１層配線Ｍ１に接続されている。プラグ導体層Ｐ１ａは、ＰチャネルＭＯＳトランジスタＭＰ１を覆う層間絶縁膜５４内に設けられている。第１層配線Ｍ１は、絶縁膜５５に設けられた配線溝内に形成されている。ＰチャネルＭＯＳトランジスタＭＰ１のソース領域Ｓに接続された第１層配線Ｍ１は、第２層配線Ｍ２からなる電源電位線ＶＣＣに接続されている。
ここで、シリサイド層ＳＩＬは、例えば、コバルトシリサイド（ＣｏＳｉ）層、チタンシリサイド（ＴｉＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層、プラチナ（Ｐｔ）含有ニッケルシリサイド（ＮｉＳｉ）層等で構成される。
また、プラグ導体層Ｐ１ｃおよびＰ１ａは、窒化タングステン（ＴｉＷ）膜又は窒化チタン（ＴｉＮ）膜等のバリア導体膜と、タングステン（Ｗ）の主導体膜との積層構造となっている。他のプラグ導体層Ｐ１ｂ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ、Ｐ１ｇ、Ｐ１ｈ、Ｐ１ｉ、Ｐ１ｊおよびシェアードコント導体層ＳＣもプラグ導体層Ｐ１ｃおよびＰ１ａと同様の構造である。
また、第１層配線Ｍ１は、銅配線であり、バリア導体膜と、その上層の銅を主体とする主導体膜の積層構造で構成されている。バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成されている。銅を主体とする主導体膜は、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、または、アクチノイド系金属などの合金）から形成される。
また、層間絶縁膜５４は、酸化シリコン膜（ＳｉＯ）からなり、絶縁膜５５は、酸化シリコン膜（ＳｉＯ）からなるが、炭素を含む酸化シリコン膜（ＳｉＯＣ膜）、窒素と炭素を含む酸化シリコン膜（ＳｉＣＯＮ膜）、フッ素を含む酸化シリコン膜（ＳｉＯＦ膜）の単層膜または積層膜で構成しても良い。
図４は、実施形態１に従うメモリユニット２のデータ読出時の動作について説明する図である。
図４を参照して、時刻Ｔ０において、ワード線ＷＬが活性化されてデータ読出動作が実行される。
メモリセルＭＣのデータに従ってビット線ＢＬ，ＺＢＬの一方の電圧が低下する。
ここで、通常時においては、所定の期間経過後に制御信号ＳＡＥが活性化されてセンスアンプ回路２４が動作し、読出データが出力される。
一方で、基板バイアス生成回路８からメモリユニット２に対して基板バイアス電圧ＶＢＰ，ＶＢＮを印加した場合には、メモリユニット２のトランジスタの閾値電圧が上昇する。
図５は、実施形態１に従う基板バイアス電圧を印加した場合、基板バイアス電圧を印加しない場合のＭＯＳトランジスタの特性の変化について説明する図である。
図５に示されるように、電源電圧ＶＣＣは０．８Ｖで、閾値ばらつきの標準偏差δＶｔは０．０２Ｖである場合について説明する。
ＭＯＳトランジスタの閾値電圧Ｖｔｈは、基板バイアス電圧が印加されていない場合には０．４Ｖと仮定する。一方、ＭＯＳトランジスタの閾値電圧Ｖｔｈは、基板バイアス電圧が印加された場合には、０．６Ｖと仮定する。
例えばメモリ設計において５．５σのばらつきを許容すると仮定する。その際に、ＭＯＳトランジスタのばらつきに従って、最も閾値が高いＭＯＳトランジスタのＭＯＳトランジスタのｗｏｒｓｔＶｔｈは、基板バイアス電圧が印加されていない場合には０．４＋５．５＊０．０２＝０．５１Ｖに設定される。一方、最も閾値が高いＭＯＳトランジスタのｗｏｒｓｔＶｔｈは、基板バイアス電圧が印加された場合には０．７１Ｖに設定される。
上述のｗｏｒｓｔＶｔｈの値に従ってメモリセル電流Ｉｄｓの比は、基板バイアス電圧が印加されない場合を１倍とすると、基板バイアス電圧を印加した場合には０．１７３倍に減少する。
一方、遅延段に流れる電流Ｉｄｓ＿ｄｅｌａｙの比は、基板バイアス電圧が印加されない場合を１倍とすると、基板バイアス電圧を印加した場合には、０．３５４倍に減少する。
したがって、基板バイアス電圧を印加した場合と、基板バイアス電圧を印加しない場合で電流量に差が生じる。
すなわち、基板バイアス電圧を印加する場合には、メモリセル電流が遅延段に対して半分の電流量になるため２倍の遅延量が必要となる。
図６は、実施形態１に従うタイミング調整回路１６の回路構成について説明する図である。
図６を参照して、タイミング調整回路１６は、２種類の遅延段１０２，１０４と、セレクタ１００とを含む。
第１の遅延段１０２と、第２の遅延段１０４とは、制御信号ＴＤＥＣの入力を受けて所定期間信号を遅延させてセレクタ１００に出力する。
セレクタ１００は、制御信号ＢＢＣに従って第１の遅延段１０２あるいは第２の遅延段１０４の出力を切り替える。
一例として、第２の遅延段１０４は、第１の遅延段１０２の２倍の遅延量を有する。具体的には、タイミング調整回路１６は、基板バイアス電圧を印加しない場合には、制御信号ＢＢＣ（「Ｌ」レベル）に従って第１の遅延段１０２からの信号を制御信号ＳＤＢＬとして出力する。一方、タイミング調整回路１６は、基板バイアス電圧を印加する場合には、制御信号ＢＢＣ（「Ｈ」レベル）に従って第２の遅延段１０４からの信号を制御信号ＳＤＢＬとして出力する。
これにより、タイミング調整回路１６は、基板バイアス電圧を印加する場合において、メモリユニット２のトランジスタの閾値電圧が増加することによるＭＯＳトランジスタの動作遅延に合わせた制御信号ＳＤＢＬを出力する。コントローラ１０は、当該制御信号ＳＤＢＬに従って内部ライトイネーブル信号ＷＥ、センスアンプイネーブル信号ＳＥを生成するため精度の高いタイミング調整を実行することが可能となる。
（実施形態２）
図７は、実施形態２に従うアシスト回路を説明する図である。
図７を参照して、本例においては、書込動作時に用いるアシスト回路が設けられている。
具体的には、ワード線駆動回路１４に対して設けられるワードドライバ調整回路１４０と、書込ドライバ２２に対応して設けられる書込アシスト回路２２０とが設けられる。
図８は、実施形態２に従うワードドライバ調整回路１４０の回路構成について説明する図である。
図８を参照して、ワードドライバ調整回路１４０は、基板バイアス電圧を印加する場合と、基板バイアス電圧を印加しない場合で電源電圧を切り替える。
具体的には、ワードドライバ調整回路１４０は、制御信号ＢＢＣの入力に従って電源電圧ＶＣＣから電源電圧ＶＷＬに切り替える。
ワードドライバ調整回路１４０は、スイッチＳＷ１，ＳＷ２と、インバータＩＶとを含む。スイッチＳＷ１は、電源電圧ＶＣＣとワード線駆動回路１４の電源ノードと接続され、そのゲートは制御信号ＢＢＣの入力を受ける。スイッチＳＷ１，ＳＷ２は、ＰチャネルＭＯＳトランジスタである。
スイッチＳＷ２は、電源電圧ＶＷＬとワード線駆動回路１４の電源ノードと接続され、そのゲートはインバータＩＶを介する制御信号ＢＢＣの反転信号の入力を受ける。
電源電圧ＶＷＬは、電源電圧ＶＣＣよりも電圧が高い。
制御信号ＢＢＣ（「Ｌ」レベル）の入力に従ってスイッチＳＷ１がオンする。この場合、スイッチＳＷ２はオフしている。
したがって、通常時には、電源電圧ＶＣＣがワード線駆動回路１４の電源ノードに供給される。
一方、基板バイアス電圧を印加する場合には、制御信号ＢＢＣ（「Ｈ」レベル）が入力される。スイッチＳＷ１はオフし、スイッチＳＷ２はオンする。
したがって、基板バイアス電圧を印加する場合には、電源電圧ＶＷＬがワード線駆動回路１４の電源ノードに供給される。
これにより、基板バイアス電圧の印加によりＭＯＳトランジスタの閾値電圧が上昇するため書込動作マージンが低下する恐れがある場合に電源電圧ＶＣＣを電源電圧ＶＷＬに変更することにより書込動作マージンを改善することが可能となる。
すなわち、基板バイアス電圧を印加する場合であってもメモリユニット２にデータを書き込むことが可能となる。
図９は、実施形態２に従う書込アシスト回路２２０の回路構成について説明する図である。
図９を参照して、書込アシスト回路２２０は、ＡＮＤ回路ＡＤと、インバータＩＶ２と、ドライバ２２１と、ＮチャネルＭＯＳトランジスタ２２２と、容量素子２２３とを含む。
ＡＮＤ回路ＡＤは、制御信号ＢＳＴＥと、制御信号ＢＢＣとの入力に基づいてＡＮＤ論理演算結果を出力する。
インバータＩＶ２は、ＡＮＤ回路ＡＤの出力を反転して、ドライバ２２１に出力する。
ＮチャネルＭＯＳトランジスタ２２２は、書込ドライバ２２の接地ノードＮ０と接地電圧ＧＮＤとの間に設けられ、インバータＩＶ２の出力をゲートに受ける。
容量素子２２３は、ドライバ２２１と接地ノードＮ０との間に設けられる。
動作について説明する。
通常時は、ＡＮＤ回路ＡＤは、「Ｌ」レベルを出力する。従って、インバータＩＶ２は「Ｈ」レベルを出力する。ＮチャネルＭＯＳトランジスタ２２２は、オンしており、接地ノードＮ０は接地電圧ＧＮＤと接続される。
基板バイアス電圧を印加する場合には、制御信号ＢＢＣおよび制御信号ＢＳＴＥは「Ｈ」レベルに設定される。これより、ＡＮＤ回路ＡＤは「Ｈ」レベルを出力する。インバータＩＶ２は「Ｌ」レベルを出力する。したがって、ＮチャネルＭＯＳトランジスタ２２２はオフする。そして、ドライバ２２２は「Ｌ」レベルで信号線を駆動するため容量素子２２３を介してノードＮ０は負電圧に設定される。
通常時の書込動作時に書込ドライバ２２は、プリチャージされたビット線ＢＬ，ＺＢＬの一方を接地電圧ＧＮＤ側に設定する。この場合、接地ノードは接地電圧ＧＮＤと接続されている。
一方、基板バイアス電圧を印加する場合には、制御信号ＢＢＣ（「Ｈ」レベル）および制御信号ＢＳＴＥ（「Ｈ」レベル）が入力される。ＮチャネルＭＯＳトランジスタ２２２はオフする。そして、ノードＮ０は、負電圧に設定される。
したがって、基板バイアス電圧を印加する場合には、負電圧が接地ノードに供給される。
これにより、基板バイアス電圧の印加によりＭＯＳトランジスタの閾値電圧が上昇するため書込動作マージンが低下する恐れがある場合に接地ノードＮ０を負電圧に設定することにより書込動作マージンを改善することが可能となる。
すなわち、基板バイアス電圧を印加する場合であってもメモリユニット２にデータを書き込むことが可能となる。
（実施形態３）
図１０は、実施形態３に従うバイアス調整回路について説明する図である。
図１０を参照して、本例においては、低消費電力モード（レジュームスタンバイモード）時に用いる電源スイッチ３０４と、バイアス調整回路３００とが設けられている。
具体的には、電源スイッチ３０４は、周辺回路４と接続され、制御信号ＲＳに従って電源の供給を停止する。これにより周辺回路４の消費電力を低減することが可能である。
バイアス調整回路３００は、メモリアレイ２０に対して設けられ、メモリアレイ２０の消費電力を低減する。具体的には、メモリアレイ２０のメモリセルＭＣに流れる貫通電流を抑制することにより消費電力を低減する。
図１１は、バイアス調整回路３００の回路構成図である。
図１１を参照して、バイアス調整回路３００は、ＡＮＤ回路３０６と、ＰチャネルＭＯＳトランジスタ３０８と、ＮチャネルＭＯＳトランジスタ３１０，３１２とを含む。
ＮチャネルＭＯＳトランジスタ３１２は、メモリセルＭＣの接地ノードＮ１と接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタ３１０は、接地ノードＮ１とＮチャネルＭＯＳトランジスタ３１２のゲートと接続され、そのゲートはＡＮＤ回路３０６の出力を受ける。
ＰチャネルＭＯＳトランジスタ３０８は、電源電圧ＶＣＣとＮチャネルＭＯＳトランジスタ３１２のゲートと接続され、そのゲートはＡＮＤ回路３０６の出力を受ける。
ＡＮＤ回路３０６は、制御信号ＲＳと、制御信号ＢＢＣの反転信号との入力を受けてそのＡＮＤ論理演算結果をＰチャネルＭＯＳトランジスタ３０８およびＮチャネルＭＯＳトランジスタ３１０のゲートに出力する。
通常時は、制御信号ＲＳは「Ｌ」レベルに設定される。したがって、ＡＮＤ回路３０６は「Ｌ」レベルを出力する。したがって、ＰチャネルＭＯＳトランジスタ３０８がオンし、ＮチャネルＭＯＳトランジスタ３１０はオフしている。
ＰチャネルＭＯＳトランジスタ３０８がオンするため電圧ＲＳＳＷは「Ｈ」レベルに設定される。従って、ＮチャネルＭＯＳトランジスタ３１２がオンする。電圧ＡＲＶＳＳは、接地電圧ＧＮＤレベルに設定される。
低消費電力モード（レジュームスタンバイモード）時は、制御信号ＲＳは「Ｈ」レベルに設定される。この場合、基板バイアス電圧は印加されていないものとする。すなわち、制御信号ＢＢＣは「Ｌ」レベルである。ＡＮＤ回路３０６は「Ｈ」レベルに設定される。
したがって、ＰチャネルＭＯＳトランジスタ３０８はオフする。ＮチャネルＭＯＳトランジスタ３１０はオンする。これにより、ノードＮ１とＮチャネルＭＯＳトランジスタ３１２のゲートが電気的に接続される。すなわち、ＮチャネルＭＯＳトランジスタ３１２はダイオード接続された状態となる。これにより、電圧ＡＲＶＳＳは、接地電圧ＧＮＤレベルからダイオード接続分上昇する。これによりメモリセルＭＣの接地ノードＮ１が高くなるためメモリセルＭＣに流れる貫通電流量を低減することが可能となる。
一方、低消費電力モード（レジュームスタンバイモード）時に基板バイアス電圧を印加する場合には、メモリセルＭＣの閾値電圧が上昇する。これより、メモリセルＭＣの接地ノードＮ１の電圧が高いとリテンションマージンが小さくなり、データ破壊が生じる可能性がある。
したがって、低消費電力モード（レジュームスタンバイモード）時は、基板バイアス電圧を印加する場合には、アシスト機能をオフする。すなわち、制御信号ＲＳが「Ｈ」レベル、制御信号ＢＢＣが「Ｈ」レベルの場合にはＡＮＤ回路３０６は「Ｌ」レベルを出力する。
これにより、ＮチャネルＭＯＳトランジスタ３１２がオンし、電圧ＡＲＶＳＳが接地電圧ＧＮＤに設定される。
これにより、基板バイアス電圧の印加によりＭＯＳトランジスタの閾値電圧が上昇するためデータ保持（リテンション）マージンが低下する恐れがある場合に、アシスト機能をオフする。すなわち、バイアス調整回路３００を働かせないようにすることによりデータ保持マージンを改善することが可能となる。
すなわち、基板バイアス電圧を印加する場合であってもメモリユニット２のデータ保持特性を維持することが可能となる。
（実施形態４）
実施形態４においては、制御信号ＲＳのタイミング調整について説明する。
図１２は、実施形態４に従うタイミング調整回路の回路構成図である。
図１２を参照して、本例においては、制御信号ＲＳのタイミング調整について説明する。
インバータ群４０２，４０４，４０６と、セレクタ４００とを含む。
セレクタ４００は、制御信号ＲＳのインバータ群４０２，４０４を介する遅延信号と、インバータ群４０２を介する遅延信号を選択する。
セレクタ４００により選択された遅延信号は、インバータ群４０６を介して制御信号ＲＳＯとして出力される。
セレクタ４００は、制御信号ＢＢＣによって遅延信号を切り替える。
一例として、セレクタ４００は、基板バイアス電圧を印加しない場合には、制御信号ＢＢＣ（「Ｌ」レベル）に従ってインバータ群４０２，４０４を介する遅延信号を選択して、インバータ群４０６を介して制御信号ＲＳＯとして出力する。
一方、セレクタ４００は、基板バイアス電圧を印加する場合には、制御信号ＢＢＣ（「Ｈ」レベル）に従ってインバータ群４０２を介する遅延信号を選択して、インバータ群４０６を介して制御信号ＲＳＯとして出力する。
これにより、タイミング調整回路は、低消費電力モード（レジュームスタンバイモード）に入ることを指示する制御信号ＲＳを所定の遅延量を付加して遅延した制御信号ＲＳＯを出力することが可能である。
一方で、基板バイアス電圧を印加する場合において、トランジスタの閾値電圧が増加することによるＭＯＳトランジスタの動作遅延が生じる。したがって、制御信号ＲＳＯは、基板バイアス電圧を印加しない場合よりもさらに出力が遅くなる。
この場合、低消費電力モード（レジュームスタンバイモード）を解除する場合でもすぐに解除されず、期間が長くかかる可能性がある。
したがって、基板バイアス電圧を印加する場合において、トランジスタの閾値電圧が増加することによるＭＯＳトランジスタの動作遅延を考慮して、インバータ群４０４を通過しない経路を設ける。そして、当該経路の信号を用いて制御信号ＲＳＯを出力する。
これにより、低消費電力モード（レジュームスタンバイモード）を解除する場合でも、遅延量を変更することによりタイミングを調整することが可能である。これにより不要な動作遅延を抑制して、精度の高いタイミング調整を実行することが可能である。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 半導体装置、２ メモリユニット、４ 周辺回路、６ メインコントローラ、８ 基板バイアス生成回路、１０ コントローラ、１２ アドレス制御回路、１４ ワード線駆動回路、１６ タイミング調整回路、１８ 列選択回路、２０ メモリアレイ、２２ 書込ドライバ、２４ センスアンプ回路、２６ 入出力バッファ回路。

Claims (11)

  1. SOTB（Silicon on Thin Buried Oxide）トランジスタで形成されるメモリ回路と、
    前記メモリ回路の動作速度を指定するモード指定回路とを備え、
    前記メモリ回路は、
    行列状に配置されたメモリアレイと、
    前記SOTBトランジスタに基板バイアス電圧を供給することが可能な基板バイアス回路と、
    前記メモリアレイの読出／書込動作に用いるタイミング信号を生成するタイミング信号生成回路とを含み、
    前記基板バイアス回路は、
    前記モード指定回路により前記メモリ回路を第１速度で動作させる第１動作モードが指定される場合、前記SOTBトランジスタに前記基板バイアス電圧を供給し、
    前記モード指定回路により前記メモリ回路を前記第１速度よりも高速な第２速度で動作させる第２動作モードが指定される場合、前記SOTBトランジスタに前記基板バイアス電圧を供給せず、
    前記タイミング信号生成回路は、
    前記第１動作モードが指定される場合には、第１の遅延段による第１タイミング信号を生成し、
    前記第２動作モードが指定される場合には、第２の遅延段による第２タイミング信号を生成し、
    前記メモリ回路は、前記メモリアレイの書込動作をアシストすることが可能なアシスト回路を含み、
    前記アシスト回路は、前記第１動作モードの場合には動作し、前記第２動作モードの場合には動作しない、半導体装置。
  2. 前記SOTBトランジスタの閾値電圧は、前記基板バイアス電圧を供給する場合は前記基板バイアス電圧を供給しない場合よりも高い、請求項１記載の半導体装置。
  3. 前記タイミング信号生成回路は、前記第１動作モードあるいは前記第２動作モードの指定に従って前記第１の遅延段あるいは前記第２の遅延段とによる前記第１タイミング信号あるいは前記第２タイミング信号を切り替えて出力するセレクタ回路を含む、請求項１記載の半導体装置。
  4. 前記アシスト回路は、前記書込動作時において、ビット線の電圧を第１の電圧から第２の電圧に変更する、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記メモリ回路は、前記第１動作モードの指定に従って前記アシスト回路を活性化させる活性化回路をさらに含む、請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記アシスト回路は、前記書込動作時において、ワード線の電圧を第１の電圧から第２の電圧に変更する、請求項１～５のいずれか一項に記載の半導体装置。
  7. SOTB（Silicon on Thin Buried Oxide）トランジスタで形成されるメモリ回路と、
    前記メモリ回路の動作速度を指定するモード指定回路とを備え、
    前記メモリ回路は、
    行列状に配置されたメモリアレイと、
    前記SOTBトランジスタに基板バイアス電圧を供給することが可能な基板バイアス回路と、
    前記メモリアレイの読出／書込動作に用いるタイミング信号を生成するタイミング信号生成回路とを含み、
    前記基板バイアス回路は、
    前記モード指定回路により前記メモリ回路を第１速度で動作させる第１動作モードが指定される場合、前記SOTBトランジスタに前記基板バイアス電圧を供給し、
    前記モード指定回路により前記メモリ回路を前記第１速度よりも高速な第２速度で動作させる第２動作モードが指定される場合、前記SOTBトランジスタに前記基板バイアス電圧を供給せず、
    前記タイミング信号生成回路は、
    前記第１動作モードが指定される場合には、第１の遅延段による第１タイミング信号を生成し、
    前記第２動作モードが指定される場合には、第２の遅延段による第２タイミング信号を生成し、
    前記メモリ回路は、前記メモリアレイのバイアス電圧を調整することが可能な調整回路を含み、
    前記調整回路は、前記第２動作モードの場合には動作し、前記第１動作モードの場合には動作しない、半導体装置。
  8. 前記調整回路は、接地線とメモリセルとの間に設けられたスイッチ回路を含み、
    前記スイッチ回路は、第２動作モードの場合にはオフし、前記第１動作モードの場合にはオンする、請求項７記載の半導体装置。
  9. 前記第１および第２タイミング信号は、レジュームスタンバイ信号である、請求項１～８のいずれか一項に記載の半導体装置。
  10. SOTB（Silicon on Thin Buried Oxide）トランジスタで形成されるメモリ回路と、
    前記メモリ回路の動作速度を指定するモード指定回路とを備え、
    前記メモリ回路は、
    行列状に配置されたメモリアレイと、
    前記SOTBトランジスタに基板バイアス電圧を供給することが可能な基板バイアス回路と、
    前記メモリアレイの書込動作をアシストすることが可能なアシスト回路とを含み、
    前記基板バイアス回路は、
    前記モード指定回路により前記メモリ回路を第１速度で動作させる第１動作モードが指定される場合、前記SOTBトランジスタに前記基板バイアス電圧を供給し、
    前記モード指定回路により前記メモリ回路を前記第１速度よりも高速な第２速度で動作させる第２動作モードが指定される場合、前記SOTBトランジスタに前記基板バイアス電圧を供給せず、
    前記アシスト回路は、
    前記第１動作モードが指定される場合には動作し、
    前記第２動作モードが指定される場合には動作しない、半導体装置。
  11. SOTB（Silicon on Thin Buried Oxide）トランジスタで形成されるメモリ回路と、
    前記メモリ回路の動作速度を指定するモード指定回路とを備え、
    前記メモリ回路は、
    行列状に配置されたメモリアレイと、
    前記SOTBトランジスタに基板バイアス電圧を供給することが可能な基板バイアス回路と、
    前記メモリアレイのバイアス電圧を調整することが可能な調整回路とを含み、
    前記基板バイアス回路は、
    前記モード指定回路により前記メモリ回路を第１速度で動作させる第１動作モードが指定される場合、前記SOTBトランジスタに前記基板バイアス電圧を供給し、
    前記モード指定回路により前記メモリ回路を前記第１速度よりも高速な第２速度で動作させる第２動作モードが指定される場合、前記SOTBトランジスタに前記基板バイアス電圧を供給せず、
    前記調整回路は、
    前記第２動作モードが指定される場合には動作し、
    前記第１動作モードが指定される場合には動作しない、半導体装置。
JP2018237192A 2018-12-19 2018-12-19 半導体装置 Active JP7195133B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018237192A JP7195133B2 (ja) 2018-12-19 2018-12-19 半導体装置
US16/668,768 US10971219B2 (en) 2018-12-19 2019-10-30 Semiconductor device
CN201911144021.XA CN111341364A (zh) 2018-12-19 2019-11-20 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018237192A JP7195133B2 (ja) 2018-12-19 2018-12-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2020098656A JP2020098656A (ja) 2020-06-25
JP7195133B2 true JP7195133B2 (ja) 2022-12-23

Family

ID=71097831

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018237192A Active JP7195133B2 (ja) 2018-12-19 2018-12-19 半導体装置

Country Status (3)

Country Link
US (1) US10971219B2 (ja)
JP (1) JP7195133B2 (ja)
CN (1) CN111341364A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6340310B2 (ja) * 2014-12-17 2018-06-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびウェラブル装置
TWI786010B (zh) * 2022-04-06 2022-12-01 円星科技股份有限公司 使一電路模組具備可靠容限設定的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103047A (ja) 2006-10-20 2008-05-01 Toshiba Corp 半導体集積回路装置
JP2012234593A (ja) 2011-04-28 2012-11-29 Renesas Electronics Corp 半導体装置
JP2016115891A (ja) 2014-12-17 2016-06-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびウェラブル装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
JP4162076B2 (ja) * 2002-05-30 2008-10-08 株式会社ルネサステクノロジ 半導体記憶装置
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
JP5225453B2 (ja) * 2005-05-23 2013-07-03 ルネサスエレクトロニクス株式会社 半導体装置
JP4978950B2 (ja) * 2006-04-10 2012-07-18 ルネサスエレクトロニクス株式会社 半導体集積回路装置及び基板バイアス制御方法
JP2008251070A (ja) * 2007-03-29 2008-10-16 Hitachi Ltd 半導体記憶装置
JP2012099509A (ja) * 2009-01-19 2012-05-24 Hitachi Ltd 半導体装置
JP2010287272A (ja) * 2009-06-10 2010-12-24 Elpida Memory Inc 半導体装置
JP5539916B2 (ja) * 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
JP2015222607A (ja) * 2014-05-22 2015-12-10 ルネサスエレクトロニクス株式会社 半導体装置
US9552871B1 (en) * 2016-04-08 2017-01-24 Jeng-Jye Shau Low power high performance electrical circuits
JP2016177864A (ja) * 2016-04-26 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置
JP6767225B2 (ja) * 2016-09-29 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103047A (ja) 2006-10-20 2008-05-01 Toshiba Corp 半導体集積回路装置
JP2012234593A (ja) 2011-04-28 2012-11-29 Renesas Electronics Corp 半導体装置
JP2016115891A (ja) 2014-12-17 2016-06-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびウェラブル装置

Also Published As

Publication number Publication date
JP2020098656A (ja) 2020-06-25
US10971219B2 (en) 2021-04-06
CN111341364A (zh) 2020-06-26
US20200202923A1 (en) 2020-06-25

Similar Documents

Publication Publication Date Title
JP4353393B2 (ja) 半導体集積回路装置
JP4507119B2 (ja) 半導体装置およびその製造方法
US7843751B2 (en) Semiconductor memory device comprising sense amplifier having P-type sense amplifier and N-type sense amplifiers with different threshold voltages
TWI447727B (zh) 半導體記憶裝置及其感測放大器電路
US6967866B2 (en) Semiconductor memory and semiconductor integrated circuit
JP4964225B2 (ja) 半導体記憶装置
JP5027503B2 (ja) 半導体記憶装置
EP1308959B1 (en) Ferroelectric semiconductor memory
WO2001073846A1 (en) Semiconductor device
JP7195133B2 (ja) 半導体装置
JP6687719B2 (ja) 半導体記憶装置
JP4311561B2 (ja) 半導体集積回路装置と半導体装置の製造方法
US10706917B2 (en) Semiconductor memory device
JP3130807B2 (ja) 半導体記憶装置
TW200405343A (en) Semiconductor memory
JP4075090B2 (ja) 半導体装置
JP5914725B2 (ja) 半導体集積回路装置
JP2007251173A (ja) 半導体装置の製造方法
JP2006018935A (ja) 半導体記憶装置
JPS6298823A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210604

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221213

R150 Certificate of patent or registration of utility model

Ref document number: 7195133

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150