JP6767225B2 - 半導体装置 - Google Patents
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Description
[第1の実施形態]
図1は、第1の実施形態の半導体装置1の構成を表わす図である。
図2は、第2の実施形態の半導体装置10の構成を表わす図である。
バルクMOSFETの場合、基板とMOSFETのソース・ドレイン端子はp−n接合によって接続されているので、バックバイアス電圧に設定可能な電圧は、p−n接合の順方向電流が流れない範囲に制限される。
図8は、VBBGEN(p)26に含まれる回路の構成を表わす図である。
まず、図9(a)に示すように、スイッチSWC11をg側とし、スイッチSWC12をオン、スイッチSWC13をオフにする。これによって、キャパシタC11の両端の間にはVDDの電圧が蓄えられる。
VBBGEN(n)24は、一般的なチャージポンプ回路であり、入力電圧VDDから負電圧(−VBB)を生成し、出力端子VOUT2から負電圧(−VBB)が出力される。
まず、図11(a)に示すように、スイッチSWC21をv側とし、スイッチSWC22をオン、スイッチSWC23をオフにする。これによって、キャパシタC21の両端の間にはVDDの電圧が蓄えられる。
スイッチSWN2は、基板PSUBを端子p、q、rのいずれかと接続される。端子pは、VBBGEN(n)24の出力と接続する。端子qは、ノードvncapと接続する。端子rは、グランドGNDと接続する。
スイッチSWP2は、基板NSUBを端子p、q、rのいずれかと接続される。端子pは、PMOS用バックバイアス発生回路26の出力と接続する。端子qは、ノードvpcapと接続する。端子rは、グランドGNDと接続する。
VBBGEN(n)24の出力電圧は常に−VBBとし、VBBGEN(p)26の出力電圧は常に(VDD+VBB)とする。
VBBGEN(n)24が、一般的なチャージポンプ回路とすると、VBBGEN(n)24の内部電圧は、充電される対象(例えば、キャパシタNCAP)の電圧に関わりなく常に(−VBB)である。そのため、内部電圧とキャパシタNCAPの電圧差分のエネルギーは、両者をつなぐスイッチSWN1で消費される。例えば、キャパシタNCAPを0Vから(−VBB)まで充電する場合、キャパシタNCAPの容量をCcapとすると、VBBGEN(n)24が出力する電力P1と、キャパシタNCAPで蓄積される電力P2は以下の式で表される。
P2=(1/2)*Ccap*VBB2
VBBGEN(n)24が出力する電力は、キャパシタNCAPに蓄積される電力の2倍となる。VBBGEN(n)24が出力する電力の1/2は、キャパシタNCAPと、VBBGEN(n)24との間の配線抵抗で消費される。
P4=(1/2)*Ccap*VBB2/Effb
P5=(1/4)*Ccap*VBB2/Effb
つまり、本実施の形態では、最初のt0〜t1の期間に、P3の電力を消費するが、その後のt1〜t8のサイクルで、P6だけ電力を消費する。
これに対して、従来の方式では毎サイクルP3の電力を消費する。したがって、本実施の形態の方式のVBBGEN(n)24の消費電力は、従来方式の消費電力の3/4に減る。この原因は、時刻t5において、回生動作を行うためである。
以降では、NMOSトランジスタN1のバックバイアス電圧の制御のみを示すが、PMOSトランジスタP1も、同様にして制御することができる。
図14において、半導体装置に含まれる複数の回路ブロックに含まれる複数のNMOSトランジスタを代表する1つのNMOSトランジスタN1が表されている。
スイッチSWN2は、基板PSUBを端子p、q、rのいずれかと接続される。端子pは、VBBGEN(n)24の出力と接続される。端子qは、ノードvncapと接続される。端子rは、グランドGNDと接続される。
VBBGEN(n)24の出力電圧(−VBB)は(−VDD)と等しいとする。
時刻t2において、CPUコア12が、スイッチSWN1をa側、スイッチSWN2をr側、スイッチSWN3をy側とする。これによって、キャパシタNCAPの電荷を保ったまま、ノードvncapbの電圧を0V、ノードvncapの電圧を(−VBB)とすることができる。
P8=(1/2)*Ccap*VBB2/Effb
P9=(1/4)*Ccap*VDD2/Effd
つまり、Effd>Effb、VDD=VBBなので、最初の時刻t0〜t1において、P7は、第2の実施形態のP1よりも小さい、次に、t2〜t10のサイクルで、消費電力P10は、第2の実施形態のP6よりも小さい。
以上より、本実施の形態では、高効率なVDD供給源による充電が可能なため、第2の実施形態よりも、消費電力を低減できる。
図16は、図14の回路の動作の別の例を説明するタイミング図である。
時刻t2において、CPUコア12が、スイッチSW1をb側とすることによって、ノードvncapを(−VBB)まで充電する。
時刻t10において、CPUコア12が、スイッチSWN1をa側に接続し、スイッチSWN2をr側に接続し、スイッチSWN3をy側に接続する。これによって、再びキャパシタNCAPの電荷を保ったまま、ノードvncapbの電圧は0V、ノードvncapの電圧は(−2*VBB)とできる。
図17は、第5の実施形態のバイアス制御回路を表わす図である。
SRAM14は、データを保存するため遮断することができず、リーク電流が大きい。フラッシュメモリ16は、電源遮断が可能である。CPUコア12は、SRAMを少し含むが、大部分は電源遮断が可能である。タイマ18は、リーク電流が小さい。
図21は、第6の実施形態のバイアス制御回路を表わす図である。
Claims (12)
- 動作モードと待機モードの2つの動作状態を有する回路ブロックと、
所定の電圧を出力する電圧発生回路と、
前記回路ブロックが前記動作モードの期間において、供給される電荷を蓄積し、前記回路ブロックが前記動作モードから前記待機モードへ遷移するときに、前記蓄積した電荷を前記回路ブロックに含まれるMOSFETの基板に供給し、その後、前記電圧発生回路の出力を前記基板に供給させるバイアス制御回路とを備え、前記所定の電圧は、前記待機モードにおける前記基板のバックバイアス電圧であり、
前記バイアス制御回路は、前記回路ブロックが前記待機モードから前記動作モードへ遷移するときに、前記基板に蓄積された電荷をキャパシタへ供給し、その後、前記基板と第2の電圧の供給源とを接続し、前記第2の電圧は、前記動作モードにおける前記基板のバックバイアス電圧である、半導体装置。 - 前記回路ブロックは、n型MOSFETとp型MOSFETとを含み、
前記半導体装置は、
前記待機モードにおける前記n型MOSFETの基板のバックバイアス電圧である第1の電圧を出力する第1の前記電圧発生回路と、
前記待機モードにおける前記p型MOSFETの基板のバックバイアス電圧である第2の電圧を出力する第2の前記電圧発生回路とを備え、
前記回路ブロックが前記動作モードの期間において、供給される電荷を蓄積し、前記回路ブロックが前記動作モードから前記待機モードへ遷移するときに、前記蓄積した電荷を前記回路ブロックに含まれるn型MOSFETの基板に供給し、その後、前記第1の電圧発生回路の出力を前記n型MOSFETの基板に供給させる第1の前記バイアス制御回路と、
前記回路ブロックが前記動作モードの期間において、供給される電荷を蓄積し、前記回路ブロックが前記動作モードから前記待機モードへ遷移するときに、前記蓄積した電荷を前記回路ブロックに含まれるp型MOSFETの基板に供給し、その後、前記第2の電圧発生回路の出力を前記p型MOSFETの基板に供給させる第2の前記バイアス制御回路とを備える、請求項1記載の半導体装置。 - 前記バイアス制御回路は、
第1のノードと前記第2の電圧の供給源との間に配置された前記キャパシタと、
前記第1のノードと前記電圧発生回路の出力の間の経路を接続するか、または遮断するかを切り替え可能な第1のスイッチと、
前記基板と、前記電圧発生回路とを接続するか、前記第1のノードとを接続するか、または前記第2の電圧の供給源とを接続するかを切り替え可能な第2のスイッチとを備える、請求項1記載の半導体装置。 - 前記動作モード時には、前記第1のスイッチは、前記経路を接続し、前記第2のスイッチは、前記基板と前記第2の電圧の供給源とを接続し、
前記動作モードから前記待機モードへの遷移指示を受けたときに、前記第1のスイッチは、前記経路を遮断し、前記第2のスイッチは、まず、前記基板と前記第1のノードとを接続し、その後、前記基板と前記電圧発生回路とを接続し、
前記待機モードから前記動作モードへ遷移する指示を受けたときに、まず、前記第1のスイッチは、前記経路を遮断し、前記第2のスイッチは、前記基板と前記第1のノードとを接続し、その後、前記第1のスイッチは、前記経路を接続し、前記第2のスイッチは、前記基板と前記第2の電圧の供給源とを接続する、請求項3記載の半導体装置。 - 前記バイアス制御回路は、
第1のノードと第2のノードとの間に配置された前記キャパシタと、
前記第1のノードと、前記電圧発生回路の出力とを接続するか、前記第2の電圧の供給源とを接続するか、または開放状態となるかを切り替え可能な第1のスイッチと、
前記基板と、前記電圧発生回路とを接続するか、前記第1のノードとを接続するか、または前記第2の電圧の供給源とを接続するかを切り替え可能な第2のスイッチと、
前記第2のノードと、第3の電圧の供給源と接続するか、または前記第2の電圧の供給源と接続するかを切り替え可能な第3のスイッチとを備える、請求項1記載の半導体装置。 - 前記動作モード時には、
まず、前記第1のスイッチは、前記第1のノードと前記第2の電圧の供給源とを接続し、前記第2のスイッチは、前記基板と前記第2の電圧の供給源とを接続し、前記第3のスイッチは、前記第2のノードと前記第3の電圧の供給源とを接続し、
その後、前記第1のスイッチは、前記開放状態となり、前記第2のスイッチは、前記基板と前記第2の電圧の供給源との接続を維持し、前記第3のスイッチは、前記第2のノードと前記第2の電圧の供給源とを接続し、
前記動作モードから前記待機モードへ遷移する指示を受けたときに、
まず、前記第1のスイッチは、前記開放状態を維持し、前記第2のスイッチは、前記基板と前記第1のノードとを接続し、前記第3のスイッチは、前記第2のノードと前記第2の電圧の供給源との接続を維持し、
その後、前記第1のスイッチは、前記開放状態を維持し、前記第2のスイッチは、前記基板と前記電圧発生回路とを接続し、前記第3のスイッチは、前記第2のノードと前記第2の電圧の供給源との接続を維持し、
前記待機モードから前記動作モードへ遷移する指示を受けたときに、
まず、前記第1のスイッチは、前記開放状態を維持し、前記第2のスイッチは、前記基板と前記第1のノードとを接続し、前記第3のスイッチは、前記第2のノードと前記第2の電圧の供給源との接続を維持し、
その後、前記第1のスイッチは、前記第1のノードと前記第2の電圧の供給源とを接続し、前記第2のスイッチは、前記基板と前記第2の電圧の供給源とを接続し、前記第3のスイッチは、前記第2のノードと前記第3の電圧の供給源とを接続し、
その後、前記第1のスイッチは、前記開放状態となり、前記第2のスイッチは、前記基
板と前記第2の電圧の供給源との接続を維持し、前記第3のスイッチは、前記第2のノードと前記第2の電圧の供給源とを接続する、請求項5記載の半導体装置。 - 前記動作モード時には、
まず、前記第1のスイッチは、前記第1のノードと前記第2の電圧の供給源とを接続し、前記第2のスイッチは、前記基板と前記第2の電圧の供給源とを接続し、前記第3のスイッチは、前記第2のノードと前記第3の電圧の供給源とを接続し、
その後、前記第1のスイッチは、前記第1のノードと前記電圧発生回路の出力とを接続し、前記第2のスイッチは、前記基板と前記第2の電圧の供給源との接続を維持し、前記第3のスイッチは、前記第2のノードと前記第3の電圧の供給源との接続を維持し、
その後、前記第1のスイッチは、前記開放状態となり、前記第2のスイッチは、前記基板と前記第2の電圧の供給源との接続を維持し、前記第3のスイッチは、前記第2のノードと前記第2の電圧の供給源とを接続し、
前記動作モードから前記待機モードへ遷移する指示を受けたときに、
まず、前記第1のスイッチは、前記開放状態を維持し、前記第2のスイッチは、前記基板と前記第1のノードとを接続し、前記第3のスイッチは、前記第2のノードと前記第2の電圧の供給源との接続を維持し、
その後、前記第1のスイッチは、前記開放状態を維持し、前記第2のスイッチは、前記基板と前記電圧発生回路とを接続し、前記第3のスイッチは、前記第2のノードと前記第2の電圧の供給源との接続を維持し、
前記待機モードから前記動作モードへ遷移する指示を受けたときに、
まず、前記第1のスイッチは、前記第1のノードと前記電圧発生回路の出力とを接続し、前記第2のスイッチは、前記基板と前記第2の電圧の供給源とを接続し、前記第3のスイッチは、前記第2のノードと前記第3の電圧の供給源とを接続し、
その後、前記第1のスイッチは、前記開放状態となり、前記第2のスイッチは、前記基板と前記第2の電圧の供給源との接続を維持し、前記第3のスイッチは、前記第2のノードと前記第2の電圧の供給源とを接続する、請求項5記載の半導体装置。 - 動作モードと待機モードの2つの動作状態を有する複数の回路ブロックと、
前記複数の回路ブロックに共通に設けられた所定の電圧を出力する電圧発生回路と、
前記複数の回路ブロックに、ぞれぞれ対応して設けられた複数のバイアス制御回路とを備え、
前記複数のバイアス制御回路の各々は、対応する回路ブロックが選択されたときに、前記対応する回路ブロックが前記動作モードの期間において、前記電圧発生回路から供給される電荷を蓄積し、前記対応する回路ブロックが前記動作モードから前記待機モードへ遷移するときに、前記蓄積した電荷を前記対応する回路ブロックに含まれるMOSFETの基板に供給し、その後、前記電圧発生回路の出力を前記基板に供給させ、前記対応する回路ブロックが前記待機モードから前記動作モードへ遷移するときに、前記基板に蓄積された電荷をキャパシタへ供給し、その後、前記基板と第2の電圧の供給源とを接続し、
複数の回路ブロックの各々は、優先度を有し、前記優先度に基づいて選択され、前記所定の電圧は、前記待機モードにおける前記基板のバックバイアス電圧であり、前記第2の電圧は、前記動作モードにおける前記基板のバックバイアス電圧である、半導体装置。 - 前記バイアス制御回路は、
第1のノードと第2のノードとの間に配置された前記キャパシタと、
前記第1のノードと、前記電圧発生回路の出力とを接続するか、前記第2の電圧の供給源とを接続するか、または開放状態となるかを切り替え可能な第1のスイッチと、
前記基板と、前記電圧発生回路とを接続するか、前記第1のノードとを接続するか、または前記第2の電圧の供給源とを接続するかを切り替え可能な第2のスイッチと、
前記第2のノードと、第3の電圧の供給源と接続するか、または前記第2の電圧の供給源と接続するかを切り替え可能な第3のスイッチとを備える、請求項8記載の半導体装置。 - 動作モードと待機モードの2つの動作状態を有する複数の回路ブロックと、
前記複数の回路ブロックに共通に設けられた所定の電圧を出力する電圧発生回路と、
前記複数の回路ブロックに、ぞれぞれ対応して設けられた複数のバイアス制御回路とを備え、
使用しない回路ブロックのバイアス制御回路は、使用する回路ブロックの動作モードにおいて、前記電圧発生回路の出力を前記使用しない回路ブロックのMOSFETの基板である第1の基板に供給し、
使用する回路ブロックのバイアス制御回路は、前記使用する回路ブロックが前記動作モードから前記待機モードへ遷移するときに、前記第1の基板に蓄積された電荷を前記使用
する回路ブロックに含まれるMOSFETの基板である第2の基板に供給し、その後、前記電圧発生回路の出力を前記第2の基板に供給させる、半導体装置。 - 前記複数の回路ブロックに共通に設けられた共通配線を備え、
前記バイアス制御回路は、
対応する回路ブロックに含まれるMOSFETの基板と、前記電圧発生回路とを接続するか、第2の電圧の供給源と接続するか、または開放状態となるかを切り替え可能な第1のスイッチと、
前記第1のスイッチと前記基板との間の経路上のノードと前記共通配線とを接続するか、または接続しないかを切り替え可能な第2のスイッチとを含む、
前記第2の電圧は、前記動作モードにおける前記基板のバックバイアス電圧である、請求項10記載の半導体装置。 - 前記使用する回路ブロックが動作モードにおいて、前記使用しない回路ブロックのバイアス制御回路において、前記第1のスイッチは、前記基板と前記電圧発生回路とを接続し、前記第2のスイッチは、前記ノードと前記共通配線とを接続せず、前記使用する回路ブロックのバイアス制御回路において、前記第1のスイッチは、前記基板と前記第2の電圧の供給源と接続し、前記第2のスイッチは、前記ノードと前記共通配線とを接続せず、
前記使用する回路ブロックが前記動作モードから前記待機モードへ遷移する指示を受けたときに、
前記使用しない回路ブロックのバイアス制御回路において、前記第1のスイッチは、開放状態となり、前記第2のスイッチは、前記ノードと前記共通配線とを接続し、
前記使用する回路ブロックのバイアス制御回路において、まず、前記第1のスイッチは、前記開放状態となり、前記第2のスイッチは、前記ノードと前記共通配線とを接続し、その後、前記第1のスイッチは、前記基板と前記電圧発生回路とを接続し、前記第2のスイッチは、前記ノードと前記共通配線とを接続しない、請求項11記載の半導体装置。
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