JP2002093195A - 半導体記憶装置および半導体記憶装置のテスト方法 - Google Patents
半導体記憶装置および半導体記憶装置のテスト方法Info
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Abstract
(57)【要約】
【課題】 微小なリークによるスタンバイ電流不良が生
じた場合に、不良メモリセルを特定し救済することがで
きる半導体記憶装置を提供する。 【解決手段】 ＳＲＡＭのメモリセルを構成するＮチャ
ネルＭＯＳトランジスタ７４，７８の基板電位を与える
電源電位ＧＮＤＰを、ソース電位を与える接地電位ＧＮ
ＤＭと独立して制御可能とする。スタンバイ電流不良が
生じた場合には、基板効果によりＮチャネルＭＯＳトラ
ンジスタ７４，７８の駆動能力を弱めることにより、フ
ァンクションテストにおいて不良を発見することができ
る。したがって不良メモリセルを特定することができ、
冗長メモリセルと置換することにより歩留りを向上させ
ることができる。
じた場合に、不良メモリセルを特定し救済することがで
きる半導体記憶装置を提供する。 【解決手段】 ＳＲＡＭのメモリセルを構成するＮチャ
ネルＭＯＳトランジスタ７４，７８の基板電位を与える
電源電位ＧＮＤＰを、ソース電位を与える接地電位ＧＮ
ＤＭと独立して制御可能とする。スタンバイ電流不良が
生じた場合には、基板効果によりＮチャネルＭＯＳトラ
ンジスタ７４，７８の駆動能力を弱めることにより、フ
ァンクションテストにおいて不良を発見することができ
る。したがって不良メモリセルを特定することができ、
冗長メモリセルと置換することにより歩留りを向上させ
ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には微小なリーク不良を含むメモリ
セルを特定し置換することができ歩留り向上を図った半
導体記憶装置に関する。
に関し、より特定的には微小なリーク不良を含むメモリ
セルを特定し置換することができ歩留り向上を図った半
導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置、中でもスタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）は制御が簡単で、か
つ高速でまた待機時のスタンバイ電流が少ないという特
徴を有している。
ンダムアクセスメモリ（ＳＲＡＭ）は制御が簡単で、か
つ高速でまた待機時のスタンバイ電流が少ないという特
徴を有している。
【０００３】図１７は、従来のＣＭＯＳ ＳＲＡＭメモ
リセルの構成を示した回路図である。
リセルの構成を示した回路図である。
【０００４】図１７を参照して、従来のメモリセルは、
ビット線ＢＬと記憶ノード（ストレージノード）Ｎ１０
０との間に接続されゲートがワード線ＷＬに接続される
ＮチャネルＭＯＳトランジスタ５８０と、ビット線／Ｂ
Ｌと記憶ノードＮ１１１との間に接続されゲートがワー
ド線ＷＬに接続されるＮチャネルＭＯＳトランジスタ５
８２とを含む。これらのメモリセルとビット線とを接続
するトランジスタをアクセストランジスタとも呼ぶ。
ビット線ＢＬと記憶ノード（ストレージノード）Ｎ１０
０との間に接続されゲートがワード線ＷＬに接続される
ＮチャネルＭＯＳトランジスタ５８０と、ビット線／Ｂ
Ｌと記憶ノードＮ１１１との間に接続されゲートがワー
ド線ＷＬに接続されるＮチャネルＭＯＳトランジスタ５
８２とを含む。これらのメモリセルとビット線とを接続
するトランジスタをアクセストランジスタとも呼ぶ。
【０００５】従来のメモリセルは、さらに、ソースがメ
モリセルアレイの接地電位ＧＮＤＭに結合されドレイン
が記憶ノードＮ１００に接続されゲートが記憶ノードＮ
１１１に接続されるＮチャネルＭＯＳトランジスタ５７
４と、ソースが接地電位ＧＮＤＭに結合されドレインが
記憶ノードＮ１１１に接続されゲートが記憶ノードＮ１
００に接続されるＮチャネルＭＯＳトランジスタ５７８
とを含む。これらの、記憶ノードをＬレベルに駆動する
トランジスタをドライバトランジスタとも呼ぶ。
モリセルアレイの接地電位ＧＮＤＭに結合されドレイン
が記憶ノードＮ１００に接続されゲートが記憶ノードＮ
１１１に接続されるＮチャネルＭＯＳトランジスタ５７
４と、ソースが接地電位ＧＮＤＭに結合されドレインが
記憶ノードＮ１１１に接続されゲートが記憶ノードＮ１
００に接続されるＮチャネルＭＯＳトランジスタ５７８
とを含む。これらの、記憶ノードをＬレベルに駆動する
トランジスタをドライバトランジスタとも呼ぶ。
【０００６】従来のメモリセルは、さらに、メモリセル
アレイ用の電源電位ＶＣＣＭにソースが結合されドレイ
ンが記憶ノードＮ１００に接続され、ゲートが記憶ノー
ドＮ１１１に接続されるＰチャネルＭＯＳトランジスタ
５７２と、電源電位ＶＣＣＭにソースが接続されドレイ
ンが記憶ノードＮ１１１に接続され、ゲートが記憶ノー
ドＮ１００に接続されるＰチャネルＭＯＳトランジスタ
５７６とを含む。これらの、記憶ノードをＨレベルに引
き上げるためのトランジスタを負荷トランジスタともよ
ぶ。負荷トランジスタは、高抵抗素子で代用される場合
もある。
アレイ用の電源電位ＶＣＣＭにソースが結合されドレイ
ンが記憶ノードＮ１００に接続され、ゲートが記憶ノー
ドＮ１１１に接続されるＰチャネルＭＯＳトランジスタ
５７２と、電源電位ＶＣＣＭにソースが接続されドレイ
ンが記憶ノードＮ１１１に接続され、ゲートが記憶ノー
ドＮ１００に接続されるＰチャネルＭＯＳトランジスタ
５７６とを含む。これらの、記憶ノードをＨレベルに引
き上げるためのトランジスタを負荷トランジスタともよ
ぶ。負荷トランジスタは、高抵抗素子で代用される場合
もある。
【０００７】
【発明が解決しようとする課題】図１８は、図１７に示
したＣＭＯＳ ＳＲＡＭメモリセルの記憶ノードと電源
電位ＶＣＣＭとの間で微小なショートが生じた例を示す
図である。
したＣＭＯＳ ＳＲＡＭメモリセルの記憶ノードと電源
電位ＶＣＣＭとの間で微小なショートが生じた例を示す
図である。
【０００８】図１８を参照して、メモリセルの記憶ノー
ドＮ１１１は、高い抵抗値を有する抵抗Ｒ１１によって
電源電位ＶＣＣＭが与えられるノードと接続されてい
る。このような不良は製造工程におけるダストなどの異
物やエッチング条件不良などによって生ずる場合があ
る。
ドＮ１１１は、高い抵抗値を有する抵抗Ｒ１１によって
電源電位ＶＣＣＭが与えられるノードと接続されてい
る。このような不良は製造工程におけるダストなどの異
物やエッチング条件不良などによって生ずる場合があ
る。
【０００９】図１８に示すように、ＰチャネルＭＯＳト
ランジスタ５７６のドレインであり、かつ、Ｎチャネル
ＭＯＳトランジスタ５７８のドレインである記憶ノード
Ｎ１１１が“Ｌ”を保持している場合には、矢印で示し
た経路で電源電位ＶＣＣＭから接地電位ＧＮＤＭに向け
て貫通電流が流れる。この電流は、スタンバイ状態にお
いても流れ続けるため、半導体記憶装置としてはスタン
バイ不良になってしまう。
ランジスタ５７６のドレインであり、かつ、Ｎチャネル
ＭＯＳトランジスタ５７８のドレインである記憶ノード
Ｎ１１１が“Ｌ”を保持している場合には、矢印で示し
た経路で電源電位ＶＣＣＭから接地電位ＧＮＤＭに向け
て貫通電流が流れる。この電流は、スタンバイ状態にお
いても流れ続けるため、半導体記憶装置としてはスタン
バイ不良になってしまう。
【００１０】スタンバイ不良とは、外部からデータをア
クセスしない状態における待機時のＳＲＡＭの消費電流
が規格値より大きな場合の不良である。
クセスしない状態における待機時のＳＲＡＭの消費電流
が規格値より大きな場合の不良である。
【００１１】しかしながら、抵抗Ｒ１１が、Ｎチャネル
ＭＯＳトランジスタ５７８の導通時の抵抗に比べその抵
抗値が十分大きい場合には、ＳＲＡＭにデータを読み書
きする機能上は特に影響は見られない。つまりファンク
ション上は特に影響を及ぼさず、スタンバイ電流が増加
する現象しか見出されない。このような場合には、どの
メモリセルでスタンバイ電流が増加しているかを特定す
ることができず、たとえそのＳＲＡＭが置換用の冗長回
路を有していても救済することができないという問題点
があった。
ＭＯＳトランジスタ５７８の導通時の抵抗に比べその抵
抗値が十分大きい場合には、ＳＲＡＭにデータを読み書
きする機能上は特に影響は見られない。つまりファンク
ション上は特に影響を及ぼさず、スタンバイ電流が増加
する現象しか見出されない。このような場合には、どの
メモリセルでスタンバイ電流が増加しているかを特定す
ることができず、たとえそのＳＲＡＭが置換用の冗長回
路を有していても救済することができないという問題点
があった。
【００１２】図１９は、図１７に示したＣＭＯＳ ＳＲ
ＡＭメモリセルの記憶ノードと接地電位ＧＮＤＭとが微
小にショートをした例を示した図である。
ＡＭメモリセルの記憶ノードと接地電位ＧＮＤＭとが微
小にショートをした例を示した図である。
【００１３】図１９を参照して、記憶ノードＮ１００は
高い抵抗値を有する抵抗Ｒ１１ａによって接地電位ＧＮ
ＤＭに結合されている。このような不良も図１８の場合
と同様、製造工程におけるダストなどの異物やエッチン
グ条件不良などによって生ずる場合がある。記憶ノード
Ｎ１００が“Ｈ”を保持し、記憶ノードＮ１１１が
“Ｌ”を保持するような場合には、記憶ノードＮ１００
から接地電位ＧＮＤＭが与えられるノードに対して抵抗
Ｒ１１ａを介して微小なリーク電流が流れる。
高い抵抗値を有する抵抗Ｒ１１ａによって接地電位ＧＮ
ＤＭに結合されている。このような不良も図１８の場合
と同様、製造工程におけるダストなどの異物やエッチン
グ条件不良などによって生ずる場合がある。記憶ノード
Ｎ１００が“Ｈ”を保持し、記憶ノードＮ１１１が
“Ｌ”を保持するような場合には、記憶ノードＮ１００
から接地電位ＧＮＤＭが与えられるノードに対して抵抗
Ｒ１１ａを介して微小なリーク電流が流れる。
【００１４】この電流はスタンバイ状態においても流れ
続けるため半導体記憶装置としてはスタンバイ不良にな
る。
続けるため半導体記憶装置としてはスタンバイ不良にな
る。
【００１５】しかしながら、抵抗Ｒ１１ａが負荷トラン
ジスタであるＰチャネルＭＯＳトランジスタ５７２の導
通時の抵抗に比べて十分大きい場合には、チップの動作
機能上は特に影響が見られない。つまり、外部からは半
導体記憶装置にスタンバイ電流が増加する現象しか見出
すことができない。このような場合にも、どのメモリセ
ルでスタンバイ電流が増加しているか特定することがで
きず、たとえチップが冗長回路を有していても救済する
ことができないという問題点があった。
ジスタであるＰチャネルＭＯＳトランジスタ５７２の導
通時の抵抗に比べて十分大きい場合には、チップの動作
機能上は特に影響が見られない。つまり、外部からは半
導体記憶装置にスタンバイ電流が増加する現象しか見出
すことができない。このような場合にも、どのメモリセ
ルでスタンバイ電流が増加しているか特定することがで
きず、たとえチップが冗長回路を有していても救済する
ことができないという問題点があった。
【００１６】図２０は、従来の半導体記憶装置の回路ブ
ロックの配置と電源電位および接地電位を受けるパッド
の配置を示した概略図である。
ロックの配置と電源電位および接地電位を受けるパッド
の配置を示した概略図である。
【００１７】図２０を参照して、チップ６３２の中央部
にはメモリセルアレイ６４０が配置される。メモリセル
アレイの両側には周辺回路６４２、６４４が配置され
る。チップ６３２の一方の長辺の中点に近接して、周辺
回路６４２、６４４に電源電位ＶＣＣを供給するための
パッド６３４と、メモリセルアレイ６４０に電源電位Ｖ
ＣＣＭを供給するためのパッド６３６とが配置される。
パッド６３４と周辺回路６４２，６４４とは電源配線６
５２で接続されている。パッド６３６とメモリセルアレ
イ６４０とは電源配線６５４で接続されている。
にはメモリセルアレイ６４０が配置される。メモリセル
アレイの両側には周辺回路６４２、６４４が配置され
る。チップ６３２の一方の長辺の中点に近接して、周辺
回路６４２、６４４に電源電位ＶＣＣを供給するための
パッド６３４と、メモリセルアレイ６４０に電源電位Ｖ
ＣＣＭを供給するためのパッド６３６とが配置される。
パッド６３４と周辺回路６４２，６４４とは電源配線６
５２で接続されている。パッド６３６とメモリセルアレ
イ６４０とは電源配線６５４で接続されている。
【００１８】チップ６３２の他方の長辺の中点付近には
周辺回路６４２，６４４に接地電位ＧＮＤを供給するた
めのパッド６４６と、メモリセルアレイ６４０に接地電
位ＧＮＤＭを供給するためのパッド６４８とが配置され
る。パッド６４６と周辺回路６４２，６４４とは電源配
線６５８で接続されている。パッド６４８とメモリセル
アレイ６４０とは電源配線６６０で接続されている。
周辺回路６４２，６４４に接地電位ＧＮＤを供給するた
めのパッド６４６と、メモリセルアレイ６４０に接地電
位ＧＮＤＭを供給するためのパッド６４８とが配置され
る。パッド６４６と周辺回路６４２，６４４とは電源配
線６５８で接続されている。パッド６４８とメモリセル
アレイ６４０とは電源配線６６０で接続されている。
【００１９】従来においても、図２０で示すように、電
源電位および接地電位をメモリセルアレイ用と周辺回路
用とに分けることにより、たとえばスタンバイ電流不良
が周辺回路に起因するものかまたはメモリセルに起因す
るものであるかを判別することができた。このような判
別が行なえることにより半導体のプロセスを改善するこ
とが可能ではあった。
源電位および接地電位をメモリセルアレイ用と周辺回路
用とに分けることにより、たとえばスタンバイ電流不良
が周辺回路に起因するものかまたはメモリセルに起因す
るものであるかを判別することができた。このような判
別が行なえることにより半導体のプロセスを改善するこ
とが可能ではあった。
【００２０】しかしながら、たとえばメモリセル起因の
スタンバイ電流不良であった場合に、従来の構成では、
どのメモリセルが原因で不良になったのかその不良セル
を特定することは困難であった。したがって、冗長回路
を用いて不良メモリセルを置換してチップを救済するこ
とはできなかった。また、特開平８−４５２９９号公報
に記載される半導体記憶装置およびメモリセルのＤＣ電
流不良検出方法の発明、および特開平８−１３８３９９
号公報に記載される半導体記憶装置に関する発明など、
スタンバイ電流不良などの救済を目的とした発明が従来
なされているが、不良メモリセルを特定し、救済する方
法を示した例は見られなかった。
スタンバイ電流不良であった場合に、従来の構成では、
どのメモリセルが原因で不良になったのかその不良セル
を特定することは困難であった。したがって、冗長回路
を用いて不良メモリセルを置換してチップを救済するこ
とはできなかった。また、特開平８−４５２９９号公報
に記載される半導体記憶装置およびメモリセルのＤＣ電
流不良検出方法の発明、および特開平８−１３８３９９
号公報に記載される半導体記憶装置に関する発明など、
スタンバイ電流不良などの救済を目的とした発明が従来
なされているが、不良メモリセルを特定し、救済する方
法を示した例は見られなかった。
【００２１】本発明の目的は、スタンバイ電流不良など
の直流電流不良を検出し、救済することが可能で歩留り
が向上された半導体記憶装置を提供することである。
の直流電流不良を検出し、救済することが可能で歩留り
が向上された半導体記憶装置を提供することである。
【００２２】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、半導体基板の主表面に形成される半導体記
憶装置であって、行列状に配置され、各々がデータを保
持する記憶ノードを有する複数のメモリセルを含むメモ
リセルアレイを備え、各メモリセルは、半導体基板に形
成される第１導電型の第１のウエルの内部に形成され、
記憶ノードにドレインが接続される第２導電型の第１の
電界効果トランジスタと、第１の電源電位が与えられ第
１の電界効果トランジスタのソースに接続される第１の
電源ノードと、第２の電源電位が与えられ第１のウエル
に接続される第２の電源ノードとを含む。
記憶装置は、半導体基板の主表面に形成される半導体記
憶装置であって、行列状に配置され、各々がデータを保
持する記憶ノードを有する複数のメモリセルを含むメモ
リセルアレイを備え、各メモリセルは、半導体基板に形
成される第１導電型の第１のウエルの内部に形成され、
記憶ノードにドレインが接続される第２導電型の第１の
電界効果トランジスタと、第１の電源電位が与えられ第
１の電界効果トランジスタのソースに接続される第１の
電源ノードと、第２の電源電位が与えられ第１のウエル
に接続される第２の電源ノードとを含む。
【００２３】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１の電
源ノードに接続される第１のパッドと、第２の電源ノー
ドに接続される第２のパッドとをさらに備える。
項１に記載の半導体記憶装置の構成に加えて、第１の電
源ノードに接続される第１のパッドと、第２の電源ノー
ドに接続される第２のパッドとをさらに備える。
【００２４】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成において、第１、第
２のパッドは、隣接して配置される。
項２に記載の半導体記憶装置の構成において、第１、第
２のパッドは、隣接して配置される。
【００２５】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、メモリセ
ルアレイに対してデータを授受するための制御を行なう
周辺回路と、周辺回路に第３の電源電位を供給する第３
の電源ノードと、第３の電源ノードに接続される第３の
パッドとをさらに備え、第１〜第３のパッドは隣接して
配置される。
項２に記載の半導体記憶装置の構成に加えて、メモリセ
ルアレイに対してデータを授受するための制御を行なう
周辺回路と、周辺回路に第３の電源電位を供給する第３
の電源ノードと、第３の電源ノードに接続される第３の
パッドとをさらに備え、第１〜第３のパッドは隣接して
配置される。
【００２６】請求項５に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、各メモリ
セルは、半導体基板に形成される第２導電型の第２のウ
エルの内部に形成され、記憶ノードにドレインが接続さ
れる第１導電型の第２の電界効果トランジスタと、第３
の電源電位が与えられ、第２の電界効果トランジスタの
ソースに接続される第３の電源ノードと、第４の電源電
位が与えられ、第２のウエルに接続される第４の電源ノ
ードと、第１のウエルの内部に形成され、記憶ノードと
相補なデータを保持する相補記憶ノードにドレインが接
続され、第１の電源ノードにソースが接続される第２導
電型の第３の電界効果トランジスタと、第２のウエルの
内部に形成され、相補記憶ノードにドレインが接続さ
れ、第２の電源ノードにソースが接続される第１導電型
の第４の電界効果トランジスタとをさらに含み、第１、
第２の電界効果トランジスタのゲートは、ともに相補記
憶ノードに接続され、第３、第４の電界効果トランジス
タのゲートは、ともに記憶ノードに接続される。
項１に記載の半導体記憶装置の構成に加えて、各メモリ
セルは、半導体基板に形成される第２導電型の第２のウ
エルの内部に形成され、記憶ノードにドレインが接続さ
れる第１導電型の第２の電界効果トランジスタと、第３
の電源電位が与えられ、第２の電界効果トランジスタの
ソースに接続される第３の電源ノードと、第４の電源電
位が与えられ、第２のウエルに接続される第４の電源ノ
ードと、第１のウエルの内部に形成され、記憶ノードと
相補なデータを保持する相補記憶ノードにドレインが接
続され、第１の電源ノードにソースが接続される第２導
電型の第３の電界効果トランジスタと、第２のウエルの
内部に形成され、相補記憶ノードにドレインが接続さ
れ、第２の電源ノードにソースが接続される第１導電型
の第４の電界効果トランジスタとをさらに含み、第１、
第２の電界効果トランジスタのゲートは、ともに相補記
憶ノードに接続され、第３、第４の電界効果トランジス
タのゲートは、ともに記憶ノードに接続される。
【００２７】請求項６に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の構成に加えて、第１、第
２のウエルが内部に形成され、第１、第２のウエルより
も深さが深く半導体基板に形成され、半導体基板と異な
る導電型を有する第３のウエルをさらに備える。
項５に記載の半導体記憶装置の構成に加えて、第１、第
２のウエルが内部に形成され、第１、第２のウエルより
も深さが深く半導体基板に形成され、半導体基板と異な
る導電型を有する第３のウエルをさらに備える。
【００２８】請求項７に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、第１導電
型は、Ｎ型であり、第２導電型は、Ｐ型である。
項１に記載の半導体記憶装置の構成において、第１導電
型は、Ｎ型であり、第２導電型は、Ｐ型である。
【００２９】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、第１導電
型は、Ｐ型であり、第２導電型は、Ｎ型である。
項１に記載の半導体記憶装置の構成において、第１導電
型は、Ｐ型であり、第２導電型は、Ｎ型である。
【００３０】請求項９に記載の半導体記憶装置のテスト
方法は、行列状に配置され、各々がデータを保持する記
憶ノードを有する複数のメモリセルを含むメモリアレイ
を備え、半導体基板の主表面に形成される半導体記憶装
置のテスト方法であって、各メモリセルは、半導体基板
に形成される第１導電型の第１のウエルの内部に形成さ
れ、記憶ノードにドレインが接続される第２導電型の第
１の電界効果トランジスタと、第１の電源電位が与えら
れ第１の電界効果トランジスタのソースに接続される第
１の電源ノードと、第２の電源電位が与えられ第１のウ
エルに接続される第２の電源ノードとを含み、第２の電
源電位を第１の電源電位と異なる電位に設定するステッ
プと、記憶ノードにデータの保持をさせ、データを読出
す機能テストを行なうステップとを備える。
方法は、行列状に配置され、各々がデータを保持する記
憶ノードを有する複数のメモリセルを含むメモリアレイ
を備え、半導体基板の主表面に形成される半導体記憶装
置のテスト方法であって、各メモリセルは、半導体基板
に形成される第１導電型の第１のウエルの内部に形成さ
れ、記憶ノードにドレインが接続される第２導電型の第
１の電界効果トランジスタと、第１の電源電位が与えら
れ第１の電界効果トランジスタのソースに接続される第
１の電源ノードと、第２の電源電位が与えられ第１のウ
エルに接続される第２の電源ノードとを含み、第２の電
源電位を第１の電源電位と異なる電位に設定するステッ
プと、記憶ノードにデータの保持をさせ、データを読出
す機能テストを行なうステップとを備える。
【００３１】請求項１０に記載の半導体記憶装置のテス
ト方法は、請求項９に記載の半導体記憶装置のテスト方
法の構成において、第１導電型は、Ｎ型であり、第２導
電型はＰ型であり、第２の電源電位は、第１の電源電位
より高い電位に設定される。
ト方法は、請求項９に記載の半導体記憶装置のテスト方
法の構成において、第１導電型は、Ｎ型であり、第２導
電型はＰ型であり、第２の電源電位は、第１の電源電位
より高い電位に設定される。
【００３２】請求項１１に記載の半導体記憶装置のテス
ト方法は、請求項９に記載の半導体記憶装置のテスト方
法の構成において、第１導電型は、Ｐ型であり、第２導
電型はＮ型であり、第２の電源電位は、第１の電源電位
より低い電位に設定される。
ト方法は、請求項９に記載の半導体記憶装置のテスト方
法の構成において、第１導電型は、Ｐ型であり、第２導
電型はＮ型であり、第２の電源電位は、第１の電源電位
より低い電位に設定される。
【００３３】請求項１２に記載の半導体記憶装置のテス
ト方法は、請求項９に記載の半導体記憶装置のテスト方
法の構成に加えて、各メモリセルは、半導体基板に形成
される第２導電型の第２のウエルの内部に形成され、記
憶ノードにドレインが接続される第１導電型の第２の電
界効果トランジスタと、第３の電源電位が与えられ、第
２の電界効果トランジスタのソースに接続される第３の
電源ノードと、第４の電源電位が与えられ、第２のウエ
ルに接続される第４の電源ノードと、第１のウエルの内
部に形成され、記憶ノードと相補なデータを保持する相
補記憶ノードにドレインが接続され、第１の電源ノード
にソースが接続される第２導電型の第３の電界効果トラ
ンジスタと、第２のウエルの内部に形成され、相補記憶
ノードにドレインが接続され、第２の電源ノードにソー
スが接続される第１導電型の第４の電界効果トランジス
タとをさらに含み、第１、第２の電界効果トランジスタ
のゲートは、ともに相補記憶ノードに接続され、第３、
第４の電界効果トランジスタのゲートは、ともに記憶ノ
ードに接続され、第１導電型は、Ｎ型であり、第２導電
型は、Ｐ型であり、第２の電源電位は、第１の電源電位
より高い電位に設定され、第４の電源電位を第３の電源
電位より低い電位に設定するステップをさらに備える。
ト方法は、請求項９に記載の半導体記憶装置のテスト方
法の構成に加えて、各メモリセルは、半導体基板に形成
される第２導電型の第２のウエルの内部に形成され、記
憶ノードにドレインが接続される第１導電型の第２の電
界効果トランジスタと、第３の電源電位が与えられ、第
２の電界効果トランジスタのソースに接続される第３の
電源ノードと、第４の電源電位が与えられ、第２のウエ
ルに接続される第４の電源ノードと、第１のウエルの内
部に形成され、記憶ノードと相補なデータを保持する相
補記憶ノードにドレインが接続され、第１の電源ノード
にソースが接続される第２導電型の第３の電界効果トラ
ンジスタと、第２のウエルの内部に形成され、相補記憶
ノードにドレインが接続され、第２の電源ノードにソー
スが接続される第１導電型の第４の電界効果トランジス
タとをさらに含み、第１、第２の電界効果トランジスタ
のゲートは、ともに相補記憶ノードに接続され、第３、
第４の電界効果トランジスタのゲートは、ともに記憶ノ
ードに接続され、第１導電型は、Ｎ型であり、第２導電
型は、Ｐ型であり、第２の電源電位は、第１の電源電位
より高い電位に設定され、第４の電源電位を第３の電源
電位より低い電位に設定するステップをさらに備える。
【００３４】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００３５】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示すブロック図であ
る。
形態１の半導体記憶装置１の構成を示すブロック図であ
る。
【００３６】図１を参照して、半導体記憶装置１は、行
列状に配置されるメモリセルＭ１、Ｍ２、Ｍ３およびＭ
４を含むメモリアレイＭＡと、メモリセルＭ１、Ｍ２を
選択するワード線ＷＬ１と、メモリセルＭ３、Ｍ４を選
択するワード線ＷＬ２と、メモリセルＭ１、Ｍ３に対応
して設けられるビット線ＢＬ１、／ＢＬ１と、メモリセ
ルＭ２、Ｍ４に対応して設けられるビット線ＢＬ２、／
ＢＬ２と、クロック信号Ｔに応じて内部クロック信号Ｉ
ＮＴＴを出力する内部クロック発生回路２とを含む。
列状に配置されるメモリセルＭ１、Ｍ２、Ｍ３およびＭ
４を含むメモリアレイＭＡと、メモリセルＭ１、Ｍ２を
選択するワード線ＷＬ１と、メモリセルＭ３、Ｍ４を選
択するワード線ＷＬ２と、メモリセルＭ１、Ｍ３に対応
して設けられるビット線ＢＬ１、／ＢＬ１と、メモリセ
ルＭ２、Ｍ４に対応して設けられるビット線ＢＬ２、／
ＢＬ２と、クロック信号Ｔに応じて内部クロック信号Ｉ
ＮＴＴを出力する内部クロック発生回路２とを含む。
【００３７】半導体記憶装置１は、さらに、内部クロッ
ク信号ＩＮＴＴに応じてビット線ＢＬ１、／ＢＬ１、Ｂ
Ｌ２および／ＢＬ２をプリチャージするプリチャージ回
路１０と、内部クロック信号ＩＮＴＴおよび行アドレス
信号Ｘに応じてワード線ＷＬ１、ＷＬ２を活性化するロ
ウデコード回路４と、内部クロック信号ＩＮＴＴおよび
列アドレス信号Ｙに応じてカラム選択信号ＤＹ１、ＤＹ
２を出力するカラムデコード回路６と、カラム選択信号
ＤＹ１、ＤＹ２に応じてビット線ＢＬ１、ＢＬ２のいず
れかをデータ線ＤＬに接続しビット線／ＢＬ１、／ＢＬ
２のいずれかをデータ線／ＤＬに接続するゲート回路１
１と、書込制御信号ＷＥに応じてデータ信号ＤＱをメモ
リセルに書込み、データ読出時にはメモリセルから読出
されたデータをデータ信号ＤＱとして出力する読出書込
回路８とを含む。
ク信号ＩＮＴＴに応じてビット線ＢＬ１、／ＢＬ１、Ｂ
Ｌ２および／ＢＬ２をプリチャージするプリチャージ回
路１０と、内部クロック信号ＩＮＴＴおよび行アドレス
信号Ｘに応じてワード線ＷＬ１、ＷＬ２を活性化するロ
ウデコード回路４と、内部クロック信号ＩＮＴＴおよび
列アドレス信号Ｙに応じてカラム選択信号ＤＹ１、ＤＹ
２を出力するカラムデコード回路６と、カラム選択信号
ＤＹ１、ＤＹ２に応じてビット線ＢＬ１、ＢＬ２のいず
れかをデータ線ＤＬに接続しビット線／ＢＬ１、／ＢＬ
２のいずれかをデータ線／ＤＬに接続するゲート回路１
１と、書込制御信号ＷＥに応じてデータ信号ＤＱをメモ
リセルに書込み、データ読出時にはメモリセルから読出
されたデータをデータ信号ＤＱとして出力する読出書込
回路８とを含む。
【００３８】プリチャージ回路１０は、電源ノードとビ
ット線ＢＬ１との間に接続されゲートに内部クロック信
号ＩＮＴＴを受けるＰチャネルＭＯＳトランジスタ１２
と、電源ノードとビット線／ＢＬ１との間に接続されゲ
ートに内部クロック信号ＩＮＴＴを受けるＰチャネルＭ
ＯＳトランジスタ１４と、電源ノードとビット線ＢＬ２
との間に接続されゲートに内部クロック信号ＩＮＴＴを
受けるＰチャネルＭＯＳトランジスタ１５と、電源ノー
ドとビット線／ＢＬ２との間に接続されゲートに内部ク
ロック信号ＩＮＴＴを受けるＰチャネルＭＯＳトランジ
スタ１６とを含む。
ット線ＢＬ１との間に接続されゲートに内部クロック信
号ＩＮＴＴを受けるＰチャネルＭＯＳトランジスタ１２
と、電源ノードとビット線／ＢＬ１との間に接続されゲ
ートに内部クロック信号ＩＮＴＴを受けるＰチャネルＭ
ＯＳトランジスタ１４と、電源ノードとビット線ＢＬ２
との間に接続されゲートに内部クロック信号ＩＮＴＴを
受けるＰチャネルＭＯＳトランジスタ１５と、電源ノー
ドとビット線／ＢＬ２との間に接続されゲートに内部ク
ロック信号ＩＮＴＴを受けるＰチャネルＭＯＳトランジ
スタ１６とを含む。
【００３９】ゲート回路１１は、カラム選択信号ＤＹ１
に応じて活性化されビット線ＢＬ１とデータ線ＤＬとを
接続するＮチャネルＭＯＳトランジスタ１７と、カラム
選択信号ＤＹ１に応じて活性化されビット線／ＢＬ１と
データ線／ＤＬとを接続するＮチャネルＭＯＳトランジ
スタ１８と、カラム選択信号ＤＹ２に応じて活性化され
ビット線ＢＬ２とデータ線ＤＬとを接続するＮチャネル
ＭＯＳトランジスタ１９と、カラム選択信号ＤＹ２に応
じて活性化されビット線／ＢＬ２とデータ線／ＤＬとを
接続するＮチャネルＭＯＳトランジスタ２０とを含む。
に応じて活性化されビット線ＢＬ１とデータ線ＤＬとを
接続するＮチャネルＭＯＳトランジスタ１７と、カラム
選択信号ＤＹ１に応じて活性化されビット線／ＢＬ１と
データ線／ＤＬとを接続するＮチャネルＭＯＳトランジ
スタ１８と、カラム選択信号ＤＹ２に応じて活性化され
ビット線ＢＬ２とデータ線ＤＬとを接続するＮチャネル
ＭＯＳトランジスタ１９と、カラム選択信号ＤＹ２に応
じて活性化されビット線／ＢＬ２とデータ線／ＤＬとを
接続するＮチャネルＭＯＳトランジスタ２０とを含む。
【００４０】内部クロック発生回路２、ロウデコード回
路４およびカラムデコード回路６等は、メモリアレイＭ
Ａの周辺に配置されるので、総じて周辺回路と呼ばれ
る。
路４およびカラムデコード回路６等は、メモリアレイＭ
Ａの周辺に配置されるので、総じて周辺回路と呼ばれ
る。
【００４１】図２は、図１に示した内部クロック発生回
路２の構成を示す回路図である。図２を参照して、内部
クロック発生回路２は、クロック信号Ｔを受けて遅延す
る遅延回路２２と、遅延回路２２の出力を受けて反転す
るインバータ２４と、クロック信号Ｔおよびインバータ
２４の出力を受けるＡＮＤ回路２６とを含む。ＡＮＤ回
路２６は内部クロック信号ＩＮＴＴを出力する。
路２の構成を示す回路図である。図２を参照して、内部
クロック発生回路２は、クロック信号Ｔを受けて遅延す
る遅延回路２２と、遅延回路２２の出力を受けて反転す
るインバータ２４と、クロック信号Ｔおよびインバータ
２４の出力を受けるＡＮＤ回路２６とを含む。ＡＮＤ回
路２６は内部クロック信号ＩＮＴＴを出力する。
【００４２】遅延回路２２は、たとえば、直列に接続さ
れた偶数段のインバータで構成される。
れた偶数段のインバータで構成される。
【００４３】図３は、図１におけるロウデコード回路４
の構成を示す回路図である。図３を参照して、ロウデコ
ード回路４は、内部クロック信号ＩＮＴＴを受けて反転
するインバータ３２と、インバータ３２の出力を受けて
反転しノードＮ１に出力するインバータ３４と、行アド
レス信号Ｘを受けて反転するインバータ３６と、内部ク
ロック信号ＩＮＴＴに応じてインバータ３４の出力とイ
ンバータ３６の出力のいずれか一方をワード線ＷＬ１に
出力する選択回路３８と、内部クロック信号ＩＮＴＴに
応じて行アドレス信号Ｘとインバータ３４の出力のいず
れか一方をワード線ＷＬ２に出力する選択回路４０とを
含む。
の構成を示す回路図である。図３を参照して、ロウデコ
ード回路４は、内部クロック信号ＩＮＴＴを受けて反転
するインバータ３２と、インバータ３２の出力を受けて
反転しノードＮ１に出力するインバータ３４と、行アド
レス信号Ｘを受けて反転するインバータ３６と、内部ク
ロック信号ＩＮＴＴに応じてインバータ３４の出力とイ
ンバータ３６の出力のいずれか一方をワード線ＷＬ１に
出力する選択回路３８と、内部クロック信号ＩＮＴＴに
応じて行アドレス信号Ｘとインバータ３４の出力のいず
れか一方をワード線ＷＬ２に出力する選択回路４０とを
含む。
【００４４】インバータ３４は、ソースが接地ノードに
接続されゲートおよびドレインがノードＮ４に接続され
るＮチャネルＭＯＳトランジスタ４６と、電源ノードと
ノードＮ４との間に直列に接続されともにゲートにイン
バータ３２の出力を受けるＰチャネルＭＯＳトランジス
タ４２とＮチャネルＭＯＳトランジスタ４４とを含む。
ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭＯＳ
トランジスタ４４の接続ノードからはインバータ３４の
出力が出力される。この出力はノードＮ１に与えられ
る。
接続されゲートおよびドレインがノードＮ４に接続され
るＮチャネルＭＯＳトランジスタ４６と、電源ノードと
ノードＮ４との間に直列に接続されともにゲートにイン
バータ３２の出力を受けるＰチャネルＭＯＳトランジス
タ４２とＮチャネルＭＯＳトランジスタ４４とを含む。
ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭＯＳ
トランジスタ４４の接続ノードからはインバータ３４の
出力が出力される。この出力はノードＮ１に与えられ
る。
【００４５】選択回路３８は、内部クロック信号ＩＮＴ
Ｔを受けて反転するインバータ４８と、ノードＮ１とノ
ードＮ２との間に接続されゲートに内部クロック信号Ｉ
ＮＴＴを受けるＰチャネルＭＯＳトランジスタ５０と、
ノードＮ１とノードＮ２との間に接続されゲートにイン
バータ４８の出力を受けるＮチャネルＭＯＳトランジス
タ５２と、インバータ３６の出力ノードとノードＮ２と
の間に接続されゲートにインバータ４８の出力を受ける
ＰチャネルＭＯＳトランジスタ５４と、インバータ３６
の出力ノードとノードＮ２との間に接続されゲートに内
部クロック信号ＩＮＴＴを受けるＮチャネルＭＯＳトラ
ンジスタ５６とを含む。
Ｔを受けて反転するインバータ４８と、ノードＮ１とノ
ードＮ２との間に接続されゲートに内部クロック信号Ｉ
ＮＴＴを受けるＰチャネルＭＯＳトランジスタ５０と、
ノードＮ１とノードＮ２との間に接続されゲートにイン
バータ４８の出力を受けるＮチャネルＭＯＳトランジス
タ５２と、インバータ３６の出力ノードとノードＮ２と
の間に接続されゲートにインバータ４８の出力を受ける
ＰチャネルＭＯＳトランジスタ５４と、インバータ３６
の出力ノードとノードＮ２との間に接続されゲートに内
部クロック信号ＩＮＴＴを受けるＮチャネルＭＯＳトラ
ンジスタ５６とを含む。
【００４６】選択回路４０は、内部クロック信号ＩＮＴ
Ｔを受けて反転するインバータ５８と、ノードＮ１とノ
ードＮ３との間に接続されゲートに内部クロック信号Ｉ
ＮＴＴを受けるＰチャネルＭＯＳトランジスタ６０と、
ノードＮ１とノードＮ３との間に接続されゲートにイン
バータ５８の出力を受けるＮチャネルＭＯＳトランジス
タ６２と、行アドレス信号Ｘが与えられるノードとノー
ドＮ３との間に接続されゲートにインバータ５８の出力
を受けるＰチャネルＭＯＳトランジスタ６４と、行アド
レス信号Ｘが与えられるノードとノードＮ３との間に接
続されゲートに内部クロック信号ＩＮＴＴを受けるＮチ
ャネルＭＯＳトランジスタ６６とを含む。
Ｔを受けて反転するインバータ５８と、ノードＮ１とノ
ードＮ３との間に接続されゲートに内部クロック信号Ｉ
ＮＴＴを受けるＰチャネルＭＯＳトランジスタ６０と、
ノードＮ１とノードＮ３との間に接続されゲートにイン
バータ５８の出力を受けるＮチャネルＭＯＳトランジス
タ６２と、行アドレス信号Ｘが与えられるノードとノー
ドＮ３との間に接続されゲートにインバータ５８の出力
を受けるＰチャネルＭＯＳトランジスタ６４と、行アド
レス信号Ｘが与えられるノードとノードＮ３との間に接
続されゲートに内部クロック信号ＩＮＴＴを受けるＮチ
ャネルＭＯＳトランジスタ６６とを含む。
【００４７】図４は、図１に示したメモリセルＭ１の構
成を示した回路図である。図４を参照して、メモリセル
Ｍ１は、ビット線ＢＬ１と記憶ノード（ストレージノー
ド）Ｎ１０との間に接続されゲートがワード線ＷＬ１に
接続されるＮチャネルＭＯＳトランジスタ８０と、ビッ
ト線／ＢＬ１と記憶ノードＮ１１との間に接続されゲー
トがワード線ＷＬ１に接続されるＮチャネルＭＯＳトラ
ンジスタ８２とを含む。
成を示した回路図である。図４を参照して、メモリセル
Ｍ１は、ビット線ＢＬ１と記憶ノード（ストレージノー
ド）Ｎ１０との間に接続されゲートがワード線ＷＬ１に
接続されるＮチャネルＭＯＳトランジスタ８０と、ビッ
ト線／ＢＬ１と記憶ノードＮ１１との間に接続されゲー
トがワード線ＷＬ１に接続されるＮチャネルＭＯＳトラ
ンジスタ８２とを含む。
【００４８】メモリセルＭ１は、さらに、ソースがメモ
リセルアレイの接地電位ＧＮＤＭに結合されドレインが
記憶ノードＮ１０に接続されゲートが記憶ノードＮ１１
に接続されるＮチャネルＭＯＳトランジスタ７４と、ソ
ースが接地電位ＧＮＤＭに結合されドレインが記憶ノー
ドＮ１１に接続されゲートが記憶ノードＮ１０に接続さ
れるＮチャネルＭＯＳトランジスタ７８とを含む。
リセルアレイの接地電位ＧＮＤＭに結合されドレインが
記憶ノードＮ１０に接続されゲートが記憶ノードＮ１１
に接続されるＮチャネルＭＯＳトランジスタ７４と、ソ
ースが接地電位ＧＮＤＭに結合されドレインが記憶ノー
ドＮ１１に接続されゲートが記憶ノードＮ１０に接続さ
れるＮチャネルＭＯＳトランジスタ７８とを含む。
【００４９】メモリセルＭ１は、さらに、メモリセルア
レイ用の電源電位ＶＣＣＭにソースが結合されドレイン
が記憶ノードＮ１０に接続され、ゲートが記憶ノードＮ
１１に接続されるＰチャネルＭＯＳトランジスタ７２
と、電源電位ＶＣＣＭにソースが接続されドレインが記
憶ノードＮ１１に接続され、ゲートが記憶ノードＮ１０
に接続されるＰチャネルＭＯＳトランジスタ７６とを含
む。
レイ用の電源電位ＶＣＣＭにソースが結合されドレイン
が記憶ノードＮ１０に接続され、ゲートが記憶ノードＮ
１１に接続されるＰチャネルＭＯＳトランジスタ７２
と、電源電位ＶＣＣＭにソースが接続されドレインが記
憶ノードＮ１１に接続され、ゲートが記憶ノードＮ１０
に接続されるＰチャネルＭＯＳトランジスタ７６とを含
む。
【００５０】ここで、メモリセルＭ１の記憶ノードＮ１
１が抵抗Ｒ１によってメモリセルアレイの電源電位ＶＣ
ＣＭと結合されるショートが生じた場合を考える。図１
８に示した従来例との違いは、ＮチャネルＭＯＳトラン
ジスタ７４，７８の基板電位がソース電位である接地電
位ＧＮＤＭとは分離され、独立に電位を制御することが
可能な接地電位ＧＮＤＰに結合されたことである。
１が抵抗Ｒ１によってメモリセルアレイの電源電位ＶＣ
ＣＭと結合されるショートが生じた場合を考える。図１
８に示した従来例との違いは、ＮチャネルＭＯＳトラン
ジスタ７４，７８の基板電位がソース電位である接地電
位ＧＮＤＭとは分離され、独立に電位を制御することが
可能な接地電位ＧＮＤＰに結合されたことである。
【００５１】図４に示すように、記憶ノードＮ１１が
“Ｌ”の場合には、矢印で示した経路に貫通電流が流
れ、この電流はスタンバイ状態においても流れ続けるた
め、半導体記憶装置はスタンバイ不良になる。
“Ｌ”の場合には、矢印で示した経路に貫通電流が流
れ、この電流はスタンバイ状態においても流れ続けるた
め、半導体記憶装置はスタンバイ不良になる。
【００５２】実施の形態１に示した発明では、ウェハテ
スト時に、接地電位ＧＮＤＰを接地電位ＧＮＤＭよりも
低く設定することで、基板効果（基板バイアス効果）を
利用しＮチャネルＭＯＳトランジスタ７４，７８のしき
い値電圧Ｖｔｈを大きくする。その結果、ＮチャネルＭ
ＯＳトランジスタ７８の電流駆動能力が弱まる。これに
より、記憶ノードＮ１１の“Ｌ”レベルが上昇し、Ｎチ
ャネルＭＯＳトランジスタ７８の導通時の抵抗が、高い
抵抗値を有する抵抗Ｒ１と同程度になったときには、遂
にメモリセルのフリップフロップが反転する。すなわち
ファンクションテストにおいてメモリセルの誤動作を検
出することができる。
スト時に、接地電位ＧＮＤＰを接地電位ＧＮＤＭよりも
低く設定することで、基板効果（基板バイアス効果）を
利用しＮチャネルＭＯＳトランジスタ７４，７８のしき
い値電圧Ｖｔｈを大きくする。その結果、ＮチャネルＭ
ＯＳトランジスタ７８の電流駆動能力が弱まる。これに
より、記憶ノードＮ１１の“Ｌ”レベルが上昇し、Ｎチ
ャネルＭＯＳトランジスタ７８の導通時の抵抗が、高い
抵抗値を有する抵抗Ｒ１と同程度になったときには、遂
にメモリセルのフリップフロップが反転する。すなわち
ファンクションテストにおいてメモリセルの誤動作を検
出することができる。
【００５３】このように、ＮチャネルＭＯＳトランジス
タ７４，７８の基板電位をメモリセルの接地電位ＧＮＤ
Ｍと分離することにより、不安定なメモリセルの検出が
容易になる。実施の形態１に示した発明では、特に電源
電位ＶＣＣＭと記憶ノード間の微小なショートの検出に
有効である。したがって、不良メモリセルが特定できる
ので、冗長回路を用いて冗長メモリセルと不良メモリセ
ルとを置換することができ、歩留りを向上できるという
効果がある。
タ７４，７８の基板電位をメモリセルの接地電位ＧＮＤ
Ｍと分離することにより、不安定なメモリセルの検出が
容易になる。実施の形態１に示した発明では、特に電源
電位ＶＣＣＭと記憶ノード間の微小なショートの検出に
有効である。したがって、不良メモリセルが特定できる
ので、冗長回路を用いて冗長メモリセルと不良メモリセ
ルとを置換することができ、歩留りを向上できるという
効果がある。
【００５４】［実施の形態２］図５は、実施の形態２に
おけるメモリセルＭ１ａの構成を示した回路図である。
おけるメモリセルＭ１ａの構成を示した回路図である。
【００５５】図５を参照して、メモリセルＭ１ａは、ビ
ット線ＢＬ１と記憶ノード（ストレージノード）Ｎ１２
との間に接続されゲートがワード線ＷＬ１に接続される
ＮチャネルＭＯＳトランジスタ１００と、ビット線／Ｂ
Ｌ１と記憶ノードＮ１３との間に接続されゲートがワー
ド線ＷＬ１に接続されるＮチャネルＭＯＳトランジスタ
１０２とを含む。
ット線ＢＬ１と記憶ノード（ストレージノード）Ｎ１２
との間に接続されゲートがワード線ＷＬ１に接続される
ＮチャネルＭＯＳトランジスタ１００と、ビット線／Ｂ
Ｌ１と記憶ノードＮ１３との間に接続されゲートがワー
ド線ＷＬ１に接続されるＮチャネルＭＯＳトランジスタ
１０２とを含む。
【００５６】メモリセルＭ１ａは、さらに、ソースがメ
モリセルアレイの接地電位ＧＮＤＭに結合されドレイン
が記憶ノードＮ１２に接続されゲートが記憶ノードＮ１
３に接続されるＮチャネルＭＯＳトランジスタ９４と、
ソースが接地電位ＧＮＤＭに結合されドレインが記憶ノ
ードＮ１３に接続されゲートが記憶ノードＮ１２に接続
されるＮチャネルＭＯＳトランジスタ９８とを含む。
モリセルアレイの接地電位ＧＮＤＭに結合されドレイン
が記憶ノードＮ１２に接続されゲートが記憶ノードＮ１
３に接続されるＮチャネルＭＯＳトランジスタ９４と、
ソースが接地電位ＧＮＤＭに結合されドレインが記憶ノ
ードＮ１３に接続されゲートが記憶ノードＮ１２に接続
されるＮチャネルＭＯＳトランジスタ９８とを含む。
【００５７】メモリセルＭ１ａは、さらに、メモリセル
アレイ用の電源電位ＶＣＣＭにソースが結合されドレイ
ンが記憶ノードＮ１２に接続され、ゲートが記憶ノード
Ｎ１３に接続されるＰチャネルＭＯＳトランジスタ９２
と、電源電位ＶＣＣＭにソースが接続されドレインが記
憶ノードＮ１３に接続され、ゲートが記憶ノードＮ１２
に接続されるＰチャネルＭＯＳトランジスタ９６とを含
む。
アレイ用の電源電位ＶＣＣＭにソースが結合されドレイ
ンが記憶ノードＮ１２に接続され、ゲートが記憶ノード
Ｎ１３に接続されるＰチャネルＭＯＳトランジスタ９２
と、電源電位ＶＣＣＭにソースが接続されドレインが記
憶ノードＮ１３に接続され、ゲートが記憶ノードＮ１２
に接続されるＰチャネルＭＯＳトランジスタ９６とを含
む。
【００５８】図１９に示した従来例との違いは、Ｐチャ
ネルＭＯＳトランジスタ９２，９６の基板電位が、ソー
ス電位である電源電位ＶＣＣＭとは分離され、独立に電
位を制御できる電源電位ＶＣＣＮと結合されていること
である。記憶ノードＮ１２と接地電位ＧＮＤＭとが高抵
抗Ｒ１ａによって結合され微小なショートが発生する
と、図中矢印に示した経路で貫通電流が流れる。これは
記憶ノードＮ１２が“Ｈ”を保持している場合に生ず
る。するとスタンバイ状態においても電流が流れ続ける
ため、半導体記憶装置としてはスタンバイ不良になる。
ネルＭＯＳトランジスタ９２，９６の基板電位が、ソー
ス電位である電源電位ＶＣＣＭとは分離され、独立に電
位を制御できる電源電位ＶＣＣＮと結合されていること
である。記憶ノードＮ１２と接地電位ＧＮＤＭとが高抵
抗Ｒ１ａによって結合され微小なショートが発生する
と、図中矢印に示した経路で貫通電流が流れる。これは
記憶ノードＮ１２が“Ｈ”を保持している場合に生ず
る。するとスタンバイ状態においても電流が流れ続ける
ため、半導体記憶装置としてはスタンバイ不良になる。
【００５９】実施の形態２においては、ウェハテスト時
に電源電位ＶＣＣＭを電源電位ＶＣＣＮよりも低く設定
することにより、基板効果を利用してＰチャネルＭＯＳ
トランジスタ９２のしきい値電圧Ｖｔｈを増大させる。
その結果、ＰチャネルＭＯＳトランジスタ９２の電流駆
動能力が弱まり、記憶ノードＮ１２の“Ｈ”レベルが下
降し、導通時の抵抗が抵抗Ｒ１ａと同程度になった場合
に遂にメモリセルのフリップフロップは保持データが反
転する。すなわち、ファンクションテストによって不良
メモリセルのみに誤動作を起こさせることができ、不良
メモリセルを検出することができる。
に電源電位ＶＣＣＭを電源電位ＶＣＣＮよりも低く設定
することにより、基板効果を利用してＰチャネルＭＯＳ
トランジスタ９２のしきい値電圧Ｖｔｈを増大させる。
その結果、ＰチャネルＭＯＳトランジスタ９２の電流駆
動能力が弱まり、記憶ノードＮ１２の“Ｈ”レベルが下
降し、導通時の抵抗が抵抗Ｒ１ａと同程度になった場合
に遂にメモリセルのフリップフロップは保持データが反
転する。すなわち、ファンクションテストによって不良
メモリセルのみに誤動作を起こさせることができ、不良
メモリセルを検出することができる。
【００６０】このように、ＰチャネルＭＯＳトランジス
タ９２，９６の基板電位をメモリセルの電源電位ＶＣＣ
Ｍと分離することにより、不安定なメモリセルの検出が
容易となる。実施の形態２で示した発明では、特に接地
電位ＧＮＤＭと記憶ノード間の微小なショートの検出に
有効である。本発明によれば、不良メモリセルが特定で
きるため、冗長回路を用いて冗長メモリセルと不良メモ
リセルとを置換することにより歩留りを向上できるとい
う効果がある。
タ９２，９６の基板電位をメモリセルの電源電位ＶＣＣ
Ｍと分離することにより、不安定なメモリセルの検出が
容易となる。実施の形態２で示した発明では、特に接地
電位ＧＮＤＭと記憶ノード間の微小なショートの検出に
有効である。本発明によれば、不良メモリセルが特定で
きるため、冗長回路を用いて冗長メモリセルと不良メモ
リセルとを置換することにより歩留りを向上できるとい
う効果がある。
【００６１】［実施の形態３］図６は、実施の形態３に
おいて用いられるメモリセルＭ１ｂの構成を示した回路
図である。
おいて用いられるメモリセルＭ１ｂの構成を示した回路
図である。
【００６２】図６を参照して、メモリセルＭ１ｂは、ビ
ット線ＢＬ１と記憶ノードＮ１４との間に接続されゲー
トがワード線ＷＬ１に接続されるＮチャネルＭＯＳトラ
ンジスタ１２０と、ビット線／ＢＬ１と記憶ノードＮ１
５との間に接続されゲートがワード線ＷＬ１に接続され
るＮチャネルＭＯＳトランジスタ１２２とを含む。
ット線ＢＬ１と記憶ノードＮ１４との間に接続されゲー
トがワード線ＷＬ１に接続されるＮチャネルＭＯＳトラ
ンジスタ１２０と、ビット線／ＢＬ１と記憶ノードＮ１
５との間に接続されゲートがワード線ＷＬ１に接続され
るＮチャネルＭＯＳトランジスタ１２２とを含む。
【００６３】メモリセルＭ１ｂは、さらに、ソースがメ
モリセルアレイの接地電位ＧＮＤＭに結合されドレイン
が記憶ノードＮ１４に接続されゲートが記憶ノードＮ１
５に接続されるＮチャネルＭＯＳトランジスタ１１４
と、ソースが接地電位ＧＮＤＭに結合されドレインが記
憶ノードＮ１５に接続されゲートが記憶ノードＮ１４に
接続されるＮチャネルＭＯＳトランジスタ１１８とを含
む。
モリセルアレイの接地電位ＧＮＤＭに結合されドレイン
が記憶ノードＮ１４に接続されゲートが記憶ノードＮ１
５に接続されるＮチャネルＭＯＳトランジスタ１１４
と、ソースが接地電位ＧＮＤＭに結合されドレインが記
憶ノードＮ１５に接続されゲートが記憶ノードＮ１４に
接続されるＮチャネルＭＯＳトランジスタ１１８とを含
む。
【００６４】メモリセルＭ１ｂは、さらに、メモリセル
アレイ用の電源電位ＶＣＣＭにソースが結合されドレイ
ンが記憶ノードＮ１４に接続され、ゲートが記憶ノード
Ｎ１５に接続されるＰチャネルＭＯＳトランジスタ１１
２と、電源電位ＶＣＣＭにソースが接続されドレインが
記憶ノードＮ１５に接続され、ゲートが記憶ノードＮ１
４に接続されるＰチャネルＭＯＳトランジスタ１１６と
を含む。
アレイ用の電源電位ＶＣＣＭにソースが結合されドレイ
ンが記憶ノードＮ１４に接続され、ゲートが記憶ノード
Ｎ１５に接続されるＰチャネルＭＯＳトランジスタ１１
２と、電源電位ＶＣＣＭにソースが接続されドレインが
記憶ノードＮ１５に接続され、ゲートが記憶ノードＮ１
４に接続されるＰチャネルＭＯＳトランジスタ１１６と
を含む。
【００６５】ＰチャネルＭＯＳトランジスタ１１２，１
１６の基板電位はメモリセルの電源電位ＶＣＣＭと独立
して制御可能な電源電位ＶＣＣＮに結合される。
１６の基板電位はメモリセルの電源電位ＶＣＣＭと独立
して制御可能な電源電位ＶＣＣＮに結合される。
【００６６】一方、ＮチャネルＭＯＳトランジスタ１１
４，１１８の基板電位はメモリセルの接地電位ＧＮＤＭ
と独立して制御可能な接地電位ＧＮＤＰに結合される。
４，１１８の基板電位はメモリセルの接地電位ＧＮＤＭ
と独立して制御可能な接地電位ＧＮＤＰに結合される。
【００６７】このような構成とすることにより、ウェハ
テストにおいて接地電位ＧＮＤＰを接地電位ＧＮＤＭよ
り低く設定し、かつ、電源電位ＶＣＣＭを電源電位ＶＣ
ＣＮよりも低く設定することができる。このような設定
にすることにより、電源電位ＶＣＣＭと記憶ノード間お
よび接地電位ＧＮＤＭと記憶ノード間の微小なショート
の検出が容易になる。
テストにおいて接地電位ＧＮＤＰを接地電位ＧＮＤＭよ
り低く設定し、かつ、電源電位ＶＣＣＭを電源電位ＶＣ
ＣＮよりも低く設定することができる。このような設定
にすることにより、電源電位ＶＣＣＭと記憶ノード間お
よび接地電位ＧＮＤＭと記憶ノード間の微小なショート
の検出が容易になる。
【００６８】したがって、ファンクションテストを行な
うことにより不良メモリセルを特定することができるの
で、冗長回路を用いて冗長メモリセルと不良メモリセル
とを置換することができ、歩留りを向上させることがで
きるという効果がある。
うことにより不良メモリセルを特定することができるの
で、冗長回路を用いて冗長メモリセルと不良メモリセル
とを置換することができ、歩留りを向上させることがで
きるという効果がある。
【００６９】［実施の形態４］図７は、実施の形態４の
半導体記憶装置の回路ブロックの配置と電源電位および
接地電位を受けるパッドの配置を示した概略図である。
半導体記憶装置の回路ブロックの配置と電源電位および
接地電位を受けるパッドの配置を示した概略図である。
【００７０】図７を参照して、チップ１３２の中央部に
はメモリセルアレイ１４０が配置される。メモリセルア
レイの両側には周辺回路１４２，１４４が配置される。
周辺回路１４２，１４４は、外部から与えられる制御信
号やデータに基づいて、メモリセルアレイを制御し、メ
モリセルアレイとデータの授受を行なう関連回路の総称
である。たとえば、図１のロウデコード回路４やコラム
デコード回路６などが、周辺回路の代表的回路ブロック
である。
はメモリセルアレイ１４０が配置される。メモリセルア
レイの両側には周辺回路１４２，１４４が配置される。
周辺回路１４２，１４４は、外部から与えられる制御信
号やデータに基づいて、メモリセルアレイを制御し、メ
モリセルアレイとデータの授受を行なう関連回路の総称
である。たとえば、図１のロウデコード回路４やコラム
デコード回路６などが、周辺回路の代表的回路ブロック
である。
【００７１】チップ１３２の一方の長辺の中点に近接し
て、周辺回路１４２，１４４に電源電位ＶＣＣを供給す
るためのパッド１３４と、メモリセルアレイ１４０に電
源電位ＶＣＣＭを供給するためのパッド１３６とが配置
される。パッド１３４と周辺回路１４２，１４４とは電
源配線１５２で接続されている。パッド１３６とメモリ
セルアレイ１４０とは電源配線１５４で接続されてい
る。
て、周辺回路１４２，１４４に電源電位ＶＣＣを供給す
るためのパッド１３４と、メモリセルアレイ１４０に電
源電位ＶＣＣＭを供給するためのパッド１３６とが配置
される。パッド１３４と周辺回路１４２，１４４とは電
源配線１５２で接続されている。パッド１３６とメモリ
セルアレイ１４０とは電源配線１５４で接続されてい
る。
【００７２】チップ１３２の他方の長辺の中点付近には
周辺回路１４２，１４４に接地電位ＧＮＤを供給するた
めのパッド１４６と、メモリセルアレイ１４０に接地電
位ＧＮＤＭを供給するためのパッド１４８とが配置され
る。パッド１４６と周辺回路１４２，１４４とは電源配
線１５８で接続されている。パッド１４８とメモリセル
アレイ１４０とは電源配線１６０で接続されている。
周辺回路１４２，１４４に接地電位ＧＮＤを供給するた
めのパッド１４６と、メモリセルアレイ１４０に接地電
位ＧＮＤＭを供給するためのパッド１４８とが配置され
る。パッド１４６と周辺回路１４２，１４４とは電源配
線１５８で接続されている。パッド１４８とメモリセル
アレイ１４０とは電源配線１６０で接続されている。
【００７３】チップ１３２には、さらに、メモリセルの
Ｎウェルに与える電源電位ＶＣＣＮを受けるパッド１３
８と、電源電位ＶＣＣＮをメモリセルアレイ１４０に供
給するための電源配線１５６と、メモリセルのＰウェル
に与える接地電位ＧＮＤＰを受けるパッド１５０と、接
地電位ＧＮＤＰをメモリセルアレイ１４０に与えるため
の電源配線１６２とが設けられる。
Ｎウェルに与える電源電位ＶＣＣＮを受けるパッド１３
８と、電源電位ＶＣＣＮをメモリセルアレイ１４０に供
給するための電源配線１５６と、メモリセルのＰウェル
に与える接地電位ＧＮＤＰを受けるパッド１５０と、接
地電位ＧＮＤＰをメモリセルアレイ１４０に与えるため
の電源配線１６２とが設けられる。
【００７４】パッド１３８は、パッド１３６に隣接して
配置される。パッド１５０は、パッド１４８に隣接して
配置される。
配置される。パッド１５０は、パッド１４８に隣接して
配置される。
【００７５】図７において、ウェハテスト時、まず電源
電位ＶＣＣを電源電位ＶＣＣＭと等しく設定し、これら
の電源電位よりも電源電位ＶＣＣＮを高く設定する。そ
して、ファンクションテストを行ない、次に接地電位Ｇ
ＮＤと接地電位ＧＮＤＭとを等しく設定し、これらの接
地電位よりも接地電位ＧＮＤＰを低く設定する。そして
ファンクションテストを行なう。その後、後に説明する
ように、レーザトリミングなどによりスタンバイ不良セ
ルを救済する。
電位ＶＣＣを電源電位ＶＣＣＭと等しく設定し、これら
の電源電位よりも電源電位ＶＣＣＮを高く設定する。そ
して、ファンクションテストを行ない、次に接地電位Ｇ
ＮＤと接地電位ＧＮＤＭとを等しく設定し、これらの接
地電位よりも接地電位ＧＮＤＰを低く設定する。そして
ファンクションテストを行なう。その後、後に説明する
ように、レーザトリミングなどによりスタンバイ不良セ
ルを救済する。
【００７６】ウェハテストが完了すると、アセンブリに
おいて、パッド１３４，１３６，１３８は共通なリード
に接続され、また、パッド１４６，１４８，１５０は共
通なリードに接続される。電源電位および接地電位につ
いてそれぞれ３つのパッドを隣接して配置することによ
り、ワイヤボンディングで共通のリードに接続すること
が容易となる。
おいて、パッド１３４，１３６，１３８は共通なリード
に接続され、また、パッド１４６，１４８，１５０は共
通なリードに接続される。電源電位および接地電位につ
いてそれぞれ３つのパッドを隣接して配置することによ
り、ワイヤボンディングで共通のリードに接続すること
が容易となる。
【００７７】すなわち、このような構成を取ることによ
り、汎用メモリなどで電源端子および接地端子がそれぞ
れ１ピンずつしかない場合でも、ウェハテストでは別々
のプローブによりパッドの電位を与え、独立に電位を制
御することができる。また、３つの電源パッドが隣接し
て設けられているので、組み立て、封止工程において、
１本のリードに対して３つのパッドをワイヤボンディン
グすることが可能となる。接地電位を受ける３つのパッ
ドに対しても共通なリードに対してワイヤボンディング
することが可能となる。
り、汎用メモリなどで電源端子および接地端子がそれぞ
れ１ピンずつしかない場合でも、ウェハテストでは別々
のプローブによりパッドの電位を与え、独立に電位を制
御することができる。また、３つの電源パッドが隣接し
て設けられているので、組み立て、封止工程において、
１本のリードに対して３つのパッドをワイヤボンディン
グすることが可能となる。接地電位を受ける３つのパッ
ドに対しても共通なリードに対してワイヤボンディング
することが可能となる。
【００７８】したがって、汎用メモリなどで電源および
接地端子がそれぞれ１ピンずつしかないような場合にお
いても、ウエハテスト時に不良メモリセルを発見して冗
長回路に置換することにより、歩留りを向上させること
が可能となる。
接地端子がそれぞれ１ピンずつしかないような場合にお
いても、ウエハテスト時に不良メモリセルを発見して冗
長回路に置換することにより、歩留りを向上させること
が可能となる。
【００７９】［実施の形態５］実施の形態５において
は、メモリセルアレイの構成方法について説明する。
は、メモリセルアレイの構成方法について説明する。
【００８０】図８は、図６に示したメモリセルアレイの
第１の構成例を示した図である。図８を参照して、Ｐ基
板１７２にはＮ型の埋込層１７４が設けられ、埋込層１
７４の内部にはＮウェル１７６およびＰウェル１７８が
設けられている。埋込層１７４の外周部にはｎ＋型の不
純物領域が設けられ、この不純物領域には電源電位ＶＣ
ＣＮが与えられる。この電源電位ＶＣＣＮが埋込層１７
４の電位となる。Ｎウェル１７６にはトランジスタのソ
ースとなるｐ＋型の不純物領域が設けられ、この不純物
領域には電源電位ＶＣＣＭが与えられる。
第１の構成例を示した図である。図８を参照して、Ｐ基
板１７２にはＮ型の埋込層１７４が設けられ、埋込層１
７４の内部にはＮウェル１７６およびＰウェル１７８が
設けられている。埋込層１７４の外周部にはｎ＋型の不
純物領域が設けられ、この不純物領域には電源電位ＶＣ
ＣＮが与えられる。この電源電位ＶＣＣＮが埋込層１７
４の電位となる。Ｎウェル１７６にはトランジスタのソ
ースとなるｐ＋型の不純物領域が設けられ、この不純物
領域には電源電位ＶＣＣＭが与えられる。
【００８１】一方、Ｐウェル１７８にはトランジスタの
ソースとなるｎ＋型の不純物領域が設けられ、この不純
物領域には接地電位ＧＮＤＭが与えられる。また、Ｐウ
ェル１７８にはｐ＋型の不純物領域が設けられ、Ｐウェ
ルの電位を供給するべく接地電位ＧＮＤＰが与えられ
る。基板１７２は接地電位ＧＮＤに結合される。
ソースとなるｎ＋型の不純物領域が設けられ、この不純
物領域には接地電位ＧＮＤＭが与えられる。また、Ｐウ
ェル１７８にはｐ＋型の不純物領域が設けられ、Ｐウェ
ルの電位を供給するべく接地電位ＧＮＤＰが与えられ
る。基板１７２は接地電位ＧＮＤに結合される。
【００８２】図８に示したウエルの構造は、いわゆるト
リプルウエル構造と呼ばれる。この構造は、基板と同じ
導電型のウエルを基板と電気的に分離するために、より
深さの深いウエルを設けてその中に分離したいウエルを
設けるものである。
リプルウエル構造と呼ばれる。この構造は、基板と同じ
導電型のウエルを基板と電気的に分離するために、より
深さの深いウエルを設けてその中に分離したいウエルを
設けるものである。
【００８３】図９は、図８に示したメモリアレイの構成
において、図６に示した回路が形成された部分を拡大し
て示した断面図である。
において、図６に示した回路が形成された部分を拡大し
て示した断面図である。
【００８４】図９を参照して、Ｐ基板１７２上にはｎ＋
型の埋込層１７４が設けられる。埋込層１７４の外周部
には、ｎ＋型の不純物領域１８０が設けられ、不純物領
域１８０には電源電位ＶＣＣＮが供給される。埋込層１
７４の上部にはＮウェル１７６とＰウェル１７８とが設
けられる。Ｎウェル１７６にはＰチャネルＭＯＳトラン
ジスタ１１２が設けられる。ＰチャネルＭＯＳトランジ
スタ１１２は、ソースである不純物領域１８４とドレイ
ンである不純物領域１８２とを含む。不純物領域１８４
は電源電位ＶＣＣＭに結合され、不純物領域１８２はノ
ードＮ１４に接続される。また、ＰチャネルＭＯＳトラ
ンジスタ１１２のゲートはノードＮ１５に接続される。
型の埋込層１７４が設けられる。埋込層１７４の外周部
には、ｎ＋型の不純物領域１８０が設けられ、不純物領
域１８０には電源電位ＶＣＣＮが供給される。埋込層１
７４の上部にはＮウェル１７６とＰウェル１７８とが設
けられる。Ｎウェル１７６にはＰチャネルＭＯＳトラン
ジスタ１１２が設けられる。ＰチャネルＭＯＳトランジ
スタ１１２は、ソースである不純物領域１８４とドレイ
ンである不純物領域１８２とを含む。不純物領域１８４
は電源電位ＶＣＣＭに結合され、不純物領域１８２はノ
ードＮ１４に接続される。また、ＰチャネルＭＯＳトラ
ンジスタ１１２のゲートはノードＮ１５に接続される。
【００８５】Ｐウェル１７８の内部にはＮチャネルＭＯ
Ｓトランジスタ１１４およびｐ＋型の不純物領域１９０
が設けられる。不純物領域１９０はＰウェル１７８の電
位となる接地電位ＧＮＤＰが与えられる。ＮチャネルＭ
ＯＳトランジスタ１１４は、ソースとなる不純物領域１
８６とドレインとなる不純物領域１８８とを含む。不純
物領域１８６は接地電位ＧＮＤＭに結合される。不純物
領域１８８はノードＮ１４に接続される。また、Ｎチャ
ネルＭＯＳトランジスタ１１４のゲートはノードＮ１５
に接続される。
Ｓトランジスタ１１４およびｐ＋型の不純物領域１９０
が設けられる。不純物領域１９０はＰウェル１７８の電
位となる接地電位ＧＮＤＰが与えられる。ＮチャネルＭ
ＯＳトランジスタ１１４は、ソースとなる不純物領域１
８６とドレインとなる不純物領域１８８とを含む。不純
物領域１８６は接地電位ＧＮＤＭに結合される。不純物
領域１８８はノードＮ１４に接続される。また、Ｎチャ
ネルＭＯＳトランジスタ１１４のゲートはノードＮ１５
に接続される。
【００８６】このような構成とすることにより、メモリ
セルの負荷トランジスタであるＰチャネルＭＯＳトラン
ジスタ１１２，１１６の基板電位である電源電位ＶＣＣ
Ｎとメモリセルに与える電源電位ＶＣＣＭとを独立して
制御することができ、かつ、ドライバトランジスタであ
るＮチャネルＭＯＳトランジスタ１１４，１１８に与え
る基板電位である電源電位ＧＮＤＰと、メモリセルに与
える接地電位ＧＮＤＭとを独立して制御することができ
る。したがって、ファンクションテストによって不良メ
モリセルをと特定させるつことが容易となる。また、メ
モリセルの記憶ノードと基板とを分離できるため、ソフ
トエラー耐性が向上するという新たな効果もある。
セルの負荷トランジスタであるＰチャネルＭＯＳトラン
ジスタ１１２，１１６の基板電位である電源電位ＶＣＣ
Ｎとメモリセルに与える電源電位ＶＣＣＭとを独立して
制御することができ、かつ、ドライバトランジスタであ
るＮチャネルＭＯＳトランジスタ１１４，１１８に与え
る基板電位である電源電位ＧＮＤＰと、メモリセルに与
える接地電位ＧＮＤＭとを独立して制御することができ
る。したがって、ファンクションテストによって不良メ
モリセルをと特定させるつことが容易となる。また、メ
モリセルの記憶ノードと基板とを分離できるため、ソフ
トエラー耐性が向上するという新たな効果もある。
【００８７】図１０は、図６に示したメモリセルのメモ
リセルアレイの他の構成方法を示した図である。
リセルアレイの他の構成方法を示した図である。
【００８８】図１０を参照して、Ｎ基板２０２の主表面
上にｐ＋型の埋込層２０４が形成される。埋込層２０４
の外周部にはｐ＋型の不純物領域が形成され、この不純
物領域には接地電位ＧＮＤＰが与えられる。この接地電
位ＧＮＤＰは埋込層２０４に供給される。
上にｐ＋型の埋込層２０４が形成される。埋込層２０４
の外周部にはｐ＋型の不純物領域が形成され、この不純
物領域には接地電位ＧＮＤＰが与えられる。この接地電
位ＧＮＤＰは埋込層２０４に供給される。
【００８９】埋込層２０４の上部にはＰウェル２０６お
よびＮウェル２０８が設けられる。Ｐウェルの内部には
トランジスタのソース領域となるｎ＋型の不純物領域が
形成され、この不純物領域には接地電位ＧＮＤＭが与え
られる。
よびＮウェル２０８が設けられる。Ｐウェルの内部には
トランジスタのソース領域となるｎ＋型の不純物領域が
形成され、この不純物領域には接地電位ＧＮＤＭが与え
られる。
【００９０】一方Ｐウェル２０８の内部にはトランジス
タのソースとなるｐ＋型の不純物領域が形成され、この
不純物領域には電源電位ＶＣＣＭが与えられる。また、
Ｎウェル２０８に電位を与えるためにその内部にｎ＋型
の不純物領域が形成され、この不純物領域には電源電位
ＶＣＣＮが与えられる。
タのソースとなるｐ＋型の不純物領域が形成され、この
不純物領域には電源電位ＶＣＣＭが与えられる。また、
Ｎウェル２０８に電位を与えるためにその内部にｎ＋型
の不純物領域が形成され、この不純物領域には電源電位
ＶＣＣＮが与えられる。
【００９１】図１１は、図１０に示したメモリセルアレ
イの構造において図６のメモリセルのトランジスタが形
成される様子を拡大して示した断面図である。
イの構造において図６のメモリセルのトランジスタが形
成される様子を拡大して示した断面図である。
【００９２】図１１を参照して、Ｎ基板２０２は電源電
位ＶＣＣに結合される。Ｎ基板２０２の主表面上にｐ＋
型の埋込層２０４が形成される。埋込層２０４の外周部
にはｐ＋型の不純物領域２１０が形成され、不純物領域
２１０には接地電位ＧＮＤＰが与えられる。埋込層２０
４の上部にはＰウェル２０６とＮウェル２０８とが形成
される。Ｐウェル２０６の内部にはＮチャネルＭＯＳト
ランジスタ１１４が形成される。ＮチャネルＭＯＳトラ
ンジスタ１１４は、ソースである不純物領域２１４とド
レインである不純物領域２１２とを含む。不純物領域２
１４は接地電位ＧＮＤＭに結合される。不純物領域２１
２はノードＮ１４に接続される。また、ＮチャネルＭＯ
Ｓトランジスタ１１４のゲートはノードＮ１５に接続さ
れる。
位ＶＣＣに結合される。Ｎ基板２０２の主表面上にｐ＋
型の埋込層２０４が形成される。埋込層２０４の外周部
にはｐ＋型の不純物領域２１０が形成され、不純物領域
２１０には接地電位ＧＮＤＰが与えられる。埋込層２０
４の上部にはＰウェル２０６とＮウェル２０８とが形成
される。Ｐウェル２０６の内部にはＮチャネルＭＯＳト
ランジスタ１１４が形成される。ＮチャネルＭＯＳトラ
ンジスタ１１４は、ソースである不純物領域２１４とド
レインである不純物領域２１２とを含む。不純物領域２
１４は接地電位ＧＮＤＭに結合される。不純物領域２１
２はノードＮ１４に接続される。また、ＮチャネルＭＯ
Ｓトランジスタ１１４のゲートはノードＮ１５に接続さ
れる。
【００９３】Ｎウェル２０８にはＰチャネルＭＯＳトラ
ンジスタ１１２とｎ＋型の不純物領域２２０が設けられ
る。不純物領域２２０は、電源電位ＶＣＣＮと結合され
る。不純物領域２２０を介してＮウェル２０８には電源
電位ＶＣＣＮが供給される。ＰチャネルＭＯＳトランジ
スタ１１２は、ソースとなる不純物領域２１６とドレイ
ンとなる不純物領域２１８とを含む。不純物領域２１６
は、電源電位ＶＣＣＭに結合され、不純物領域２１８は
ノードＮ１４に接続される。
ンジスタ１１２とｎ＋型の不純物領域２２０が設けられ
る。不純物領域２２０は、電源電位ＶＣＣＮと結合され
る。不純物領域２２０を介してＮウェル２０８には電源
電位ＶＣＣＮが供給される。ＰチャネルＭＯＳトランジ
スタ１１２は、ソースとなる不純物領域２１６とドレイ
ンとなる不純物領域２１８とを含む。不純物領域２１６
は、電源電位ＶＣＣＭに結合され、不純物領域２１８は
ノードＮ１４に接続される。
【００９４】このような構成とすることにより、Ｐチャ
ネルＭＯＳトランジスタ１１２，１１６の基板電位であ
る電源電位ＶＣＣＮとメモリセルの電源電位ＶＣＣＭと
を分離することができ、かつ、ＮチャネルＭＯＳトラン
ジスタ１１４，１１８の基板電位である接地電位ＧＮＤ
Ｐとメモリセルの接地電位ＧＮＤＭとを分離することが
できる。したがって、スタンバイ不良セルを検出するこ
とができ、冗長メモリセルと置換を行なうことにより歩
留りを向上させることができる。さらに、メモリセルの
記憶ノードと基板とを分離できるため、ソフトエラー耐
性が向上するという新たな効果もある。
ネルＭＯＳトランジスタ１１２，１１６の基板電位であ
る電源電位ＶＣＣＮとメモリセルの電源電位ＶＣＣＭと
を分離することができ、かつ、ＮチャネルＭＯＳトラン
ジスタ１１４，１１８の基板電位である接地電位ＧＮＤ
Ｐとメモリセルの接地電位ＧＮＤＭとを分離することが
できる。したがって、スタンバイ不良セルを検出するこ
とができ、冗長メモリセルと置換を行なうことにより歩
留りを向上させることができる。さらに、メモリセルの
記憶ノードと基板とを分離できるため、ソフトエラー耐
性が向上するという新たな効果もある。
【００９５】［実施の形態６］図１２は、スタンバイ不
良などで不良となったメモリセルの救済を説明するため
の図である。
良などで不良となったメモリセルの救済を説明するため
の図である。
【００９６】図１２を参照して、電源電位ＶＣＣＭが与
えられるパッド２３１から各メモリセルＭＣに電源電位
を供給するための電源配線２３２が設けられる。図１２
では、各メモリセル用に電源線２４０が横方向に配線さ
れた例が示される。電源線２４０と電源線２３２とはヒ
ューズ２３６によって接続されている。メモリアレイの
端部にはスペアの冗長メモリセルＳＭＣが１行配置され
ている。
えられるパッド２３１から各メモリセルＭＣに電源電位
を供給するための電源配線２３２が設けられる。図１２
では、各メモリセル用に電源線２４０が横方向に配線さ
れた例が示される。電源線２４０と電源線２３２とはヒ
ューズ２３６によって接続されている。メモリアレイの
端部にはスペアの冗長メモリセルＳＭＣが１行配置され
ている。
【００９７】ここで、先に説明したテストにより不良メ
モリセルＤＭＣが検出された場合、そのメモリセルに接
続されているヒューズ２３８が切断され、冗長メモリセ
ルと置換される。メモリセルＲＭＣが置換されたメモリ
セルとなる。ヒューズの切断は、たとえば、レーザー光
線による場合や、大電流を流して溶断する方法による場
合がある。不良メモリセルＤＭＣに接続されているヒュ
ーズ２３８が切断されるため、電源電位ＶＣＣＭが電源
線２３４に供給されなくなりスタンバイ電流不良を治癒
することができ、歩留りが向上するという効果が得られ
る。
モリセルＤＭＣが検出された場合、そのメモリセルに接
続されているヒューズ２３８が切断され、冗長メモリセ
ルと置換される。メモリセルＲＭＣが置換されたメモリ
セルとなる。ヒューズの切断は、たとえば、レーザー光
線による場合や、大電流を流して溶断する方法による場
合がある。不良メモリセルＤＭＣに接続されているヒュ
ーズ２３８が切断されるため、電源電位ＶＣＣＭが電源
線２３４に供給されなくなりスタンバイ電流不良を治癒
することができ、歩留りが向上するという効果が得られ
る。
【００９８】図１３は、メモリセルの第２の救済例を説
明するための図である。図１３では、メモリセル用電源
線が縦方向に配線された例を示す。図１３を参照して、
電源電位ＶＣＣＭが与えられるパッド２３５から各メモ
リセルＭＣに電源電位を供給するための電源配線が設け
られる。図１３では、各メモリセル用に電源線２４０が
縦方向に配線された例が示される。電源線２４０と電源
線２３２とはヒューズ２３６によって接続されている。
メモリアレイの端部にはスペアの冗長メモリセルＳＭＣ
が１列配置されている。
明するための図である。図１３では、メモリセル用電源
線が縦方向に配線された例を示す。図１３を参照して、
電源電位ＶＣＣＭが与えられるパッド２３５から各メモ
リセルＭＣに電源電位を供給するための電源配線が設け
られる。図１３では、各メモリセル用に電源線２４０が
縦方向に配線された例が示される。電源線２４０と電源
線２３２とはヒューズ２３６によって接続されている。
メモリアレイの端部にはスペアの冗長メモリセルＳＭＣ
が１列配置されている。
【００９９】ここで、不良メモリセルＤＭＣをメモリセ
ルＲＭＣに置換するヒューズの切断については、図１２
で説明した場合と同様であり説明は繰返さない。図１３
に示した第２の救済例の場合でも、同様にスタンバイ電
流不良を治癒することができ、歩留りが向上するという
効果が得られる。
ルＲＭＣに置換するヒューズの切断については、図１２
で説明した場合と同様であり説明は繰返さない。図１３
に示した第２の救済例の場合でも、同様にスタンバイ電
流不良を治癒することができ、歩留りが向上するという
効果が得られる。
【０１００】図１４は、メモリセルの第３の救済例を説
明するための図である。図１４を参照して、接地電位Ｇ
ＮＤＭが与えられるパッドから各メモリセルＭＣに接地
電位を供給するための接地線２４２が設けられる。図１
４では、各メモリセル用に接地線２５０が横方向に配線
された例が示される。接地線２５０と接地線２４２とは
ヒューズ２４６によって接続されている。メモリアレイ
の端部にはスペアの冗長メモリセルＳＭＣが１行配置さ
れている。
明するための図である。図１４を参照して、接地電位Ｇ
ＮＤＭが与えられるパッドから各メモリセルＭＣに接地
電位を供給するための接地線２４２が設けられる。図１
４では、各メモリセル用に接地線２５０が横方向に配線
された例が示される。接地線２５０と接地線２４２とは
ヒューズ２４６によって接続されている。メモリアレイ
の端部にはスペアの冗長メモリセルＳＭＣが１行配置さ
れている。
【０１０１】ここで、不良メモリセルＤＭＣをメモリセ
ルＲＭＣに置換するヒューズの切断については、図１２
で説明した場合と同様であり説明は繰返さない。図１４
に示した第３の救済例の場合でも、同様にスタンバイ電
流不良を治癒することができ、歩留りが向上するという
効果が得られる。
ルＲＭＣに置換するヒューズの切断については、図１２
で説明した場合と同様であり説明は繰返さない。図１４
に示した第３の救済例の場合でも、同様にスタンバイ電
流不良を治癒することができ、歩留りが向上するという
効果が得られる。
【０１０２】図１５は、メモリセルの第４の救済例を説
明するための図である。図１５では、メモリセル用接地
線が縦方向に配線された例を示す。図１５を参照して、
接地電位ＧＮＤＭが与えられるパッドから各メモリセル
ＭＣに接地電位を供給するための接地配線が設けられ
る。図１５では、各メモリセル用に接地線２５０が縦方
向に配線された例が示される。接地線２５０とパッドと
はヒューズ２４６によって接続されている。メモリアレ
イの端部にはスペアの冗長メモリセルＳＭＣが１列配置
されている。
明するための図である。図１５では、メモリセル用接地
線が縦方向に配線された例を示す。図１５を参照して、
接地電位ＧＮＤＭが与えられるパッドから各メモリセル
ＭＣに接地電位を供給するための接地配線が設けられ
る。図１５では、各メモリセル用に接地線２５０が縦方
向に配線された例が示される。接地線２５０とパッドと
はヒューズ２４６によって接続されている。メモリアレ
イの端部にはスペアの冗長メモリセルＳＭＣが１列配置
されている。
【０１０３】ここで、不良メモリセルＤＭＣをメモリセ
ルＲＭＣに置換するヒューズの切断については、図１２
で説明した場合と同様であり説明は繰返さない。図１５
に示した第４の救済例の場合でも、同様にスタンバイ電
流不良を治癒することができ、歩留りが向上するという
効果が得られる。
ルＲＭＣに置換するヒューズの切断については、図１２
で説明した場合と同様であり説明は繰返さない。図１５
に示した第４の救済例の場合でも、同様にスタンバイ電
流不良を治癒することができ、歩留りが向上するという
効果が得られる。
【０１０４】図１６は、メモリセルの救済の手順を示し
たフローチャートである。図１６を参照して、ステップ
Ｓ１においてメモリセルおよび基板電位に供給する電源
電位および接地電位の設定が行なわれる。すなわち、ト
ランジスタの基板電位つまりウエルの電位となる接地電
位ＧＮＤＰは、メモリセルの接地電位ＧＮＤＭよりも低
い電位に設定される。また電源電位ＶＣＣＭは電源電位
ＶＣＣＮよりも低い電位に設定される。これらの設定に
よりメモリセルを構成するトランジスタのしきい値電圧
が大きくなり、メモリセルの動作には通常よりも厳しい
条件となる。
たフローチャートである。図１６を参照して、ステップ
Ｓ１においてメモリセルおよび基板電位に供給する電源
電位および接地電位の設定が行なわれる。すなわち、ト
ランジスタの基板電位つまりウエルの電位となる接地電
位ＧＮＤＰは、メモリセルの接地電位ＧＮＤＭよりも低
い電位に設定される。また電源電位ＶＣＣＭは電源電位
ＶＣＣＮよりも低い電位に設定される。これらの設定に
よりメモリセルを構成するトランジスタのしきい値電圧
が大きくなり、メモリセルの動作には通常よりも厳しい
条件となる。
【０１０５】続いてステップＳ２においてファンクショ
ンテストが実施される。メモリアレイにはアドレス信号
およびデータが与えられ、そしてその読出が行なわれ
る。
ンテストが実施される。メモリアレイにはアドレス信号
およびデータが与えられ、そしてその読出が行なわれ
る。
【０１０６】ステップＳ３においてファンクションテス
トの結果から不良メモリセルの特定が行なわれ、不良メ
モリセルを効率よく救済するために置換行または置換列
の決定なされる。
トの結果から不良メモリセルの特定が行なわれ、不良メ
モリセルを効率よく救済するために置換行または置換列
の決定なされる。
【０１０７】続いてステップＳ４においてヒューズの切
断がなされる。ヒューズの切断は不良メモリセルに対応
するアドレスが入力された場合に置換メモリセルを選択
する動作をさせるために切断するヒューズと、図１２〜
図１５で示したように、不良メモリセルに電源電流の供
給を停止するために切断するヒューズの２種類のヒュー
ズを切断する。その後パッケージに封入され再度動作確
認が行なわれる。
断がなされる。ヒューズの切断は不良メモリセルに対応
するアドレスが入力された場合に置換メモリセルを選択
する動作をさせるために切断するヒューズと、図１２〜
図１５で示したように、不良メモリセルに電源電流の供
給を停止するために切断するヒューズの２種類のヒュー
ズを切断する。その後パッケージに封入され再度動作確
認が行なわれる。
【０１０８】以上によってメモリセルの救済が完了す
る。以上のような工程でメモリセルの救済を行なうこと
ができ、従来救済できなかったメモリセルを救済するこ
とが可能となり、歩留りの向上を図ることができる。
る。以上のような工程でメモリセルの救済を行なうこと
ができ、従来救済できなかったメモリセルを救済するこ
とが可能となり、歩留りの向上を図ることができる。
【０１０９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１１０】
【発明の効果】請求項１〜２に記載の半導体記憶装置
は、テスト時においてウエル電位とメモリセルトランジ
スタのソース電位とを異なる電位に設定し、基板バイア
ス効果でしきい値電圧を変化させ、動作条件を厳しくし
てテストできるので、スタンバイ不良の原因となるメモ
リセルを特定することができ、置換により歩留まりを向
上させることができる。
は、テスト時においてウエル電位とメモリセルトランジ
スタのソース電位とを異なる電位に設定し、基板バイア
ス効果でしきい値電圧を変化させ、動作条件を厳しくし
てテストできるので、スタンバイ不良の原因となるメモ
リセルを特定することができ、置換により歩留まりを向
上させることができる。
【０１１１】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加えて、パ
ッケージに収める際に、２つの電源パッドを１つのリー
ドに接続することが容易であるので、電源端子の数を減
らすことができる。
項２に記載の半導体記憶装置の奏する効果に加えて、パ
ッケージに収める際に、２つの電源パッドを１つのリー
ドに接続することが容易であるので、電源端子の数を減
らすことができる。
【０１１２】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加えて、ス
タンバイ不良が周辺回路に起因するか否かを検出するこ
とができる。
項２に記載の半導体記憶装置の奏する効果に加えて、ス
タンバイ不良が周辺回路に起因するか否かを検出するこ
とができる。
【０１１３】請求項５〜６に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、ＰチャネルＭＯＳトランジスタを負荷とするフリッ
プフロップ型のＳＲＡＭセルにおいて、記憶ノードが電
源側に微小リークを起こした場合にも、接地側に微小リ
ークを起こした場合にも不良メモリセルの特定が可能で
ある。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、ＰチャネルＭＯＳトランジスタを負荷とするフリッ
プフロップ型のＳＲＡＭセルにおいて、記憶ノードが電
源側に微小リークを起こした場合にも、接地側に微小リ
ークを起こした場合にも不良メモリセルの特定が可能で
ある。
【０１１４】請求項７〜８に記載の半導体記憶装置は、
テスト時においてウエル電位とメモリセルトランジスタ
のソース電位とを異なる電位に設定し、基板バイアス効
果でしきい値電圧を変化させ、動作条件を厳しくしてテ
ストできるので、スタンバイ不良の原因となるメモリセ
ルを特定することができ、置換により歩留まりを向上さ
せることができる。
テスト時においてウエル電位とメモリセルトランジスタ
のソース電位とを異なる電位に設定し、基板バイアス効
果でしきい値電圧を変化させ、動作条件を厳しくしてテ
ストできるので、スタンバイ不良の原因となるメモリセ
ルを特定することができ、置換により歩留まりを向上さ
せることができる。
【０１１５】請求項９〜１１に記載の半導体記憶装置の
テスト方法は、テスト時においてウエル電位とメモリセ
ルトランジスタのソース電位とを異なる電位に設定し、
基板バイアス効果でしきい値電圧を変化させ、動作条件
を厳しくしてテストできるので、スタンバイ不良の原因
となるメモリセルを特定することができる。
テスト方法は、テスト時においてウエル電位とメモリセ
ルトランジスタのソース電位とを異なる電位に設定し、
基板バイアス効果でしきい値電圧を変化させ、動作条件
を厳しくしてテストできるので、スタンバイ不良の原因
となるメモリセルを特定することができる。
【０１１６】請求項１２に記載の半導体記憶装置のテス
ト方法は、請求項９に記載の半導体記憶装置のテスト方
法の奏する効果に加えて、ＰチャネルＭＯＳトランジス
タを負荷とするフリップフロップ型のＳＲＡＭセルにお
いて、記憶ノードが電源側に微小リークを起こした場合
にも、接地側に微小リークを起こした場合にも不良メモ
リセルの特定が可能である。
ト方法は、請求項９に記載の半導体記憶装置のテスト方
法の奏する効果に加えて、ＰチャネルＭＯＳトランジス
タを負荷とするフリップフロップ型のＳＲＡＭセルにお
いて、記憶ノードが電源側に微小リークを起こした場合
にも、接地側に微小リークを起こした場合にも不良メモ
リセルの特定が可能である。
【図１】 本発明の実施の形態１の半導体記憶装置１の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 図１に示した内部クロック発生回路２の構成
を示す回路図である。
を示す回路図である。
【図３】 図１におけるロウデコード回路４の構成を示
す回路図である。
す回路図である。
【図４】 図１に示したメモリセルＭ１の構成を示した
回路図である。
回路図である。
【図５】 実施の形態２におけるメモリセルＭ１ａの構
成を示した回路図である。
成を示した回路図である。
【図６】 実施の形態３において用いられるメモリセル
Ｍ１ｂの構成を示した回路図である。
Ｍ１ｂの構成を示した回路図である。
【図７】 実施の形態４の半導体記憶装置の回路ブロッ
クの配置と電源電位および接地電位を受けるパッドの配
置を示した概略図である。
クの配置と電源電位および接地電位を受けるパッドの配
置を示した概略図である。
【図８】 図６に示したメモリセルアレイの第１の構成
例を示した図である。
例を示した図である。
【図９】 図８に示したメモリアレイの構成において、
図６に示した回路が形成された部分を拡大して示した断
面図である。
図６に示した回路が形成された部分を拡大して示した断
面図である。
【図１０】 図６に示したメモリセルのメモリセルアレ
イの他の構成方法を示した図である。
イの他の構成方法を示した図である。
【図１１】 図１０に示したメモリセルアレイの構造に
おいて図６のメモリセルのトランジスタが形成される様
子を拡大して示した断面図である。
おいて図６のメモリセルのトランジスタが形成される様
子を拡大して示した断面図である。
【図１２】 スタンバイ不良などで不良となったメモリ
セルの救済を説明するための図である。
セルの救済を説明するための図である。
【図１３】 メモリセルの第２の救済例を説明するため
の図である。
の図である。
【図１４】 メモリセルの第３の救済例を説明するため
の図である。
の図である。
【図１５】 メモリセルの第４の救済例を説明するため
の図である。
の図である。
【図１６】 メモリセルの救済の手順を示したフローチ
ャートである。
ャートである。
【図１７】 従来のＣＭＯＳ ＳＲＡＭメモリセルの構
成を示した回路図である。
成を示した回路図である。
【図１８】 図１７に示したＣＭＯＳ ＳＲＡＭメモリ
セルの記憶ノードと電源電位ＶＣＣＭとの間で微小なシ
ョートが生じた例を示す図である。
セルの記憶ノードと電源電位ＶＣＣＭとの間で微小なシ
ョートが生じた例を示す図である。
【図１９】 図１７に示したＣＭＯＳ ＳＲＡＭメモリ
セルの記憶ノードと接地電位ＧＮＤＭとが微小にショー
トをした例を示した図である。
セルの記憶ノードと接地電位ＧＮＤＭとが微小にショー
トをした例を示した図である。
【図２０】 従来の半導体記憶装置の回路ブロックの配
置と電源電位および接地電位を受けるパッドの配置を示
した概略図である。
置と電源電位および接地電位を受けるパッドの配置を示
した概略図である。
１ 半導体記憶装置、２ 内部クロック発生回路、４
ロウデコード回路、６カラムデコード回路、８ 読出書
込回路、１０ プリチャージ回路、１１ ゲート回路、
７２，７６，９２，９６，１１２，１１６ Ｐチャネル
ＭＯＳトランジスタ、７４，７８〜８２，９４，９８〜
１０２，１１４，１１８〜１２２ ＮチャネルＭＯＳト
ランジスタ、１３２ チップ、１３４〜１３８，１４６
〜１５０，２３１，２３５ パッド、１４０ メモリセ
ルアレイ、１４２，１４４ 周辺回路、１５２〜１６２
電源配線、１７２，２０２ 基板、１７４，２０４埋
込層、１７６ Ｎウェル、２０８ Ｎウェル、１７８
Ｐウェル、２０６ Ｐウェル、１８０〜１９０，２１０
〜２２０ 不純物領域、２３２，２３４，２４０ 電源
線、２３６，２３８，２４６ ヒューズ、２４２，２５
０ 接地線、１４２，１４４ 周辺回路、／ＢＬ，／Ｂ
Ｌ１，／ＢＬ２，ＢＬ，ＢＬ１，ＢＬ２ビット線、／Ｄ
Ｌ，ＤＬ データ線、ＤＭＣ 不良メモリセル、Ｍ１，
Ｍ１ａ，Ｍ１ｂ，Ｍ２，Ｍ３，ＭＣ，ＲＭＣ メモリセ
ル、ＭＡ メモリアレイ、Ｒ１，Ｒ１１，Ｒ１１ａ，Ｒ
１ａ 抵抗、ＳＭＣ 冗長メモリセル、ＷＬ，ＷＬ１，
ＷＬ２ ワード線。
ロウデコード回路、６カラムデコード回路、８ 読出書
込回路、１０ プリチャージ回路、１１ ゲート回路、
７２，７６，９２，９６，１１２，１１６ Ｐチャネル
ＭＯＳトランジスタ、７４，７８〜８２，９４，９８〜
１０２，１１４，１１８〜１２２ ＮチャネルＭＯＳト
ランジスタ、１３２ チップ、１３４〜１３８，１４６
〜１５０，２３１，２３５ パッド、１４０ メモリセ
ルアレイ、１４２，１４４ 周辺回路、１５２〜１６２
電源配線、１７２，２０２ 基板、１７４，２０４埋
込層、１７６ Ｎウェル、２０８ Ｎウェル、１７８
Ｐウェル、２０６ Ｐウェル、１８０〜１９０，２１０
〜２２０ 不純物領域、２３２，２３４，２４０ 電源
線、２３６，２３８，２４６ ヒューズ、２４２，２５
０ 接地線、１４２，１４４ 周辺回路、／ＢＬ，／Ｂ
Ｌ１，／ＢＬ２，ＢＬ，ＢＬ１，ＢＬ２ビット線、／Ｄ
Ｌ，ＤＬ データ線、ＤＭＣ 不良メモリセル、Ｍ１，
Ｍ１ａ，Ｍ１ｂ，Ｍ２，Ｍ３，ＭＣ，ＲＭＣ メモリセ
ル、ＭＡ メモリアレイ、Ｒ１，Ｒ１１，Ｒ１１ａ，Ｒ
１ａ 抵抗、ＳＭＣ 冗長メモリセル、ＷＬ，ＷＬ１，
ＷＬ２ ワード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｇ１１Ｃ 11/34 ３４１Ｃ ５Ｌ１０６ 21/8234 11/40 ３０１ 27/088 Ｈ０１Ｌ 27/04 Ｆ 21/8244 Ｔ 27/11 27/08 １０２Ｈ 27/10 ４９１ 27/10 ３８１ Ｆターム(参考） 2G032 AA07 AG02 AG07 AK15 AL00 5B015 HH04 KA13 KB66 NN09 PP02 RR06 5F038 AV06 BB02 BE07 BG09 DF05 DT09 DT15 EZ20 5F048 AB01 AC01 BA01 BE02 BE09 5F083 BS27 ZA10 ZA20 5L106 AA02 CC04 CC12 CC13 CC17 CC21 CC26 CC32 DD12 GG07
Claims (12)
- 【請求項１】 半導体基板の主表面に形成される半導体
記憶装置であって、 行列状に配置され、各々がデータを保持する記憶ノード
を有する複数のメモリセルを含むメモリセルアレイを備
え、 各前記メモリセルは、 前記半導体基板に形成される第１導電型の第１のウエル
の内部に形成され、前記記憶ノードにドレインが接続さ
れる第２導電型の第１の電界効果トランジスタと、 第１の電源電位が与えられ前記第１の電界効果トランジ
スタのソースに接続される第１の電源ノードと、 第２の電源電位が与えられ前記第１のウエルに接続され
る第２の電源ノードとを含む、半導体記憶装置。 - 【請求項２】 前記第１の電源ノードに接続される第１
のパッドと、 前記第２の電源ノードに接続される第２のパッドとをさ
らに備える、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１、第２のパッドは、隣接して配
置される、請求項２に記載の半導体記憶装置。 - 【請求項４】 前記メモリセルアレイに対してデータを
授受するための制御を行なう周辺回路と、 前記周辺回路に第３の電源電位を供給する第３の電源ノ
ードと、 前記第３の電源ノードに接続される第３のパッドとをさ
らに備え、 前記第１〜第３のパッドは隣接して配置される、請求項
２に記載の半導体記憶装置。 - 【請求項５】 各前記メモリセルは、 前記半導体基板に形成される前記第２導電型の第２のウ
エルの内部に形成され、前記記憶ノードにドレインが接
続される前記第１導電型の第２の電界効果トランジスタ
と、 第３の電源電位が与えられ、前記第２の電界効果トラン
ジスタのソースに接続される第３の電源ノードと、 第４の電源電位が与えられ、前記第２のウエルに接続さ
れる第４の電源ノードと、 前記第１のウエルの内部に形成され、前記記憶ノードと
相補なデータを保持する相補記憶ノードにドレインが接
続され、前記第１の電源ノードにソースが接続される前
記第２導電型の第３の電界効果トランジスタと、 前記第２のウエルの内部に形成され、前記相補記憶ノー
ドにドレインが接続され、前記第２の電源ノードにソー
スが接続される前記第１導電型の第４の電界効果トラン
ジスタとをさらに含み、 前記第１、第２の電界効果トランジスタのゲートは、と
もに前記相補記憶ノードに接続され、 前記第３、第４の電界効果トランジスタのゲートは、と
もに前記記憶ノードに接続される、請求項１に記載の半
導体記憶装置。 - 【請求項６】 前記第１、第２のウエルが内部に形成さ
れ、前記第１、第２のウエルよりも深さが深く前記半導
体基板に形成され、前記半導体基板と異なる導電型を有
する第３のウエルをさらに備える、請求項５に記載の半
導体記憶装置。 - 【請求項７】 前記第１導電型は、Ｎ型であり、 前記第２導電型は、Ｐ型である、請求項１に記載の半導
体記憶装置。 - 【請求項８】 前記第１導電型は、Ｐ型であり、 前記第２導電型は、Ｎ型である、請求項１に記載の半導
体記憶装置。 - 【請求項９】 行列状に配置され、各々がデータを保持
する記憶ノードを有する複数のメモリセルを含むメモリ
アレイを備え、半導体基板の主表面に形成される半導体
記憶装置のテスト方法であって、 各前記メモリセルは、 前記半導体基板に形成される第１導電型の第１のウエル
の内部に形成され、前記記憶ノードにドレインが接続さ
れる第２導電型の第１の電界効果トランジスタと、 第１の電源電位が与えられ前記第１の電界効果トランジ
スタのソースに接続される第１の電源ノードと、 第２の電源電位が与えられ前記第１のウエルに接続され
る第２の電源ノードとを含み、 前記第２の電源電位を前記第１の電源電位と異なる電位
に設定するステップと、 前記記憶ノードにデータの保持をさせ、前記データを読
出す機能テストを行なうステップとを備える、半導体記
憶装置のテスト方法。 - 【請求項１０】 前記第１導電型は、Ｎ型であり、 前記第２導電型はＰ型であり、 前記第２の電源電位は、前記第１の電源電位より高い電
位に設定される、請求項９に記載の半導体記憶装置のテ
スト方法。 - 【請求項１１】 前記第１導電型は、Ｐ型であり、 前記第２導電型はＮ型であり、 前記第２の電源電位は、前記第１の電源電位より低い電
位に設定される、請求項９に記載の半導体記憶装置のテ
スト方法。 - 【請求項１２】 各前記メモリセルは、 前記半導体基板に形成される第２導電型の第２のウエル
の内部に形成され、前記記憶ノードにドレインが接続さ
れる第１導電型の第２の電界効果トランジスタと、 第３の電源電位が与えられ、前記第２の電界効果トラン
ジスタのソースに接続される第３の電源ノードと、 第４の電源電位が与えられ、前記第２のウエルに接続さ
れる第４の電源ノードと、 前記第１のウエルの内部に形成され、前記記憶ノードと
相補なデータを保持する相補記憶ノードにドレインが接
続され、前記第１の電源ノードにソースが接続される前
記第２導電型の第３の電界効果トランジスタと、 前記第２のウエルの内部に形成され、前記相補記憶ノー
ドにドレインが接続され、前記第２の電源ノードにソー
スが接続される前記第１導電型の第４の電界効果トラン
ジスタとをさらに含み、 前記第１、第２の電界効果トランジスタのゲートは、と
もに前記相補記憶ノードに接続され、 前記第３、第４の電界効果トランジスタのゲートは、と
もに前記記憶ノードに接続され、 前記第１導電型は、Ｎ型であり、 前記第２導電型は、Ｐ型であり、 前記第２の電源電位は、前記第１の電源電位より高い電
位に設定され、 前記第４の電源電位を前記第３の電源電位より低い電位
に設定するステップをさらに備える、請求項９に記載の
半導体記憶装置のテスト方法。
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|---|---|---|---|
| JP2000281397A JP2002093195A (ja) | 2000-09-18 | 2000-09-18 | 半導体記憶装置および半導体記憶装置のテスト方法 |
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