JPH10228778A - Cmos sram装置 - Google Patents
Cmos sram装置Info
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- JPH10228778A JPH10228778A JP10024669A JP2466998A JPH10228778A JP H10228778 A JPH10228778 A JP H10228778A JP 10024669 A JP10024669 A JP 10024669A JP 2466998 A JP2466998 A JP 2466998A JP H10228778 A JPH10228778 A JP H10228778A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
イン動作失敗を防止するとともに、セルデータを変える
ための十分な電流を供給することができセルデータを正
確に書き替えることができるCMOS SRAM装置を
提供すること。 【解決手段】 セルアレイ100の各メモリセルMCの
必要な部分だけにバーンイン時、必要な電源電圧(入力
電圧)Vccを供給できるように、独立した2本の電源
供給ラインPSL1,PSL2とスイッチング回路30
0とを設ける。
Description
関するものであり、具体的にはCMOSセルを持つSR
AM装置に関するものである。
は、半導体メモリ装置の信頼性を高めるために、半導体
メモリ装置をパッケージ組立て以前のウェハ状態でバー
ンインする方法で、良く知られているパッケージバーン
インと同一の効果を得ることができる。このウェハバー
ンインは、組立て前のウェハー状態で良品/不良品チッ
プを区分できるので、生産効率を高めることができる
し、パッケージ組立て前に欠陥が発生したセルあるいは
弱いセルを選別して、パッケージ工程を遂行することが
できるので、組立て原価を節減することができる。それ
だけではなく、最近需要が増加しているKGB(Kno
wn Good Die:完全に組立てたパッケージ状
態で製品を販売するのではなく、ウェハ状態で製品を販
売し、ユーザが自分の思う通りに組立てること)では、
ウェハバーンイン試験が必要不可欠であるとも言える。
に幾つかのワードラインを選択して幾つかのメモリセル
に同時にセルデータを書込むことができるので、製品の
信頼性試験時間を減らすことができる。このような利点
から最近ウェハバーンイン試験を実施する製品が増加し
ているが、既存のウェハバーンイン試験は同時に幾つか
のワードラインを活性化させ、ビットライン上のトラン
ジジスタをオン、オフする方法を使用した。
ードラインを活性化させ、幾つかのメモリセルに論理
‘1’あるいは論理‘0’のセルデータを同時に書込
み、この書込まれたセルデータを読出すものであるか
ら、チップに加わる動作上のストレスを減らすことがで
き、バーンイン効果はよい。しかし、一回に幾つかのメ
モリセルに同時にセルデータを書込み、これを読出すに
は通常の動作以上の電力を消耗するようになる。従っ
て、メモリセルに供給される電源電圧とビットラインを
通じて供給される電力だけでは、メモリセルにセルデー
タを書込み、これを読出す動作が正確に遂行されなくな
る。
M装置を示す回路図である。この図3を参照すると、従
来のSRAM装置のセルアレイ100は、ロー方向に伸
長する複数のワードラインWLj(ここで、j=1〜
n)と、カラム方向に伸長する複数の第1及び第2ビッ
トラインBLi、/BLi(ここで、i=1〜m)と、
各第1及び第2ビットラインBLi、/BLiの間にn
個配列され、ロー方向にm組設けられるメモリセルMC
とで構成される。そして、このセルアレイ100の各第
1及び第2ビットラインBLi、/BLiに対応して各
ビットラインロード200_iが設けられる。この各ビ
ットラインロード200_iは、各第1及び第2ビット
ラインBLi、/BLiと、入力電圧Vccが印加され
る入力端子1との間に接続される。さらに、各メモリセ
ルにセルデータを書込んだり、書込まれたデータを読出
したりする時、選択されたメモリセルに電源電圧を印加
するための入力端子1が各メモリセルMCに共通に接続
されている。
は、第1及び第2プリチャージトランジスタT1,T2
からなる。第1プリチャージトランジスタT1は、入力
端子1と各第1ビットラインBLi間に接続され、ウェ
ハバーンイン時、論理‘ロー’レベルの制御信号PBL
1が印加されると活性化され、各第1ビットラインBL
iに所定量の電流を供給する。第2プリチャージトラン
ジスタT2は、入力端子1と各第2ビットライン/BL
i間に接続され、ウェハバーンイン時、論理‘ロー’レ
ベルの制御信号PBL2が印加されると活性化され、各
第2ビットライン/BLiに所定量の電流を供給する。
第1及び第2プリチャージトランジスタT1,T2は、
エンハンスメント型PチャンネルMOSトランジスタで
構成されている。
MCの詳細回路を示す。このメモリセルMCは、電源電
圧Vccが供給される入力端子1と接地端子2間に直列
接続され、ゲートが共通接続されたPMOSトランジス
タT5及びNMOSトランジスタT3と、同様に入力端
子1と接地端子2間に直列接続され、ゲートが共通接続
されたPMOSトランジスタT6及びNMOSトランジ
スタT4と、トランジスタT5とT3の接続点であるセ
ルノードAと第1ビットラインBLi間に接続され、ゲ
ートがワードラインWLjに接続されたNMOSトラン
ジスタT7と、トランジスタT6とT4の接続点である
セルノードBと第2ビットライン/BLi間に接続さ
れ、ゲートがワードラインWLjに接続されたNMOS
トランジスタT8とで構成され、セルノードAはトラン
ジスタT6とT4のゲートに、セルノードBはトランジ
スタT5とT3のゲートに接続される。
ァデコーディングにより適当な数のワードラインを選択
し、選択されたワードラインに接続されたメモリセルに
論理‘1’あるいは論理‘0’のセルデータを反復的に
書込み、読出して各メモリセルにストレスを加えるよう
にする。まず、ウェハバーンイン試験のために適当な数
のワードラインを活性化させる。以後、選択されたワー
ドラインに接続されたメモリセルにセルデータを書込む
が、いまセルデータが論理‘1’だとすると、各ビット
ラインロード200_iの第1プリチャージトランジス
タ(PMOSトランジスタ)T1のゲート端子に論理
‘ロー’レベルの制御信号PBL1を印加して、各第1
プリチャージトランジスタT1を活性化させる。これに
より、各第1プリチャージトランジスタT1を通じて入
力端子1から第1ビットラインBLiに所定の電流が供
給される。
(PMOSトランジスタ)T2のゲート端子に論理‘ハ
イ’レベルの制御信号PBL2が印加され、第2プリチ
ャージトランジスタT2が非活性化される。これによ
り、入力端子1と第2ビットライン/BLi間の電流パ
スが遮断される。このような動作により、各メモリセル
のノードAは論理‘ハイ’レベルになり、ノードBは論
理‘ロー’レベルになり、選択されたメモリセルに論理
‘1’のセルデータが書込まれる。一方、選択されたメ
モリセルに論理‘0’のセルデータを書込む場合は、論
理‘1’のセルデータを書込む場合と反対の動作とすれ
ばよい。
置においては、パッケージ後の完成状態でのチップ動作
を考えて第1及び第2プリチャージトランジスタT1,
T2の駆動能力を設定しなければならないので、この第
1及び第2プリチャージトランジスタT1,T2のサイ
ズをやたら大きく作ることはできない。ウェハバーンイ
ン動作時、一回に数多くのワードラインが選択され、数
多くのメモリセルが動作するようになるので、メモリセ
ルに流れる電流が非常に大きくなる。一方、チップのノ
ーマル動作時には一つのワードラインだけを選択するよ
うになり、第1及び第2プリチャージトランジスタT
1,T2だけでも選択されたメモリセルに充分な電流を
供給できる。しかし、ウェハバーンイン動作時には、数
多くのメモリセルが動作するため、第1及び第2プリチ
ャージトランジスタT1,T2だけでは充分な電流を供
給できない。これがため、ウェハバーンイン動作時に電
流不足によりウェハバーンイン動作ができない問題点が
生じた。
置のようにセルデータをラッチにより保存するメモリセ
ルは、一回貯蔵されたセルデータを第1及び第2プリチ
ャージトランジスタT1,T2を通じて供給される電流
だけで変えることが容易でない。例えば、ウェハバーン
イン動作を遂行する以前の初期状態でノードAは論理
‘ロー’レベル、ノードBは論理‘ハイ’レベルに設定
されていると仮定する。この状態からウェハバーンイン
をすることとし、数多くのワードラインが選択され、選
択されたメモリセルに論理‘1’のセルデータを書込も
うとする場合、第1プリチャージトランジスタT1を活
性化させ、第2プリチャージトランジスタT2を非活性
化させ、第1ビットラインBLiに所定の電流を供給す
るようになる。
端子が接続されたNMOSトランジスタT7,T8はタ
ーンオンされている。しかも、ノードBの初期状態によ
りNMOSトランジスタT3がターンオンされている。
したがって、第1プリチャージトランジスタT1を通じ
て供給されるオン電流がNMOSトランジスタT7(伝
達トランジスタ)とNMOSトランジスタT3(第1貯
蔵トランジスタ)を通じて接地端子2に擦り抜けるよう
になる。その結果、セルノードAは初期状態と同一の論
理‘ロー’レベルに、セルノードBは初期状態と同一の
論理‘ハイ’レベルに続いて保持される。結局、選択さ
れたメモリセルに論理‘1’のセルデータを書込もうと
しても、初期状態の論理‘0’が続いて保持され、セル
データが変わらない問題点が発生する。
るために提案されたものであり、その目的は、ウェハバ
ーンイン試験動作を遂行する時、選択されたメモリセル
にバーンイン試験が遂行されるほどに十分な電力を供給
してウェハバーンインの失敗を防止することができ、し
かもセルデータを正確に書き替えることができるCMO
S SRAM装置を提供することにある。
的を達成するために本発明は、ロー方向に伸長する複数
のワードラインと、カラム方向に伸長する複数の第1及
び第2ビットラインと、この各第1及び第2ビットライ
ン間にn個配列されて、前記ワードライン方向にm組設
けられる複数のメモリセルとからなるセルアレイと、ロ
ー方向およびカラム方法に配列された前記メモリセルに
各々接続され、ウェハバーンイン時、各メモリセルに所
定の電流を伝達する第1電源供給ライン及び第2電源供
給ラインと、ウェハバーンイン時、選択された前記各メ
モリセルに論理‘1’のセルデータを書込むために第1
電圧レベルの第1制御信号と第2電圧レベルの第2制御
信号が印加されると、選択された各メモリセルに前記第
1電源供給ラインを通じて所定の電流を供給するととも
に、前記第2電源供給ラインを通じて供給される所定の
電流を遮断し、逆に、前記選択された各メモリセルに論
理‘0’のセルデータを書込むために第2電圧レベルの
第1制御信号と第1電圧レベルの第2制御信号が印加さ
れると、選択された各メモリセルに前記第2電源供給ラ
インを通じて所定の電流を供給するとともに、前記第1
電源供給ラインを通じて供給される所定の電流を遮断す
るスイッチング回路とを具備することを特徴とするCM
OSSRAM装置とする。
記第1及び第2制御信号は、通常動作時は、同一の位相
を持つ信号である。
が印加される入力端子と、この入力端子と前記第1電源
供給ライン間に接続され、第1電圧レベルの前記第1制
御信号が印加されると活性化される第1スイッチングト
ランジスタと、前記入力端子と前記第2電源供給ライン
間に接続され、第1電圧レベルの第2制御信号が印加さ
れると活性化される第2スイッチングトランジスタとか
ら構成されるようにすることができる。その際、前記第
1及び第2スイッチングトランジスタは、エンハンスメ
ント型PチャンネルMOSトランジスタで構成すること
ができる。
ウェハバーンイン時、メモリセル中選択された所定のワ
ードラインに接続されたメモリセルに論理‘1’のセル
データを書込むために第1電圧レベルの第1制御信号と
第2電圧レベルの第2制御信号が印加されると、各第1
ビットラインに所定の電流を供給するとともに、各第2
ビットラインに供給される所定の電流を遮断し、逆に、
前記選択された各メモリセルに論理‘0’のセルデータ
を書込むために第2電圧レベルの前記第1制御信号と第
1電圧レベルの前記第2制御信号が印加されると、各第
2ビットラインに所定の電流を供給するとともに、前記
各第1ビットラインに供給される所定の電流を遮断する
複数のロード手段を更に含むことができる。
る入力端子と前記各第1ビットライン間に接続され、第
1電圧レベルの第1制御信号が印加されると活性化され
る第1プリチャージトランジスタと、前記入力端子と各
第2ビットライン間に接続され、第1電圧レベルの第2
制御信号が印加されると活性化される第2プリチャージ
トランジスタとから構成されるようにすることができ
る。その際、前記第1及び第2プリチャージトランジス
タは、エンハンスメント型PチャンネルMOSトランジ
スタで構成することができる。
ば、バーンイン試験動作を遂行する時、バーンイン試験
が遂行されるように十分な電力を選択されたメモリセル
に供給することができるとともに、セルデータを変えら
れるような十分な電流を供給することができセルデータ
を正確に書き替えることができる。
よび図2を参照して詳細に説明する。その際、図1およ
び図2において、図3および図4と同一の機能を持つ構
成要素に対しては図3および図4と同一の参照番号を付
す。
係る新規なCMOS SRAM装置は、セルアレイ10
0の各メモリセルMCの必要な部分だけにバーンイン
時、必要な電源電圧(入力電圧)Vccを供給できるよ
うに、独立した2本の電源供給ラインPSL1,PSL
2とスイッチング回路300とを備える。これにより、
ウェハバーンイン時、電流不足によるバーンイン動作失
敗を防止するとともに、セルデータを変えられるように
十分な電流を供給することができセルデータを正確に書
き替えることができる。すなわち、選択された各メモリ
セルに論理‘1’のセルデータを書込む場合、外部から
論理‘ロー’レベルの制御信号PBL1を印加し、ビッ
トラインロード200_i(ここで、i=1〜m)のP
MOSトランジスタT1とスイッチング回路300のP
MOSトランジスタT9を活性化させる。これと同時に
論理‘ハイ’レベルの制御信号PBL2を印加して、ビ
ットラインロード200_iのPMOSトランジスタT
2とスイッチング回路300のPMOSトランジスタT
10を非活性化させる。一方、論理‘0’のセルデータ
を書込む場合は、上述と反対にPMOSトランジスタT
1及びT9を非活性化させ、PMOSトランジスタT2
及びT10を活性化させる。
ン動作時、セルデータを論理‘1’あるいは論理‘0’
に変えようとする場合、論理‘1’に設定させなければ
ならないセルノード側にスイッチング回路300を通じ
て所定のセル電流を流すことにより、ビットラインロー
ド200_iのPMOSトランジスタT1及びT2によ
り供給される電流の不足によるバーンイン動作の失敗を
防止するとともに、セルデータを変えられるような十分
な電流を供給することができセルデータを正確に書き替
えることができる。
る。図1は、本発明の好ましい実施の形態によるCMO
S SRAM装置を示す回路図である。この図1を参照
すると、本発明の実施の形態によるCMOS SRAM
装置は、セルアレイ100、ロード手段としてのビット
ラインロード200_i(ここで、i=1〜m)、およ
びスイッチング回路300で構成される。
複数のワードラインWLj(ここで、j=1〜n)と、
カラム方向に伸長する複数の第1及び第2ビットライン
BLi、/BLi(ここで、i=1〜m)と、各第1及
び第2ビットラインBLi、/BLiの間にn個配列さ
れ、ロー方向にm組設けられるメモリセルMCとで構成
される。第1及び第2電源供給ラインPSL1及びPS
L2は、カラム方向及びロー方向に配列されたメモリセ
ルMCに各々接続され、ウェハバーンイン時、スイッチ
ング回路300から伝達される所定の電流を選択された
各メモリセルに伝達する。
イン動作の間、外部から論理‘ロー’レベルの制御信号
PBL1が印加されると、第1電源供給ラインPSL1
を通じて、選択された各メモリセルに所定の電流を供給
する。これと同時に第2電源供給ラインPSL2を通じ
て供給される所定の電流を遮断し、選択された各メモリ
セルに論理‘1’のセルデータを書込む。また、スイッ
チング回路300は、論理‘ハイ’レベルの制御信号P
BL1が印加されると、第2電源供給ラインPSL2を
通じて、選択された各メモリセルに所定の電流を供給す
るとともに、第1電源供給ラインPSL1を通じて供給
される所定の電流を遮断して、選択された各メモリセル
に論理‘0’のセルデータを書込む。
トランジスタとしてのPMOSトランジスタT9及びT
10からなる。PMOSトランジスタT9は、電源電圧
(入力電圧)Vccが印加される入力端子1と第1電源
供給ラインPSL1の間に接続され、論理‘ロー’レベ
ルの制御信号PBL1が印加されると活性化される。P
MOSトランジスタT10は、入力端子1と第2電源供
給ラインPSL2の間に接続され、論理‘ロー’レベル
の制御信号PBL2が印加されると活性化される。
バーンイン動作時、メモリセル中選択された所定のワー
ドラインに接続されたメモリセルに論理‘1’のセルデ
ータを書込むために論理‘ロー’レベルの制御信号PB
L1が印加されると、各第1ビットラインBLiに所定
の電流を供給するとともに、各第2ビットライン/BL
iに供給される所定の電流を遮断する。逆に、選択され
た各メモリセルに論理‘0’のセルデータを書込むため
に論理‘ロー’レベルの制御信号PBL2が印加される
と、各第2ビットライン/BLiに所定の電流を供給す
るとともに、各第1ビットラインBLiに供給される所
定の電流を遮断する。
ャージトランジスタとしてのPMOSトランジスタT1
及びT2からなる。PMOSトランジスタT1は、入力
端子1と各第1ビットラインBLiの間に接続され、論
理‘ロー’レベルの制御信号PBL1が印加されると活
性化される。PMOSトランジスタT2は、入力端子1
と各第2ビットライン/BLiの間に接続され、論理
‘ロー’レベルの制御信号PBL2が印加されると活性
化される。
T10はエンハンスメント型のPチャンネルMOSトラ
ンジスタである。
路図を示す。このメモリセルMCは、電源電圧Vccと
接地端子2間に直列接続され、ゲートが共通接続された
PMOSトランジスタT5及びNMOSトランジスタT
3と、同様に電源電圧Vccと接地端子2間に直列接続
され、ゲートが共通接続されたPMOSトランジスタT
6及びNMOSトランジスタT4と、トランジスタT5
とT3の接続点であるセルノードAと第1ビットライン
BLi間に接続され、ゲートがワードラインWLjに接
続されたNMOSトランジスタT7と、トランジスタT
6とT4の接続点であるセルノードBと第2ビットライ
ン/BLi間に接続され、ゲートがワードラインWLj
に接続されたNMOSトランジスタT8とで構成され、
セルノードAはトランジスタT6とT4のゲートに、セ
ルノードBはトランジスタT5とT3のゲートに接続さ
れる。さらに、セルノードAに第1電源供給ラインPS
L1が接続され、セルノードBに第2電源供給ラインP
SL2が接続される。
態の動作を説明すると、次の通りである。まず、ウェハ
バーンイン試験が遂行される前のメモリセル初期状態に
おいて、セルノードAは論理‘ロー’レベルに、セルノ
ードBは論理‘ハイ’レベルに設定されていると仮定す
る。その後、ウェハバーンイン動作を遂行するため、同
時に適当な数のワードラインが活性化されると、活性化
されたワードラインに接続された各メモリセルのNMO
Sトランジスタ(伝達トランジスタ)T7,T8がター
ンオンされる。
1及び第2ビットラインBLi,/BLiを所定電圧レ
ベルにプリチャージするためのPMOSトランジスタT
1及びT2の駆動能力は、一つのワードラインに接続さ
れたメモリセルを駆動する程度の大きさである。したが
って、ウェハバーンイン動作時、PMOSトランジスタ
T1及びT2は、選択されたメモリセルにバーンイン試
験が遂行されるように十分な電流を伝達することはでき
ない。ウェハバーンイン動作時は、幾つかのワードライ
ンが選択され、選択されたワードラインに接続されたす
べてのメモリセルを動作させるので、多くの電流が流れ
るようになる。しかし、PMOSトランジスタT1及び
T2の駆動能力は小さく、これにより、ウェハバーンイ
ン動作時、PMOSトランジスタT1及びT2を通じ
て、選択されたメモリセルに十分な電流を供給すること
ができず、バーンイン動作が遂行されない状態となる。
ては、ウェハバーンイン動作を遂行して選択された各メ
モリセルに論理‘1’のセルデータを書込もうとする場
合、論理‘ロー’レベルの制御信号PBL1を印加して
PMOSトランジスタT1及びT2中、PMOSトラン
ジスタT1を活性化させる。これと同時に第2ビットラ
イン/BLiに対応するPMOSトランジスタT2は非
活性化される。
PMOSトランジスタT9及びT10中、第1電源供給
ラインPSL1に対応するPMOSトランジスタT9は
論理‘ロー’レベルの制御信号PBL1により活性化さ
れる。一方、PMOSトランジスタT9及びT10中、
第2電源供給ラインPSL2に対応するPMOSトラン
ジスタT10は非活性化される。このような動作により
セルノードBはスイッチング回路300から供給される
電流が遮断され、論理‘ロー’レベルになる。従って、
活性化されたワードラインに接続されたNMOSトラン
ジスタ(伝達トランジスタ)T7がターンオンされてい
ても、セルノードBにゲート端子が接続されたNMOS
トランジスタ(貯蔵トランジスタ)T3はターンオフさ
れ、セルノードAを論理‘ハイ’レベルに変えることが
できる。その結果、ウェハバーンイン動作時、スイッチ
ング回路300を通じて論理‘0’のセルデータを論理
‘1’に変えられるようになる。
イン動作時、セルデータを論理‘1’あるいは論理
‘0’に変えようとする場合、論理‘1’に設定させな
ければならないセルノード側にスイッチング回路300
を介してセル電流を流す。これにより、PMOSトラン
ジスタT1及びT2により供給される電流不足によるバ
ーンイン動作の失敗を防ぐことができる。又、選択され
たワードラインに接続された伝達トランジスタT7がタ
ーンオンされ、セルオン電流が流れるとしても、PMO
SトランジスタT10がターンオフされているので、選
択されたメモリセルを希望のセルデータに変えられる。
れる制御信号PBL2は、ウェハバーンイン動作時、制
御信号PBL1と位相が反転されて印加されるが、制御
信号PBL1及びPBL2は通常動作時は、同一の位相
を持つビットラインロード制御信号として印加される。
OS SRAM装置によれば、ウェハ状態でバーンイン
する時、スイッチング回路および2本の独立した電源供
給ラインでメモリセルの必要な部分だけに電源電圧を供
給するようにしたので、ウェハバーンイン時、電流不足
によるバーンイン動作失敗を防止することができるとと
もに、セルデータを変えるための十分な電流を供給する
ことができセルデータを正確に書き替えることができ
る。
形態を示す回路図。
の詳細を示す回路図。
回路図。
の詳細を示す回路図。
Claims (7)
- 【請求項1】 ロー方向に伸長する複数のワードライン
と、カラム方向に伸長する複数の第1及び第2ビットラ
インと、この各第1及び第2ビットライン間にn個配列
されて、前記ワードライン方向にm組設けられる複数の
メモリセルとからなるセルアレイと、 ロー方向およびカラム方法に配列された前記メモリセル
に各々接続され、ウェハバーンイン時、各メモリセルに
所定の電流を伝達する第1電源供給ライン及び第2電源
供給ラインと、 ウェハバーンイン時、選択された前記各メモリセルに論
理‘1’のセルデータを書込むために第1電圧レベルの
第1制御信号と第2電圧レベルの第2制御信号が印加さ
れると、選択された各メモリセルに前記第1電源供給ラ
インを通じて所定の電流を供給するとともに、前記第2
電源供給ラインを通じて供給される所定の電流を遮断
し、逆に、前記選択された各メモリセルに論理‘0’の
セルデータを書込むために第2電圧レベルの第1制御信
号と第1電圧レベルの第2制御信号が印加されると、選
択された各メモリセルに前記第2電源供給ラインを通じ
て所定の電流を供給するとともに、前記第1電源供給ラ
インを通じて供給される所定の電流を遮断するスイッチ
ング回路とを具備することを特徴とするCMOS SR
AM装置。 - 【請求項2】 前記第1及び第2制御信号は、通常動作
時は、同一の位相を持つ信号であることを特徴とする請
求項1に記載のCMOS SRAM装置。 - 【請求項3】 前記スイッチング回路は、入力電圧が印
加される入力端子と、この入力端子と前記第1電源供給
ライン間に接続され、第1電圧レベルの前記第1制御信
号が印加されると活性化される第1スイッチングトラン
ジスタと、前記入力端子と前記第2電源供給ライン間に
接続され、第1電圧レベルの第2制御信号が印加される
と活性化される第2スイッチングトランジスタとから構
成されることを特徴とする請求項1に記載のCMOS
SRAM装置。 - 【請求項4】 前記第1及び第2スイッチングトランジ
スタは、エンハンスメント型PチャンネルMOSトラン
ジスタで構成されることを特徴とする請求項3に記載の
CMOS SRAM装置。 - 【請求項5】 ウェハバーンイン時、メモリセル中選択
された所定のワードラインに接続されたメモリセルに論
理‘1’のセルデータを書込むために第1電圧レベルの
第1制御信号と第2電圧レベルの第2制御信号が印加さ
れると、各第1ビットラインに所定の電流を供給すると
ともに、各第2ビットラインに供給される所定の電流を
遮断し、逆に、前記選択された各メモリセルに論理
‘0’のセルデータを書込むために第2電圧レベルの前
記第1制御信号と第1電圧レベルの前記第2制御信号が
印加されると、各第2ビットラインに所定の電流を供給
するとともに、前記各第1ビットラインに供給される所
定の電流を遮断する複数のロード手段を更に含むことを
特徴とする請求項1に記載のCMOS SRAM装置。 - 【請求項6】 前記各ロード手段は、入力電圧が印加さ
れる入力端子と前記各第1ビットライン間に接続され、
第1電圧レベルの第1制御信号が印加されると活性化さ
れる第1プリチャージトランジスタと、前記入力端子と
各第2ビットライン間に接続され、第1電圧レベルの第
2制御信号が印加されると活性化される第2プリチャー
ジトランジスタとから構成されることを特徴とする請求
項5に記載のCMOS SRAM装置。 - 【請求項7】 前記第1及び第2プリチャージトランジ
スタは、エンハンスメント型PチャンネルMOSトラン
ジスタで構成されることを特徴とする請求項6に記載の
CMOS SRAM装置。
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