JPH10228778A - Ｃｍｏｓ ｓｒａｍ装置 - Google Patents
Ｃｍｏｓ ｓｒａｍ装置Info
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- JPH10228778A JPH10228778A JP10024669A JP2466998A JPH10228778A JP H10228778 A JPH10228778 A JP H10228778A JP 10024669 A JP10024669 A JP 10024669A JP 2466998 A JP2466998 A JP 2466998A JP H10228778 A JPH10228778 A JP H10228778A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ウェハバーンイン時、電流不足によるバーン
イン動作失敗を防止するとともに、セルデータを変える
ための十分な電流を供給することができセルデータを正
確に書き替えることができるＣＭＯＳ ＳＲＡＭ装置を
提供すること。 【解決手段】 セルアレイ１００の各メモリセルＭＣの
必要な部分だけにバーンイン時、必要な電源電圧（入力
電圧）Ｖｃｃを供給できるように、独立した２本の電源
供給ラインＰＳＬ１，ＰＳＬ２とスイッチング回路３０
０とを設ける。
イン動作失敗を防止するとともに、セルデータを変える
ための十分な電流を供給することができセルデータを正
確に書き替えることができるＣＭＯＳ ＳＲＡＭ装置を
提供すること。 【解決手段】 セルアレイ１００の各メモリセルＭＣの
必要な部分だけにバーンイン時、必要な電源電圧（入力
電圧）Ｖｃｃを供給できるように、独立した２本の電源
供給ラインＰＳＬ１，ＰＳＬ２とスイッチング回路３０
０とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、具体的にはＣＭＯＳセルを持つＳＲ
ＡＭ装置に関するものである。
関するものであり、具体的にはＣＭＯＳセルを持つＳＲ
ＡＭ装置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置のウェハバーンイン
は、半導体メモリ装置の信頼性を高めるために、半導体
メモリ装置をパッケージ組立て以前のウェハ状態でバー
ンインする方法で、良く知られているパッケージバーン
インと同一の効果を得ることができる。このウェハバー
ンインは、組立て前のウェハー状態で良品／不良品チッ
プを区分できるので、生産効率を高めることができる
し、パッケージ組立て前に欠陥が発生したセルあるいは
弱いセルを選別して、パッケージ工程を遂行することが
できるので、組立て原価を節減することができる。それ
だけではなく、最近需要が増加しているＫＧＢ（Ｋｎｏ
ｗｎ Ｇｏｏｄ Ｄｉｅ：完全に組立てたパッケージ状
態で製品を販売するのではなく、ウェハ状態で製品を販
売し、ユーザが自分の思う通りに組立てること）では、
ウェハバーンイン試験が必要不可欠であるとも言える。
は、半導体メモリ装置の信頼性を高めるために、半導体
メモリ装置をパッケージ組立て以前のウェハ状態でバー
ンインする方法で、良く知られているパッケージバーン
インと同一の効果を得ることができる。このウェハバー
ンインは、組立て前のウェハー状態で良品／不良品チッ
プを区分できるので、生産効率を高めることができる
し、パッケージ組立て前に欠陥が発生したセルあるいは
弱いセルを選別して、パッケージ工程を遂行することが
できるので、組立て原価を節減することができる。それ
だけではなく、最近需要が増加しているＫＧＢ（Ｋｎｏ
ｗｎ Ｇｏｏｄ Ｄｉｅ：完全に組立てたパッケージ状
態で製品を販売するのではなく、ウェハ状態で製品を販
売し、ユーザが自分の思う通りに組立てること）では、
ウェハバーンイン試験が必要不可欠であるとも言える。
【０００３】また、ウェハバーンインにおいては、一回
に幾つかのワードラインを選択して幾つかのメモリセル
に同時にセルデータを書込むことができるので、製品の
信頼性試験時間を減らすことができる。このような利点
から最近ウェハバーンイン試験を実施する製品が増加し
ているが、既存のウェハバーンイン試験は同時に幾つか
のワードラインを活性化させ、ビットライン上のトラン
ジジスタをオン、オフする方法を使用した。
に幾つかのワードラインを選択して幾つかのメモリセル
に同時にセルデータを書込むことができるので、製品の
信頼性試験時間を減らすことができる。このような利点
から最近ウェハバーンイン試験を実施する製品が増加し
ているが、既存のウェハバーンイン試験は同時に幾つか
のワードラインを活性化させ、ビットライン上のトラン
ジジスタをオン、オフする方法を使用した。
【０００４】ウェハバーンイン方式は一回に幾つかのワ
ードラインを活性化させ、幾つかのメモリセルに論理
‘１’あるいは論理‘０’のセルデータを同時に書込
み、この書込まれたセルデータを読出すものであるか
ら、チップに加わる動作上のストレスを減らすことがで
き、バーンイン効果はよい。しかし、一回に幾つかのメ
モリセルに同時にセルデータを書込み、これを読出すに
は通常の動作以上の電力を消耗するようになる。従っ
て、メモリセルに供給される電源電圧とビットラインを
通じて供給される電力だけでは、メモリセルにセルデー
タを書込み、これを読出す動作が正確に遂行されなくな
る。
ードラインを活性化させ、幾つかのメモリセルに論理
‘１’あるいは論理‘０’のセルデータを同時に書込
み、この書込まれたセルデータを読出すものであるか
ら、チップに加わる動作上のストレスを減らすことがで
き、バーンイン効果はよい。しかし、一回に幾つかのメ
モリセルに同時にセルデータを書込み、これを読出すに
は通常の動作以上の電力を消耗するようになる。従っ
て、メモリセルに供給される電源電圧とビットラインを
通じて供給される電力だけでは、メモリセルにセルデー
タを書込み、これを読出す動作が正確に遂行されなくな
る。
【０００５】図３は、従来技術によるＣＭＯＳ ＳＲＡ
Ｍ装置を示す回路図である。この図３を参照すると、従
来のＳＲＡＭ装置のセルアレイ１００は、ロー方向に伸
長する複数のワードラインＷＬｊ（ここで、ｊ＝１〜
ｎ）と、カラム方向に伸長する複数の第１及び第２ビッ
トラインＢＬｉ、／ＢＬｉ（ここで、ｉ＝１〜ｍ）と、
各第１及び第２ビットラインＢＬｉ、／ＢＬｉの間にｎ
個配列され、ロー方向にｍ組設けられるメモリセルＭＣ
とで構成される。そして、このセルアレイ１００の各第
１及び第２ビットラインＢＬｉ、／ＢＬｉに対応して各
ビットラインロード２００＿ｉが設けられる。この各ビ
ットラインロード２００＿ｉは、各第１及び第２ビット
ラインＢＬｉ、／ＢＬｉと、入力電圧Ｖｃｃが印加され
る入力端子１との間に接続される。さらに、各メモリセ
ルにセルデータを書込んだり、書込まれたデータを読出
したりする時、選択されたメモリセルに電源電圧を印加
するための入力端子１が各メモリセルＭＣに共通に接続
されている。
Ｍ装置を示す回路図である。この図３を参照すると、従
来のＳＲＡＭ装置のセルアレイ１００は、ロー方向に伸
長する複数のワードラインＷＬｊ（ここで、ｊ＝１〜
ｎ）と、カラム方向に伸長する複数の第１及び第２ビッ
トラインＢＬｉ、／ＢＬｉ（ここで、ｉ＝１〜ｍ）と、
各第１及び第２ビットラインＢＬｉ、／ＢＬｉの間にｎ
個配列され、ロー方向にｍ組設けられるメモリセルＭＣ
とで構成される。そして、このセルアレイ１００の各第
１及び第２ビットラインＢＬｉ、／ＢＬｉに対応して各
ビットラインロード２００＿ｉが設けられる。この各ビ
ットラインロード２００＿ｉは、各第１及び第２ビット
ラインＢＬｉ、／ＢＬｉと、入力電圧Ｖｃｃが印加され
る入力端子１との間に接続される。さらに、各メモリセ
ルにセルデータを書込んだり、書込まれたデータを読出
したりする時、選択されたメモリセルに電源電圧を印加
するための入力端子１が各メモリセルＭＣに共通に接続
されている。
【０００６】ここで、各ビットラインロード２００＿ｉ
は、第１及び第２プリチャージトランジスタＴ１，Ｔ２
からなる。第１プリチャージトランジスタＴ１は、入力
端子１と各第１ビットラインＢＬｉ間に接続され、ウェ
ハバーンイン時、論理‘ロー’レベルの制御信号ＰＢＬ
１が印加されると活性化され、各第１ビットラインＢＬ
ｉに所定量の電流を供給する。第２プリチャージトラン
ジスタＴ２は、入力端子１と各第２ビットライン／ＢＬ
ｉ間に接続され、ウェハバーンイン時、論理‘ロー’レ
ベルの制御信号ＰＢＬ２が印加されると活性化され、各
第２ビットライン／ＢＬｉに所定量の電流を供給する。
第１及び第２プリチャージトランジスタＴ１，Ｔ２は、
エンハンスメント型ＰチャンネルＭＯＳトランジスタで
構成されている。
は、第１及び第２プリチャージトランジスタＴ１，Ｔ２
からなる。第１プリチャージトランジスタＴ１は、入力
端子１と各第１ビットラインＢＬｉ間に接続され、ウェ
ハバーンイン時、論理‘ロー’レベルの制御信号ＰＢＬ
１が印加されると活性化され、各第１ビットラインＢＬ
ｉに所定量の電流を供給する。第２プリチャージトラン
ジスタＴ２は、入力端子１と各第２ビットライン／ＢＬ
ｉ間に接続され、ウェハバーンイン時、論理‘ロー’レ
ベルの制御信号ＰＢＬ２が印加されると活性化され、各
第２ビットライン／ＢＬｉに所定量の電流を供給する。
第１及び第２プリチャージトランジスタＴ１，Ｔ２は、
エンハンスメント型ＰチャンネルＭＯＳトランジスタで
構成されている。
【０００７】図４は、セルアレイ１００の各メモリセル
ＭＣの詳細回路を示す。このメモリセルＭＣは、電源電
圧Ｖｃｃが供給される入力端子１と接地端子２間に直列
接続され、ゲートが共通接続されたＰＭＯＳトランジス
タＴ５及びＮＭＯＳトランジスタＴ３と、同様に入力端
子１と接地端子２間に直列接続され、ゲートが共通接続
されたＰＭＯＳトランジスタＴ６及びＮＭＯＳトランジ
スタＴ４と、トランジスタＴ５とＴ３の接続点であるセ
ルノードＡと第１ビットラインＢＬｉ間に接続され、ゲ
ートがワードラインＷＬｊに接続されたＮＭＯＳトラン
ジスタＴ７と、トランジスタＴ６とＴ４の接続点である
セルノードＢと第２ビットライン／ＢＬｉ間に接続さ
れ、ゲートがワードラインＷＬｊに接続されたＮＭＯＳ
トランジスタＴ８とで構成され、セルノードＡはトラン
ジスタＴ６とＴ４のゲートに、セルノードＢはトランジ
スタＴ５とＴ３のゲートに接続される。
ＭＣの詳細回路を示す。このメモリセルＭＣは、電源電
圧Ｖｃｃが供給される入力端子１と接地端子２間に直列
接続され、ゲートが共通接続されたＰＭＯＳトランジス
タＴ５及びＮＭＯＳトランジスタＴ３と、同様に入力端
子１と接地端子２間に直列接続され、ゲートが共通接続
されたＰＭＯＳトランジスタＴ６及びＮＭＯＳトランジ
スタＴ４と、トランジスタＴ５とＴ３の接続点であるセ
ルノードＡと第１ビットラインＢＬｉ間に接続され、ゲ
ートがワードラインＷＬｊに接続されたＮＭＯＳトラン
ジスタＴ７と、トランジスタＴ６とＴ４の接続点である
セルノードＢと第２ビットライン／ＢＬｉ間に接続さ
れ、ゲートがワードラインＷＬｊに接続されたＮＭＯＳ
トランジスタＴ８とで構成され、セルノードＡはトラン
ジスタＴ６とＴ４のゲートに、セルノードＢはトランジ
スタＴ５とＴ３のゲートに接続される。
【０００８】ウェハバーンイン動作は図示しないバッフ
ァデコーディングにより適当な数のワードラインを選択
し、選択されたワードラインに接続されたメモリセルに
論理‘１’あるいは論理‘０’のセルデータを反復的に
書込み、読出して各メモリセルにストレスを加えるよう
にする。まず、ウェハバーンイン試験のために適当な数
のワードラインを活性化させる。以後、選択されたワー
ドラインに接続されたメモリセルにセルデータを書込む
が、いまセルデータが論理‘１’だとすると、各ビット
ラインロード２００＿ｉの第１プリチャージトランジス
タ（ＰＭＯＳトランジスタ）Ｔ１のゲート端子に論理
‘ロー’レベルの制御信号ＰＢＬ１を印加して、各第１
プリチャージトランジスタＴ１を活性化させる。これに
より、各第１プリチャージトランジスタＴ１を通じて入
力端子１から第１ビットラインＢＬｉに所定の電流が供
給される。
ァデコーディングにより適当な数のワードラインを選択
し、選択されたワードラインに接続されたメモリセルに
論理‘１’あるいは論理‘０’のセルデータを反復的に
書込み、読出して各メモリセルにストレスを加えるよう
にする。まず、ウェハバーンイン試験のために適当な数
のワードラインを活性化させる。以後、選択されたワー
ドラインに接続されたメモリセルにセルデータを書込む
が、いまセルデータが論理‘１’だとすると、各ビット
ラインロード２００＿ｉの第１プリチャージトランジス
タ（ＰＭＯＳトランジスタ）Ｔ１のゲート端子に論理
‘ロー’レベルの制御信号ＰＢＬ１を印加して、各第１
プリチャージトランジスタＴ１を活性化させる。これに
より、各第１プリチャージトランジスタＴ１を通じて入
力端子１から第１ビットラインＢＬｉに所定の電流が供
給される。
【０００９】この時、第２プリチャージトランジスタ
（ＰＭＯＳトランジスタ）Ｔ２のゲート端子に論理‘ハ
イ’レベルの制御信号ＰＢＬ２が印加され、第２プリチ
ャージトランジスタＴ２が非活性化される。これによ
り、入力端子１と第２ビットライン／ＢＬｉ間の電流パ
スが遮断される。このような動作により、各メモリセル
のノードＡは論理‘ハイ’レベルになり、ノードＢは論
理‘ロー’レベルになり、選択されたメモリセルに論理
‘１’のセルデータが書込まれる。一方、選択されたメ
モリセルに論理‘０’のセルデータを書込む場合は、論
理‘１’のセルデータを書込む場合と反対の動作とすれ
ばよい。
（ＰＭＯＳトランジスタ）Ｔ２のゲート端子に論理‘ハ
イ’レベルの制御信号ＰＢＬ２が印加され、第２プリチ
ャージトランジスタＴ２が非活性化される。これによ
り、入力端子１と第２ビットライン／ＢＬｉ間の電流パ
スが遮断される。このような動作により、各メモリセル
のノードＡは論理‘ハイ’レベルになり、ノードＢは論
理‘ロー’レベルになり、選択されたメモリセルに論理
‘１’のセルデータが書込まれる。一方、選択されたメ
モリセルに論理‘０’のセルデータを書込む場合は、論
理‘１’のセルデータを書込む場合と反対の動作とすれ
ばよい。
【００１０】
【発明が解決しようとする課題】ところで、ＳＲＡＭ装
置においては、パッケージ後の完成状態でのチップ動作
を考えて第１及び第２プリチャージトランジスタＴ１，
Ｔ２の駆動能力を設定しなければならないので、この第
１及び第２プリチャージトランジスタＴ１，Ｔ２のサイ
ズをやたら大きく作ることはできない。ウェハバーンイ
ン動作時、一回に数多くのワードラインが選択され、数
多くのメモリセルが動作するようになるので、メモリセ
ルに流れる電流が非常に大きくなる。一方、チップのノ
ーマル動作時には一つのワードラインだけを選択するよ
うになり、第１及び第２プリチャージトランジスタＴ
１，Ｔ２だけでも選択されたメモリセルに充分な電流を
供給できる。しかし、ウェハバーンイン動作時には、数
多くのメモリセルが動作するため、第１及び第２プリチ
ャージトランジスタＴ１，Ｔ２だけでは充分な電流を供
給できない。これがため、ウェハバーンイン動作時に電
流不足によりウェハバーンイン動作ができない問題点が
生じた。
置においては、パッケージ後の完成状態でのチップ動作
を考えて第１及び第２プリチャージトランジスタＴ１，
Ｔ２の駆動能力を設定しなければならないので、この第
１及び第２プリチャージトランジスタＴ１，Ｔ２のサイ
ズをやたら大きく作ることはできない。ウェハバーンイ
ン動作時、一回に数多くのワードラインが選択され、数
多くのメモリセルが動作するようになるので、メモリセ
ルに流れる電流が非常に大きくなる。一方、チップのノ
ーマル動作時には一つのワードラインだけを選択するよ
うになり、第１及び第２プリチャージトランジスタＴ
１，Ｔ２だけでも選択されたメモリセルに充分な電流を
供給できる。しかし、ウェハバーンイン動作時には、数
多くのメモリセルが動作するため、第１及び第２プリチ
ャージトランジスタＴ１，Ｔ２だけでは充分な電流を供
給できない。これがため、ウェハバーンイン動作時に電
流不足によりウェハバーンイン動作ができない問題点が
生じた。
【００１１】また、ＣＭＯＳセル構造を持つＳＲＡＭ装
置のようにセルデータをラッチにより保存するメモリセ
ルは、一回貯蔵されたセルデータを第１及び第２プリチ
ャージトランジスタＴ１，Ｔ２を通じて供給される電流
だけで変えることが容易でない。例えば、ウェハバーン
イン動作を遂行する以前の初期状態でノードＡは論理
‘ロー’レベル、ノードＢは論理‘ハイ’レベルに設定
されていると仮定する。この状態からウェハバーンイン
をすることとし、数多くのワードラインが選択され、選
択されたメモリセルに論理‘１’のセルデータを書込も
うとする場合、第１プリチャージトランジスタＴ１を活
性化させ、第２プリチャージトランジスタＴ２を非活性
化させ、第１ビットラインＢＬｉに所定の電流を供給す
るようになる。
置のようにセルデータをラッチにより保存するメモリセ
ルは、一回貯蔵されたセルデータを第１及び第２プリチ
ャージトランジスタＴ１，Ｔ２を通じて供給される電流
だけで変えることが容易でない。例えば、ウェハバーン
イン動作を遂行する以前の初期状態でノードＡは論理
‘ロー’レベル、ノードＢは論理‘ハイ’レベルに設定
されていると仮定する。この状態からウェハバーンイン
をすることとし、数多くのワードラインが選択され、選
択されたメモリセルに論理‘１’のセルデータを書込も
うとする場合、第１プリチャージトランジスタＴ１を活
性化させ、第２プリチャージトランジスタＴ２を非活性
化させ、第１ビットラインＢＬｉに所定の電流を供給す
るようになる。
【００１２】この時、選択されたワードラインにゲート
端子が接続されたＮＭＯＳトランジスタＴ７，Ｔ８はタ
ーンオンされている。しかも、ノードＢの初期状態によ
りＮＭＯＳトランジスタＴ３がターンオンされている。
したがって、第１プリチャージトランジスタＴ１を通じ
て供給されるオン電流がＮＭＯＳトランジスタＴ７（伝
達トランジスタ）とＮＭＯＳトランジスタＴ３（第１貯
蔵トランジスタ）を通じて接地端子２に擦り抜けるよう
になる。その結果、セルノードＡは初期状態と同一の論
理‘ロー’レベルに、セルノードＢは初期状態と同一の
論理‘ハイ’レベルに続いて保持される。結局、選択さ
れたメモリセルに論理‘１’のセルデータを書込もうと
しても、初期状態の論理‘０’が続いて保持され、セル
データが変わらない問題点が発生する。
端子が接続されたＮＭＯＳトランジスタＴ７，Ｔ８はタ
ーンオンされている。しかも、ノードＢの初期状態によ
りＮＭＯＳトランジスタＴ３がターンオンされている。
したがって、第１プリチャージトランジスタＴ１を通じ
て供給されるオン電流がＮＭＯＳトランジスタＴ７（伝
達トランジスタ）とＮＭＯＳトランジスタＴ３（第１貯
蔵トランジスタ）を通じて接地端子２に擦り抜けるよう
になる。その結果、セルノードＡは初期状態と同一の論
理‘ロー’レベルに、セルノードＢは初期状態と同一の
論理‘ハイ’レベルに続いて保持される。結局、選択さ
れたメモリセルに論理‘１’のセルデータを書込もうと
しても、初期状態の論理‘０’が続いて保持され、セル
データが変わらない問題点が発生する。
【００１３】従って、本発明は上述した問題点を解決す
るために提案されたものであり、その目的は、ウェハバ
ーンイン試験動作を遂行する時、選択されたメモリセル
にバーンイン試験が遂行されるほどに十分な電力を供給
してウェハバーンインの失敗を防止することができ、し
かもセルデータを正確に書き替えることができるＣＭＯ
Ｓ ＳＲＡＭ装置を提供することにある。
るために提案されたものであり、その目的は、ウェハバ
ーンイン試験動作を遂行する時、選択されたメモリセル
にバーンイン試験が遂行されるほどに十分な電力を供給
してウェハバーンインの失敗を防止することができ、し
かもセルデータを正確に書き替えることができるＣＭＯ
Ｓ ＳＲＡＭ装置を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決し上記目
的を達成するために本発明は、ロー方向に伸長する複数
のワードラインと、カラム方向に伸長する複数の第１及
び第２ビットラインと、この各第１及び第２ビットライ
ン間にｎ個配列されて、前記ワードライン方向にｍ組設
けられる複数のメモリセルとからなるセルアレイと、ロ
ー方向およびカラム方法に配列された前記メモリセルに
各々接続され、ウェハバーンイン時、各メモリセルに所
定の電流を伝達する第１電源供給ライン及び第２電源供
給ラインと、ウェハバーンイン時、選択された前記各メ
モリセルに論理‘１’のセルデータを書込むために第１
電圧レベルの第１制御信号と第２電圧レベルの第２制御
信号が印加されると、選択された各メモリセルに前記第
１電源供給ラインを通じて所定の電流を供給するととも
に、前記第２電源供給ラインを通じて供給される所定の
電流を遮断し、逆に、前記選択された各メモリセルに論
理‘０’のセルデータを書込むために第２電圧レベルの
第１制御信号と第１電圧レベルの第２制御信号が印加さ
れると、選択された各メモリセルに前記第２電源供給ラ
インを通じて所定の電流を供給するとともに、前記第１
電源供給ラインを通じて供給される所定の電流を遮断す
るスイッチング回路とを具備することを特徴とするＣＭ
ＯＳＳＲＡＭ装置とする。
的を達成するために本発明は、ロー方向に伸長する複数
のワードラインと、カラム方向に伸長する複数の第１及
び第２ビットラインと、この各第１及び第２ビットライ
ン間にｎ個配列されて、前記ワードライン方向にｍ組設
けられる複数のメモリセルとからなるセルアレイと、ロ
ー方向およびカラム方法に配列された前記メモリセルに
各々接続され、ウェハバーンイン時、各メモリセルに所
定の電流を伝達する第１電源供給ライン及び第２電源供
給ラインと、ウェハバーンイン時、選択された前記各メ
モリセルに論理‘１’のセルデータを書込むために第１
電圧レベルの第１制御信号と第２電圧レベルの第２制御
信号が印加されると、選択された各メモリセルに前記第
１電源供給ラインを通じて所定の電流を供給するととも
に、前記第２電源供給ラインを通じて供給される所定の
電流を遮断し、逆に、前記選択された各メモリセルに論
理‘０’のセルデータを書込むために第２電圧レベルの
第１制御信号と第１電圧レベルの第２制御信号が印加さ
れると、選択された各メモリセルに前記第２電源供給ラ
インを通じて所定の電流を供給するとともに、前記第１
電源供給ラインを通じて供給される所定の電流を遮断す
るスイッチング回路とを具備することを特徴とするＣＭ
ＯＳＳＲＡＭ装置とする。
【００１５】このＣＭＯＳ ＳＲＡＭ装置において、前
記第１及び第２制御信号は、通常動作時は、同一の位相
を持つ信号である。
記第１及び第２制御信号は、通常動作時は、同一の位相
を持つ信号である。
【００１６】また、前記スイッチング回路は、入力電圧
が印加される入力端子と、この入力端子と前記第１電源
供給ライン間に接続され、第１電圧レベルの前記第１制
御信号が印加されると活性化される第１スイッチングト
ランジスタと、前記入力端子と前記第２電源供給ライン
間に接続され、第１電圧レベルの第２制御信号が印加さ
れると活性化される第２スイッチングトランジスタとか
ら構成されるようにすることができる。その際、前記第
１及び第２スイッチングトランジスタは、エンハンスメ
ント型ＰチャンネルＭＯＳトランジスタで構成すること
ができる。
が印加される入力端子と、この入力端子と前記第１電源
供給ライン間に接続され、第１電圧レベルの前記第１制
御信号が印加されると活性化される第１スイッチングト
ランジスタと、前記入力端子と前記第２電源供給ライン
間に接続され、第１電圧レベルの第２制御信号が印加さ
れると活性化される第２スイッチングトランジスタとか
ら構成されるようにすることができる。その際、前記第
１及び第２スイッチングトランジスタは、エンハンスメ
ント型ＰチャンネルＭＯＳトランジスタで構成すること
ができる。
【００１７】さらに、上記ＣＭＯＳ ＳＲＡＭ装置は、
ウェハバーンイン時、メモリセル中選択された所定のワ
ードラインに接続されたメモリセルに論理‘１’のセル
データを書込むために第１電圧レベルの第１制御信号と
第２電圧レベルの第２制御信号が印加されると、各第１
ビットラインに所定の電流を供給するとともに、各第２
ビットラインに供給される所定の電流を遮断し、逆に、
前記選択された各メモリセルに論理‘０’のセルデータ
を書込むために第２電圧レベルの前記第１制御信号と第
１電圧レベルの前記第２制御信号が印加されると、各第
２ビットラインに所定の電流を供給するとともに、前記
各第１ビットラインに供給される所定の電流を遮断する
複数のロード手段を更に含むことができる。
ウェハバーンイン時、メモリセル中選択された所定のワ
ードラインに接続されたメモリセルに論理‘１’のセル
データを書込むために第１電圧レベルの第１制御信号と
第２電圧レベルの第２制御信号が印加されると、各第１
ビットラインに所定の電流を供給するとともに、各第２
ビットラインに供給される所定の電流を遮断し、逆に、
前記選択された各メモリセルに論理‘０’のセルデータ
を書込むために第２電圧レベルの前記第１制御信号と第
１電圧レベルの前記第２制御信号が印加されると、各第
２ビットラインに所定の電流を供給するとともに、前記
各第１ビットラインに供給される所定の電流を遮断する
複数のロード手段を更に含むことができる。
【００１８】この各ロード手段は、入力電圧が印加され
る入力端子と前記各第１ビットライン間に接続され、第
１電圧レベルの第１制御信号が印加されると活性化され
る第１プリチャージトランジスタと、前記入力端子と各
第２ビットライン間に接続され、第１電圧レベルの第２
制御信号が印加されると活性化される第２プリチャージ
トランジスタとから構成されるようにすることができ
る。その際、前記第１及び第２プリチャージトランジス
タは、エンハンスメント型ＰチャンネルＭＯＳトランジ
スタで構成することができる。
る入力端子と前記各第１ビットライン間に接続され、第
１電圧レベルの第１制御信号が印加されると活性化され
る第１プリチャージトランジスタと、前記入力端子と各
第２ビットライン間に接続され、第１電圧レベルの第２
制御信号が印加されると活性化される第２プリチャージ
トランジスタとから構成されるようにすることができ
る。その際、前記第１及び第２プリチャージトランジス
タは、エンハンスメント型ＰチャンネルＭＯＳトランジ
スタで構成することができる。
【００１９】このようなＣＭＯＳ ＳＲＡＭ装置によれ
ば、バーンイン試験動作を遂行する時、バーンイン試験
が遂行されるように十分な電力を選択されたメモリセル
に供給することができるとともに、セルデータを変えら
れるような十分な電流を供給することができセルデータ
を正確に書き替えることができる。
ば、バーンイン試験動作を遂行する時、バーンイン試験
が遂行されるように十分な電力を選択されたメモリセル
に供給することができるとともに、セルデータを変えら
れるような十分な電流を供給することができセルデータ
を正確に書き替えることができる。
【００２０】
【発明の実施の形態】以下本発明の実施の形態を図１お
よび図２を参照して詳細に説明する。その際、図１およ
び図２において、図３および図４と同一の機能を持つ構
成要素に対しては図３および図４と同一の参照番号を付
す。
よび図２を参照して詳細に説明する。その際、図１およ
び図２において、図３および図４と同一の機能を持つ構
成要素に対しては図３および図４と同一の参照番号を付
す。
【００２１】図１を参照すると、本発明の実施の形態に
係る新規なＣＭＯＳ ＳＲＡＭ装置は、セルアレイ１０
０の各メモリセルＭＣの必要な部分だけにバーンイン
時、必要な電源電圧（入力電圧）Ｖｃｃを供給できるよ
うに、独立した２本の電源供給ラインＰＳＬ１，ＰＳＬ
２とスイッチング回路３００とを備える。これにより、
ウェハバーンイン時、電流不足によるバーンイン動作失
敗を防止するとともに、セルデータを変えられるように
十分な電流を供給することができセルデータを正確に書
き替えることができる。すなわち、選択された各メモリ
セルに論理‘１’のセルデータを書込む場合、外部から
論理‘ロー’レベルの制御信号ＰＢＬ１を印加し、ビッ
トラインロード２００＿ｉ（ここで、ｉ＝１〜ｍ）のＰ
ＭＯＳトランジスタＴ１とスイッチング回路３００のＰ
ＭＯＳトランジスタＴ９を活性化させる。これと同時に
論理‘ハイ’レベルの制御信号ＰＢＬ２を印加して、ビ
ットラインロード２００＿ｉのＰＭＯＳトランジスタＴ
２とスイッチング回路３００のＰＭＯＳトランジスタＴ
１０を非活性化させる。一方、論理‘０’のセルデータ
を書込む場合は、上述と反対にＰＭＯＳトランジスタＴ
１及びＴ９を非活性化させ、ＰＭＯＳトランジスタＴ２
及びＴ１０を活性化させる。
係る新規なＣＭＯＳ ＳＲＡＭ装置は、セルアレイ１０
０の各メモリセルＭＣの必要な部分だけにバーンイン
時、必要な電源電圧（入力電圧）Ｖｃｃを供給できるよ
うに、独立した２本の電源供給ラインＰＳＬ１，ＰＳＬ
２とスイッチング回路３００とを備える。これにより、
ウェハバーンイン時、電流不足によるバーンイン動作失
敗を防止するとともに、セルデータを変えられるように
十分な電流を供給することができセルデータを正確に書
き替えることができる。すなわち、選択された各メモリ
セルに論理‘１’のセルデータを書込む場合、外部から
論理‘ロー’レベルの制御信号ＰＢＬ１を印加し、ビッ
トラインロード２００＿ｉ（ここで、ｉ＝１〜ｍ）のＰ
ＭＯＳトランジスタＴ１とスイッチング回路３００のＰ
ＭＯＳトランジスタＴ９を活性化させる。これと同時に
論理‘ハイ’レベルの制御信号ＰＢＬ２を印加して、ビ
ットラインロード２００＿ｉのＰＭＯＳトランジスタＴ
２とスイッチング回路３００のＰＭＯＳトランジスタＴ
１０を非活性化させる。一方、論理‘０’のセルデータ
を書込む場合は、上述と反対にＰＭＯＳトランジスタＴ
１及びＴ９を非活性化させ、ＰＭＯＳトランジスタＴ２
及びＴ１０を活性化させる。
【００２２】そして、このようにして、ウェハバーンイ
ン動作時、セルデータを論理‘１’あるいは論理‘０’
に変えようとする場合、論理‘１’に設定させなければ
ならないセルノード側にスイッチング回路３００を通じ
て所定のセル電流を流すことにより、ビットラインロー
ド２００＿ｉのＰＭＯＳトランジスタＴ１及びＴ２によ
り供給される電流の不足によるバーンイン動作の失敗を
防止するとともに、セルデータを変えられるような十分
な電流を供給することができセルデータを正確に書き替
えることができる。
ン動作時、セルデータを論理‘１’あるいは論理‘０’
に変えようとする場合、論理‘１’に設定させなければ
ならないセルノード側にスイッチング回路３００を通じ
て所定のセル電流を流すことにより、ビットラインロー
ド２００＿ｉのＰＭＯＳトランジスタＴ１及びＴ２によ
り供給される電流の不足によるバーンイン動作の失敗を
防止するとともに、セルデータを変えられるような十分
な電流を供給することができセルデータを正確に書き替
えることができる。
【００２３】本発明の実施の形態をより詳細に説明す
る。図１は、本発明の好ましい実施の形態によるＣＭＯ
Ｓ ＳＲＡＭ装置を示す回路図である。この図１を参照
すると、本発明の実施の形態によるＣＭＯＳ ＳＲＡＭ
装置は、セルアレイ１００、ロード手段としてのビット
ラインロード２００＿ｉ（ここで、ｉ＝１〜ｍ）、およ
びスイッチング回路３００で構成される。
る。図１は、本発明の好ましい実施の形態によるＣＭＯ
Ｓ ＳＲＡＭ装置を示す回路図である。この図１を参照
すると、本発明の実施の形態によるＣＭＯＳ ＳＲＡＭ
装置は、セルアレイ１００、ロード手段としてのビット
ラインロード２００＿ｉ（ここで、ｉ＝１〜ｍ）、およ
びスイッチング回路３００で構成される。
【００２４】セルアレイ１００は、ロー方向に伸長する
複数のワードラインＷＬｊ（ここで、ｊ＝１〜ｎ）と、
カラム方向に伸長する複数の第１及び第２ビットライン
ＢＬｉ、／ＢＬｉ（ここで、ｉ＝１〜ｍ）と、各第１及
び第２ビットラインＢＬｉ、／ＢＬｉの間にｎ個配列さ
れ、ロー方向にｍ組設けられるメモリセルＭＣとで構成
される。第１及び第２電源供給ラインＰＳＬ１及びＰＳ
Ｌ２は、カラム方向及びロー方向に配列されたメモリセ
ルＭＣに各々接続され、ウェハバーンイン時、スイッチ
ング回路３００から伝達される所定の電流を選択された
各メモリセルに伝達する。
複数のワードラインＷＬｊ（ここで、ｊ＝１〜ｎ）と、
カラム方向に伸長する複数の第１及び第２ビットライン
ＢＬｉ、／ＢＬｉ（ここで、ｉ＝１〜ｍ）と、各第１及
び第２ビットラインＢＬｉ、／ＢＬｉの間にｎ個配列さ
れ、ロー方向にｍ組設けられるメモリセルＭＣとで構成
される。第１及び第２電源供給ラインＰＳＬ１及びＰＳ
Ｌ２は、カラム方向及びロー方向に配列されたメモリセ
ルＭＣに各々接続され、ウェハバーンイン時、スイッチ
ング回路３００から伝達される所定の電流を選択された
各メモリセルに伝達する。
【００２５】スイッチング回路３００は、ウェハバーン
イン動作の間、外部から論理‘ロー’レベルの制御信号
ＰＢＬ１が印加されると、第１電源供給ラインＰＳＬ１
を通じて、選択された各メモリセルに所定の電流を供給
する。これと同時に第２電源供給ラインＰＳＬ２を通じ
て供給される所定の電流を遮断し、選択された各メモリ
セルに論理‘１’のセルデータを書込む。また、スイッ
チング回路３００は、論理‘ハイ’レベルの制御信号Ｐ
ＢＬ１が印加されると、第２電源供給ラインＰＳＬ２を
通じて、選択された各メモリセルに所定の電流を供給す
るとともに、第１電源供給ラインＰＳＬ１を通じて供給
される所定の電流を遮断して、選択された各メモリセル
に論理‘０’のセルデータを書込む。
イン動作の間、外部から論理‘ロー’レベルの制御信号
ＰＢＬ１が印加されると、第１電源供給ラインＰＳＬ１
を通じて、選択された各メモリセルに所定の電流を供給
する。これと同時に第２電源供給ラインＰＳＬ２を通じ
て供給される所定の電流を遮断し、選択された各メモリ
セルに論理‘１’のセルデータを書込む。また、スイッ
チング回路３００は、論理‘ハイ’レベルの制御信号Ｐ
ＢＬ１が印加されると、第２電源供給ラインＰＳＬ２を
通じて、選択された各メモリセルに所定の電流を供給す
るとともに、第１電源供給ラインＰＳＬ１を通じて供給
される所定の電流を遮断して、選択された各メモリセル
に論理‘０’のセルデータを書込む。
【００２６】スイッチング回路３００は、スイッチング
トランジスタとしてのＰＭＯＳトランジスタＴ９及びＴ
１０からなる。ＰＭＯＳトランジスタＴ９は、電源電圧
（入力電圧）Ｖｃｃが印加される入力端子１と第１電源
供給ラインＰＳＬ１の間に接続され、論理‘ロー’レベ
ルの制御信号ＰＢＬ１が印加されると活性化される。Ｐ
ＭＯＳトランジスタＴ１０は、入力端子１と第２電源供
給ラインＰＳＬ２の間に接続され、論理‘ロー’レベル
の制御信号ＰＢＬ２が印加されると活性化される。
トランジスタとしてのＰＭＯＳトランジスタＴ９及びＴ
１０からなる。ＰＭＯＳトランジスタＴ９は、電源電圧
（入力電圧）Ｖｃｃが印加される入力端子１と第１電源
供給ラインＰＳＬ１の間に接続され、論理‘ロー’レベ
ルの制御信号ＰＢＬ１が印加されると活性化される。Ｐ
ＭＯＳトランジスタＴ１０は、入力端子１と第２電源供
給ラインＰＳＬ２の間に接続され、論理‘ロー’レベル
の制御信号ＰＢＬ２が印加されると活性化される。
【００２７】ビットラインロード２００＿ｉは、ウェハ
バーンイン動作時、メモリセル中選択された所定のワー
ドラインに接続されたメモリセルに論理‘１’のセルデ
ータを書込むために論理‘ロー’レベルの制御信号ＰＢ
Ｌ１が印加されると、各第１ビットラインＢＬｉに所定
の電流を供給するとともに、各第２ビットライン／ＢＬ
ｉに供給される所定の電流を遮断する。逆に、選択され
た各メモリセルに論理‘０’のセルデータを書込むため
に論理‘ロー’レベルの制御信号ＰＢＬ２が印加される
と、各第２ビットライン／ＢＬｉに所定の電流を供給す
るとともに、各第１ビットラインＢＬｉに供給される所
定の電流を遮断する。
バーンイン動作時、メモリセル中選択された所定のワー
ドラインに接続されたメモリセルに論理‘１’のセルデ
ータを書込むために論理‘ロー’レベルの制御信号ＰＢ
Ｌ１が印加されると、各第１ビットラインＢＬｉに所定
の電流を供給するとともに、各第２ビットライン／ＢＬ
ｉに供給される所定の電流を遮断する。逆に、選択され
た各メモリセルに論理‘０’のセルデータを書込むため
に論理‘ロー’レベルの制御信号ＰＢＬ２が印加される
と、各第２ビットライン／ＢＬｉに所定の電流を供給す
るとともに、各第１ビットラインＢＬｉに供給される所
定の電流を遮断する。
【００２８】ビットラインロード２００＿ｉは、プリチ
ャージトランジスタとしてのＰＭＯＳトランジスタＴ１
及びＴ２からなる。ＰＭＯＳトランジスタＴ１は、入力
端子１と各第１ビットラインＢＬｉの間に接続され、論
理‘ロー’レベルの制御信号ＰＢＬ１が印加されると活
性化される。ＰＭＯＳトランジスタＴ２は、入力端子１
と各第２ビットライン／ＢＬｉの間に接続され、論理
‘ロー’レベルの制御信号ＰＢＬ２が印加されると活性
化される。
ャージトランジスタとしてのＰＭＯＳトランジスタＴ１
及びＴ２からなる。ＰＭＯＳトランジスタＴ１は、入力
端子１と各第１ビットラインＢＬｉの間に接続され、論
理‘ロー’レベルの制御信号ＰＢＬ１が印加されると活
性化される。ＰＭＯＳトランジスタＴ２は、入力端子１
と各第２ビットライン／ＢＬｉの間に接続され、論理
‘ロー’レベルの制御信号ＰＢＬ２が印加されると活性
化される。
【００２９】ＰＭＯＳトランジスタＴ１，Ｔ２，Ｔ９，
Ｔ１０はエンハンスメント型のＰチャンネルＭＯＳトラ
ンジスタである。
Ｔ１０はエンハンスメント型のＰチャンネルＭＯＳトラ
ンジスタである。
【００３０】図２は、図１の各メモリセルＭＣの詳細回
路図を示す。このメモリセルＭＣは、電源電圧Ｖｃｃと
接地端子２間に直列接続され、ゲートが共通接続された
ＰＭＯＳトランジスタＴ５及びＮＭＯＳトランジスタＴ
３と、同様に電源電圧Ｖｃｃと接地端子２間に直列接続
され、ゲートが共通接続されたＰＭＯＳトランジスタＴ
６及びＮＭＯＳトランジスタＴ４と、トランジスタＴ５
とＴ３の接続点であるセルノードＡと第１ビットライン
ＢＬｉ間に接続され、ゲートがワードラインＷＬｊに接
続されたＮＭＯＳトランジスタＴ７と、トランジスタＴ
６とＴ４の接続点であるセルノードＢと第２ビットライ
ン／ＢＬｉ間に接続され、ゲートがワードラインＷＬｊ
に接続されたＮＭＯＳトランジスタＴ８とで構成され、
セルノードＡはトランジスタＴ６とＴ４のゲートに、セ
ルノードＢはトランジスタＴ５とＴ３のゲートに接続さ
れる。さらに、セルノードＡに第１電源供給ラインＰＳ
Ｌ１が接続され、セルノードＢに第２電源供給ラインＰ
ＳＬ２が接続される。
路図を示す。このメモリセルＭＣは、電源電圧Ｖｃｃと
接地端子２間に直列接続され、ゲートが共通接続された
ＰＭＯＳトランジスタＴ５及びＮＭＯＳトランジスタＴ
３と、同様に電源電圧Ｖｃｃと接地端子２間に直列接続
され、ゲートが共通接続されたＰＭＯＳトランジスタＴ
６及びＮＭＯＳトランジスタＴ４と、トランジスタＴ５
とＴ３の接続点であるセルノードＡと第１ビットライン
ＢＬｉ間に接続され、ゲートがワードラインＷＬｊに接
続されたＮＭＯＳトランジスタＴ７と、トランジスタＴ
６とＴ４の接続点であるセルノードＢと第２ビットライ
ン／ＢＬｉ間に接続され、ゲートがワードラインＷＬｊ
に接続されたＮＭＯＳトランジスタＴ８とで構成され、
セルノードＡはトランジスタＴ６とＴ４のゲートに、セ
ルノードＢはトランジスタＴ５とＴ３のゲートに接続さ
れる。さらに、セルノードＡに第１電源供給ラインＰＳ
Ｌ１が接続され、セルノードＢに第２電源供給ラインＰ
ＳＬ２が接続される。
【００３１】図１及び図２を参照して本発明の実施の形
態の動作を説明すると、次の通りである。まず、ウェハ
バーンイン試験が遂行される前のメモリセル初期状態に
おいて、セルノードＡは論理‘ロー’レベルに、セルノ
ードＢは論理‘ハイ’レベルに設定されていると仮定す
る。その後、ウェハバーンイン動作を遂行するため、同
時に適当な数のワードラインが活性化されると、活性化
されたワードラインに接続された各メモリセルのＮＭＯ
Ｓトランジスタ（伝達トランジスタ）Ｔ７，Ｔ８がター
ンオンされる。
態の動作を説明すると、次の通りである。まず、ウェハ
バーンイン試験が遂行される前のメモリセル初期状態に
おいて、セルノードＡは論理‘ロー’レベルに、セルノ
ードＢは論理‘ハイ’レベルに設定されていると仮定す
る。その後、ウェハバーンイン動作を遂行するため、同
時に適当な数のワードラインが活性化されると、活性化
されたワードラインに接続された各メモリセルのＮＭＯ
Ｓトランジスタ（伝達トランジスタ）Ｔ７，Ｔ８がター
ンオンされる。
【００３２】通常のノーマル書込み／読出し動作時に第
１及び第２ビットラインＢＬｉ，／ＢＬｉを所定電圧レ
ベルにプリチャージするためのＰＭＯＳトランジスタＴ
１及びＴ２の駆動能力は、一つのワードラインに接続さ
れたメモリセルを駆動する程度の大きさである。したが
って、ウェハバーンイン動作時、ＰＭＯＳトランジスタ
Ｔ１及びＴ２は、選択されたメモリセルにバーンイン試
験が遂行されるように十分な電流を伝達することはでき
ない。ウェハバーンイン動作時は、幾つかのワードライ
ンが選択され、選択されたワードラインに接続されたす
べてのメモリセルを動作させるので、多くの電流が流れ
るようになる。しかし、ＰＭＯＳトランジスタＴ１及び
Ｔ２の駆動能力は小さく、これにより、ウェハバーンイ
ン動作時、ＰＭＯＳトランジスタＴ１及びＴ２を通じ
て、選択されたメモリセルに十分な電流を供給すること
ができず、バーンイン動作が遂行されない状態となる。
１及び第２ビットラインＢＬｉ，／ＢＬｉを所定電圧レ
ベルにプリチャージするためのＰＭＯＳトランジスタＴ
１及びＴ２の駆動能力は、一つのワードラインに接続さ
れたメモリセルを駆動する程度の大きさである。したが
って、ウェハバーンイン動作時、ＰＭＯＳトランジスタ
Ｔ１及びＴ２は、選択されたメモリセルにバーンイン試
験が遂行されるように十分な電流を伝達することはでき
ない。ウェハバーンイン動作時は、幾つかのワードライ
ンが選択され、選択されたワードラインに接続されたす
べてのメモリセルを動作させるので、多くの電流が流れ
るようになる。しかし、ＰＭＯＳトランジスタＴ１及び
Ｔ２の駆動能力は小さく、これにより、ウェハバーンイ
ン動作時、ＰＭＯＳトランジスタＴ１及びＴ２を通じ
て、選択されたメモリセルに十分な電流を供給すること
ができず、バーンイン動作が遂行されない状態となる。
【００３３】これに対して、本発明の実施の形態におい
ては、ウェハバーンイン動作を遂行して選択された各メ
モリセルに論理‘１’のセルデータを書込もうとする場
合、論理‘ロー’レベルの制御信号ＰＢＬ１を印加して
ＰＭＯＳトランジスタＴ１及びＴ２中、ＰＭＯＳトラン
ジスタＴ１を活性化させる。これと同時に第２ビットラ
イン／ＢＬｉに対応するＰＭＯＳトランジスタＴ２は非
活性化される。
ては、ウェハバーンイン動作を遂行して選択された各メ
モリセルに論理‘１’のセルデータを書込もうとする場
合、論理‘ロー’レベルの制御信号ＰＢＬ１を印加して
ＰＭＯＳトランジスタＴ１及びＴ２中、ＰＭＯＳトラン
ジスタＴ１を活性化させる。これと同時に第２ビットラ
イン／ＢＬｉに対応するＰＭＯＳトランジスタＴ２は非
活性化される。
【００３４】さらに、必要な電源電圧Ｖｃｃを供給する
ＰＭＯＳトランジスタＴ９及びＴ１０中、第１電源供給
ラインＰＳＬ１に対応するＰＭＯＳトランジスタＴ９は
論理‘ロー’レベルの制御信号ＰＢＬ１により活性化さ
れる。一方、ＰＭＯＳトランジスタＴ９及びＴ１０中、
第２電源供給ラインＰＳＬ２に対応するＰＭＯＳトラン
ジスタＴ１０は非活性化される。このような動作により
セルノードＢはスイッチング回路３００から供給される
電流が遮断され、論理‘ロー’レベルになる。従って、
活性化されたワードラインに接続されたＮＭＯＳトラン
ジスタ（伝達トランジスタ）Ｔ７がターンオンされてい
ても、セルノードＢにゲート端子が接続されたＮＭＯＳ
トランジスタ（貯蔵トランジスタ）Ｔ３はターンオフさ
れ、セルノードＡを論理‘ハイ’レベルに変えることが
できる。その結果、ウェハバーンイン動作時、スイッチ
ング回路３００を通じて論理‘０’のセルデータを論理
‘１’に変えられるようになる。
ＰＭＯＳトランジスタＴ９及びＴ１０中、第１電源供給
ラインＰＳＬ１に対応するＰＭＯＳトランジスタＴ９は
論理‘ロー’レベルの制御信号ＰＢＬ１により活性化さ
れる。一方、ＰＭＯＳトランジスタＴ９及びＴ１０中、
第２電源供給ラインＰＳＬ２に対応するＰＭＯＳトラン
ジスタＴ１０は非活性化される。このような動作により
セルノードＢはスイッチング回路３００から供給される
電流が遮断され、論理‘ロー’レベルになる。従って、
活性化されたワードラインに接続されたＮＭＯＳトラン
ジスタ（伝達トランジスタ）Ｔ７がターンオンされてい
ても、セルノードＢにゲート端子が接続されたＮＭＯＳ
トランジスタ（貯蔵トランジスタ）Ｔ３はターンオフさ
れ、セルノードＡを論理‘ハイ’レベルに変えることが
できる。その結果、ウェハバーンイン動作時、スイッチ
ング回路３００を通じて論理‘０’のセルデータを論理
‘１’に変えられるようになる。
【００３５】言い換えれば、本発明では、ウェハバーン
イン動作時、セルデータを論理‘１’あるいは論理
‘０’に変えようとする場合、論理‘１’に設定させな
ければならないセルノード側にスイッチング回路３００
を介してセル電流を流す。これにより、ＰＭＯＳトラン
ジスタＴ１及びＴ２により供給される電流不足によるバ
ーンイン動作の失敗を防ぐことができる。又、選択され
たワードラインに接続された伝達トランジスタＴ７がタ
ーンオンされ、セルオン電流が流れるとしても、ＰＭＯ
ＳトランジスタＴ１０がターンオフされているので、選
択されたメモリセルを希望のセルデータに変えられる。
イン動作時、セルデータを論理‘１’あるいは論理
‘０’に変えようとする場合、論理‘１’に設定させな
ければならないセルノード側にスイッチング回路３００
を介してセル電流を流す。これにより、ＰＭＯＳトラン
ジスタＴ１及びＴ２により供給される電流不足によるバ
ーンイン動作の失敗を防ぐことができる。又、選択され
たワードラインに接続された伝達トランジスタＴ７がタ
ーンオンされ、セルオン電流が流れるとしても、ＰＭＯ
ＳトランジスタＴ１０がターンオフされているので、選
択されたメモリセルを希望のセルデータに変えられる。
【００３６】なお、ＰＭＯＳトランジスタＴ２に印加さ
れる制御信号ＰＢＬ２は、ウェハバーンイン動作時、制
御信号ＰＢＬ１と位相が反転されて印加されるが、制御
信号ＰＢＬ１及びＰＢＬ２は通常動作時は、同一の位相
を持つビットラインロード制御信号として印加される。
れる制御信号ＰＢＬ２は、ウェハバーンイン動作時、制
御信号ＰＢＬ１と位相が反転されて印加されるが、制御
信号ＰＢＬ１及びＰＢＬ２は通常動作時は、同一の位相
を持つビットラインロード制御信号として印加される。
【００３７】
【発明の効果】以上詳細に説明したように本発明のＣＭ
ＯＳ ＳＲＡＭ装置によれば、ウェハ状態でバーンイン
する時、スイッチング回路および２本の独立した電源供
給ラインでメモリセルの必要な部分だけに電源電圧を供
給するようにしたので、ウェハバーンイン時、電流不足
によるバーンイン動作失敗を防止することができるとと
もに、セルデータを変えるための十分な電流を供給する
ことができセルデータを正確に書き替えることができ
る。
ＯＳ ＳＲＡＭ装置によれば、ウェハ状態でバーンイン
する時、スイッチング回路および２本の独立した電源供
給ラインでメモリセルの必要な部分だけに電源電圧を供
給するようにしたので、ウェハバーンイン時、電流不足
によるバーンイン動作失敗を防止することができるとと
もに、セルデータを変えるための十分な電流を供給する
ことができセルデータを正確に書き替えることができ
る。
【図１】本発明によるＣＭＯＳ ＳＲＡＭ装置の実施の
形態を示す回路図。
形態を示す回路図。
【図２】図１の装置のセルアレイにおける各メモリセル
の詳細を示す回路図。
の詳細を示す回路図。
【図３】従来技術によるＣＭＯＳ ＳＲＡＭ装置を示す
回路図。
回路図。
【図４】図３の装置のセルアレイにおける各メモリセル
の詳細を示す回路図。
の詳細を示す回路図。
１００ セルアレイ ＢＬ１〜ＢＬｍ 第１ビットライン ／ＢＬ１〜／ＢＬｍ 第２ビットライン ＷＬ１〜ＷＬｎ ワードライン ＭＣ メモリセル ＰＳＬ１ 第１電源供給ライン ＰＳＬ２ 第２電源供給ライン ２００＿１〜２００＿ｍ ビットラインロード ３００ スイッチング回路 Ｔ１，Ｔ２，Ｔ９，Ｔ１０ ＰＭＯＳトランジスタ １ 入力端子
Claims (7)
- 【請求項１】 ロー方向に伸長する複数のワードライン
と、カラム方向に伸長する複数の第１及び第２ビットラ
インと、この各第１及び第２ビットライン間にｎ個配列
されて、前記ワードライン方向にｍ組設けられる複数の
メモリセルとからなるセルアレイと、 ロー方向およびカラム方法に配列された前記メモリセル
に各々接続され、ウェハバーンイン時、各メモリセルに
所定の電流を伝達する第１電源供給ライン及び第２電源
供給ラインと、 ウェハバーンイン時、選択された前記各メモリセルに論
理‘１’のセルデータを書込むために第１電圧レベルの
第１制御信号と第２電圧レベルの第２制御信号が印加さ
れると、選択された各メモリセルに前記第１電源供給ラ
インを通じて所定の電流を供給するとともに、前記第２
電源供給ラインを通じて供給される所定の電流を遮断
し、逆に、前記選択された各メモリセルに論理‘０’の
セルデータを書込むために第２電圧レベルの第１制御信
号と第１電圧レベルの第２制御信号が印加されると、選
択された各メモリセルに前記第２電源供給ラインを通じ
て所定の電流を供給するとともに、前記第１電源供給ラ
インを通じて供給される所定の電流を遮断するスイッチ
ング回路とを具備することを特徴とするＣＭＯＳ ＳＲ
ＡＭ装置。 - 【請求項２】 前記第１及び第２制御信号は、通常動作
時は、同一の位相を持つ信号であることを特徴とする請
求項１に記載のＣＭＯＳ ＳＲＡＭ装置。 - 【請求項３】 前記スイッチング回路は、入力電圧が印
加される入力端子と、この入力端子と前記第１電源供給
ライン間に接続され、第１電圧レベルの前記第１制御信
号が印加されると活性化される第１スイッチングトラン
ジスタと、前記入力端子と前記第２電源供給ライン間に
接続され、第１電圧レベルの第２制御信号が印加される
と活性化される第２スイッチングトランジスタとから構
成されることを特徴とする請求項１に記載のＣＭＯＳ
ＳＲＡＭ装置。 - 【請求項４】 前記第１及び第２スイッチングトランジ
スタは、エンハンスメント型ＰチャンネルＭＯＳトラン
ジスタで構成されることを特徴とする請求項３に記載の
ＣＭＯＳ ＳＲＡＭ装置。 - 【請求項５】 ウェハバーンイン時、メモリセル中選択
された所定のワードラインに接続されたメモリセルに論
理‘１’のセルデータを書込むために第１電圧レベルの
第１制御信号と第２電圧レベルの第２制御信号が印加さ
れると、各第１ビットラインに所定の電流を供給すると
ともに、各第２ビットラインに供給される所定の電流を
遮断し、逆に、前記選択された各メモリセルに論理
‘０’のセルデータを書込むために第２電圧レベルの前
記第１制御信号と第１電圧レベルの前記第２制御信号が
印加されると、各第２ビットラインに所定の電流を供給
するとともに、前記各第１ビットラインに供給される所
定の電流を遮断する複数のロード手段を更に含むことを
特徴とする請求項１に記載のＣＭＯＳ ＳＲＡＭ装置。 - 【請求項６】 前記各ロード手段は、入力電圧が印加さ
れる入力端子と前記各第１ビットライン間に接続され、
第１電圧レベルの第１制御信号が印加されると活性化さ
れる第１プリチャージトランジスタと、前記入力端子と
各第２ビットライン間に接続され、第１電圧レベルの第
２制御信号が印加されると活性化される第２プリチャー
ジトランジスタとから構成されることを特徴とする請求
項５に記載のＣＭＯＳ ＳＲＡＭ装置。 - 【請求項７】 前記第１及び第２プリチャージトランジ
スタは、エンハンスメント型ＰチャンネルＭＯＳトラン
ジスタで構成されることを特徴とする請求項６に記載の
ＣＭＯＳ ＳＲＡＭ装置。
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