JP3129440B2 - 冗長装置を有する集積半導体メモリ - Google Patents

冗長装置を有する集積半導体メモリ

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Description

【発明の詳細な説明】 本発明は請求項１の上位概念による冗長装置を有する
集積半導体メモリに関する。
最近の集積半導体メモリではメモリセルが複数個のメ
モリフィールドブロックユニット内に配置されている。
作動中に電流および時間節減の理由からアドレス信号に
関係してそれぞれただ１つのメモリフィールドブロック
ユニットが能動化される。これらの半導体メモリの製造
の際の収率を高めるため、冗長ワード線に沿って冗長メ
モリセルを有するいわゆる冗長ワード線を設けることは
以前から知られている。従って、複数個のメモリフィー
ルドブロックユニットを有するメモリはメモリフィール
ドブロックユニット内に正規メモリセルを有する正規ワ
ード線のほかに冗長メモリセルを有するたとえば８また
は16までの冗長ワード線を有する。冗長ワード線は作動
の際に必要な場合には、すなわち冗長メモリセルが故障
した正規メモリセルを置換すべきとき（“冗長状況”）
には、正規ワード線の代わりに駆動される。このことは
周知のように、置換すべき故障したメモリセルを有する
それぞれの正規ワード線のアドレスにプログラム可能で
あるいわゆる冗長デコーダを介して行われる（プログラ
ミングは周知のように、電流またはレーザービームによ
り切断可能ないわゆるヒューズを介して行われる）。
このような冗長措置の効率を高めるため、米国電気電
子学会雑誌・固体回路編、第26巻、第１号、1991年１
月、第12〜17頁、「高密度DRAMのためのフレキシブルな
冗長技術」に種々の冗長アーキテクチュアが紹介されて
いる。すべてのアーキテクチュアに共通なこととして、
最大でも各個のメモリフィールドブロックユニット内に
このような冗長ワード線の数に相応する数の正規ワード
線のみが冗長ワード線により置換可能である。このこと
は実際上、このような半導体メモリが１つのメモリフィ
ールドブロックユニット内に、同一のメモリフィールド
ブロックユニット内に存在している相応の冗長メモリセ
ルを有する冗長ワード線よりも多くの故障したメモリセ
ルを有する正規ワード線を含んでいることに通じ得る。
このようなメモリは、たとい考察されているメモリフィ
ールドブロックユニットとは別のメモリフィールドブロ
ックユニット内に場合によってはこれらの他のメモリフ
ィールドブロックユニット内で利用されない冗長メモリ
セルを有するなお十分な冗長ワード線が存在していると
しても、これまでに公知の冗長アーキテクチュアの助け
により修理可能でない。
本発明の課題は、冗長装置を有する集積半導体メモリ
であって、必要な場合に、すなわち故障したメモリセル
を有する正規ワード線が存在する際に、冗長装置の一層
良好な利用を可能にする集積半導体メモリを提供するこ
とにある。
この課題は、冒頭に記載した種類の半導体メモリにお
いて、請求の範囲１の特徴により解決される。有利な実
施態様は従属請求項にあげられている。
以下、図面により本発明を一層詳細に説明する。
第１図ないし第５図は本発明の種々の実施例の概要回
路図、 第６図ないし第13図は本発明の有利な詳細図である。
第１図ないし第５図には、本発明に直接には該当しな
いけれども本発明の理解を容易にするいくつかの既に公
知の回路部分を含めて本発明による半導体メモリの種々
の実施例が著しく簡略化して示されている。能動化され
た信号または能動化された状態の信号とは、論理“1"状
態を有する信号のことを指し、その他の信号は論理“0"
状態を指す。このことはいわゆる正論理に相当し、また
単により簡単な表示の仕方に資する。他の論理の取り決
めももちろん可能である。図示されている半導体メモリ
はメモリセルを内部に含んでいる多数のメモリフィール
ドブロックユニットBKを含んでいる（図示を簡明にする
理由からそれぞれ２つのメモリフィールドブロックユニ
ットのみが示されている）。その際にメモリフィールド
ブロックユニットBKとは、メモリセルの１つまたはそれ
以上のアレイ（すなわちメモリフィールドブロック）を
有するユニットをいい、別のこのようなユニットと無関
係に能動化可能かつ作動可能である。メモリセルは概念
的には正規メモリセルNMCおよび冗長メモリセルRMCに別
けられている。その際に正規メモリセルNMCとは、その
アドレス指定および作動がなんらの冗長回路手段の助け
なしに行われ得るようなメモリセルをいう。冗長メモリ
セルRMCとは、エラーを有するメモリセル（たいていは
正規メモリセルNMC）を置換するために使用可能である
ようなメモリセルを指し、その際にエラーは置換すべき
メモリセル自体においても生じ得るし、その作動と関連
してたとえば対応付けられているビット線、ワード線、
読出し増幅器、アドレスデコーダにおいても生じ得る。
エラーのあるメモリセルの代わりに冗長メモリセルを使
用する技術は一般に知られている。
正規メモリセルNMCは正規ワード線NWLに沿って（従っ
てそれらを介してアドレス指定可能に）また正規ビット
線に沿って配置されており、その際に各正規ビット線は
通常２つの半部NBL、▲▼を含んでいる。正規ビ
ット線NBL、▲▼には一般に公知の読出し増幅器S
Aが接続されている。
冗長メモリセルRMCは冗長ワード線RWLおよび正規ビッ
ト線NBL、▲▼に沿って（従ってそれらを介して
アドレス指定可能に）、また正規ワード線NWLおよび冗
長ビット線RBL、▲▼に沿って、また冗長ワード
線RWLおよび冗長ビット線RBL、▲▼に沿って配置
されている。本発明にとって関心があるのは、先ず第一
に、冗長ワード線RWLに沿っての配置である。
メモリセルNMC、RMCはそれぞれ付属の正規ビット線NB
L、▲▼、冗長ビット線RBL、▲▼、正規ワ
ード線NWLおよび冗長ワード線RWLを介して半導体メモリ
に与え得るアドレス信号により、典型的には一般に公知
のアドレス多重化法でアドレス指定可能てある。その際
に第１の時点で、ワード線アドレス指定を司るワード線
アドレス信号WLADが、クロック信号▲▼により制
御されて、ワード線アドレスバッファWLADBF内に一時記
憶される。相応して、第２の時点で、ビット線アドレス
指定を司るビット線アドレス信号BLADが、クロック信号
▲▼により制御されて、ビット線アドレスバッフ
ァBLADBF内に一時記憶される。アドレスバッファの出力
端にこれらのアドレス信号が真の形態▲▼、▲
▼および相補性の形態WLAD、BLADで現れる。
作動中、このような半導体メモリでは、前記のよう
に、すべてのメモリフィールドブロックユニットBKが同
時に能動化かつ作動させられずに、それぞれただ１つの
メモリフィールドブロックユニットBKが能動化かつ作動
させられる。このことは本発明による半導体メモリにお
いても同様である。この目的で各メモリフィールドブロ
ックユニットBKはそれぞれのメモリフィールドブロック
ユニットBKに対応付けられているブロック選択信号BKS
により選択可能である。選択はブロックデコーダBKDEC
により、ワード線アドレス信号WLAD（およびそれに対し
て相補性の信号▲▼）の第１の部分BKADにより
制御されて行われる。
メモリフィールドブロックユニットBKは正規ワード線
NWLおよび冗長ワードRWLを選択するための正規ワード線
デコーダNWDECおよび冗長ワード線デコーダRWDECを含ん
でいる。正規ワード線NWLまたは冗長ワード線RWLの選択
は選択されたメモリフィールドブロックユニットBK内で
ワード線アドレス信号WLAD、▲▼の第２の部分
WL2ADに関係して行われる。
相応して、同じく一般に通常であるように、半導体メ
モリは正規ビット線NBL、▲▼および冗長ビット
線RBL、▲▼を選択するための正規ビット線デコ
ーダNBDECおよび冗長ビット線デコーダRBDECを含んでい
る。選択はビット線アドレス信号BLAD、▲▼に
より行われる。
冗長ワード線デコーダRWDECおよび冗長ビット線デコ
ーダRWDECは、一般に公知のように、いわゆるヒューズ
を介してレーザービームまたは電流によりプログラム可
能である。冗長メモリセルRMCはこうして、それぞれ付
属の（冗長ワード線に対する）デコーダRWDECおよび／
または（冗長ビット線に対する）RBDECが相応のアドレ
ス組み合わせにプログラムされているならば、相応の正
規メモリセルNMCを置換するためにアドレス指定可能で
ある。本発明に関しては、以下の説明では、正規ワード
線NWLに沿って配置されている冗長メモリセルRMCは正規
メモリセルNMCと等しく取り扱われる。なぜならば、そ
れらは本発明により正規ワード線NWLへのそれらの接続
に基づいて、本発明に関して相違が生じないかぎり、正
規メモリセルNMCと同一の仕方で取り扱われるからであ
る。
本発明によれば、このような半導体メモリは第１図に
よる実施例では各メモリフィールドブロックユニットBK
内にたとえば同じくヒューズを介してプログラム可能な
冗長ブロックデコーダRBKを含んでおり、それによりプ
ログラムされた状態でそれぞれのメモリフィールドブロ
ックユニットBKが選択可能かつ能動化可能である。それ
によって、それぞれのメモリフィールドブロックユニッ
トBK内に含まれている冗長ワード線デコーダRWDECも選
択可能である。冗長ブロックデコーダRBKの駆動は、ブ
ロックデコーダBKDECの場合のように、ワード線アドレ
ス信号WLAD、▲▼の第１の部分BKADにより行わ
れる。プログラムされた冗長ブロックデコーダRBKはワ
ード線アドレス信号WLAD、▲▼の第１の部分BK
ADの信号のプログラムに相応する組み合わせの印加の際
にそれぞれのメモリフィールドブロックユニットBKに相
応する冗長ブロック選択信号RBKSを発生し、この信号は
それぞれのメモリフィールドブロックユニットBKの冗長
ワード線デコーダRWDECに供給される。
第１図において各メモリフィールドブロックユニット
BKはこのようなプログラム可能な冗長ブロックデコーダ
RBKを含んでいる。しかし、すべての半導体メモリに対
して共通に相応の冗長ブロック選択信号RBKSを有し、そ
れらの各々をそれぞれのメモリフィールドブロックユニ
ットBKに供給し得るプログラム可能な冗長ブロックデコ
ーダRBKを設けることも可能である。これは第２図によ
る実施例に示されている。第２図は後でまた説明する。
第１図による実施例ではプログラム可能な各冗長ブロ
ックデコーダRBKは、プログラムされた状態でワード線
アドレス信号WLADの第１の部分BKADから、ワード線アド
レス信号WLADの第１の部分BKADが置換すべきメモリセル
を有する正規ワード線NWLを含んでいるメモリフィール
ドブロックユニットBKに相当するときに、能動化された
状態を有する冗長ブロック選択信号RBKSを発生するデコ
ーダである。
それに対して、第２図による実施例では、共通の冗長
ブロックデコーダRBKが冗長ブロック選択信号RBKSに対
する多数の互いに無関係にプログラム可能なデコーダを
含んでいる。デコーダの各々はその際にメモリフィール
ドブロックユニットBKの１つに関してプログラム可能で
あり、従ってプログラムされた状態で相応のアドレス指
定の際に相応の冗長ブロック選択信号RBKSが能動化され
た状態で生ずる。
従来技術から既に公知のブロック選択信号BKSは、周
知のように、それらが能動化された状態でそれらに対応
付けられているメモリフィールドブロックユニットBKを
能動化してこのような能動化されたユニットを作動可能
にする役割をする。この目的で各メモリフィールドブロ
ックユニットBKには、能動化すべき回路部分、たとえば
ワード線デコーダの後に接続されているワード線ドライ
バWLDVR（図面を見易くするために図示されていな
い）、ビット線NBL、▲▼、RBL、▲▼の予
充電のための予充電装置、読出し増幅器SAの制御のため
の信号および信号発生器などを能動化する能動化装置AC
Tが存在している。能動化装置ACTのこの能動化作用は第
１図ないし第５図中に記入されている信号ONにより一括
的に示されている。
本発明による半導体メモリは、任意のメモリフィール
ドブロックユニットBK内でそれぞれのプログラムされた
冗長ワード線デコーダRWDECのどれか１つがそれに与え
られたワード線アドレス信号WLADの第２の部分WL2ADお
よびそれに対応付けられている冗長ブロックデコーダRB
Kの能動化された冗長ブロック選択信号RBKSに基づいて
冗長ワード線RWLを選択するときに、すべてのメモリフ
ィールドブロックユニットBKに共通の禁止信号INHIBを
有する。すなわち、禁止信号INHIBは、任意のメモリフ
ィールドブロックユニットBK（またはこのような正規ワ
ード線NWLに沿う冗長メモリセルRMC）の（正規ワード線
NWLに沿う）正規メモリセルNMCが同じく任意の、すなわ
ち場合によっては他のメモリフィールドブロックユニッ
トBKの冗長ワード線RWLに沿う冗長メモリセルRMCにより
機能的に置換すべきであるときには、常にすべての半導
体メモリのなかで能動的である。すなわち、置換すべき
正規メモリセルNMCは、後でまた示されるように、置換
する冗長メモリセルRMCと同一のメモリフィールドブロ
ックユニットBK内に配置されていてもよいし、他のメモ
リフィールドブロックユニットBK内に配置されていても
よい。
各メモリフィールドブロックユニットBKは、本発明に
よれば、さらに能動化信号φACTを有する。この信号は
それぞれのメモリフィールドブロックユニットBK内で、
それぞれ存在するワード線アドレス信号WLAD、冗長ブロ
ックデコーダRBKおよび冗長ワード線デコーダRWDECに基
づいて冗長ワード線RWLに沿う冗長メモリセルRMCが正規
メモリセルNMCの機能的置換のためにアドレス指定され
ているときにのみ、能動化された状態にある。その際
に、置換すべき正規メモリセルNMCは、後でまた説明す
るように、任意のメモリフィールドブロックユニットBK
に配置されていてよい。能動化された状態で能動化信号
φACTは、それが生ずるメモリフィールドブロックユニ
ットBK内で、このメモリフィールドブロックユニットBK
に通常ならば（すなわち冗長の使用または能動化なし
に）対応付けられているブロック信号BKSの役割を引き
受け、その際にそれらはこのメモリフィールドブロック
ユニットBKに対する禁止信号INHIBの上記の作用を終了
させる。
以下に上記の本発明による半導体メモリの機能を第１
図により説明する。その際に第１の場合に先ず正規メモ
リセルNMCからの情報の読出しを、また続いて第２の場
合に仮定に従って正規メモリセルNMCを機能的に置換す
べき冗長メモリセルRMCからの情報の読出しを説明す
る。
例は下記の仮定に基づいている。すなわち左に示され
ているメモリフィールドブロックユニットBKは、次のメ
モリフィールドブロックユニットBKと区別するため、符
号BK1を付されている。この例で半導体メモリに与える
べきワード線アドレス信号WLADの組み合わせは、左のメ
モリフィールドブロックユニットBK1内の正規メモリセ
ルNMCを、この正規メモリセルNMCが冗長メモリセルRMC
により置換すべきでない第１の場合にアドレス指定する
役割をする。他の第２の場合には、ワード線アドレス信
号WLADの組み合わせが半導体メモリに与えられる。そし
て、仮定に従って同じく左のメモリフィールドブロック
ユニットBK1に配置されていなければならないこの組み
合わせに相応する正規メモリセルNMCが相応の冗長メモ
リセルRMCにより置換される。従来の技術による冒頭に
記載した冗長アーキテクチュアでは、これらの冗長メモ
リセルRMCは、左のメモリフィールドブロックユニットB
K1内の正規メモリセルNMCの配置のゆえに、同じく必然
的に同一の左のメモリフィールドブロックユニットBK1
に配置されていなければならなかったであろう。このこ
とは確かに本発明においても可能であるが、必然的に必
要ではない。それどころか、これらの冗長メモリセルRM
CはメモリフィールドブロックユニットBKの他のメモリ
フィールドブロックユニットに配置されていてよい。こ
のことを示すため、いま右のメモリフィールドブロック
ユニットBKn内の配置を仮定する。
第１の場合、すなわち左のメモリフィールドブロック
ユニットBK1内の正規メモリセルNMCからの情報の読出し
の場合はもちろん冗長ワード線デコーダRWDECも冗長ブ
ロックデコーダRBKも、このことが冗長メモリセルRMCに
よる正規メモリセルNMCの置換に通ずるようにプログラ
ムされていな。ワード線アドレス信号WLADの選択された
組み合わせおよびクロック信号▲▼を与えると、
ワード線アドレス信号WLADがワード線アドレスバッファ
WLADBFに受け入れられ、またそこでその真の形態（WLA
D）およびその相補性の形態（▲▼）で、一般
に知られているように、一時記憶される。
こうして一時記憶されたワード線アドレス信号WLAD、
▲▼の第１の部分BKADはブロックデコーダBKDE
Cに供給される。これは、左のメモリフィールドブロッ
クユニットBK1を司り、左のメモリフィールドブロック
ユニットBK1を選択かつ能動化するブロック選択信号BKS
1を発生する。付属のブロック選択信号BKSnを有する右
のメモリフィールドブロックユニットBKnを含めて残り
のメモリフィールドブロックユニットBKを司る残りのブ
ロック選択信号BKSは非能動化状態、すなわち選択され
ない状態愛にとどまり、それによって残りのメモリフィ
ールドブロックユニットは選択も能動化もされない。
一時記憶されたワード線アドレス信号WLAD、▲
▼の第２の部分はすべてのメモリフィールドブロック
ユニットBKの正規ワード線デコーダNWDECに与えられ
る。それにもかかわらず、左のメモリフィールドブロッ
クユニットBK1に含まれている正規ワード線デコーダNWD
ECのみは（ワード線アドレス信号WLADの第２の部分WL2A
Dに基づいて）半導体メモリに与えられているワード線
アドレス信号WLADの組み合わせに相応する正規ワード線
NWLを選択する。なぜならば、左のメモリフィールドブ
ロックユニットBK1のブロックアドレス信号BKS1のみが
能動化されているからである。残りのメモリフィールド
ブロックユニットBK（BKnを含む）の正規ワード線デコ
ーダNWDECは非能動化状態にとどまる。なぜならば、そ
れらのブロック選択信号BKS（BKSnを含む）がワード線
アドレス信号WLADの第１の部分BKADに基づいて非能動化
状態にあるからである。
ブロック選択信号BKS1は左のメモリフィールドブロッ
クユニットBK1内にさらに、左のメモリフィールドブロ
ックユニットBK1を作動させ得るように（たとえばビッ
ト線上の予充電過程の実行、読出し増幅器SAの能動化な
ど）、左のメモリフィールドブロックユニットBK1の機
能のために必要なすべての信号を能動化装置ACTにより
発生しかつ能動化する作用を有する。正規ビット線NB
L、▲▼または場合によっては冗長ビット線RBL、
▲▼のアドレス指定は従来技術のようにビット線
アドレスバッファBLADBF、ビット線アドレス信号BLAD、
▲▼、クロック信号▲▼、正規ビット線
デコーダNBDECまたは場合によっては冗長ビット線デコ
ーダRBDECを介して行われる（これは同時に正規ワード
線NWLに沿っても配置されている冗長ビット線RBL、▲
▼に沿うこのような冗長メモリセルRMCのアドレス
指定のために行われるが、目下のところ本発明による冗
長コンセプトにより影響されない）。
すなわちこの仕方でたとえばメモリセル（NMC、場合
によってはRMCからの）情報が読出し可能、評価可能、
増幅可能であり、またたとえば半導体メモリのデータ出
力端子DOへの伝達のために存在するデータバスXB、▲
▼上に与えられ得る。
第２の場合にはワード線アドレス信号WLADおよびビッ
ト線アドレス信号BLADの組み合わせが半導体メモリに与
えられ、それにより正規の場合に、すなわち冗長ワード
線RWLを選択すべきでないときに、同じく正規ワード線N
WLが左のメモリフィールドブロックユニットBK1におい
て選択されよう。ビット線デコーディングおよびアドレ
ス指定は第１の場合に相応して行われる。ワード線アド
レス指定は、行うべき置換のゆえに本発明に基づいて第
２の場合に行われが、第１の場合とは全く異なる。その
ためにこの例では下記の仮定がされている。すなわち正
規の場合に、すなわち“非置換”の際にアドレス指定す
べき左のメモリフィールドブロックユニットBK1の正規
ワード線NWLに沿って、たとえば以前の検査ランで少な
くとも１つの正規メモリセルNMCが故障したものとして
認識されていよう。従って、半導体メモリをそれにもか
かわらず正常に作動させ得るように、この正規ワード線
NWLに沿って配置されているすべてのメモリセル、すな
わちすべての正規メモリセルNMCおよび（存在するかぎ
り）すべての冗長メモリセルRMCが冗長ワード線RWLに沿
う等しい数の冗長メモリセルRMCにより機能的に置換さ
れる。従来技術による前記の冗長アーキテクチュアでは
このような冗長ワード線RWLが、メモリセルを機能的に
置換されるべき正規ワード線NWLと同じメモリフィール
ドブロックユニットBKに配置されていなければならな
い。このような配置は本発明による半導体メモリにおい
ても可能である。しかし、さらに、この冗長ワード線RW
Lが残りのメモリフィールドブロックユニットBKに配置
されていることも可能である。いま、たとえばこの冗長
ワード線RWLの右のメモリフィールドブロックユニットB
Knに配置されていると仮定する。右のメモリフィールド
ブロックユニットBKn内のこの冗長ワード線RWLをアドレ
ス指定し得るように、半導体メモリはエラーの認識後
に、しかし（後でまた説明する）“修理された”状態
（＝第２の場合）での作動の前にこの状態に“設定”さ
れなければならない。そのために右のセルフィールドブ
ロックユニットBKnの冗長ブロックデコーダRBKが、ブロ
ックデコーダBKDECに与えた際に左のセルフィールドブ
ロックユニットBK1を司るブロック選択信号BKS1を能動
化するワード線アドレス信号WLAD、▲▼の第１
の部分BKADの組み合わせにプログラムされる。冗長ブロ
ックデコーダRBKは（以前からの）通常の冗長デコーダ
に類似のヒューズを設けられているデコーダである。プ
ログラミングはヒューズの（たとえばデータバスまたは
レーザービームによる）遮断により行われる。それに基
づいて冗長ブロックデコーダは、特定の組み合わせを与
えられるとき、それに反応する。
相応して、右のメモリフィールドブロックユニットBK
nの冗長ワード線デコーダRWDECも、置換すべきメモリセ
ルを含んでいる左のメモリフィールドブロックユニット
BKnの正規ワード線NWLのアドレスに（一般に知られてい
るように同じくヒューズを介して）プログラムされてい
る。
この一度行うべき準備的な措置により本発明による半
導体メモリは第２の場合の作動の準備ができている。す
なわちアドレス固有のワード線アドレス信号WLADの組み
合わせを半導体メモリに与えると、ワード線アドレス信
号WLADの第１の部分BKADによりブロックデコーダBKDEC
を介して左のメモリフィールドブロックユニットBK1を
司るブロック選択信号BKS1が発生される（第１の場合お
よび従来技術による冗長アーキテクチュアの際と同じ
く）。しかし同時に（行われるプログラミングに基づい
て）右のメモリフィールドブロックユニットBKnの冗長
ブロックデコーダRBKが同じくワード線アドレス信号WLA
Dの第１の部分BKADにより冗長ブロック選択信号RBKSnを
能動化する。
これはこれに対応付けられている冗長ワード線デコー
ダRWDEC、すなわち右のメモリフィールドブロックユニ
ットBKnの冗長ワード線デコーダRWDECを能動化する。そ
の結果として、所望の冗長ワード線RWLの選択を（行わ
れたプログラミングに基づいて）司る右のメモリフィー
ルドブロックユニットBKnの冗長ワード線デコーダRWDEC
が所望の冗長ワード線RWLを選択し、またこれをたとえ
ばそれに対応付けられているワード線ドライバ回路WLDV
Rを介して能動化する（ワード線ドライバ回路は図面を
見易くするため（また一般に知られているので）図示さ
れていない）。
同時にこの冗長ワード線デコーダRWDECは、すべての
メモリフィールドブロックユニットBKに供給されている
前記の禁止信号INHIBを能動化する。禁止信号INHIBは、
すべてのメモリフィールドブロックユニットBK内でブロ
ック選択信号BKSの作用を中断させる、すなわち能動化
装置ACTを非能動化状態にとどまらせる役割をする。す
なわちそれによって、いまの第２の場合、ブロックデコ
ーダBKDECにより能動化されたブロック選択信号BKS1が
左のメモリフィールドブロックユニットBK1において作
用を発揮し得ないことが達成される（残りのブロック選
択信号BKSはこの例に対して選ばれているワード線アド
レス信号WLADの（従ってまたワード線アドレス従ってWL
ADの第１の部分BKADの）組み合わせに基づいていずれに
せよ能動化されていない）。こうしていまの例では左の
メモリフィールドブロックユニットBK1も非能動的であ
る。
右のメモリフィールドブロックユニットBKnで選択さ
れた冗長ワード線デコーダRWDECnはさらに能動化信号φ
ACTnをも発生する。この能動化信号φACTnはいま右のメ
モリフィールドブロックユニットBKn内で、右のメモリ
フィールドブロックユニットBKnに対して固有に設けら
れているブロック選択信号BKSnの役割を引き受ける。す
なわち、右のメモリフィールドブロックユニットBKnは
その能動化装置ACTにより能動化され、従ってアドレス
指定すべき冗長メモリセルRMCからの情報の所望の読出
しが実際にも行われ得る。
すなわち本発明は、置換のために設けられている冗長
メモリセルRMC（従ってまたそれらの付属の冗長ワード
線RWL）が置換すべきメモリセルと同一のメモリフィー
ルドブロックユニットBKに配置されているか否か、また
はそれらが他のメモリフィールドブロックユニットBKに
配置されているか否かに無関係に、正規ワード線NWLに
沿う正規および冗長メモリセルNMC、RMCを冗長ワード線
RWLに沿う冗長メモリセルRMCにより機能的に置換するこ
とを許す。その際に常に、置換する冗長メモリセルRMC
が物理的に含まれているメモリフィールドブロックユニ
ットBKのみが能動化される。
第２図による実施例は、前記のように、単一のプログ
ラム可能な冗長ブロックデコーダRBKがメモリフィール
ドブロックユニットBKの外側に設けられている集積半導
体メモリを示す。プログラム可能な冗長ブロックデコー
ダRBKは冗長ワード線RWLを有するメモリフィールドブロ
ックユニットBKの数に相応する数のデコーダを有するプ
ログラム可能なデコーダ装置であってよい。それはメモ
リフィールドブロックユニットBKの数に相応する数の冗
長ブロック選択信号RBKSを有し、その際にそれぞれの冗
長ブロック選択信号RBKSはそれぞれのメモリフィールド
ブロックユニットBKの冗長ワード線デコーダRWDECと接
続されている。冗長ブロックデコーダRBKは、行われた
プログラミングおよび個別の場合に与えられているワー
ド線アドレス信号WLADの第１の部分BKADの信号の組み合
わせに基づいて、冗長メモリセルRMCをアドレス指定す
ることが可能と思われるときには、その冗長ブロック選
択信号RBKSのそれぞれ１つまたはそれ以上が能動化され
ているようにプログラム可能である。実際に冗長メモリ
セルRMCをアドレスするか否かは、ワード線アドレス信
号WLADの第２の部分WL2ADの信号のどの組み合わせが半
導体メモリに、従ってまたメモリフィールドブロックユ
ニットBKの冗長ワード線デコーダRWDECに与えられるか
に関係する。このような場合には、その内部でこうして
選択された冗長ワード線デコーダRWDECが能動化信号φA
CTを能動化するメモリフィールドブロックユニットBKが
その能動化装置により能動化される。
仮定によりメモリフィールドブロックユニットBKの第
１のユニット（たとえば左のメモリフィールドブロック
ユニットBK1）がその正規メモリセルNMCを置換すべき多
くの正規ワード線NWLを含んでおり、また置換のために
設けられている相応の冗長ワード線RWLが１つよりも多
いメモリフィールドブロックユニットBKに配置されてい
る場合には、プログラム可能な冗長ブロックデコーダRB
Kの多数のデコーダ装置はワード線アドレス信号WLADの
第１の部分の信号の同一の組み合わせ、すなわち左のメ
モリフィールドブロックユニットBK1に相応する組み合
わせにプログラムすべきである。その第１の部分BKADの
この組み合わせを有するワード線アドレス信号WLADを与
えると、その結果として多数の冗長ブロック選択信号RB
KSも能動化される。しかし、第１のメモリフィールドブ
ロックユニットBKの特別な置換すべき正規ワード線NWL
に相応するワード線アドレス信号WLADの第２の部分WL2A
Dの信号の与えられた特別な組み合わせに基づいて、特
別な置換を行う冗長ワード線RWLに（そのプログラミン
グに基づいて）相応する冗長ワード線デコーダRWDECの
みが応答する。しかしもちろんこの冗長リード線デコー
ダRWDECはメモリフィールドブロックユニットBKの１つ
にのみ含まれており、従って、たとい多くの冗長ブロッ
ク選択信号RBKSが能動化されているとしても、このメモ
リフィールドブロックユニットBKのみがその能動化信号
φACTにより実際に能動化される。こうして本発明によ
る半導体メモリは、メモリフィールドブロックユニット
BKの多数の正規ワード線NWLに沿って配置されている故
障したメモリセルの存在の際にこのメモリセルの機能的
な置換が、置換する冗長メモリセルRMCがそれらの付属
の冗長ワード線RWLを含めて多数の種々のメモリフィー
ルドブロックユニットBKに配置されていてよい形態で行
われることを可能にし、それによって製造の際の収率が
顕著に向上する。このことは従来技術による半導体メモ
リでは可能でない。
第３図による実施例は第１図による実施例に類似の本
発明による半導体メモリの実施例を示す。しかし、それ
は下記の相違点を有する。すなわち第１図ではプログラ
ム可能な冗長ブロックデコーダRBKはワード線アドレス
信号WLADの第１の部分BKADにより駆動される。それに対
して第３図による実施例ではその代わりにすべてのプロ
グラム可能な冗長ブロックデコーダRBKがすべてのブロ
ック選択信号BKSにより駆動される。任意のメモリフィ
ールドブロックユニットBKの正規ワード線NWLに沿うメ
モリセルを置換すべきである冗長メモリセルRMCを含ん
でいるメモリフィールドブロックユニットBKに配置され
ている冗長ブロックデコーダRBKは、それが、前記の冗
長メモリセルRMCがそれに沿って配置されている冗長ワ
ード線RWLを選択し得る冗長ワード線デコーダRWDECを、
それに与えられているブロック選択信号BKSにより、正
規の場合に（すなわち置換が存在しない場合に）上記の
任意のメモリフィールドブロックユニットBKをその能動
化装置ACTにより能動化するであろうブロック選択信号B
KSが能動化されているときにのみ、能動化するようにプ
ログラムすべきである。
この実施例は下記の利点を有する。すなわち冒頭に既
に説明したように、メモリフィールドブロックユニット
BKは付属のブロック選択信号BKSによりそれぞれ共通に
能動化可能である複数個の、たとえば２つのメモリフィ
ールドブロックを有し得る。メモリフィールドブロック
ユニットBKのこれらのメモリフィールドブロックは半導
体メモリのチップ上に配置されなければならないが、必
ずしも物理的に並び合って配置されていなくてもよい。
それどころか、それらを互いに空間的に隔てて配置する
ことも可能である。たとえばメモリフィールドブロック
ユニットBKの冗長ワード線RWLを有する一方のメモリフ
ィールドブロックはチップの左縁に沿って配置されてい
てよく、他方において同一のメモリフィールドブロック
ユニットBK（場合によっては別の冗長ワード線RWLを有
する）の他方のメモリフィールドブロックはチップの仮
想中心線に対して軸線対称にチップの右縁に配置されて
いてよい。このことは従来技術から既に知られている。
このような場合には、考察されているメモリフィールド
ブロックユニットBKを司るブロック選択信号BKSは考察
されているメモリフィールドブロックユニットBKの一方
のメモリフィールドブロックにも他方のメモリフィール
ドブロックにも供給されなければならない。その結果、
このブロック選択信号BKSはすべての半導体メモリチッ
プを経て横断して導かれなければならない（同じく従来
技術から知られている）。いまこのような公知の半導体
メモリを第３図に示されているように本発明による教示
と組み合わせると、冗長ブロックデコーダRBKに対して
ブロック選択信号BKSの既存の導線を使用し得る。こう
して、第１図による実施例にくらべて、ワード線アドレ
ス信号WLADの第１の部分BKADの導線の追加的な導線が節
減される。このことは特に、冗長ブロックデコーダRBK
がそれぞれの冗長ワード線デコーダRWDECの部分である
ときに当てはまり、これは実現可能である（後で説明す
る第８図を参照）。
第４図による実施例が第１図による実施例と相違する
点は、禁止信号INHIBが追加的にブロックデコーダBKDEC
と接続されていることである。作動中に禁止信号INHIB
が冗長ワード線デコーダRWDECのどれか１つにより能動
化されていると、これはブロックデコーダBKDECをも不
能動化し、従ってこれはブロック選択信号BKSを能動化
しない。
第５図による実施例は第４図による実施例の変形例で
ある。確かにここで禁止信号INHIBは同じく第４図によ
り説明した作用と同一の作用を有するブロックデコーダ
BKDECに供給されている。しかしながら第５図中では禁
止信号INHIBは（第１図ないし第４図による実施例と異
なり）能動化装置ACTと接続されておらず、従ってこれ
は禁止信号INHIBを介して不能動化されていない。しか
し、このことは必要ではない。なぜならば、それらはブ
ロックデコーダBKDECへの禁止信号INHIBの影響のゆえに
いずれにせよブロック選択信号BKSを介して能動化可能
でないからである。
第６図は、本発明における使用のために適している禁
止信号INHIBを発生するための装置を有する冗長ワード
線デコーダRWDECを示す。それは、ワード線アドレス信
号WLADの第２の部分WL2AD、▲▼の特定の組
み合わせにデコーディング装置RWDEC1をプログラムし得
る従来技術による冗長ワード線デコーダにおいて通常の
ヒューズ（図面を見易くするため図示されていない）を
含めてワード線アドレス信号WLADの第２の部分WL2AD、
▲▼に対する入力端を有する通常のデコーデ
ィング装置RWDEC1を含んでいる。デコーディング装置RW
DEC1はさらにデコーディング装置RWDEC1を能動化するた
めの冗長ブロック選択信号RBKSに対する入力端を含んで
いる。冗長ブロック選択信号RBKSが非能動的状態（たと
えば論理“0"）を有すると、第２の部分WL2AD、▲
▼の信号とどの組み合わせが入力側に与えられて
いるかに無関係に、デコーディング装置RWDEC1の出力信
号OUTは同じく非能動的状態（たとえば論理“0"）を有
する。なぜならば、デコーディング装置RWDEC1が能動化
されていない冗長ブロック選択信号RBKSにより非能動的
状態にあるからである。この状態は本発明による半導体
メモリの作動の際に、考察されている冗長ワード線デコ
ーダRWDECを含んでいるメモリフィールドブロックユニ
ットBKが（ワード線アドレス信号WLADの第１の部分BKAD
および付属の冗長ブロックデコーダRBKにより制御され
て）冗長ワード線RWLの選択ために利用すべきでないと
きに存在する。その際に適当な公知の措置により、非能
動的状態が厳密に守られることも保証され得る。第６図
中ではそのために、出力信号OUTを高抵抗を介して供給
電位、たとえば接地電位VSSと接続する第１の抵抗R1が
設けられている。出力信号OUTは冗長ワード線ドライバ
回路RWDVRを介して、考察されている冗長ワード線デコ
ーダRWDECに対応付けられている冗長ワード線RWLと接続
されている。出力信号OUTはさらにトランジスタＴのゲ
ートに導かれている。トランジスタＴのソースは高電位
を導く供給電位VCCと接続されている。トランジスタＴ
のドレインは第２の高抵抗の抵抗R2を介して接地電位VS
Sと接続されている。ドレインに禁止信号INHIBが生ず
る。いま前記のような出力信号OUTが非能動的であれ
ば、トランジスタＴは遮断されており、従って禁止信号
INHIBはその接地電位VSSとの高抵抗の接続のゆえに同じ
く非能動的である。それにもかかわらず集積半導体メモ
リの（考察されているものとは異なる）他の冗長ワード
線デコーダRWDECが選択されている場合には、禁止信号I
NHIBはこの他の冗長ワード線デコーダRWDECに基づいて
能動化状態にある。従って、この場合にはわずかな横電
流が第２の抵抗R2を経て流れるが、これは適当なデョメ
ンジョニングの際には支障を生じない。
それに対して冗長ブロック選択信号RBKSが冗長デコー
ディング装置RWDEC1の別の入力端に能動的状態を有する
ならば（これは周知のように、考察されているワード線
デコーダRWDECが内部に配置されているメモリフィール
ドブロックユニットBK内で、（どれか）冗長ワード線RW
Lを駆動すべき場合である）、下記の２つの場合に区別
すべきである。
ａ）冗長デコーディング装置RWDEC1がワード線アドレス
信号WLADの第２の部分WL2ADの実際に与えられている組
み合わせにプログラムされていない。
ｂ）冗長デコーディング装置RWDEC1がワード線アドレス
信号WLADの第２の部分WL2ADの実際に与えられている組
み合わせにプログラムされている。
ａ）の場合には、禁止信号INHIBを含めてすべての冗
長ワード線デコーダRWDEC1の前記の機能と区別は生じな
い。なぜならば、冗長デコーディング装置RWDEC1がワー
ド線アドレス信号WLADの第２の部分WL2ADの与えられて
いる組み合わせに応答しないからである。
それに対して、ｂ）の場合には、冗長デコーディング
装置RWDEC1が上記の組み合わせに応答する。それにより
その出力信号OUTは能動的状態（たとえば論理“1"）を
とる。相応の冗長ワード線RWLが冗長ワード線ドライバR
WDVRを介して選択される。しかし同時にトランジスタＴ
が導通する。それにより禁止信号INHIBは供給電位VCCの
値をとる。すなわち、それは能動化される（たとえば論
理“1"）。その際にトランジスタＴは、残りの冗長ワー
ド線デコーダRWDECの第２の抵抗R2を経て流れる（わず
かな）横電流を考慮しても、禁止信号INHIBがその能動
化された状態を確実に占めるようにディメンジョニング
されている。その他の点では当業者はその専門知識によ
り第２の抵抗R2の代わりに横電流のない回路手段を設け
得る。
第７図は冗長ワード線デコーダRWDECの別の実施例を
示す。それは第６図による実施例と相違する点は、トラ
ンジスタＴの代わりにいまは互いに逆の導電形のトラン
ジスタTP、TNを有するCMOSインバータが設けられている
こと、また冗長ブロック選択信号RBKSが冗長デコーディ
ング装置RWDEC1に供給されずに、その後に接続されてい
ることである。そのために出力信号OUTを導く導線のな
かに、２つの入力端を有するアンドゲートAND1が挿入さ
れている。第１の入力端は出力信号OUTと接続されてお
り、他方においてその第２の入力端には冗長ブロック選
択信号RBKSが与えられている。すなわち冗長デコーディ
ング装置RWDEC1の出力信号OUTは、冗長ブロック選択信
号RBKSの能動化されているときにのみ、アンドゲートAN
D1の出力端に接続された出力信号OUT1として与えらえ
る。CMOSインバータは供給電位VCC、VSSの間に接続され
ている。その際にトランジスタTPのチャネル領域は、そ
れがトランジスタTPの導通状態で第６図による第２の抵
抗R2に相応して高抵抗であるように形成されている。こ
のことはシンボル的に記入されている抵抗RKにより示さ
れている。それに対してトランジスタTNは低抵抗に形成
すべきである。第７図による冗長ワード線デコーダRWDE
Cの機能は第６図で説明したものの機能と同一である
が、禁止信号INHIBの極性はCMOSインバータのために第
６図にくらべて反転されており、従って禁止信号INHIB
の能動化された状態はいまは論理“0"に相応しており、
他方において非能動的状態は論理“1"に相応している
（負論理、“ネガティブ・ゴーイング”）。従って、禁
止信号INHIBは第７図中では符号“▲▼”を
付されている。
第８図は、冗長ワード線デコーダRWDECが、それぞれ
第６図、第７図による冗長ワード線デコーダのそれぞれ
各個の意味での多くの冗長ワード線デコーダユニットも
プログラム可能な冗長ブロックデコーダRBKも含んでい
る実施例を示す。すなわち、プログラム可能な冗長ブロ
ックデコーダRBKは多数個の個別の冗長ワード線デコー
ダユニットを有する冗長ワード線デコーダRWDECの構成
部分である。
第９図はメモリフィールドブロックユニットBKの能動
化装置ACTの可能な実施例を示す。その際にその機能と
しては再び正論理が仮定されている。アンドゲートAND
の第１の入力端にブロック選択信号BKSが供給されてい
る。アンドゲートANDの第２の入力端は禁止信号INHIBを
反転された形態で与えられている。ブロック選択信号BK
Sが能動化されているならば、こうして第１の入力端に
論理“0"の代わりに論理“1"が生ずる。禁止信号INHIB
が能動化されている（すなわち論理“1"）ならば、アン
ドゲートANDの第２の入力端に論理“1"の代わりに（反
転のゆえに）論理“0"が与えられている。その結果、ア
ンドゲートANDの出力端には、同時にブロック選択信号B
KSが能動化されており（すなわち論理“1"）、かつ禁止
信号INHIBが不能動化されている（すなわち論理“0"）
ときにのみ論理“1"が生じ得る。さもなければ論理“0"
が生ずる。アンドゲートANDの出力端はメモリフィール
ドブロックユニットBKの能動化信号φACTと接続されて
いる。従って、オアゲートORの出力端には、このメモリ
フィールドブロックユニットBKに関して下記の場合 ａ）正規ワード線NWLに沿うメモリセルNMCをアドレス指
定すべきである、 ｂ）冗長ワード線RWLに沿うメモリセルNMC（および場合
によってはRMC）をアドレス指定すべきである、 の１つが生ずるときにのみ、相応のメモリフィールドブ
ロックユニットBKの能動化のために必要な信号ONが能動
化された形態で生ずる。
ａ）の場合にはブロック選択信号BKSは能動的であ
り、禁止信号INHIBおよび能動化信号φACTは非能動的で
ある。ｂ）の場合には確かにブロック選択信号BKSは
（正規ワード線NWLに沿う置換すべきメモリセルが同一
のメモリフィールドブロックユニットBKに配置されてい
るならば）能動的であるが、それは（正規ワード線NWL
に沿う置換すべきメモリセルが他のメモリフィールドブ
ロックユニットBKに配置されているならば）非能動的で
もあり得る。しかし、それと無関係に禁止信号INHIBは
能動化されており、従ってオアゲートORの第１の入力端
に論理“0"を有する信号が与えられている。しかし能動
化信号φACTは能動化されている。すべての他の場合に
はメモリフィールドブロックユニットBKは能動化装置AC
Tに基づいて能動化されない。
本発明の実証は、この新しい冗長コンセプトが、前記
のように、確かに本発明による半導体メモリの製造の際
の顕著な収率向上をもたらすが、この利点は従来の冗長
コンセプトに比較してアクセス時間が長いという欠点を
伴うことを示している。確かに現在可能なMOS半導体テ
クノロジーの利用の際にアクセス時間の損失は“わず
か”約3nsであるが、このことはそれでもCMOSテクノロ
ジーでの実現の際に約60nsのさもなければ可能なアクセ
ス時間における約５％の損失を意味する。最終的に最大
可能な作動周波数を減少する結果となるこのアクセス時
間の損失に関する研究により、損失は従来の冗長コンセ
プトと比較して追加的に生ずるゲートおよび信号伝播時
間により惹起されることが判明している。その原因は下
記のことにある。
すなわち従来の冗長コンセプトでは、能動化されたブ
ロック選択信号BKSはその能動化の開始と共にこのブロ
ック選択信号BKSに対応付けられているメモリフィール
ドブロックユニットBKの能動化を開始する。
それに対して、本発明による冗長コンセプトでは、こ
れまでに説明したようにこのことは行われ得ない。すな
わち確かに与えられているワード線アドレス信号WLADに
基づいて冗長ワード線WLRWLを選択すべきでない場合に
は、半導体メモリ（図面を見易くするため、また本質的
なことに限定するために、本発明の説明には含まれてい
ない）の内部のタイミング経過に不利または有害に影響
することなく、それぞれのブロック選択信号BKSの能動
化の開始は直ちにそれぞれのメモリフィールドブロック
ユニットBKの能動化に通ずる。しかし実際にはこの時点
で（ブロック選択信号BKSの能動化の開始時に）、この
能動化されたブロック選択信号BKSがそもそも付属のメ
モリフィールドブロックユニットBKの能動化に通じてよ
いか、それとも、メモリセルの行うべき機能的置換に基
づいて他のメモリフィールドブロックユニットBKをアド
レス指定すべきであるので、この能動化されたブロック
選択BKSの作用を（禁止信号INHIBにより）抑制すべきか
はまだ全く知られていない。メモリセルの置換を行うべ
きか否かは、禁止信号INHIBを能動化すべき場合に禁止
信号INHIBが遅くとも能動化されていなければならない
時点で初めて決定される。しかし、この時点は確実にブ
ロック選択信号BKSの能動化のための（非置換の際の）
時点よりも遅い（より長いアクセス時間における前記の
3nsの大きさを参照）。
能動化すべきブロック選択信号BKSは、ワード線アド
レスバッファWLADBF内にワード線アドレス信号WLADを受
け入れてから、それがブロックデコーダBKDECにより実
際に能動化される時点までにt1nsの時間を必要とする。
それによって能動化すべきメモリフィールドブロックユ
ニットBKは（非置換の際に）t1nsの後に能動化可能であ
る（たとえば、このことは冗長ブロックデコーダRBKに
関する後記の説明にも当てはまる）。
メモリセルの置換の場合（“冗長な場合”）には有効
に冗長ブロックデコーダRBKが、冗長ワード線デコーダR
WDECを選択すべきか否か、また選択すべきであれば、ど
のメモリフィールドブロックユニットBKがこの選択を実
行すべきか（冗長ブロック選択信号RBKSの能動化）の選
択を引き受ける。これは常に正規ワード線NWLに沿うメ
モリセルのアドレス指定の前記の場合と同一の時間t1の
間に行われ得るので、それにより単独ではまだ時間遅れ
は生じない。しかしながら冗長ブロック選択信号RBKSの
能動化の開始によりまだ付属のメモリフィールドブロッ
クユニットBKの能動化は行われてはならない。なぜなら
ば、この時点では、実際に冗長ワード線RWLを選択すべ
きか否かがまだ全く決定されていないからである。これ
は、能動化された冗長ブロック選択信号RBKSにより選択
された冗長ワード線デコーダRWDECが、半導体メモリに
与えられているワード線アドレス信号WLADに基づいて実
際に冗長ワード線RWLを選択し、もしくは（冗長ワード
線デコーダRWDECのプログラミングに関係して）選択し
ないその後の時間t2の経過後に初めて決定される。すな
わちその後に初めて冗長ワード線RWLの選択の場合に、
能動化されたブロック選択信号BKSが相応の能動化装置A
CTにおいて無効にされるように、禁止信号INHIBが能動
化され得る。
実際にはこれは下記のことを意味する。すなわち一方
では、禁止信号INHIBが能動化される（されている）か
否かが決定されるまで、能動化されたブロック選択信号
BKSが時間t2だけ遅らされる。従ってこのような遅延は
これまでに説明した半導体メモリの実施例において、半
導体メモリがタイミング観点のもとでも確実に機能する
ように、ブロック選択信号BKSの経過中に必要である。
他方では、このような遅延は、それぞれの半導体メモリ
においてそもそもメモリセルが置換すべきメモリセルと
して他のメモリフィールドブロックユニットBKに配置さ
れている冗長メモリセルRMCにより置換すべきであると
きにのみ必要である。
この問題を解決するため、いま本発明によれば（第10
図、第11図参照）、本発明による半導体メモリ、すなわ
ち置換する冗長メモリセルRMCが置換すべきメモリセル
として他のメモリフィールドブロックユニットBKのなか
に配置されていてよい半導体メモリはプログラム可能な
遅延回路DLYを有する。このプログラム可能な遅延回路D
LYは（相応の半導体メモリモジュールの製造および試験
の際に）、半導体メモリの冗長ブロックデコーダRBK
が、それらに対応付けられている冗長ワード線デコーダ
RWDECにより少なくとも１つのこのような冗長ワード線R
WLがアドレス指定の場合に選択可能であるようにプログ
ラムされている（またはされる）ときにのみプログラム
される（その仕方は後でまた説明する）。本発明の実施
例では、遅延回路DLYは、半導体メモリの冗長ブロック
デコーダRBKが、それらに対応付けられている冗長ワー
ド線デコーダRWDECにより、他のメモリフィールドブロ
ックユニットBK内に、付属のメモリセルを置換すべき正
規ワード線NWLとして配置されている少なくとも１つの
このような冗長ワード線RWLがアドレス指定の場合に選
択可能であるようにプログラムされている（またはされ
る）ときにのみプログラムされる。プログラミング自体
は冗長デコーダにおいて通常のヒューズ技術により行わ
れ得る。
第10図はプログラム可能な遅延回路DLYの可能な実施
例と、このようなプログラム可能な遅延回路DLYと接続
可能な能動化装置ACTの１つとを示す。プログラム可能
な遅延回路DLYは、一端で電位VCCと接続されているプロ
グラム可能な要素Ｆ（一般にヒューズと呼ばれる）を含
んでいる。これまでの説明のようにここでも正論理が仮
定されているので、電位VCCは一般に接地と呼ばれる別
の電位VSSよりも正である。プログラム可能な要素Ｆは
その他端で高抵抗の抵抗RFを介して別の電位VSSと接続
されている。プログラム可能な要素Ｆは、冗長技術にお
いて一般に通常であるように、いわゆるヒューズであ
る。要素Ｆのプログラムされない状態ではプログラム可
能な要素Ｆの他端には種として一方の電位VCCが与えら
れている（抵抗RFの高抵抗性のゆえに）。それに対し
て、要素Ｆのプログラムされた状態（すなわちプログラ
ム可能な要素Ｆが電気的に遮断されている状態）ではプ
ログラム可能な要素Ｆの他端には抵抗RFのゆえに別の電
位VSSが与えられている。プログラム可能な要素Ｆの他
端はオアゲートOR1の第１の入力端と接続されている。
オアゲートOR1の第２の入力端はクロック信号φDLYを与
えられている。クロック信号φDLYの第１のエッジはそ
れぞれの能動化されたブロック選択信号BKSにくらべて
前記の定められた時間t2、たとえば前記の3nsだけ遅ら
されている。オアゲートOR1の出力端に遅延信号φBKSが
生じ、この遅延信号が半導体メモリの各能動化装置ACT
に供給されている。
プログラム可能な要素Ｆがプログラムされていないか
ぎり、遅延信号φBKSは常に論理“1"の値を有する。し
かし、プログラム可能な要素Ｆがプログラムされていれ
ば、遅延信号φBKSはクロック信号φDLYの経過を有す
る。すなわち遅延信号φBKSは論理“0"から論理“1"へ
の移行は同じく少なくとも時間t2だけ遅らされて行われ
る。このことは第13図中に示されている。
第10図による実施例では能動化装置ACTは第９図から
知られている要素のほかに２つの入力端を有する別のア
ンドゲートAND2をも含んでいる。一方の入力端はそれぞ
れの能動化装置ACTに対応付けられているブロック選択
信号BKSと接続されている。他方の入力端は遅延信号φB
KSを与えられている。第９図による能動化装置ACTのア
ンドゲートANDがそれぞれのブロック選択信号BKSを与え
られている間は、第10図による能動化装置では、この入
力端はそれぞれの別のアンドゲートAND2と接続されてい
る。それ以外は第10図による能動化装置ACTは第９図に
よる能動化装置と相違していない。
プログラム可能な要素Ｆが、（付属のメモリセルを置
換されるべきである正規ワード線NWLと同一のメモリフ
ィールドブロックユニットBKに選択すべき冗長ワード線
RWLが配置されているか否かに無関係に）ワード線アド
レス信号WLADの適当な組み合わせが半導体メモリに与え
られている際に冗長ワード線RWLを選択するため、冗長
ワード線デコーダRWDECの少なくとも１つが付属の冗長
ブロックデコーダRBKを含めてプログラムすべきである
ときに、プログラムすべきである第１のプログラミング
の場合には、プログラム可能な要素Ｆのプログラムされ
た状態でそれぞれ能動化されたブロック選択信号BKSが
それぞれの能動化装置ACTにおいて遅延信号φBKSにより
遅らされてアンドゲートANDに、また、禁止信号INHIBの
状態に関係して、能動化装置ACTに付属のメモリフィー
ルドブロックユニットBKの能動化のために伝達される。
それに対して、プログラム可能な要素Ｆのプログラムさ
れていない状態ではそれぞれ能動化されたブロック選択
信号BKSが相応に遅らされずに伝達される。
（第１のプログラミングの場合と異なり）プログラム
可能な要素Ｆが、ワード線アドレス信号WLADの適当な組
み合わせが半導体メモリに与えられている際に、付属の
メモリセルを置換されるべき正規ワード線NWLのように
同一のメモリフィールドブロックユニットBKに配置され
ている冗長ワード線RWLを選択するように、冗長ワード
線デコーダRWDECの少なくとも１つが付属の冗長ブロッ
クデコーダRBKを含めてプログラムすべきであるときに
のみ、プログラムすべきである第２のプログラミングの
場合には、第12図のように本発明によれば、冗長ワード
線デコーダRWDECの各々、たとえば第６図に示されてい
るような冗長ワード線デコーダが２つの入力端を有する
アンドゲートINHを有する。一方の入力端はデコーディ
ング装置RWDEC1の出力端子OUTを与えられている。他方
の入力端はインバータを介して遅延回路DLYのプログラ
ム可能な要素Ｆの他方の端と接続されている（第11図中
の信号φDEC）。アンドゲートINHの出力端はトランジス
タＴのゲートと接続されている。この配置により禁止信
号INHIBは、一方ではそれぞれの冗長ワード線デコーダR
WDECが冗長ワード線RWLを選択しており（それぞれのデ
コーディング装置RWDEC1の出力信号OUTが能動化されて
いる）、またプログラム可能な要素Ｆがプログラムされ
ているときにのみ能動化可能である。こうして、考察さ
れている第２の場合（上記）には、冗長ブロックデコー
ダRBKおよび冗長ワード線デコーダRWDECがそもそもプロ
グラムされていないか、もしくは置換する冗長メモリセ
ルRMCが置換すべきメモリセルを有するそれぞれの正規
ワード線NWLのようにそれぞれ同一のメモリフィールド
ブロックユニットBKに専ら配置されているようにプログ
ラムされている半導体メモリにおいて、それぞれ能動化
すべきメモリフィールドブロックユニットBKがその能動
化装置ACTによりその能動化されたブロック選択信号BKS
の生起により遅れなしに能動化可能であり、他方におい
てさもなければ（すなわちプログラム可能な要素Ｆがプ
ログラムされているならば）能動化が遅らされてのみ行
われ得ることも可能である。なぜならば、遅延信号φBK
Sがクロック信号φDLYの影響に基づいてたとえば第10図
による能動化装置ACTにおいて有効になるからである。
第11図による能動化装置ACTの実施例が第10図の実施
例と相違する点は、第10図による両アンドゲートANDお
よびAND2が第11図中では３つの入力端を有する単一のア
ンドゲートANDにまとめられていることである。一方の
入力端はそれぞれのブロック選択信号BKSと接続されて
いる。他方の入力端はインバータを介して禁止信号INHI
Bと接続されている。第３の入力端は遅延信号φBKSと接
続されている。機械的には第10図による実施例との相違
はない。
フロントページの続き (72)発明者 シユテツカー、ヨハン ドイツ連邦共和国 デー‐8000 ミユン ヘン 50 トライチユケシユトラーセ ７ (56)参考文献 特開 平２−208897（ＪＰ，Ａ) 特開 平３−252998（ＪＰ，Ａ) 特開 昭62−264496（ＪＰ，Ａ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】冗長装置を有する集積半導体メモリであっ
    て、 −付属の能動化装置（ACT）を介して個々に能動化可能
    な複数個のメモリフィールドブロックユニット（BK）内
    に配置されている正規メモリセル（NMC）を含んでお
    り、 −メモリフィールドブロックユニット（BK）がそれらの
    能動化装置（ACT）を介してブロック選択信号（BKS）に
    より能動化可能であり、その際にブロック選択信号（BK
    S）がブロックデコーダ（BKDEC）により半導体メモリに
    与えられ得るワード線アドレス信号（WLAD）の第１の部
    分（BKAD）から発生可能であり、 −正規メモリセル（NMC）がメモリフィールドブロック
    ユニット（BK）ごとに正規ワード線（NWL）および正規
    ビット線（NBL、▲▼）を介してアドレス指定可
    能であり、 −それぞれのメモリフィールドブロックユニット（BK）
    に対応付けられているブロック選択信号（BKS）による
    制御のもとにワード線アドレス信号（WLAD）の第２の部
    分（WL2AD）に関係してメモリフィールドブロックユニ
    ット（BK）内の正規ワード線（NWL）を選択するための
    正規ワード線デコーダ（NWDEC）と、 −半導体メモリに与えられ得るビット線アドレス信号
    （BLAD）に関係して正規ビット線（NBL、▲▼）
    を選択するためのビット線デコーダ（NBDEC）と、 −冗長ワード線（RWL）に沿うメモリフィールドブロッ
    クユニット（BK）内の冗長メモリセル（RMC）と、 −冗長ワード線デコーダ（RWDEC）の実行されたプログ
    ラミングに基づいてそれぞれの冗長ワード線（RWL）を
    介してアドレス指定可能な冗長メモリセル（RMC）が正
    規ワード線（NWL）に沿うメモリセルを機能的に置換す
    べき場合に、ワード線アドレス信号（WLAD）の第２の部
    分（WL2AD）に関係して冗長ワード線（RWL）を選択する
    ためのメモリフィールドブロックユニット（BK）内のプ
    ログラム可能な冗長ワード線デコーダ（RWDEC） とを含んでいる 集積半導体メモリにおいて、 置換する冗長メモリセル（RMC）を有する選択すべき冗
    長ワード線（RWL）が置換すべきメモリセルを有する正
    規ワード線（NWL）と同一のメモリフィールドブロック
    ユニット（BK）に配置されている場合にも、置換する冗
    長メモリセル（RMC）を有する選択すべき冗長ワード線
    （RWL）が置換すべきメモリセルを有する正規ワード線
    （NWL）と異なる任意のメモリフィールドブロックユニ
    ット（BK）に配置されている場合にも、冗長ワード線デ
    コーダ（RWDEC）を選択するための少なくとも１つのプ
    ログラム可能な冗長ブロックデコーダ（RBK）を含んで
    いること、 冗長ブロックデコーダ（RBK）により駆動されるそれぞ
    れの冗長ワード線デコーダ（RWDEC）が、すべてのメモ
    リフィールドブロックユニット（BK）に共通の禁止信号
    （INHIB）を発生し、その際該禁止信号（INHIB）は、そ
    の能動化された状態において、それぞれの冗長ワード線
    デコーダ（RWDEC）がワード線アドレス信号（WLAD）の
    第２の部分（WL2AD）に基づいて冗長ワード線（RWL）を
    選択するような場合に半導体メモリのすべての能動化装
    置（ACT）を禁止するために発せられ、該禁止信号（INH
    IB）はそうでない場合は非能動的状態を有すること、 各メモリフィールドブロックユニット（BK）が能動化信
    号（φACT）を含んでおり、その際該能動化信号（φAC
    T）は、一方ではそれぞれのメモリフィールドブロック
    ユニット（BK）内の冗長ワード線デコーダ（RWDEC）が
    それぞれの冗長ブロック選択信号（RBKS）により選択さ
    れているときに、他方ではこの選択された冗長ワード線
    デコーダ（RWDEC）がワード線アドレス信号（WLAD）の
    与えられている第２の部分（WL2AD）に基づいて冗長ワ
    ード線（RWL）を選択するときに、能動化された状態を
    有し、またそうでないときは非能動的状態を有し、 その際に能動化信号（φACT）がその能動化された状態
    で、それぞれのメモリフィールドブロックユニット（B
    K）を司るブロック選択信号（BKS）の機能を引き受け、
    その結果それぞれのメモリフィールドブロックユニット
    （BK）が禁止信号（INHIB）の能動化された状態にもか
    かわらずその能動化装置（ACT）により能動化されるこ
    と、 を特徴とする冗長装置を有する集積半導体メモリ。
  2. 【請求項２】少なくともプログラム可能な冗長ブロック
    デコーダ（RBK）が入力側でワード線アドレス信号（WLA
    D）の第１の部分（BKAD）と接続されており、またそれ
    がプログラムされた状態でメモリフィールドブロックユ
    ニット（BK）内の冗長ワード線デコーダ（RWDEC）を駆
    動するための冗長ブロック選択信号（RBKS）を発生する
    ことを特徴とする請求項１記載の集積半導体メモリ。
  3. 【請求項３】２つ以上のプログラム可能な冗長ブロック
    デコーダ（RBK）が存在する際に、プログラム可能な冗
    長ブロックデコーダ（RBK）が冗長ワード線（RWL）を有
    する各メモリフィールドブロックユニット（BK）に配置
    されていることを特徴とする請求項１または２記載の集
    積半導体メモリ。
  4. 【請求項４】−２つ以上のプログラム可能な冗長ブロッ
    クデコーダ（RBK）が存在する際に、プログラム可能な
    冗長ブロックデコーダ（RBK）がメモリフィールドブロ
    ックユニット（BK）に配置されており、 −ブログラム可能な冗長ブロックデコーダ（RBK）が入
    力側ですべてのブロック選択信号（BKS）と接続されて
    おり、また −それぞれのメモリフィールドブロックユニット（BK）
    のプログラム可能な冗長ブロックデコーダ（RBK）が、
    それがプログラムされた状態で出力側で、置換すべきメ
    モリセルがそれぞれのメモリフィールドブロックユニッ
    ト（BK）と異なる他のメモリフィールドブロックユニッ
    トに配置されているときにも、このメモリフィールドブ
    ロックユニット（BK）の冗長ワード線デコーダ（RWDE
    C）を駆動するための冗長ブロック選択信号（RBKS）を
    能動化するようにプログラム可能である ことを特徴とする請求項１記載の集積半導体メモリ。
  5. 【請求項５】プログラム可能な冗長ブロックデコーダ
    （RBK）が冗長ワード線デコーダ（RWDEC）の一部である
    ことを特徴とする請求項１ないし４の１つに記載の集積
    半導体メモリ。
  6. 【請求項６】能動化された状態の禁止信号（INHIB）に
    よる能動化装置（ACT）の不能動化の代わりにブロック
    デコーダ（BKDEC）の不能動化が行われることを特徴と
    する請求項１または５に記載の集積半導体メモリ。
  7. 【請求項７】能動化された状態の禁止信号（INHIB）に
    よる能動化装置（ACT）の不能動化に追加してブロック
    デコーダ（BKDEC）の不能動化も行われることを特徴と
    する請求項１ないし５の１つに記載の集積半導体メモ
    リ。
  8. 【請求項８】プログラムされた状態でそれぞれのメモリ
    フィールドブロックユニット（BK）の能動化されたブロ
    ック選択信号（BKS）の有効化を予め定められた時間（t
    2）だけ遅らせ、またプログラムされない状態では遅延
    を行わないプログラム可能な遅延回路（DLY）を含んで
    いることを特徴とする請求項１ないし７の１つに記載の
    集積半導体メモリ。
  9. 【請求項９】それぞれのメモリフィールドブロックユニ
    ット（BK）の能動化装置（ACT）において遅らされた有
    効化が行われることを特徴とする請求項８記載の集積半
    導体メモリ。
  10. 【請求項１０】プログラム可能性がプログラム可能な要
    素（Ｆ）により与えられていることを特徴とする請求項
    ８または９の１つに記載の集積半導体メモリ。
  11. 【請求項１１】遅延回路（DLY）が、行われたプログラ
    ミングに基づいて冗長ブロックデコーダ（RBK）のどれ
    か１つおよび冗長ワード線デコーダ（RWDEC）のどれか
    １つがプログラムされている場合にのみプログラムされ
    ていることを特徴とする請求項８ないし10の１つに記載
    の集積半導体メモリ。
  12. 【請求項１２】遅延回路（DLY）が、付属の冗長ブロッ
    クデコーダ（RBK）を含めて少なくとも冗長ワード線デ
    コーダ（RWDEC）の行われたプログラミングに基づいて
    置換する冗長メモリセル（RMC）を有する少なくとも冗
    長ワード線（RWL）が置換すべきメモリセルを有する相
    応の正規ワード線（NWL）と異なるメモリフィールドブ
    ロックユニット（BK）に配置されている場合にのみプロ
    グラムされていることを特徴とする請求項８ないし11の
    １つに記載の集積半導体メモリ。
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