JPH07502361A - 冗長装置を有する集積半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 冗長装置を存する集積半導体メモリ 本発明は請求項１の上位概念による冗長装置を有する集積半導体メモリに関する 。

最近の集積半導体メモリではメモリセルが複数個のメモリフィールドブロックユ ニット内に配置されている０作動中に電流および時間節減の理由がらアドレス信 号に関係してそれぞれただメモリフィールドブロックユニ、トが能動化される。

これらの半導体メモリの製造の際の収率を高めるため、冗長ワード線に沿って冗 長メモリセルを有するいわゆる冗長ワード線を設けることは以前から知られてい る。従って、複数個のメモリフィールドブロックユニットを有するメモリはメモ リフィールドブロックユニット内に正規メモリセルを有する正規ワード線のほか に冗長メモリセルを有するたとえば８または１６までの冗長ワード線を有する。

冗長ワード線は作動の際に必要な場合には、ずなわち冗長メモリセルが故障した 正規メモリセルを置換ずべきとき（“冗長状況”）には、正規ワード線の代わり に駆動される。このことは周知のように、置換すべき故障したメモリセルを有す るそのつどの正規ワード線のアドレスにプログラム可能であるいわゆる冗長デコ ーダを介して行われる（プログラミングは周知のように、電流またはレーザービ ームにより切断可能ないわゆるヒエーズを介して行われる）。

このような冗長措置の効率を高めるため、米国電気電子学会雑誌・固体回路蘂、 第２６巻、第１号、１９９１年１月、第１２〜１７頁、「高密度Ｄ　ＲＡ　Ｍの ためのフレキンプルな冗長技術」に種々の冗長アーキテクチュアが紹介されてい る。

すへてのアーキテクチェアに共通なこととして、最大でも各個のメモリフィール ドブロックユニット内にこのような冗長ワード線の数に相応する数の正視ワード 線のみが冗長ワード線により置換可能である。このことは実際上、このような半 ７１メモリが１つのメモリフィールドプロッタユニット内に、同一のメモリフィ ールドブロックユニット内に存在している相応の冗長メモリセルを存する冗長ワ ード線よりも多くの故障したメモリセルを存する正規ワード線を含んでいること に通し得る。このようなメモリは、たとい考察されているメモリフィールドブロ ックユニットとは別のメモリフィールドブロックユニット内に場合によってはこ れらの他のメモリフィールドブロックユニット内で利用されない冗長メモリセル を有するなお十分な冗長ワード線が存在しているとしても、これまでに公知の冗 長アーキテクチュアの助けにより修理可能でない。

本発明の課題は、冗長装置を有する集積半導体メモリであって、必要な場合に、 すなわち故障したメモリセルを有する正規ワード線が存在する際に、冗長装置の 一層良好な利用を可能にする集積半導体メモリを提供することにある。

この課題は、冒頭に記載した種類の半導体メモリにおいて、請求の範囲１の特徴 により解決される。有利な実施態様は従属請求項にあげられている。

以下、図面により本発明を一層詳細に説明する。

第１図ないし第５図は本発明の種々の実施例の概要回路図、第６図ないし第１３ 図は本発明の有利な詳細図である。

第１図ないし第５図には、本発明に直接には該当しないけれども本発明の理解を 容易にするいくつかの既に公知の回路部分を含めて本発明による半導体メモリの 種々の実施例が著しく簡略化して示されている。能動化された信号または能動化 された状態の信号とは、論理°°１”状態を存する信号のことを指し、その他の 信号は論理°′０”状態を指す、このことはいわゆる正論理に相当し、また単に より簡単な表示の仕方に資する。他の論理の取り決めももちろん可能である０図 示されている半導体メモリはメモリセルを内部に含んでいる多数のメモリフィー ルドブロックユニットＢＫを含んでいる（図示を簡明にする理由からそれぞれ２ つのメモリフィールドブロックユニットのみが示されている）。その際にメモリ フィールドブロックユニットＢＫとは、メモリセルの１つまたはそれ以上のアレ イ（すなわちメモリフィールドブロック）を有するユニットをいい、別のこのよ うなユニットと無関係に能動化可能かつ作動可能である。メモリセルは概念的に は正規メモリセルＮＭＣおよび冗長メモリセルＲＭＣに別けられている。その際 に正規メモリセルＮＭＣとは、そのアドレス指定および作動がなんらの冗長回路 手段の助けなしに行われ得るようなメモリセルをいう。冗長メモリセルＲＭＣと は、エラーを有するメモリセル（たいていは正規メモリセルＮＭＣ）を置換する ために使用可能であるようなメモリセルを指し、その際にエラーは置換すべきメ モリセル自体においても生し得るし、その作動と関連してたとえば対応付けられ ているピント線、ワード線、読出し増幅器、アドレスデコーダにおいても生し得 る。

エラーのあるメモリセルの代わりに冗長メモリセルを使用する技術は一般に知ら れている。

正規メモリセルＮＭＣは正規ワード線ＮＷＬに沿って（従ってそれらを介してア ドレス指定可能に）また正規ビット線に沿って配置されており、その際に各正規 ビット線は通常２つの半部ＮＢＬ、ＮＢＬを含んでいる。正規ビット線ＮＢＬ、 ＮＢＬには一般に公知の読出し増幅器ＳＡが接続されている。

冗長メモリセルＲＭＣは冗長ワード線ＲＷＬおよび正規ビット線ＮＢＬ、ＮＢＬ に沿って（従ってそれらを介してアドレス指定可能に）、また正規ワード線ＮＷ Ｌおよび冗長ビット線ＲＢＬ、ＲＢＬに沿って、また冗長ワード線ＲＷＬおよび 冗長ビット線ＲＢＬ、ＲＢＬに１９って配置されている０本発明にとって関心が あるのは、先ず第一に、冗長ワード！ＲＷＬに沿っての配置である。

メモリセルＮＭＣ，ＲＭＣはそれぞれ付属の正規ビット線ＮＢＬ、ＮＢＬ、冗長 ピノ１−ｋＩＡＲＢＬ、Ｒπ１、正規ワード線ＮＷＬおよび冗長ワード線ＲＷＬ を介して半導体メモリに与え得るアドレス信号により、典型的には一般に公知の アドレス多重化法でアドレス指定可能である。その際に第１の時点で、ワード線 アドレス指定を司るワード線アドレス信号ＷＬＡＤが、クロック信号ＲＡＳによ り制御されて、ワード線アドレスバッフＩＷＬＡＤＢＦ内に一時記憶される。相 応して、第２の時点で、ビット線ア１゛レス指定を司るビット線アドレス信号Ｂ 　ＬＡＤが、クロック信号ＣＡＳにより制御されて、ビット線アドレスハ、ファ Ｂ　ＬＡＤＢＦ内に一時記憶される。アドレスバッファの出力端にこれらのアド レス信号が真の形ＭＷＬＡＤＳＢＬＡＤおよび相補性の形態ＷＬＡＤ、、ＢＬＡ Ｄで現れる。

作動中、このような半導体メモリでは、前記のように、すべてのメモリフィール ドブロックユニットＢＫが同時に能動化かつ作動させられずに、それぞれただ１ つのメモリフィールドブロックユニットＢＫが能動化かつ作動させられる。この ことは本発明による半導体メモリにおいても同様である。この目的で各メモリフ ィールドブロックユニットＢＫはそのつどのメモリフィールドブロックユニット ＢＫに対応付けられているブロック選択信号ＢＫＳにより選択可能である０選択 はブロックデコーダＢＫＤＥＣにより、ワード線アドレス信号ＷＬＡＤ　（およ びそれに対して相補性の信号ＷＬＡＤ）の第１の部分ＢＫＡＤにより！１１？ｉ ｊされて行われる。

メモリフィールドブロックユニットＢＫは正規ワード線ＮＷＬおよび冗長ワード ＲＷＬを選択するための正規ワード線デコーダＮＷＤＥＣおよび冗長ワード線デ コーダＲＷＤＥＣを含んでいる。正規ワード線ＮＷＬまたは冗長ワード線ＲＷＬ の選Ｉ尺は選択されたメモリフィールドブロックユニットＢＫ内でワード線アド レス信号ＷＬＡＤ、ＷＬＡＤの第２の部分ＷＬ２ＡＤに関係して行われる。

相応して、同しく一般に通常であるように、半導体メモリは正規ビット線ＮＢＬ 、ＢＬおよび冗長ピント線ＲＢＬ、πＢＬを選択するための正規ビット線デコー ダＮｌ３ＤＥＣおよび冗長ビット線デコーダＲＢＤＥＣを含んでいる０選択はビ ット線アドレス信号ＢＬＡＤ、ＢＬＡＤにより行われる。

冗長ワード線デコーダＲＷＤＥＣおよび冗長ビット線デコーダＲＷＤＥＣは、− ａに公知のように、いわゆるヒユーズを介してレーザービームまたは電流により プログラム可能である。冗長メモリセルＲＭＣはこうして、それぞれ付属の（冗 長ワード線に対する）デコーダＲＷＤＥＣおよび／または（冗長ピント線に対す る）ＲＢＤＥＣが相応のアドレス組み合わせにプログラムされているならば、相 応の正規メモリセルＮＭＣ＠置換するためにアドレス指定可能である９本発明に 関しては、以下の説明では、正規ワード線ＮＷＬに沿って配置されている冗長メ モリセルＲＭＣは正規メモリセルＮＭＣと等しく取り扱われる。なぜならば、そ れらは本発明により正規ワード線ＮＷＬへのそれらの接続に基づいて、本発明に 関して相違が生しないかぎり、正規メモリセルＮＭＣと同一の仕方で取り扱われ るからである。

本発明によれば、このような半導体メモリは第１図による実施例では各メモリフ ィールドブロックユニットＢＫ内にたとえば同しくヒユーズを介してプログラム 可能な冗長ブロックデコーダＲＢＫを含んでおり、それによりプログラムされた 状態でそのつどのメモリフィールドブロックユニットＢＫが選択可能かつ能動化 可能である。それによって、そのつどのメモリフイールトブロノクユニットＢＫ 内に含まれている冗長ワード線デコーダＲＷＤＥＣも選択可能である。冗長ブロ ックデコーダＲＢＫの駆動は、ブロックデコーダＢＫＤＥＣの場合のように、ワ ード線アドレス信号ＷＬＡＤ、ＷＬＡＤの第１の部分ＢＫＡＤにより行われる。

プログラムされた冗長ブロックデコーダＲＢＫはワード線アドレス信号ＷＬＡＤ 、ＷＬＡＤの第１の部分ＢＫＡＤの信号のプログラムに相応する組み合わせの印 加の際にそのつどのメモリフィールドブロックユニットＢＫに相応する冗長フロ ック選択信号ＲＢＫＳを発生し、この信号はそのつどのメモリフィールドブロッ クユニットＢＫの冗長ワード線デコーダＲＷＤＥＣに供給される。

第１図において各メモリフィールド”ブロックユニットＢＫはこのようなプログ ラム可能な冗長ブロックデコーダＲＢＫを含んでいる。しかし、すべての半導体 メモリに対して共通に相応の冗長ブロック選択信号ＲＢＫＳを有し、それらの各 々をそのつどのメモリフィールドブロックユニットＢＫに供給し得るプログラム 可能な冗長ブロックデコーダＲＢＫを設けることも可能である。これは第２図に よる実施例に示されている。第２図は後でまた説明する。

第１図による実施例ではプログラム可能な各冗長ブロックデコーダＲＢＫは、プ ログラムされた状態でワード線アドレス信号ＷＬＡＤの第１の部分ＢＫＡＤから 、ワード線アドレス信号ＷＬＡＤの第」の部分ＢＫＡＤが置換すべきメモリセル を有する正規ワード＆９！ＮＷＬを含んでいるメモリフィールドブロックユニッ トＢＫに相当するときに、能動化された状態を有する冗長ブロック選択信号ＲＢ ＫＳを発生するデコーダである。

それに対して、第２図による実施例では、共通の冗長ブロックデコーダＲＢＫが 冗長プロ、り選択信号ＲＢＫＳに対する多数の互いに無関係にプログラム可能な デコーダを含んでいる。デコーダの各々はその際にメモリフィールドブロックユ ニットＢＫの１つに関してプログラム可能であり、従ってプログラムされた状態 で相応のアドレス指定の際に相応の冗長ブロック選択信号ＲＢＫＳが能動化され た状態で生ずる。

従来技術から既に公知のブロック選択信号ＢＫＳは、周知のように、それらが能 動化された状態でそれらに対応付けられているメモリフィールドブロックユニッ トＢＫを能動化してこのような能動化されたユニットを作動可能にする役割をす る。この目的で各メモリフィールド′プロ、クユニノｌ−Ｂ　Ｋには、能動化す べき回路部分、たとえばワード線デコーダの後に接続されているワード線１′ラ イハＷＬＤＶＲ（図面を見易くするために図示されていない）、ピント線ＮＢＬ −ＮＢＬ、ＲＢＬ、Ｒ百工の予充電のための予充電装置、続出し増幅器ＳＡの制 御のための信号および信号発生器などを能動化する能動化装置ＡＣＴが存在して いる。

能動化装置ＡＣＴのこの能動化作用は第１図ないし第５図中に記入されている信 号ＯＮにより一括的に示されている。

本発明による半導体メモリは、任意のメモリフィールドブロックユニットＢＫ内 でそのつどのプログラムされた冗長ワード線デコーダＲＷＤＥＣのどれか１つが それに与えられたワード線アドレス信号ＷＬＡＤの第２の部分ＷＬ２ＡＤおよび それに対応付けられている冗長ブロックデコーダＲＢＫの能動化された冗長ブロ ック選択信号ＲＢＫＳに基づいて冗長ワード線ＲＷＬを選択するときに、すべて のメモリフィールドブロックユニットＢＫに共通の禁止信号ＩＮＨＩＢを有する 。すなわら、禁止信号ＩＮＨＩＢは、任意のメモリフィールドブロノクユニノ） ＢＫ　（またはこのような正規ワード線ＮＷＬに沿う冗長メモリセルＲＭＣ）の （正規ワード線ＮＷＬに沿う）正規メモリセルＮＭＣが同しく任意の、すなわち 場合によっては他のメモリフィールドブロックユニットＢＫの冗長ワード線ＲＷ Ｌに沿う冗長メモリセルＲＭＣにより機能的に置換すべきであるときには、常に すべての半導体メモリのなかで能動的である。すなわち、置換すべき正規メモリ セルＮＭＣは、後でまた示されるように、置換する冗長メモリセルＲＭＣと同一 のメモリフィールドブロックユニットＢＫ内に配置されていてもよいし、他のメ モリフィールドプロ、クユニットＢＫ内に配置されていてもよい。

各メモリフィールドブロックユニ、トＢＫは、本発明によれば、さらに能動化１ ３号φＡＣＴを存する。この信号はそのつどのメモリフィールドブロノクユニノ ）ＩｌＫ内で、それぞれ存在するワード線アドレス信号ＷＬＡＤ、冗長ブロック デコーダＲＢＫおよび冗長ワード線デコーダＲＷＤＥＣに基づいて冗長ワード線 ＲＷＬに沿う冗長メモリセルＲＭＣが正規メモリセルＮＭＣの機能的置換のため にアドレス指定されているときにのみ、能動化された状態にある。その際に、Ｗ 換すべき正規メモリセルＮＭＣは、後でまた説明するように、任意のメモリフィ ールドブロックユニノ）ＢＫに配置されていてよい、能動化された状態で能動化 信号φＡＣＴは、それが生ずるメモリフィールドブロックユニットＢＫ内で、こ のメモリフィールドブロックユニットＢＫに通常ならば（すなわち冗長の使用ま たは能動化なしに）対応付けられているブロック信号ＢＫＳの役割を引き受け、 その際にそれはこのメモリフィールドブロックユニットＢＫに対する禁止信号Ｉ ＮＨＩ　Ｂの１記の作用を終了させる。

以下に上記の本発明による半導体メモリの機能を第１図により説明する。その際 に第１の場合に先ず正規メモリセルＮ　Ｍ　Ｃからの情報の読出しを、また続い て第２の場合に仮定に従って正規メモリセルＮＭＣを機能的に置換すべき冗長メ モリセルＲＭＣからの情報の読出しを説明する。

例は下記の仮定に基づいている。ずなわら左に示されているメモリフィールドフ ロックユニットＢＫは、右のメモリフィールドブロックユニットＢＫと区別する ため、符号ＢＫＩを付されている。この例で半導体メモリに与えるべきワード線 アドレス信号ＷＬＡＤの組み合わせは、左のメモリフィールドブロックユニノ１ −　Ｂ　Ｋ　ｌ内の正規メモリセルＮ　Ｍ　Ｃを、この正規メモリセルＮＭＣが 冗長メモリセルＲＭＣによりｉ？１ｔＪｓずべきでない第１の場合にアドレス指 定する役割をする。

他の第２の場合には、ソート線アｌルス信号ＷＬＡＤの組み合わせが半導体メモ リに与えられる。そして、仮定に従って同しく左のメモリフィールドブロックユ ニットＢＫＩに配置されていなければならないこの姐み合ねゼに相応する正規メ モリセルＮＭＣが相応の冗長メモリセルＲＭＣにより置換される。従来の技術に よる冒頭に記載した冗長アーキテクチュアでは、これらの冗長メモリセルＲＭＣ は、左のメモリフィールドゾロツクユニットＢＫＩ内の正規メモリセルＮ　Ｍ　 Ｃの配置のゆえに、同しく必然的に同一の左のメモリフィールドブロックユニッ トＢＫｌに配置されていなければならなかったであろう。このことは確かに本発 明においても可能であるが、必然的に必要ではない。それどころか、これらの冗 長メモリセルＲＭＣはメモリフィールドブロックユニットＢＫの他のメモリフィ ールドブロックユニットに配置されていてよい。このこ七を示すため、いま右の メモリフィールドプロ、クユニノ）ＢＫｎ内の配置を仮定する。

第１の場合、すなわち左のメモリフィールドプロノクユニットＢＫＩ内の正規メ モリセルＮＭＣからの情報の読出しの場合はもちろん冗長ワード線デコーダＲＷ ＤＥＣも冗長ブロックデコーダＲＢＫも、このことが冗長メモリセルＲＭＣによ る正規メモリセルＮＭＣのＩｔＡに通ずるようにプログラムされていない、ワー ド線アドレス信号ＷＬＡＤの選択された組み合わせおよびクロンク信号ππ３を 与えると、・ノード線アドレス（二号ＷＬＡＤがワード線アドレスバッファＷＬ ＡＤＢＦに受け入れられ、またそこでその真の形Ｍ　（ＷＬＡＤ）およびその相 補性の分ＢＫＡＤはブロックデコーダＢＫＤＥＣに供給される。これは、左のメ モリフィールドブロックユニットＢＫＩを司り、左のメモリフィールドブロック ユニットＢＫ１を選択かつ能動化するブロック選択信号ＢＫＳ　ｌを発生ずる。

付属のブロック選ＪＲ信号ＢＫＳｎを有する右のメモリフィールドフロックユニ ットＢＫｎを含めて残りのメモリフィールドブロックユニットＢＫを司る残りの ブロック選ｔＲＡ：、号ＢＫＳは非能動化状態、すなわち選択されない状態にと どまり、それによって残りのメモリフィールドブロックユニットは選択も能動化 もされない。

一時記憶されたり一ト線アトルス信号ＷＬＡＤ、Ｗπ仄）の第２の部分はすべて のメモリフィールドブロックユニットＢＫの正規ワード線デコーダＮＷＤＥＣに 与えられる。それにもかかわらず、左のメモリフィールドブロックユニットＢＫ １に含まれている正規ワード線デコーダＮＷＤＥＣのみは（ワード線アドレス信 号ＷＬＡＤの第２の部分ＷＬ２ＡＤに基づいて）半導体メモリに与えられている ワード線アドレス信号ＷＬＡＤの組み合わせに相応する正規ワード線ＮＷＬを選 択する。なぜならば、左のメモリフィールドブロックユニットＢＫＩのブロック アドレス信号ＢＫＳＩのみが能動化されているからである。残りのメモリフィー ルドブロックユニットＩ３Ｋ　（ＢＫｎを含む）の正規ワード線デコーダＮＷＤ ＥＣは非能動化状態にとどまる。なぜならば、それらのブロック選択信号ＢＫＳ 　（Ｂ　Ｋ　Ｓ　ｎを含む）がワード線アドレス（ｇ号ＷＬＡＤの第１の部分Ｂ ＫＡＤに基づいて非能動化状態にあるからである。

ブロック選択信号ＢＫＳＩは左のメモリフィールドブロックユニットＢＫＩ内に さらに、左のメモリフィールドブロックユニットＢＫＩを作動させ得るように（ たとえばビット線上の予充電過程の実行、読出し増幅器ＳＡの能動化など）、左 のメモリフィールドブロックユニットＢＫ１の機能のために必要なすべての信号 を能動化装置ＡＣＴにより発生しかつ能動化する作用を有する。正規ビット線Ｎ ＢＬ、ＮＢＬまたは場合によっては冗長ビット線ＲＢ　Ｌ、ＲＢＬのアドレス指 定は従来技ｉネｉのようにビット線アドレスバッファＢＬＡＤＢＦ、ビット線ア ドレス信号ＢＬＡＤ、ＢＬＡＤ、クロック信号ＣＡＳ、正規とノド線デコーダＮ ＢＤＥＣまたは場合によっては冗長ビット線デコーダＲＢＤＥＣを介して行われ る（これは同時に正規ワード線ＮＷＬに沿っても配置されている冗長ビット線Ｒ ＢＬ、Ｒ１３ｉ−に沿うこのような冗長メモリセルＲ’ＭＣのアドレス措定のた めに行われるが、１１下のとごろ本発明による冗長コンセプトにより影響されな い）。

ずなわらごの仕方でたとえばメモリセル（ＮＭＣ１場合によってはＲＭＣからの ）情報が続出し可能、評価可能、増幅可能であり、またたどえば半導体メモリ第 ２の場合にはワード線アドレス信号ＷＬＡＤおよびビアｌ−線アドレス信号ＢＬ 　Ａ　Ｄの組み合わせが半導体メモリに与えられ、それにより正規の場合に、す なわち冗長ワード線ＲＷＬを選択すべきでないときに、同しく正規・ノート線Ｎ ＷＬが左のメモリフィールドブロックユニ、ｌ□ＫＪにおいて選択されよう。ビ 、１・線デコーディングおよびアドレス指定は第１の場合に相応して行われる。

ワード線アルス指定は、行うべき置換のゆえに本発明に基づいて第２の場合に行 われが、第１の場合とは全く異なる。そのためにこの例では下記の仮定がされて いる。

すなわち正規の場合に、すなわち“非置換゛の隙にアドレス指定すべき左のメモ リフィールドブロックユニノＩＫＩの正規ワード線ＮＷＬに沿って、たとえば以 前の検査う／で少な（とも１一つの正規メモリセルＮ　Ｍ　Ｃが故障したものと してｉＱ　１％されていよう。従って、半導体メモリをそれにもかかわらず正常 に作動させ得るように、この正規マノート線ＮＷＬにｉＱって配置されているす べてのメモリセル、すなわちずへての正規メモリセルＮＭＣおよび（存在するか ぎり）すべての冗長メモリセルＲＭＣが冗長ワード線ＲＷＬに沿う等しい数の冗 長メモリセルＲＭＣにより機能的に置換される。従来技術による前記の冗長アー キテクチュアではこのような冗長ワード線ＲＷＬが、メモリセルを機能的にＺａ されるべき正規ワード線ＮＷＬと同しメモリフィールドブロックユニットＢＫに 配置されていなければならない。このような配置は本発明による半導体メモリに おいても可能である。しかし、さらに、この冗長ワード線ＲＷＬが残りのメモリ フィールドブロックユニットＢＫに配置されていることも可能である。いま、た とえばこの冗長ワード線ＲＷＬが右のメモリフィールドブロックユニットＤＫｎ に配置されていると仮定する。右のメモリフィールドブロックユニットＢＫｎ内 のこの冗長ワード線ＲＷＬをアドレス指定し得るように、半導体メモリはエラー の認識後に、しかしく後でまた説明する）　”ｉｍ理された”状Ｍ（−第２の場 合）での作動の前にこの状態に′°段設定されなければならない、そのために右 のセルフイールドブロックユニットＢＫｎの′冗長ブロックデコーダＲＢＫが、 ブロックデコーダＢＫＤＥＣに与えた際に左のセルフイールドブロックユニット ＢＫＩを司るブロック選択信号ＢＫＳ　ｌを能動化するワード線アドレス信号Ｗ ＬＡＤ、Ｗ１．ＡＤの第１の部分ＢＫＡＤの組み合わせにプログラムされる。冗 長ブロックデコーダＲＢＫは（以前からの）通常の冗長デコーダに類似のヒユー ズを設ｆＪられているデコーダである。プログラミングはヒユーズの（たとえば データバスまたはレーザービームによる）、４断により行われる。それに基づい て冗長ブロックデコーダは、特定の組み合わせを与えられるとき、それに反応す る。

相応して、右のメモリフィールドブロックユニットＢＫｎの冗長ワード線デコー ダＲＷＤＥＣも、置換すべきメモリセルを含んでいる左のメモリフィールドプロ 、クユニットＢＫｎの正規ワード線ＮＷＬのアドレスに（一般に知られているよ うに同しくヒユーズを介して）プログラムされている。

この一度行うべき準備的な措置により本発明による半導体メモリは第２の場合の 作動の準備ができている。すなわちアドレス固有のワード線アドレス信号ＷＬＡ Ｄの組み合わせを半導体メモリに与えると、ワード線アドレス信号ＷＬＡＤの第 １の部分ＢＫＡＤによりブロックデコーダＢＫＤＥＣを介して左のメモリフィー ルドブロックユニットＢＫＩを司るブロック選択信号ＢＫＳ１が発生される（第 １の場合および従来技術による冗長アーキテクチュアの際と同しく）、シかし同 時に（行われるプログラミングに基づいて）右のメモリフィールドブロックユニ ットＢＫｎの冗長ブロックデコーダＲＢＫが同しくワード線アト、レス信号ＷＬ ＡＤの第１の部分ＢＫＡＤにより冗長ブロック選択信号ＲＢＫＳｎを能動化する 。

これはこれに対応付けられている冗長ワード線デコーダＲＷＤＥＣ１すなわち右 のメモリフィールドブロックユニットＢＫｎの冗長ワード線デコーダＲＷＤＥＣ を能動化する。その結果として、所望の冗長ワード線ＲＷＬの選択を（行われた プログラミングに基づいて）司る右のメモリフィールドブロックユニ、トＢＫｎ の冗長ワード線デコーダＲＷＤＥＣが所望の冗長ワード線ＲＷＬを選択し、また これをたとえばそれに対応付けられているワード線ドライバ回路ＷＬＤＶＲを介 して能動化する（ワード線ドライバ回路は図面を見易くするため（また−触に知 られているので）図示されていない）。

同時にこの冗長ワード線デコーダＲＷＤＥＣは、すべてのメモリフィールドブロ ックユニノ）ＢＫに供給されている前記の禁止信号ＩＮＨＩＢを能動化する。

禁止信号ＩＮＨＩＢは、すべてのメモリフィールドブロックユニｙ　）ＢＫ内で ブロック選択信号ＢＫＳの作用を中断させる、すなわち能動化装置ＡＣＴを非能 動化状態にとどまらせる役割をする。すなわちそれによって、いまの第２の場合 、ブロックデコーダＢＫＤＥＣにより能動化されたブロック選択信号ＢＫＳ　１ が左のメモリフィールドブロックユニットＢＫＩにおいて作用を発揮し得ないこ とが達成される（残りのブロック選択信号ＢＫＳはこの例に対して選ばれている ワード線アトルス信号ＷＬＡＤの（従ってまたワード線アドレス従ってＷＬＡＤ の第１の部分ＢＫＡＤの）組み合わせに基づいていずれにせよ能動化されていな い）。

こうしていまの例では左のメモリフィールドブロノクユニノＩ・ＢＫＩも非能動 的である。

右のメモリフィールドブロックユニンｌ−Ｂ　Ｋ　ｎで選択された冗長ワード線 デコーダＲＷＤＥＣｎはさらに能動化信号φＡＣＴｎをも発生する。この能動化 信号φＡＣＴｎはいま右のメモリフィールトブロノクユニットＢＫｎ内で、右の メモリフィールドブロックユニットＢＫｎに対して固有に設けられているブロッ ク選択信号ＢＫＳｎの役割を引き受ける。すなわち、右のメモリフィールドブロ ックユニットＢＫｎはその能動化装置ＡＣＴにより能動化され、槌ってアドレス 指定すべき冗長メモリセルＲＭＣからの情報の所望の読出しが実際にも行われ得 る。

すなわち本発明は、置換のために設けられている冗長メモリセルＲＭＣ（従って またそれらの付属の冗長ワード線ＲＷＬ）が置換すべきメモリセルと同一のメモ リフィールドブロックユニットＢＫに配置されているか否か、またはそれらが他 のメモリフィールドブロックユニットＢＫに配置されているか否かに無関係に、 正規ワード線ＮＷＬに沿う正規および冗長メモリセルＮＭＣ，ＲＭＣを冗長ワー ド線ＲＷＬに沿う冗長メモリセルＲＭＣにより機能的に置換することを許す、そ の際に常に、置換する冗長メモリセルＲＭＣが物理的に含まれているメモリフィ ールドブロックユニットＢＫのみが能動化される。

第２図による実施例は、前記のように、単一のプログラム可能な冗長ブロックデ コーダＲＢＫがメモリフィールドブロックユニン）ＢＫの外側に設けられている 集積半導体メモリを示す。プログラム可能な冗長ブロックデコーダＲＢＫは冗長 ワード線ＲＷＬを有するメモリフィールドブロックユニットＢＫの数に相応する 数のデコーダを存するプログラム可能なデコーダ装置であってよい、それはメモ リフィールドブロックユニットＢＫの数に相応する数の冗長ブロック選択信号Ｒ ＢＫＳを有し、その際にそのつどの冗長ブロック選択信号ＲＢＫＳはそのつどの メモリフィールドブロックユニットＢＫの冗長ワード線デコーダＲＷＤＥＣと接 続されている。冗長ブロックデコーダＲＢＫは、行われたプログラミングおよび 個別の場合に与えられているワード線アドレス信号ＷＬＡＤの第１の部分ＢＫＡ Ｄの４３号の組み合わせに基づいて、冗長メモリセルＲＭＣをアドレス指定する ことが可能と思われるときには、その冗長ブロック選択信号ＲＢＫＳのそれぞれ １つまたはそれ以上が能動化されているようにプログラム可能である。実際に冗 長メモリセルＲＭＣをアドレスするか否かは、ワード線アドレス信号ＷＬＡＤの 第２の部分ＷＬ２ＡＤの信号のどの組み合わせが半導体メモリに、従ってまたメ モリフィールドブロックユニ、トＢＫの冗長ワード線デコーダＲＷＤＥＣに与え られるかに関係する。このような場合には、その内部でこうして選択された冗長 ワード線デコーダＲＷＤＥＣが能動化信−号φＡＣＴを能動化するメモリフィー ルドブロックユニットＢＫがその能動化装置により能動化される。

仮定によりメモリフィールドブロックユニットＢＫの第１のユニット（たとえば 左のメモリフィールドブロックユニットＢＫＩ）がその正規メモリセルＮＭＣを 置換すべき多くの正規ワード線ＮＷＬを含んでおり、また置換のために設けられ ている相応の冗長ワード線ＲＷＬが１つよりも多いメモリフィールドブロノクユ ニノｌ−Ｂ　Ｋに配置されている場合には、プログラム可能な冗長ブロックデコ ーダＲＢ　Ｋの多結のデコーダ装置はワード線ア［レス信号Ｗ　Ｌ　Ａ、　Ｄの 第１の部分の信号の同一の組み合わせ、すなわち左のメモリフィールドブロック ユニットＢＫ１に相応する組み合わせにプログラムすべきである。その第１の部 分ＢＫＡＤのこの組み合わゼを有するツーｌ−線アトレス信号ＷＬＡＤを与える と、その結果として多数の冗長ブロック選択信号ＲＢＫＳも能動化される。しか し、第１のメモリフィールドブロックユニットＩＮＫの特別な置換すべき正規ワ ード線ＮＷＬに相応するワード線アドレス信号ＷＬＡＤの第２の部分ＷＬ２ＡＤ の信号の与えられた特別な組み合わせに基づいて、特別な置換を行う冗長ワード 線ＲＷＬに（そのプログラミングに基づいて）相応する冗長ワード線デコーダＲ ＷＤＥＣのみが応答する。しかしもちろんこの冗長ワード線デコーダＲＷＤＥＣ はメモリフィールドブロックユニットＢＫの１つにのみ含まれており、従って、 たとい多くの冗長ブロック選択信号ＲＢＫＳが能動化されているとしても、この メモリフィールドブロックユニットＢＫのみがその能動化１３号φＡＣＴにより 実際に能動化される。

こうして本発明による半導体メモリは、メモリフィールドブロックユニットＢＫ の多数の正規ワード線ＮＷＬに沿って配置されている故障したメモリセルの存在 の際にこのメモリセルの機能的な置換が、置換する冗長メモリセルＲＭＣがそれ らの（ミｆ　［の冗長ワード線ＲＷＬを含めて多数の種々のメモリフィールドブ ロノクユニノ１−ＢＫに配置されζいてよい形態で行われることを可能にし、そ れによって製造の際の収率が顕著に向上する。このことは従来技術による半導体 メモリでは可能でない。

第３図による実施例は第１図による実施例に類イｖの本発明による半導体メモリ の実施例を示す。しかし、それは下記の相違点を有する。ずなわら第４図ではプ ログラム可能な冗長ブロックデコーダＲＢＫはワード線アドレス信号ＷＬＡＤの 第１の部分ＢＫＡＤにより駆動される。それに対して第３図による実施例ではそ の代わりにすべてのプログラム可能な冗長ブロックデコーダＲＢＫがすべてのブ ロック選択信号ＢＫＳにより駆動される。任意のメモリフィールドブロックユニ ットＢＫの正規ワード線ＮＷＬに沿うメモリセルを置換ずべきである冗長メモリ セルＲＭＣを含んでいるメモリフィールドブロックユニノＩ・Ｂ　Ｋに配置され ている冗長ブロックデコーダＲＢＫは、それが、前記の冗長メモリセルＲＭＣが それに沿って配置されている冗長ワード線ＲＷＬを選択し得る冗長ワード線デコ ーダＲＷＤＥＣを、それに与えられているブロック選択信号ＢＫＳにより、正規 の場合に（すなわち置換が存在しない場合に）上記の任意のメモリフィールドブ ロックユニ、トＢＫをその能動化装置ＡｃＴにより能動化するであろうブロック 選択信号ＢＫＳが能動化されているときにのみ、能動化するようにプログラムす べきである。

この実施例は下記の利点を有する。すなわち冒頭に既に説明したように、メモリ フィールドブロックユニット１３には付属のブロック選択信号ＢＫＳによりそれ ぞれ共通に能動化可能である複数個の、たとえば２つのメモリフィールドブロッ クを有し得る。メモリフィールドブロックユニットＢＫのこれらのメモリフィー ルドブロックは半導体メモリのチップ上に配置されなければならないが、必ずし も物理的に並び合って配置されていなくてもよい。それどころか、それらを互い に空間的に隔てて配置することも可能である。たとえばメモリフィールドブロッ クユニットＢＫの冗長ワード線ＲＷＬを存する一方のメモリフィールドブロック はチップの左縁に沿って配置されていてよく、他方において同一のメモリフィー ルドブロックユニットＢＫ（場合によっては別の冗長ワード線ＲＷＬを存する） の他方のメモリフィールドブロックはデツプの仮想中心線に対して軸線対称にチ ップの右縁に配置されていてよい、このことは従来技術から既に知られている。

このような場合には、考察されているメモリフィールドブロックユニットＢＫを 司るブロック選択信号ＢＫＳは考察されているメモリフィールドブロノクユニノ ）ＢＫの一方のメモリフィールドブロックにも他方のメモリフィールドブロック にも供給されなければならない。その結果、このブロック選択信号ＢＫＳはすべ ての半導体メモリチップを経て横断して導かれなければならない（同し〈従来技 術から知られている）。いまこのような公知の半導体メモリを第３図に示されて いるように本発明による教示と組み合わせると、冗長ブロックデコーダＲＢＫに 対してブロック選択信号ＢＫＳの既存の導線を使用し得る。こうして、第１図に よる実施例にくらべて、ワード線アドレス信号ＷＬＡＤの第１の部分ＢＫＡＤの 導線の追加的な導出が節減される。このことは特に、冗長ブロックデコーダＲＢ Ｋがそのつどの冗長ワード線デコーダＲＷＤＥＣの部分であるときに当てはまり 、これは実現可能である（後で説明する第８図を参照）。

第４図による実施例が第１図による実施例ど相違する点は、禁止信号ＩＮＨＩＢ が追加的にブロックデコーダＢＫＤＥＣと接続されていることである０作動中に 禁止信号ＩＮＨＩＢが冗長ワード線デコーダＲＷＤＥＣのどれか１つにより能動 化されていると、これはブロックデコーダＢＫＤＥＣをも不能動化し、従ってこ れはブロック選択信号ＢＫＳを能動化しない。

第５図による実施例は第４図による実施例の変形例である。＆１！かにここで禁 止信号ＩＮＩ目Ｂは同しく第４図により説明した作用と同一の作用を存するブロ ックデコーダＢＫＤＥＣに供給されている。しかしながら第５図中では禁止信号 ｌＮＨＩ３は（第１図ないし第４図による実施例と異なり）能動化装置ＡＣＴと 接続されておらず、従ってこれは禁止信号ＩＮＨＩＢを介して不能動化されてい ない、しかし、このことは必要ではない、なぜならば、それらはブロックデコー ダＢＫＤＥＣへの禁止信号ＩＮＨＩＢの影響のゆえにいずれにせよブロック選択 信号ＢＫＳを介して能動化可能でないからである。

第６図は、本発明における使用のために適している禁止信号ＩＮＨＩＢを発生す るための装置を有する冗長ワード線デコーダＲＷＤＥＣを示す、それは、ワード 線アトルス信号ＷＬＡＤの第２の部分ＷＬ２ＡＤ、ＷＬ２ＡＤの特定の組み合わ ゼにデコーディング装置ＲＷＤＥｃＩをプログラムし得る従来技術による冗長ワ ード線デコーダにおいて通常のヒエーズ（図面を見易くするため図示されている 。デコーディング装置ＲＷＤＥＣＩはさらにデコーディング装置ＲＷＤＥＣＩを 能動化するだめの冗長ブロック選択信号ＲＢＫＳに対する入力端を含んでいる。

冗長ブロック選択信号ＲＢＫＳが非能動的状Ｍ（たとえば論理°゛０”）を有す るられているかに無関係に、デコーディング装置ＲＷＤＥＣＩの出力信号ＯＵＴ は同しく非能動的状態（たとえば論理°゛０”）を有する。なぜならば、デコー ディング装置ＲＷＤＥＣ１が能動化されていない冗長ブロック選択信号ＲＢＫＳ により非能動的状態にあるからである。この状態は本発明による半導体メモリの 作動の際に、考察されている冗長ワード線デコーダＲＷＤＥＣを含んでいるメモ リフィールドブロックユニットＢＫが（ワード線アドレス信号ＷＬＡＤの第１の 部分ＢＫＡＤおよび付属の冗長ブロックデコーダＲＢＫにより制御されて）冗長 ワード線ＲＷＬの選択のために利用すべきでないときに存在する。その際に適当 な公知の措置により、Ｊｌ：能動的状態が厳密に守られることも保証され得る。

第６図中ではそのために、出力信号ＯＵＴを高抵抗を介して供給電位、たとえば 接地電位■ＳＳと接続する第１の抵抗Ｒ１が設けられている。出力信号ＯＵＴは 冗長ワード線ドライバ回路ＲＷＤＶＲを介して、考察されている冗長ワード線デ コーダＲＷＤＥＣに対応付けられている冗長ワード線ＲＷＬと接続されている。

出力信号ＯＵＴはさらにトランジスタＴのゲートに導かれている。トランジスタ Ｔのソースは高電位を導く供給電位■ＣＣと接続されている。トランジスタＴの ドレインは第２の高抵抗の抵抗Ｒ２を介して接地電位■ＳＳと接続されている。

ドレインに禁止信号ＩＮＨＩＢが生ずる。いま前記のように出力信号ＯＵＴが非 能動的であれば、トランジスタＴは遮断されており、従って禁止信号ＩＮＩ（Ｉ Ｂはその接地電位■ＳＳとの高抵抗の接続のゆえに同しく非能動的である。それ にもかかわらず集積半導体メモリの（考察されているものとは異なる）他の冗長 ワード線デコーダＲＷＤＥＣが選択されている場合には、禁止信号Ｉ　Ｎ　ＨＩ 　Ｂはこの他の冗長ワード線デコーダＲＷＤＥＣに基づいて能動化状態にある。

従って、この場合にはわずかな横電流が第２の抵抗Ｒ２を経て流れるが、これは 適当なデョメンジョニングの際には支障を生しない。

それに対して冗長ブロック選択信号ＲＢＫＳが冗長デコーディング装置ＲＷＤＥ ＣＩＯ別の入力端に能動的状態を有するならば（これは周知のように、考察され ているワード線デコーダＲＷＤＥＣが内部に配置されているメモリフィールドブ ロックユニットＢＫ内で、（どれか）冗長ワード線ＲＷＬを駆動すべき場合であ る）、下記の２つの場合に区別すべきである。

ａ）冗長デコーディング装置ＲＷＤＥｃ１がワード線アドレス信号ＷＬＡＤの第 ２の部分ＷＬ２ＡＤの実際に与えられている組み合わセにプログラムされていな い。

ｂ）冗長デコーディング装ＪＲＷＤＥＣｌがワード線アドレス信号ＷＬＡＤの第 ２の部分ＷＬ２ＡＤの実際に与えられている組み合わせにプログラムされている 。

ａ）の場合には、禁止信号ＩＮＨＩＢを含めてすべての冗長ワード線デコーダＲ ＷＤＥＣＩの前記の機能と区別は生しない。なぜならば、冗長デコーディング装 ＷＲＷＤＥＣＩがワード線アドレス信号ＷＬＡＤの第２の部分ＷＬ２ＡＤの与え られている組み合わせに応答しないからである。

それに対して、ｂ）の場合には、冗長デコーディング装置ＲＷＤＥＣＩが上記の 組み合わせに応答する。それによりその出力（８号ＯＵＴは能動的状Ｍ（たとえ ば論理°゛１”）をとる。相応の冗長ワード線ＲＷＬが冗長ワード線ドライバＲ ＷＤＶＲを介して選択される。しかし同時にトランジスタＴが導通ずる。それに より禁止信号ＩＮＨＩＢは供給電位■ＣＣの値をとる。すなわち、それは能動化 される（たとえば論理“１″）、その際にトランジスタＴは、残りの冗長ワード 線デコーダＲＷＤＥＣの第２の抵抗Ｒ２を経て流れる（わずかな）横電流を考慮 しても、禁止信号ＩＮＩ（ＩＢがその能動化された状態を確実に占めるようにデ ィメンジョニングされている。その他の点では当業者はその専門知識により第２ の抵（光Ｒ２の代わりに横電流のない回路手段を設は得る。

第７図は冗長ワード線デコーダＲＷＤＥＣの別の実施例を示す、それは第６図に よる実施例と相違する点は、トランジスタＴの代わりにいまは互いに逆の導電形 のトランジスタＴＰ、ＴＮを有するＣＭＯＳインバータが設けられていること、 また冗長ブロック選択信号ＲＢＫＳが冗長デコーディング装置ＲＷＤＥＣＩに供 給されずに、その後に接続されていることである。そのために出力信号○ＵＴを 導く導線のなかに、２つの入力端を有するアンドゲートＡＮＤｌが挿入されてい る。第１の入力端は出カイ３号ＯＵＴと接続されており、他方においてその第２ の入力端には冗長ブロック選択信号ＲＢＫＳが与えられている。すなわち冗長デ コーディング装ｆｆ１ＲＷＤＥｃ１の出力信号ＯＵＴは、冗長ブロック選択信号 ＲＢＫＳが能動化されているときにのみ、アントゲ−１−ＡＮＤＩの出力端に接 続された出力信号０ＵＴＩとして与えられる。ＣＭＯＳインバータは供給電位Ｖ ＣＣ１■ＳＳの間に接続されている。その際にトランジスタＴＰのチャネル領域 は、それがトランジスタＴＰの導通状態で第６図による第２の抵抗Ｒ２に相応し て高抵抗であるように形成されている。このことはシンボル的に記入されている 抵抗ＲＫにより示されている。それに対してトランジスタＴＮは低抵抗に形成す べきである。第７図による冗長ワード線デコーダＲＷＤＥＣの機能は第６図で説 明したものの機能と同一であるが、禁止信号ＩＮＨＩＢの極性はＣＭＯＳインバ ータのために第６図にくらべて反転されており、従って禁止信号ＩＮＨＩＢの能 動化された状態はいまは論理“０″に相応しており、他方において非能動的状態 は論理“１”に相応している（負論理、°“ネガティブ・ゴーイング）、従って 、禁止信号ＩＮＨＩＢは第７図中では符号”ＩＮＨＩＢ″を付されている。

第８図は、冗長ワード線デコーダＲＷＤＥＣが、それぞれ第６図、第７図による 冗長ワード線デコーダのそれぞれ各個の意味での多くの冗長ワード線デコーダユ ニットもプログラム可能な冗長ブロックデコーダＲＢＫも含んでいる実施例を示 す、すなわち、プログラム可能な冗長ブロックデコーダＲＢＫは多数個の個別の 冗長ワード線デコーダユニットを有する冗長ワード線デコーダＲＷＤＥＣの構成 部分である。

第９図はメモリフィールドブロックユニットＢＫの能動化装置ＡＣＴの可能な実 施例を示す。その際にその機能としては再び正論理が仮定されている。アントゲ −）ＡＮＤの第１の入力端にブロック選択信号ＢＫＳが供給されている。アンド ゲートＡＮＤの第２の入力端は禁止信号ＩＮＨＩＢを反転された形態で与えられ ている。ブロック選択信号ＢＫＳが能動化されているならば、こうして第１の入 力端に論理゛′０”の代わりに論理”　１　”が生ずる。禁止信号ＩＮＨＩＢが 能動化されている（すなわち論理“１″）ならば、アンドゲートＡＮＤの第２の 入力端に論理°°１”の代わりに（反転のゆえに）論理“°０”が与えられてい る。その結果、アントゲ−）ＡＮＤの出力端には、同時にブロック選択信号ＢＫ Ｓが能動化されており（すなわち論理゛ｌ”）、かつ禁止信号ＩＮＨＩＢが不能 動化されている（すなわち論理”０°′）ときにのみ論理“ｌ”が生し得る。さ もなければ論理“０″が生ずる。アンドゲートＡＮＤの出力端はメモリフィール ドブロックユニ７トＢＫの能動化信号φＡＣＴと接続されている。従って、オア ゲートＯＲの出力端には、このメモリフィールドブロックユニットＢＫに関して 下記の場合ａ）正規ワード線ＮＷＬに治うメモリセルＮＭＣをアドレス指定すべ きである、ｂ）冗長ワード線ＲＷＬに沿うメモリセルＮＭＣ（および場合によっ てはＲＭＣ）をアドレス指定すべきである、 の１つが生ずるときにのみ、相応のメモリフィールドブロックユニットＢＫの能 動化のために必要な信号ＯＮが能動化された形態で生ずる。

ａ）の場合にはブロック選択信号ＢＫＳは能動的であり、禁止信号ＩＮＨＩＢお よび能動化信号φＡＣＴは非能動的である。ｂ）の場合には確かにブロック選択 信号ＢＫＳは（正規ワード線ＮＷＬに沿う置換すべきメモリセルが同一のメモリ フィールドブロックユニットＢＫに配置されているならば）能動的であるが、そ れは（正規ワード線ＮＷＬに沿う置換すべきメモリセルが他のメモリフィールド プロ、クユニｙ　トＢＫに配置されているならば）非能動的でもあり得る。しか し、それと無関係に禁止信号ＩＮＨＩＢは能動化されており、従ってオアゲート ＯＲの第１の入力端に論理パ０”を有する信号が与えられている。しかし能動化 信号φＡＣＴは能動化されている。すべての他の場合にはメモリフィールドブロ ックユニットＢＫは能動化装置ＡＣＴに基づいて能動化されない。

本発明の実証は、この新しい冗長コンセプトが、前記のように、確かに本発明に よる半導体メモリの製造の際の顕著な収率向−Ｌをもたらすが、この利点は従来 の冗長コンセプトに比較してアクセス時間が長いという欠点を伴うことを示して いる。確かに現在可能なＭＯ３半導体テクノロジーの利用の際にアクセス時間の 損失は°わずか“約３ｎｓであるが、このことはそれでもＣＭＯＳテクノロジー での実現の際に約６０ｎｓのさもなければ可能なアクセス時間における約５％の 損失を意味する。最終的に最大可能な作動周波数を減少する結果となるこのアク セス時間の損失に関する研究により、損失は従来の冗長コンセプトと比較して追 加的に生ずるゲートおよび信号伝播時間により惹起されることが判明している。

その原因は下記のことにある。

すなわち従来の冗長コンセプトでは、能動化されたブロック選択信号ＢＫＳはそ の能動化の開始と共にこのブロック選択信号ＢＫＳに対応付けられているメモリ フィールドブロックユニットＢＫの能動化を開始する。

それに対して、本発明による冗長コンセプトでは、これまでに説明したようにこ のことは行われ得ない、すなわち確かに与えられているワード線アドレス信号Ｗ ＬＡＤに基づいて冗長ワード線ＷＬＲＷＬを選択すべきでない場合には、半導体 メモリ（図面を見易くするため、また本質的なことに限定するために、本発明の 説明には含まれていない）の内部のタイミング経過に不利またはを害に影響する ことな（、そのつどのブロック選択信号ＢＫＳの能動化の開始は直ちにそのつど のメモリフィールドブロックユニットＢＫの能動化に通ずる。しかし実際にはこ の時点で（ブロック選択信号ＢＫＳの能動化の開始時に）、この能動化されたブ ロック選択信号ＢＫＳがそもそも付属のメモリフィールドブロックユニットＢＫ の能動化に通してよいか、それとも、メモリセルの行うべき機能的置換に基づい て他のメモリフィールドブロックユニットＢＫをアドレス指定すべきであるので 、この能動化されたブロック選択信号ＢＫＳの作用を（禁止信号ＩＮＨＩＢによ り）抑制すべきかはまだ全く知られていない。メモリセルの置換を行うべきが否 かは、禁止信号ＩＮＨＩＢを能動化すべき場合に禁止信号ＩＮＨＩＢが遅くとも 能動化されていなければならない時点で初めて決定される。しかし、この時点は 確実にブロック選択信号ＢＫＳの能動化のための（非置換の際の）時点よりも遅 い（より長いアクセス時間における前記の３０Ｓの大きさを参照）。

能動化すべきブロック選択信号ＢＫＳは、ワード線アドレスバンファＷＬＡＤＢ Ｆ内にワード線アドレス信号ＷＬＡＤを受け入れてから、それがブロックデコー ダＢＫＤＥＣにより実際に能動化される時点までにＬｌｎｓの時間を必要とする 。それによって能動化すべきメモリフィールドブロックユニットＢＫは（非置換 の際に）ｔｉｎｓの後に能動化可能である（たとえば、このことは冗長ブロック デコーダＲＩ３Ｋに関する後記の説明にも当てはまる）。

メモリセルの置換の場合（°“冗長な場合”）には有効に冗長ブロックデコーダ ＲＢＫが、冗長ワード線デコーダＲＷＤＥＣ６Ｃ択ずべきか否か、また選択すべ きであれば、どのメモリフィールドブロックユニットＢＫがこの選択を実行すべ きか（冗長ブロック選択信号ＲＢＫＳの能動化）の選択を引き受ける。これは常 に正規ワード線ＮＷＬに沿うメモリセルのアドレス指定の前記の場合と同一の時 間Ｌ１の間に行われ得るので、それにより単独ではまだ時間遅れは生しない。し かしながら冗長ブロック選択信号ＲＢ　Ｋ　Ｓの能動化の開始によりまだ付属の メモリフィールドブロックユニットＢＫの能動化は行われてはならない、なぜな らば、この時点では、実際に冗長ワード線ＲＷＬを選択すべきか否かがまだ全く 決定されていないからである。これは、能動化された冗長ブロック選択信号ＲＢ ＫＳにより選択された冗長ワード線デコーダＲＷＤＥＣが、半導体メモリに与え られているワード線アトルス信号ＷＬＡＤに基づいて実際に冗長ワード線ＲＷＬ を選択し、もしくは（冗長ワーｌ線デコーダＲＷＤＥＣのプログラミングに関係 して）選択しないその後の時間Ｌ２の経過後に初めて決定される。すなわちその 後に初めて冗長ワード線ＲＷＬの選択の場合に、能動化されたブロック選択信号 ＢＫＳが相応の能動化装置ＡＣＴにおいて無効にされるように、禁止信号ＩＮＩ ＩＩＢが能動化され得る。

実際にはこれは下記のことを意味する。すなわち一方では、禁止信号ＩＮＨＩＢ が能動化される（されている）か否かが決定されるまで、能動化されたブロック 選択信号ＢＫＳが時間Ｌ２だＩＪ遅らされる。従ってこのような遅延はこれまで に説明した半導体メモリの実施例において、半導体メモリがタイミング観点のも とでも確実に機能するように、ブロック選択信号ＢＫＳの経過中に必要である。

他方では、このような遅延は、そのつどの半導体メモリにおいてそもそもメモリ セルが２１０ずべきメモリセルとして他のメモリフィールドブロックユニットＢ Ｋに配置されている冗長メモリセルＲＭＣにより置換すべきであるときにのみ必 要である。

この問題を解決するため、いま本発明によれば（第１０図、第４１圓参［ｌ？？ ）、本発明による半導体メモリ、すなわち置換する冗長メモリセルＲＭＣが置換 すべきメモリセルとして他のメモリフィールドブロックユニットＢＫのなかに配 置されていてよい半導体メモリはプログラム可能な遅延回路Ｄ　Ｌ　’ｉ’を有 する。このプログラム可能な遅延回路ＤＬＹは（相応の半導体メモリモジュール の製造および試験の際に）、半導体メモリの冗長ブロックデコーダＲＢＫが、そ れらに対応付けられている冗長ワード線デコーダＲＷＤＥＣにより少なくとも１ つのこのような冗長ワード線ＲＷＬがアドレス指定の場合に選択可能であるよう にプログラムされている（またはされる）ときにのみプログラムされる（その仕 方は後でまた説明する）８本発明の実施例では、遅延回路ＤＬＹは、半導体メモ リの冗長ブロックデコーダＲＢＫが、それらに対応付けられている冗長ワード線 デコーダＲＷＤＥＣにより、他のメモリフィールドブロックユニ７トＢＫ内に、 付属のメモリセルを置換すべき正規ワード線ＮＷＬとして配置されている少な（ とも１つのこのような冗長ワード線ＲＷＬがアドレス指定の場合に選択可能であ るようにプログラムされている（またはされる）ときにのみプログラムされる。

プログラミング自体は冗長デコーダにおいて通常のヒユーズ技術により行われ得 る。

第１Ｏ図はプログラム可能な遅延回路ＤＬＹの可能な実施例と、このようなプロ グラム可能な遅延回路ＤＬＹと接続可能な能動化装置ＡＣＴの１つとを示す。

プログラム可能な遅延回路ＤＬＹは、一端で電位■ＣＣと接続されているプログ ラム可能な要素Ｆ（一般にヒユーズと呼ばれる）を含んでいる。これまでの説明 のようにここでも正論理が仮定されているので、電位■ＣＣは一般に接地と呼ば れる別の電位■ＳＳよりも正である。プログラム可能な要素Ｆはその他端で高抵 抗の抵抗ＲＦを介して別の電位■ＳＳと接続されている。プログラム可能な要素 Ｆは、冗長技術において一般に通常であるように、いわゆるヒユーズである。要 素Ｆのプログラムされない状態ではプログラム可能な要素Ｆの他端には種として 一方の電位■ＣＣが与えられている（抵抗ＲＦの高抵抗性のゆえに）、それに対 して、要素Ｆのプログラムされた状態（すなわちプログラム可能な要素Ｆが電気 的に遮断されている状態）ではプログラム可能な要素Ｆの他端には抵抗ＲＦのゆ えに別の電位■ＳＳが与えられている。プログラム可能な要素Ｆの他端はオアゲ −）ＯＲＩの第１の入力端と接続されている。オアゲー）ＯＲＩの第２の入力端 はクロック信号φＤＬＹを与えられている。クロック信号φＤＬＹの第１のエツ ジはそのつどの能動化されたブロック選択信号ＢＫＳにくらべて前記の定められ た時間Ｌ２、たとえば前記の３ｎｓだけ遅らされている。オアゲートＯＲ１の出 力端に遅延信号φＢＫＳが生し、この遅延信号が半導体メモリの各能動化装置Ａ ＣＴに供給されている。

プログラム可能な要素Ｆがプログラムされていないかぎり、遅延信号φＢＫＳは 常に論理”１”の値を有する。しかし、プログラム可能な要素Ｆがプログラムさ れていれば、遅延信号φＢＫＳはクロック信号φＤＬＹの経過を有する。すなわ ち遅延信号φＢＫＳは論理”　ｏ　”から論理゛１”への移行は同じ（少なくと も時間Ｌ２だけ遅らされて行われる。このことは第１３図中に示されている。

第１Ｏ図による実施例では能動化装置ＡｃＴは第９図から知られている要素のほ かに２つの入力端を有する別のアントゲ−）ＡＮＤ２をも含んでいる。一方の入 力端はそのつどの能動化装置ＡＣＴに対応付けられているブロック選択信号ＢＫ Ｓと接続されている。他方の入力端は遅延信号φＢＫＳを与えられている。第９ 図による能動化装置ＡｃＴのアンドゲートＡＮＤがその１二のブロック選択（λ 号ＢＫＳを与えられている間は、第１Ｏ図による能動化装置では、この入力端は そのつどの別のアンドゲートＡＮＤ２と接続されている。それ以外は第１０図に よる能動化装置ＡＣＴは第９図による能動化装置と相違していない。

プログラム可能な要素Ｆが、（付属のメモリセルを置換されるべきである正規ワ ード線ＮＷＬと同一のメモリフィールドブロックユニットＢＫに選択すべき冗長 ワード線ＲＷＬが配置されているか否かに無関係に）ワード線アドレス信号ＷＬ ＡＤの適当な組み合わせが半導体メモリに与えられている際に冗長ワード線ＲＷ Ｌを選択するため、冗長ワード線デコーダＲＷＤＥＣの少な（とも１つが付属の 冗長ブロックデコーダＲＢＫを含めてプログラムずべきであるときに、プログラ ムすべきである第１のプログラミングの場合には、プログラム可能な要素Ｆのプ ログラムされた状態でそれぞれ能動化されたブロック選択信号ＢＫＳがそのつど の能動化装置ＡＣＴにおいて遅延信号φＢＫＳにより遅らされてアンドゲートＡ ＮＤに、また、禁止信号Ｉ　Ｎ　ＨＩ　Ｂの状態に関係して、能動化装置ＡＣＴ に付属のメモリフィールドブロックユニットＢＫの能動化のために伝達される。

それに対して、プログラム可能な要素Ｆのプログラムされていない状態ではそれ ぞれ能動化されたブロック選択信号ＢＫＳが相応に遅らされずに伝達される。

（第１のプログラミングの場合と異なり）プログラム可能な要素Ｆが、ワード線 アドレス（３号ＷＬＡＤの適当な組み合わせが半導体メモリに与えられている際 に、付属のメモリセルを置換されるべき正規ワード線ＮＷＬのように同一のメモ リフィールドブロックユニット１３Ｋに配置されている冗長ワード線ＲＷＬを選 択するように、冗長ワード線デコーダＲＷＤＥＣの少なくとも１つが付属の冗長 ブロックデコーダＲＢＫを含めてプログラムすべきであるときにのみ、プログラ ムすべきである第２のプログラミングの場合には、第１２図のように本発明によ れば、冗長ワード線デコーダＲＷＤＥＣの各々、たとえば第６図に示されている ような冗長ワード線デコーダが２つの入力端を有するアンドゲートＩＮＨををす る。

一方の入力端はデコーディング装置ＲＷＤＥＣ１の出力信号ＯＵＴを与えられて いる。他方の入力端はインバータを介して遅延回路ＤＬＹのプログラム可能な要 素Ｆの他方の端と接続されている（第１１図中の信号φＤＥＣ）、アンドゲート ＩＮＨの出力端はトランジスタＴのゲートと接続されている。この配置により禁 止信号ＩＮＨＩＢは、一方ではそのつどの冗長ワード線デコーダＲＷＤＥＣが冗 長ワード線ＲＷＬを選択しており（そのつどのデコーディング装置ＲＷＤＥＣＩ の出力信号ＯＵＴが能動化されている）、またプログラム可能な要素Ｆがプログ ラムされているときにのみ能動化可能である。こうして、考察されている第２の 場合（上記）には、冗長ブロックデコーダＲＢＫおよび冗長ワード線デコーダＲ ＷＤＥＣがそもそもプログラムされていないが、もしくは置換する冗長メモリセ ルＲＭＣが置換すべきメモリセルを有するそのつどの正規ワード線ＮＷＬのよう にそれぞれ同一のメモリフィールドブロックユニットＢＫに専ら配置されている ようにプログラムされている半導体メモリにおいて、それぞれ能動化すべきメモ リフィールドブロックユニットＢＫがその能動化装置ＡＣＴによりその能動化さ れたブロック選択信号ＢＫＳの生起により遅れなしに能動化可能であり、他方に おいてさもなければ（すなわちプログラム可能な要素Ｆがプログラムされている ならば）能動化が遅らされてのみ行われ得ることも可能である。なぜならば、遅 延信号φＢＫＳがクロック信号φＤＬＹの影響に基づいてたとえば第１０図によ る能動化装ＷＡＣＴにおいて有効になるからである。

第１１図による能動化装置ＡＣＴの実施例が第４０図の実施例と相違する点は、 第１０図による両アントゲ−）ＡＮＤおよびＡＮＤ２が第１１図中では３つの入 力端を有する単一のアンドゲートＡＮＤにまとめられていることである。一方の 入力端はそのつどのブロック選択信号ＢＫＳと接続されている。他方の入力端は インバータを介して禁止信号ＩＮＩＩＩＢと接続されている。第３の入力端は遅 延信号φＢＫＳと接続されている０機能的には第１０図による実施例との相違は ない。

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Claims (16)

【特許請求の範囲】
1. １．冗長装置を有する集積半導体メモリであって、−付属の能動化装置（ＡＣＴ ）を介して個々に能動化可能な複数個のメモリフィールドブロックユニット（Ｂ Ｋ）内に配置されている正規メモリセル（ＮＭＣ）を含んでおり、 −メモリフィールドブロックユニット（ＢＫ）がそれらの能動化装置（ＡＣＴ） を介してブロック選択信号（ＢＫＳ）により能動化可能であり、その際にブロッ ク選択信号（ＢＫＳ）がブロックデコーダ（ＢＫＤＥＣ）により半導体メモリに 与えられ得るワード線アドレス信号（ＷＬＡＤ）の第１の部分（ＢＫＡＤ）から 発生可能であり、 −正規メモリセル（ＮＭＣ）がメモリフィールドブロックユニット（ＢＫ）ごと に正規ワード線（ＮＷＬ）および正規ビット線（ＮＢＬ、ＮＢＬ）を介してアド レス指定可能であり、 −そのつどのメモリフィールドブロックユニット（ＢＫ）に対応付けられている ブロック選択信号（ＢＫＳ）による制御のもとにワード線アドレス信号（ＷＬＡ Ｄ）の第２の部分（ＷＬ２ＡＤ）に関係してメモリフィールドブロックユニット （ＢＫ）内の正規ワード線（ＮＷＬ）を選択するための正規ワード線デコーダ（ ＮＷＤＥＣ）と、 −半導体メモリに与えられ得るビット線アドレス信号（ＢＬＡＤ）に関係して正 規ビット線（ＮＢＬ、ＮＢＬ）を選択するためのビット線デコーダ（ＢＤＥＣ） と、 −冗長ワード線（ＲＷＬ）に沿うメモリフィールドブロックユニット（ＢＫ）内 の冗長メモリセル（ＲＭＣ）と、 −冗長ワード線デコーダ（ＲＷＤＥＣ）の実行されたプログラミングに基づいて そのつどの冗長ワード線（ＲＷＬ）を介してアドレス指定可能な冗長メモリセル （ＲＭＣ）が正規ワード線（ＮＷＬ）に沿うメモリセルを機能的に置換すべき場 合に、ワード線アドレス信号（ＷＬＡＤ）の第２の部分（ＷＬ２ＡＤ）に関係し て冗長ワード線（ＲＷＬ）を選択するためのメモリフィールドブロックユニット （ＢＫ）内のプログラム可能な冗長ワード線デコーダ（ＲＷＤＥＣ）とを含んで いる 集積半導体メモリにおいて、 置換する冗長メモリセル（ＲＭＣ）を有する選択すべき冗長ワード線（ＲＷＬ） が置換すべきメモリセルを有する正規ワード線（ＮＷＬ）と同一のメモリフィー ルドブロックユニット（ＢＫ）に配置されている場合にも、置換する冗長メモリ セル（ＲＭＣ）を有する選沢すべき冗長ワード線（ＲＷＬ）が置換すべきメモリ セルを有する正規ワード線（ＮＷＬ）と異なる任意のメモリフィールドブロック ユニット（ＢＫ）に配置されている場合にも、冗長ワード線デコーダ（ＲＷＤＥ Ｃ）を選択するための少なくとも１つのプログラム可能な冗長ブロックデコーダ （ＲＢＫ）を含んでいること を特徴とする冗長装置を有する集積半導体メモリ。
2. ２．少なくともプログラム可能な冗長ブロックデコーダ（ＲＢＫ）が入力側でワ ード線アドレス信号（ＷＬＡＤ）の第１の部分（ＢＫＡＤ）と接続されており、 またそれがプログラムされた状態でメモリフィールドブロックユニット（ＢＫ） 内の冗長ワード線デユーダ（ＲＷＤＥＣ）を駆動するための冗長ブロック選択信 号（ＲＢＫＳ）を発生することを特徴とする請求項１記載の集積半導体メモリ。
3. ３．２つ以上のプログラム可能な冗長ブロックデコーダ（ＲＢＫ）が存在する際 に、プログラム可能な冗長ブロックデコーダ（ＲＢＫ）が冗長ワード線（ＲＷＬ ）を有する各メモリフィールドブロックユニット（ＢＫ）に配置されていること を特徴とする請求項１または２記載の集積半導体メモリ。
4. ４．−２つ以上のプログラム可能な冗長ブロックデコーダ（ＲＢＫ）が存在する 際に、プログラム可能な冗長ブロックデコーダ（ＲＢＫ）がメモリフィールドブ ロックユニット（ＢＫ）に配置されており、−プログラム可能な冗長ブロックデ コーダ（ＲＢＫ）が入力側ですべてのブロック選択信号（ＢＫＳ）と接続されて おり、またーそのつどのメモリフィールドブロックユニット（ＢＫ）のプログラ ム可能な冗長ブロックデコーダ（ＲＢＫ）が、それがプログラムされた状態で出 力側で、置換すべきメモリセルがそのつどのメモリフィールドブロックユニット （ＢＫ）と異なる他のメモリフィールドブロックユニットに配置されているとき にも、このメモリフィールドブロックユニット（ＢＫ）の冗長ワード線デコーダ （ＲＷＤＥＣ）を駆動するための冗長ブロック選択信号（ＲＢＫＳ）を能動化す るようにプログラム可能である ことを特徴とする請求項１記載の集積半導体メモリ。
5. ５．冗長ブロックデコーダ（ＲＢＫ）により駆動されるそのつどの冗長ワード線 デコーダ（ＲＷＤＥＣ）が、そのつどの冗長ワード線デコーダ（ＲＷＤＥＣ）が ワード線アドレス信号（ＷＬＡＤ）の第２の部分（ＷＬ２ＡＤ）に基づいて冗長 ワード線（ＲＷし）を選択する場合に、すべてのメモリフィールドブロックユニ ット（ＢＫ）に共通の、半導体メモリのすべての能動化装置（ＡＣＴ）を禁止す るための禁止信号（ＩＮＨＩＢ）を発生し、他方において禁止信号（ＩＮＨＩＢ ）はさもなければ非能動的状態を有することを特徴とする請求項１ないし４の１ つに記載の集積半導体メモリ。
6. ６．各メモリフィールドブロックユニット（ＢＫ）が、−一方ではそのつどのメ モリフィールドブロックユニット（ＢＫ）内の冗長ワード線デコーダ（ＲＷＤＥ Ｃ）がそのつどの冗長ブロック選択信号（ＲＢＫＳ）により選択されているとき に、また他方ではこの選択された冗長ワード線デコーダ（ＲＷＤＥＣ）がワード 線アドレス信号（ＷＬＡＤ）の与えられている第２の部分（ＷＬ２ＡＤ）に基づ いて冗長ワード線（ＲＷＬ）を選択するときに、能動化された状態を有し、また −さもなければ非能動的状態を有する 能動化信号（φＡＣＴ）を含んでおり、その際に能動化信号（ψＡＣＴ）がその 能動化された状態で、そのつどのメモリフィールドブロックユニット（ＢＫ）が 禁止信号（ＩＮＨＩＢ）の能動化された状態にもかかわらずその能動化装置（Ａ ＣＴ）により能動化されているように、そのつどのメモリフィールドブロックユ ニット（ＢＫ）を司るブロック選択信号（ＢＫＳ）の機能を引き受ける ことを特徴とする請求の範囲１ないし５の１つに記載の集積半導体メモリ。
7. ７．プログラム可能な冗長ブロックデコーダ（ＲＢＫ）が冗長ワード線デコーダ （ＲＷＤＥＣ）の一部であることを特徴とする請求項１ないし６の１つに記載の 集積半導体メモリ。
8. ８．禁止信号（ＩＮＨＩＢ）により能動化された状態で能動化装置（ＡＣＴ）の 不能動化の代わりにブロックデコーダ（ＢＫＤＥＣ）の不能動化が行われること を特徴とする請求項５ないし７の１つに記載の集積半導体メモリ。
9. ９．禁止信号（ＩＮＨＩＢ）により能動化された状態で能動化装置（ＡＣＴ）の 不能動化に追加してブロックデコーダ（ＢＫＤＥＣ）の不能動化も行われること を特徴とする請求項５ないし７の１つに記載の集積半導体メモリ。
10. １０．プログラムされた状態でそのつどのメモリフィールドブロックユニット（ ＢＫ）の能動化されたブロック選択信号（ＢＫＳ）の有効化を予め定められた時 間（ｔ２）だけ遅らせ、またプログラムされない状態では遅廷を行わないプログ ラム可能な遅延回路（ＤＬＹ）を含んでいることを特徴とする請求項１ないし９ の１つに記載の集積半導体メモリ。
11. １１．遅延回路（ＤＬＹ）がプログラムされない状態で禁止信号（ＩＮＨＩＢ） の能動化を阻止することを特徴とする請求項１０記載の集積半導体メモリ。
12. １２．遅らされた有効化かそのつどのメモリフィールドブロックユニット（ＢＫ ）の能動化装置（ＡＣＴ）において行われることを特徴とする請求項１０または １１記載の集積半導体メモリ。
13. １３．禁止信号（ＩＮＨＩＢ）の能動化の阻止が冗長ワード線デコーダ（ＲＷＤ ＥＣ）内で行われることを特徴とする請求項１１または１２記載の集積半導体メ モリ。
14. １４．プログラム可能性がプログラム可能な要素（Ｆ）により与えられているこ とを特徴とする請求項１０ないし１３の１つに記載の集積半導体メモリ。
15. １５．遅延回路（ＤＬＹ）が、行われたプログラミングに基づいて冗長ブロック デコーダ（ＲＢＫ）のどれか１つおよび冗長ワード線デコーダ（ＲＷＤＥＣ）の どれか１つがプログラムされている場合にのみプログラムされていることを特徴 とする請求項１０ないし１４の１つに記載の集積半導体メモリ。
16. １６．遅延回路（ＤＬＹ）が、付属の冗長ブロックデコーダ（ＲＢＫ）を含めて 少なくとも冗長ワード線デコーダ（ＲＷＤＥＣ）の行われたプログラミングに基 づいて置換する冗長メモリセル（ＲＭＣ）を有する少なくとも冗長ワード線（Ｒ ＷＬ）が置換すべきメモリセルを有する相応の正規ワード線（ＮＷＬ）と異なる メモリフィールドブロックユニット（ＢＫ）に配置されている場合にのみプログ ラムされていることを特徴とする請求項１０ないし１４の１つに記載の集積半導 体メモリ。