KR960002015B1 - 병렬 검사 기능을 갖는 용장 메모리 셀을 구비한 반도체 메모리 장치 - Google Patents

병렬 검사 기능을 갖는 용장 메모리 셀을 구비한 반도체 메모리 장치 Download PDF

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KR960002015B1
KR960002015B1 KR1019930001136A KR930001136A KR960002015B1 KR 960002015 B1 KR960002015 B1 KR 960002015B1 KR 1019930001136 A KR1019930001136 A KR 1019930001136A KR 930001136 A KR930001136 A KR 930001136A KR 960002015 B1 KR960002015 B1 KR 960002015B1
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아끼히꼬 가가미
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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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내용 없음.

Description

병렬 검사 기능을 갖는 용장 메모리 셀을 구비한 반도체 메모리 장치
제1도는 용장 메모리 셀들을 구비한 종래 기술의 반도체 장치를 도시한 블럭 회로도.
제2도는 본 발명에 따른 용장 메모리 셀들을 구비한 반도체 메모리 장치의 제1실시예를 도시한 블럭 회로도.
제3a도 내지 제3d도는 제2도의 용장 워드 디코더들의 상세 회로도.
제4도는 제2도의 노말 행 어드레스 활성화 회로의 상세 회로도.
제5도는 제2도의 용장 행 어드레스 활성화 회로의 상세 회로도.
제6도는 제2도의 한 디코더 부분의 상세한 블럭 회로도.
제7도는 제6도의 노말 어드레스 드라이버의 상세 회로도.
제8도는 제6도의 노말 워드 디코더 및 드라이버의 상세 회로도.
제9도는 제6도의 용장 행 어드레스 드라이버의 상세 회로도.
제10도는 제6도의 용장 워드 드라이버의 상세 회로도.
제11도는 제2도의 Y 디코더 부분의 상세한 블럭 회로도.
제12도는 제11도의 용장 Y 디코더의 상세 회로도.
제13도는 제11도의 노말 열 어드레스 드라이버의 상세 회로도.
제14도는 제11도의 Y 디코더의 상세 회로도.
제15도는 제11도의 용장 Y 스위치 드라이버의 상세 회로도.
제16도는 본 발명에 따른 용장 메모리 셀들을 구비한 반도체 메모리 장치의 제2실시예를 도시한 블럭 회로도.
제17도는 제16도의 용장 X 디코더의 상세 회로도.
제18도는 제16도의 노말 행 어드레스 활성화 회로의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
5, 6, 7, 8, 24 : 용장 워드 디코더 9 : 노말 행 어드레스 활성화 회로
10 : 용장 행 어드레스 활성화 회로 14 : 노말 행 어드레스 드라이버
16 : 용장 행 어드레스 드라이버 17 : 용장 워드 드라이버
18, 19 : 노말 열 어드레스 드라이버 23 : 용장 Y 스위치선 드라이브
51, 52, 61, 62, 71, 72, 81, 82, 221, 222 : 퓨즈형 PROM
53, 54, 91, 92, 101, 102, 141∼144, 223, 224, 1801∼1804 : NAND 회로
55, 161, 162, 225, 1805∼1808, 2301∼2304 : NOR 회로
93, 94, 103, 104, 2305∼2308 : 인버터
B1∼B16 : 메모리 셀 블럭
C11, C12, C13,C14…, C41, C42, C43, C44: 메모리 셀
BL1∼BL4 : 비트선, WL1∼WL4 : 워드선
본 발명은 병렬 검사 기능을 갖는 용장 메모리 셀들을 구비한 반도체 메모리 장치에 관한 것으로, 더 특정하게는 용장 디코더에 관한 것이다.
용장 메모리 셀들을 포함한 종래 기술의 반도체 메모리 장치에서는, 메모리 셀 블럭의 셀들을 활성화하기 위한 각각의 노말(normal) 디코더 주변에 하나의 용장 디코더를 설치하고 있다. 다시 말하면, 용장 디코더의 수는 노말 디코더 수와 같다. 따라서, 하나의 메모리 셀 블럭에서 결손 메모리 셀이 발견되면, 레이저 트리밍(trimming)과 같은 방법에 의해 결손(defecfive) 메모리 셀의 어드레스가 동일 메모리 셀 블럭의 대응하는 용장 디코더에 기입된다. 그 결과, 이와 같은 결손 어드레스 용장 디코더가 수신되면, 용장 디코더는 대응하는 노말 디코더를 비활성화시키고 그 대신으로 용장 메모리 셀을 선택함으로써 결손 메모리 셀을 용장 메모리 셀로 대체한다. 이와 같이 하여, 결손 메모리 셀을 해결한다.
한편, 반도체 메모리 장치의 집적화가 발달함에 따라, "1"(또는, "0")이 모든 메모리 셀에 순차적으로 기입된 후, 그로부터 순차적으로 판독되는 매칭 검사에 있어서는 4M 비트 DRAM의 경우 10초 정도의 상당히 긴 시간을 필요로 한다. 따라서, 검사 시간을 줄이기 위해 "JEDEC 표준"과 같은 병렬 검사가 채택되었다. 예를 들면, 4M 비트 DRAM에 있어서, "1"(또는, "0")이 동시에 32개의 메모리 셀들에 기입되고, 그로 부터 동시에 판독된다. 그 결과, 만약 판독 데이타가 일치하지 않으면, 32개의 메모리 셀들 사이의 공통 어드레스, 즉 디제너레이트(degenerate) 어드레스가 대응하는 용장 디코더에 기입됨으로써, 32개의 메모리 셀 전체를 대응하는 메모리 셀들로 대체한다.
그러나, 종래 기술의 반도체 메모리 장치에 대한 병렬 검사에서는 용장 디코더 각각이 메모리 셀 블럭 하나 하나에 제공되어 있기 때문에 디제너레이트 어드레스는 32개의 메모리 셀이 속하는 메모리 셀 블럭을 위한 용장 디코더들 각각에 기입된다. 즉, 만약 32개의 메모리 셀이 4개의 메모리 셀 블럭에 속하면 디제너레이트 어드레스의 기입 동작은 4 용장 디코더들의 4개의 위치에 대해 수행된다. 다시 말하면, 이 기입 동작은 4번 수행되어 검사 시간을 증가시킨다. 이는 다음에 더 상세히 설명될 것이다.
본 발명의 목적은 용장 메모리 셀들을 구비한 반도체 메모리 장치를 위한 병렬 검사의 검사 시간을 줄이는 것이다.
본 발명에 따르면, 각각 한 메모리 셀에 대응하는 다수의 제1어드레스의 디제너레이트 어드레스를 사용하여 선정된 수의 메모리 셀들에 병렬 검사를 수행할 수 있는 반도체 메모리 장치에서, 결손 메모리 셀이 디제너레이트 어드레스를 이용한 병렬 검사에 의해 발견되었을 때, 디제너레이트 어드레스 공간을 포함하는 어드레스는 결손 메모리 셀을 대응하는 용장 메모리 셀로 대체하기 위해 대응하는 단 한군데 용장 디코더에 기입된다. 따라서, 디제너레이트 어드레스 기입 동작의 수는 감소될 수 있고, 검사 시간도 줄일 수 있다.
본 발명은 첨부 도면을 참조하여 종래 기술과 비교한 아래의 상세한 설명으로부터 더 명확하게 이해될 것이다.
본 발명의 실시예를 설명하기 전에 종래 기술의 반도체 메모리 장치에 대해서 제1도를 참조하여 설명한다.
제1도에서, 병렬 검사가 수행될 수 있는 종래 기술의 4M 비트 DRAM이 도시되어 있는데, 참조 부호(B1 내지 B16)은 메모리 셀 블럭들을 표시하고, 각각은 256개의 워드선과 1024개의 비트선 사이의 교차 지점들에 있는 256K 비트 메모리 셀들을 포함한다. 주목할 것은 두개의 비트선이 Y 스위치 라인 신호(YSW)에 의해 동시에 액세스된다는 것이다. 또, 메모리 셀 블럭(B1 내지 B16) 각각은 용장 워드선 및 비트선들 사이의 교차 지점에 있는 용장 메모리 셀들을 포함한다.
X 디코더 및 드라이버(1-1 내지 1-16)이 메모리 셀 블럭(B1 내지 B16)용으로 각각 제공되고, Y 디코더 및 드라이버(2)는 메모리 셀 블럭(B1 내지 B16)의 공용으로 제공된다. X 디코더 및 드라이버(1-1 내지 1-16) 각각은 다수의 워드선을 위한 1A와 같은 노말 워드 디코더 및 다수의 드라이버와 용장 워드선를 위한 1B와 같은 용장 워드 디코더 및 드라이버를 포함한다.
노말 모드에 있어서, 4개의 워드선(WL1, WL2, WL3 및 WL4)와 같은 다수의 워드선들은 X 디코더 및 드라이버(1-1 내지 1-16)에 의해 선택되고, 4개의 비트선(BL1, BL2, BL3 및 BL4)와 같은 다수의 비트선들은 Y 디코더 및 드라이버(2)로부터의 2개의 Y 스위치 신호에 의해 선택됨으로, 16개의 메모리 셀(C11, C12, C13,C14…, C41, C42, C43, 및 C44)를 액세스하여 이들을 16개의 I/O 라인들(도시되지 않음)에 접속시킨다. 그리고나서, I/O 라인들 중 하나가 I/O 선택 회로(도시되지 않음)에 의해 선택되어 하나의 메모리 셀에 대한 액세스를 완료한다.
웨이퍼 스테이지 검사의 병렬 검사 모드에 있어서, C11, C12, C13,C14…, C41, C42, C43, 및 C44와 같은 16개의 메모리 셀들도 또한 X 디코더 및 드라이버(1-1 및 1-16)과 Y 디코더 및 드라이버(2)에 의해 선택되어, 선택된 메모리 셀(C11, C12, C13,C14…, C41, C42, C43, 및 C44)에 "1"과 같은 소정의 데이타가 병렬 기입 회로(3)에 의해 동시에 기입된다. 그후, 판독 동작이 상기 선택된 메모리 셀(C11, C12, C13,C14…, C41, C42, C43, 및 C44)에 동시에 수행되어, 판독 데이타를 16개의 I/O 라인들을 통하여 익스클루시브 OR 회로(4)와 같은 판단 회로에 공급한다. 익스클루시브 OR 회로(4)에 있어서, 적어도 하나의 판독 데이타가 소정의 기입 데이타 "1"과 상이하면, 익스클루시브 OR 회로(4)는 용장 메모리 셀로 대체되어야 할 결손 메모리 셀의 존재를 나타내는 "1" 신호를 발생시킨다.
상기한 상태에서, 메모리 셀(C11)만 결손되고 다른 메모리 셀(C12, C13,C14…, C41, C42, C43, 및 C44)가 노말일 때도, 모든 워드선(WL1, WL2, WL3 및 WL4)을 나타내는 디제너레이트 어드레스가 X 디코더 및 드라이버(1-1,1-5,1-9 및 1-13)의 용장 워드 디코더(1B)에 기입되어야 하며, 이로 인해 모든 메모리 셀(C11, C12, C13,C14…, C41, C42, C43, 및 C44)를 대응하는 용장 메모리 셀들로 대체한다. 다시 말하면, 레이저 트리밍과 같은 방법으로 디제너레이트 어드레스를 기입하는 동작이 4회 반복된다. 따라서, 병렬 검사가 채택되었음에도 검사 시간 단축을 기대할 수는 없다.
제2도에서는 본 발명의 제1실시예를 도시하고 있는데, X 디코더 부분(1'-1 내지 1'-16)은 메모리 셀 블럭(B1 내지 B16)용으로 각각 제공되지만, 이 X 디코더 부분(1'-1 내지 1'-16)은 디제너레이트 어드레스를 위한 용장 워드 디코더들을 포함하지는 않는다. 그 대신, 메모리 셀 블럭(B1, B5, B9 및 B13)용으로 용장 워드 디코더(5)가 제공되고, 메모리 셀 블럭(B2, B6, B10 및 B14)용으로 용장 워드 디코더(6)가 제공되고, 메모리 셀 블럭(B3, B7, B11 및 B15)용으로 용장 워드 디코더(7)이 제공되고, 메모리 셀 블럭(B4, B8, B12 및 B16)용으로 용장 워드 디코더(8)이 제공된다. 또, 용장 워드 디코더(5, 6, 7 및 8)과 X 디코더 부분(1'-1 내지1'-16) 사이에 노말 행(row) 어드레스 활성화 회로(9) 및 용장 행 어드레스 활성화 회로(10)가 제공된다. 이 경우, 용장 워드 디코더(5, 6, 7 및 8) 각각은 결손 메모리 셀을 나타내는 디제너레이트 어드레스를 포함하는 어드레스를 저장하기 위한 두개의 퓨즈형 프로그래머블 판독 전용 메모리(PROM)를 포함한다. 즉, 모든 용장 워드 디코더(5, 6, 7 및 8)가 활성화되지 않아, 이를 디코더 출력 신호(RD0, RD1, RD2, RD3, XR0, XR1, …, XR30및 XR31)가 하이로 된 때, 노말 행 어드레스 활성화 회로(9)는 이의 출력 신호(ø3및 ø4)중 하나를 하이로 만들고 나머지 하나를 로우로 만듦으로써 X 디코더 부분(1'-1 내지 1'-16)의 노말 디코딩 및 구동 부분을 활성화시킨다. 동시에, 용장 행 어드레스 활성화 회로(10)는 이의 출력 신호(ø5및 ø6)를 하이로 하여 X 디코더 부분(1'-1 내지 1'-16)의 용장 구동 부분을 비활성화시킨다. 한편, 5와 같은 용장 워드 디코더들 중 하나가 PROM에 저장된 어드레스에 의해 활성화되어 출력 신호(RD0)와 출력 신호(XR0및 XP1) 중 하나가 로우로 될 때, 노말 행 어드레스 활성화 회로(9)는 출력 신호 (ø3및 ø4) 모두를 하이로 하여, X 디코더 부분(1'-1, 1'-5, 1'-9 및 1'-13)의 노말 디코딩 및 구동 부분을 비활성화시킨다. 이와 동시에, 용장 행 어드레스 활성화 회로(10)는 출력 신호(ø5및 ø6) 중 하나를 로우로 하여 X 디코더 부분(1'-1, 1'-5, 1'-9 및 1'-13)의 용장 구동 부분을 활성화시킴으로써 WL1, WL2, WL3 및 WL4와 같은 워드선들을 대응하는 용장 워드선들로 대체한다.
또, 제2도에서, 참조 부호(11)은 어드레스 신호(X0 내지 X10 및 Y0 내지 Y10)을 수신하여 신호(X0 내지 X10)과 그 반전 신호(내지)[신호(Y0 내지 Y10) 및 그 반전 신호(내지)]을 발생시키는 멀티플렉서를 포함하는 어드레스 버퍼를 표시한다. 참조 부호(12)는 신호(내지및 X0 내지 X10)을 수신하여 (,…)과 같은 여러가지 논리 신호들을 발생시키는 부분 디코더를 표시한다. 주목할 것은 어드레스 신호(X0, X1, …, X7) 및 그 반전 신호들은 메모리 셀 블럭(B1 내지 B16)의 256개의 워드선들로부터 하나의 워드선을 선택하는데 사용된다는 것이다. 또, 어드레스 신호(X8 및 X9) 및 그 반전 신호들은 4개 그룹의 메모리 셀 블럭들 중 하나(즉, 하나의 검사 그룹)를 선택하기 위해 사용된다. 이 경우, 신호()에 의해 지정된 제1그룹은 메모리 셀 블럭(B1, B5, B9 및 B13)에 의해 이루어지고, 신호(X8·)에 의해 지정된 제2그룹은 메모리 셀 블럭(B2, B6, B10 및 B14)에 의해 이루어지고, 신호(·X9)에 의해 지정된 제3그룹은 메모리 셀 블럭(B3, B7, B11 및 B15)에 의해 이루어지고, 신호(X8·X9)에 의해 지정된 제4그룹은 메모리 셀 블럭(B4, B8, B12 및 B16)에 의해 이루어진다. 또, 어드레스 신호(X10) 및 그 반전 신호는 두 그룹의 메모리 셀 블럭으로부터 한 그룹을 선택하는데 사용된다. 이 경우, 신호()에 의해 지정된 제1그룹은 메모리 셀 블럭(B1 내지 B8)로 이루어지고, 신호(X10)에 의해 지정된 제2그룹을 메모리 셀 블럭(B9 내지 B16)으로 이루어진다. 더욱이, 어드레스 신호(Y0)과 그 반전 신호는 두 그룹의 메모리 셀 블럭 중에서 한 그룹을 선택하기 위해 사용된다. 이 경우, 신호()에 의해 지정된 제1그룹은 메모리 셀 블럭(B1, B2, B3, B4, B9, B10, B11 및 B12)로 이루어지고, 신호(Y0)에 의해 지정된 제2그룹은 메모리 셀 블럭(B5, B6, B7, B8, B13, B14, B15 및 B16)으로 이루어진다. 어드레스 신호() 및 그 반전 신호는 I/O 라인들(도시하지 않음)을 스위칭하기 위해 사용된다. 예를 들면, 메모리 셀(C11, C21, C31,C41, C13, C23, C33, 및 C43)은 신호()에 의해 선택되고, 메모리 셀(C12, C22, C32,C42,C14, C24, C34, 및 C44)는 신호(Y1)에 의해 선택된다. 어드레스 신호(Y2) 및 그 반전 신호는 Y 디코더 부분(2)의 일부를 스위칭하는데 사용된다. 예를 들면, 메모리 셀(C11, C21, C31,C41, C12, C22, C32및 C42)는 신호()에 의해 선택되고, 메모리 셀(C13, C23, C33,C43, C14, C24, C34및 C44)는 신호(Y2)에 의해 선택된다. 따라서, 노말 모드에서 C11, C12, C13,C14, C21, C22, C23, C24, C31,C32, C33, C34, C41, C42, C43및 C44와 같은 16개의 메모리 셀들 중 하나는 I/O 선택 회로(도시하지 않음)를 사용하여 4개의 어드레스 신호(X10, Y0, Y1 및 Y2)와 그 반전 신호에 의해 액세스된다. 이와는 반대로, 병렬 검사에서 신호(X10, Y0, Y1 및 Y2)는 임의로(또는 무작위로) 선택되어서, 16개의 메모리 셀 (C11, C12, C13,C14, C21, C22, C23, C24, C31,C32, C33, C34, C41, C42, C43및 C44)이 동시에 액세스될 수 있다.
또, 제2도에서 참조 부호(13)은 행 어드레스 스트로브(RAS) 신호의 반전 신호와 열(column) 어드레스 스트로브(CAS) 신호의 반전 신호를 수신하여 신호()에 동기하여 클럭 신호(ø1)를, 신호(RAS)에 동기하여 클럭 신호(ø2)를, RAS 전(before) 기입 CAS 신호(CBR) 등을 발생시키기 위한 클럭 신호 발생기를 표시한다.
제2도의 회로에 대해서 제3a도, 제3b도, 제3c도, 제3d도 및 제4도 내지 제15도를 참조하여 상세하게 설명될 것이다.
제3a도는 제2도의 용장 워드 디코더(5)의 상세 회로도로서, 16개의 메모리 셀들(C11, C12, …, C44) 중 적어도 하나가 병렬 검사에서 결손이라고 판명될 때, 16개의 메모리 셀에 공용으로 X0 내지 X9로 정의된 디제너레이트 어드레스를 포함하는 X2 내지 X7로 정의된 어드레스는 퓨즈형 PROM(51 또는 52)에 기입된다. 즉, 퓨즈들이 레이저에 의해 트리밍된다. 퓨즈형 PROM(51 또는 52)의 출력들은 NAND 회로(53 및 54)의 입력에 각각 접속되는데, 이 회로는 신호()와 클럭 신호(ø1)의 반전 신호도 수신한다. 더욱이, 퓨즈형 PROM(51 또는 52)의 출력은 클럭 신호(ø1)도 수신하는 NOR 회로(55)의 입력에 접속된다. 따라서 퓨즈형 PROM(51 또는 52)는 클럭 신호[ø2(RAS)]에 의해 활성화되고, NAND 회로(53 및 54)가 신호()와 클럭 신호[ø1()]에 의해 활성화된 후 퓨즈형 PROM(51 또는 52)의 출력들은 NAND 회로(53 및 54)의 출력을 피드백시킴으로써 클램프된다.
제3b도, 제3c도 및 제3d도에 도시된 바와 같이, 용장 워드 디코드(6, 7 및 8)는 용장 워드 디코더(5)와 유사한 구조를 갖고 있지만, 용장 워드 디코더(6, 7 및 8)의 NAND 회로(63, 64, 73, 74, 83 및 84)는 신호(X8·,·X9 및 X8·X9)에 의해 각각 활성화된다.
따라서, 신호(X2, X3,…, 및 X7) 및 그 반전 신호에 의해 정해진 액세스용 어드레스가 퓨즈형 PROM(51, 52, 61, 62, 71, 72, 81 및 82)에 기입된 어드레스중 어느 것과도 일치하지 않을 때 그 모든 출력들은 로우로 되어, 용장 워드 디코더(5, 6, 7 및 8)의 출력(XR0, XR1, RD0, XR10, XR11, RD1, XR20, XR21, RD2, XR30, XR31, RD3)은 하이로 된다. 이와 반대로, 신호(X8 및 X9)를 포함하는 이러한 어드레스가 51과 같은 퓨즈형 PROM에 기입된 어드레스들 중 하나와 일치할 때는, 출력 신호(XR0및 RD0)만 로우로 되고 다른 출력 신호들은 하이상태로 유지된다.
제4도는 제2도의 노말 행 어드레스 활성화 회로(9)의 상세 회로도인데, 노말 행 어드레스 활성화 회로(9)는 2개의 NAND 회로(91 및 92)와 2개의 인버터(93 및 94)를 포함한다. NAND 회로(91 및 92)는 각각 신호(및 X1)을 수신하여, 이들은 용장 워드 디코더(5, 6, 7 및 8)의 출력 신호(RD0, RD1, RD2및 RD3)도 공통으로 수신한다. 신호(X2, X3,…, 및 X7)과 그 반전 신호들에 의해 정해진 액세스용 어드레스가 퓨즈형 PROM에 기입된 어드레스들 중 어느 것과도 일치하지 않을 때, 모든 신호(RD0, RD1, RD2, 및 RD3)은 하이 상태이므로 노말 행 어드레스 활성화 회로(9)의 출력(ø3및 ø4)는 각각 신호(및 X1)과 논리적으로 동일함으로, X 디코더 부분(1'-1, 1'-5, 1'-9 및 1'-13)에 대응하는 노말 디코딩 및 구동 부분을 활성화시킨다. 이와는 반대로, 신호(X8 및 X9)를 포함하는 액세스용 어드레스가 퓨즈형 PROM들에 기입된 어드레스들 중 하나와 일치할 때, 신호(RD0, RD1, RD2, 및 RD3) 중 하나는 로우로 되어, NAND 회로(91 및 92)를 디스에이블 즉, 신호(ø3및 ø4)를 비활성화하므로, 모든 대응하는 X 디코더 부분(1'-1 내지 1'-16)의 노말 디코딩 및 구동 부분을 비활성화한다.
제5도는 제2도의 용장 행 어드레스 활성화 회로(10)의 상세 회로도인데, 용장 행 어드레스 활성화 회로(10)는 2개의 NAND 회로(101 및 102) 및 2개의 인버터(103 및 104)를 포함한다. NAND 회로(101)는 용장 워드 디코더(5, 6, 7 및 8)의 출력 신호(XR0, XR10, XR20및 XR30)을 수신하고, NAND 회로(102)는 용장 워드 디코더(5, 6, 7 및 8)의 출력 신호(XR1, XR11, XR21및 XR31)을 수신한다. 따라서, 신호(X2, X3,…, 및 X7) 및 그 반전 신호들에 의해 정의된 액세스된 어드레스가 퓨즈형 PROM들에 기입된 어드레스들 중 어느 것과도 일치하지 않을 때, 모든 신호(XR0, XR10, XR20, XR30, XR1, XR11, XR21및 XR31)은 하이이며, 따라서 용장 행 어드레스 활성화 회로(10)의 출력(ø5및 ø6)은 하이이고, 따라서 대응하는 X 디코더 부분(1'-1 내지 1'-16)의 용장 구동 부분을 비활성화시킨다. 이와 반대로, 신호(X8 및 X9)를 포함한 액세스용 어드레스가 퓨즈형 PROM에 기입된 어드레스들 중 하나와 일치할 때, 신호(XR0, XR10, XR20, XR30, XR1, XR11, XR21및 XR31) 중 하나는 로우가 되어서, NAND 회로(101 및 102) 중 하나를 디스에이블시킴으로써, 즉 신호(ø5및 ø6) 중 하나를 비활성화함으로써 모든 대응하는 X 디코더 부분(1'-1 내지 1'-16) 의 용장 구동부를 비활성화시킨다.
제6도는 제2도의 X 디코더 부분(1'-i)의 상세 회로도인데, X 디코더 부분(1'-i)는 노말 디코딩 및 구동 부분(1'A) 및 용장 구동 부분(1'B)를 포함한다. 즉, 용장 워드 디코더(5, 6, 7 및 8)이 있기 때문에 X 디코더 부분(1'-i)는 디제너레이트 어드레스에 대한 용장 디코딩 기능을 포함하지 않는다. 노말 디코딩 및 구동 부분(1'A)는 [(ø3) 및 X1(ø4)]를 디코딩하기 위한 프리디코더로 가능하는 노말 행 어드레스 드라이버(14)와,및 X7를 디코딩하기 위한 주 디코더를 기능하는 노말 워드 디코더 및 드라이버를 가짐으로써, 256개의 워드선(WL10내지 WL1255), (28=256)으로부터 한 워드선을 선택한다. 또, 용장 구동 부분(1'B)는 ø5및 ø6을 디코딩하기 위한 용장 행 어드레스 드라이버(16)과,및 X0을 디코딩하기 위한 용장 워드 드라이버(17)을 가짐으로써, 4개의 용장 워드선(RW10, RW11, RW12및 RW13)으로부터 하나의 용장 워드선을 선택한다. 노말 행 어드레스 드라이브(14) 및 용장 행 어드레스 드라이버(16)은 신호(·및 X8·X9)중 하나에 의해 활성화되기 때문에, X 디코더 부분(1'-i) 전체는 신호((·및 X8·X9) 중 하나에 의해 활성화된다.
제6도에서, 신호(X2, X3,…, 및 X7) 및 그 반전 신호들에 의해 정의된 액세스용 어드레스가 제3a도 내지 제3d도의 퓨즈형 PROM에 기입된 어드레스들 중 어느 것과도 일치하지 않아서 제4도의 노말 행 어드레스 활성화 회로(9)의 신호(ø3및 ø4)가 각각 신호(및 X1)과 논리적으로 동일할 때, 노말 행 어드레스 드라이버(14)는 출력 신호(RA10, RA11, RA12, 및 RA13) 중 하나가 신호(및 X1)에 의존하게 하고, 따라서 노말 워드 디코더 및 드라이버(15)는 256개의 워드선으로부터 하나의 워드선을 선택한다. 한편, 제5도의 용장 행 어드레스 활성화 회로(10)의 신호(ø2및 ø6)이 둘다 하이이기 때문에, 용장 행 어드레스 드라이버(16)은 활성화되지 않고, 따라서 용장 워드 드라이버(17)은 활성화되지 않음으로, 모든 용장 워드선(RW10, RW11, RW12및 RW13)을 비활성화시킨다. 이와 반대로 제6도에서 신호(X8 및 X9)를 포함한 액세스용 어드레스가 제3a도 내지 제3d도의 퓨즈형 PROM에 기입된 어드레스들 중 하나와 일치할 때, 제4도의 노말행 어드레스 활성화 회로(9)는 비활성화되어 노말 행 어드레스 드라이버(14)의 노말 워드 디코더 및 드라이버(15)를 디스에이블시켜, 256개의 모든 워드선들을 비활성화시킨다. 한편, 제5도의 용장 행 어드레스 활성화 회로(10)의 신호(ø5및 ø6) 중 하나가 하이이기 때문에, 용장 행 어드레스 드라이버(16)은 출력신호(PRA10및 PRA11) 중 하나를 하이로 만들고, 따라서 용장 워드 드라이버(17)은 4개의 용장 워드선(RW10, RW11, RW12및 RW13)으로부터 하나의 용장 워드선을 선택한다.
제7도는 제6도는 노말 행 어드레스 드라이버(14)의 상세 회로도인데, 노말 행 어드레스 드라이버(14)는 신호(및 X8·X9) 중 하나에 의해 활성화된 4개의 NAND 회로(141, 142, 143 및 144)와, 적절한 스텝-업(step-up) 회로(도시되지 않음)를 사용하여 전원 전압(VDD)를 부스트하여 얻은 전압(VHH)에 의해 구동되는 4개의 드라이버(145, 146, 147 및 148)을 포함한다. 신호(ø3및 ø4) 중 하나가 하이일 때, NAND 회로(141, 142, 143 및 144) 중 하나는 그 출력을 로우가 되게 하여 드라이버(145, 146, 147 및 148) 중 하나를 활성화시킨다. 예를 들면, X0="1"(하이)이고 ø3="1"(하이)이고 ø4="0"(로우)이면, NAND 회로(141)의 출력은 로우가 되어 드라이버(145)를 활성화시킴으로써 출력(RA10)을 하이가 되게 한다. 이와 반대로, 신호(ø3및 ø4)가 둘다 로우일 때, NAND 회로(141, 142, 143 및 144) 중 아무것도, 따라서 드라이버(145, 146, 147 및 148) 중 아무것도 활성화되지 않는다.
제8도는 제6도의 노말 워드 디코더 및 드라이버(15)의 상세 회로도인데, 노말 워드 디코더 및 드라이버(15)는 제7도의 노말 행 어드레스 드라이버(14)의 신호(RA10, RA11, RA12및 RA13) 중 하나에 의해 활성화된 64개의 디코딩 및 구동 부분(1501 내지 1564)를 포함한다. 또, 디코딩 및 구동 부분(1501 내지 1564)는 및과 같은 3개 신호의 AND 논리값에 의해 활성화된다. 예를 들면, 만약 RA10=X2·="1"(하이)이면, 디코딩 및 구동 부분(1502)는 워드선(WL14, WL15, WL16, 및 WL17)로부터 워드선(WL14)를 선택한다. 즉, 노말 워드 디코더 및 드라이버(15)는 256개의 워드선(WL10내지 WL255)로부터 워드선(WL14)를 선택한다.
제9도는 제6도의 용장 행 어드레스 드라이버(16)의 상세 회로도인데, 용장 행 어드레스 드라이버(14)는 신호(및 X8·X9) 중 하나에 의해 활성화되는 두개의 NOR 회로(161 및 162)와, 전압(VHH)에 의해 구동되는 두개의 드라이버(163 및 164)를 포함한다. 신호(ø5및 ø6) 중 하나가 로우일 때, NOR 회로(161 및 162) 중 하나는 그 출력을 로우가 되게 하여 드라이버(163 및 164) 중 하나를 활성화시킨다. 예를 들면, 만약 ø5="0"(로우)이고, ø6="1"(하이)이면, NOR 회로(161)의 출력은 로우가 되어 드라이버(163)을 활성화시키고, 따라서 출력(RRA10)를 하이가 되게 한다. 이와 반대로 신호(ø5및 ø6)이 모두 하이일 때, NOR 회로(161 및 163) 중 아무 것도 활성화되지 않고, 따라서 드라이버(163 및 164)의 어느 것도 활성화되지 않는다.
제10도는 용장 워드 드라이버(17)의 상세한 회로도인데, 용장 워드 드라이버(17)은 제9도의 용장 행 어드레스 드라이버(16)의 신호(RRA10및 RRA11) 중 하나에 의해 활성화되는 두개의 구동 부분(171 및 172)를 포함한다. 또, 구동 부분(171 및 172)는 두 신호(및 X0)에 의해 활성화된다. 예를 들면, 만약 RRA10=X0="1"(하이)이면, 구동 부분(171)은 용장 워드선(RWL10및 RWL11)로부터 용장 워드선(RWL10)을 선택한다. 즉, 용장 워드 드라이버(17)은 4개의 용장 워드선(RWL10및 RWL13)으로부터 용장 워드선(RWL10)을 선택한다.
제11도는 제2도의 Y 디코더 및 드라이버(2)의 상세 회로도인데, Y 디코더 및 드라이버(2)는 노말 디코딩 및 구동 부분과 용장 디코딩 및 구동 부분을 포함한다. 노말 디코딩 및 구동 부분은 Y3 및 Y4를 디코딩하기 위한 프리디코더로 가능하는 두개의 노말 열 어드레스 드라이버(18 및 19)와, 및 Y10을 디코딩하기 위한 주 디코더로 기능하는 두개의 Y 디코더(20 및 21)을 가짐으로써, 512개의 Y 스위치 신호선(YSW0 내지 YSW511), (29=512)로부터 하나의 Y 스위치 신호선을 선택한다. 또, 용장 디코딩 및 구동 부분은 용장 Y 디코더(22)와 용장 Y 스위치선 드라이버(23)을 가짐으로써, 4개의 용장 Y 스위치선(RYS0, RYS1, RYS2 ALC RYS3)으로부터 하나의 용장 스위치선을 선택한다. 용장 Y 디코더(22)는 제12도에 도시된 것처럼에 의해 정의된 두개의 결손 Y 스위치 신호선을 나타내는 두개의 어드레스를 저장하기 위한 두개의 퓨즈형 PROM을 갖고 있다.
제12도에서, 16개의 메모리 셀(C11, C12,…,C44)중 적어도 하나가 병렬 검사에서 결선이라고 판명될 때, 퓨즈형 PROM(221 또는222)에 기입된 Y3 내지 Y10에 의해 정의된 어드레스, 즉 그 퓨즈들은 레이저에 의해 트리밍된다. 퓨즈형 PROM(221 및 222)의 출력들은 각각 NAND 회로(233 및 224)의 입력들에 접속되고, 상기 NAND 회로는 또 그 클럭 신호(ø1및 ø7)의 조합을 수신한다. 즉, 퓨즈형 PROM(221 및 222)는 클럭 신호[ø1(RAS)]가 로우이고 감지 동작이 수행되고 있다는 것을 나타내기 위해 클럭 신호(ø7)가 하이일 때만 활성화된다. 더욱이, 퓨즈형 PROM(221 및 222)의 출력들은 NOR 회로(225)의 입력들에 접속된다. 따라서, 퓨즈형 PROM(221 및 222)는 클럭 신호(ø1및 ø7)의 조합에 의해 활성화되고, NAND 회로(223 및 224)가 클럭 신호(ø1및 ø7)의 조합에 의해 활성화된 후, 퓨즈형 PROM(221 및 222)의 출력들은 NAND 회로(223 및 224)의 출력을 피드백시킴으로써 클램프된다.
다시 제11도에서, 신호(Y3, Y4,…,Y10) 및 그 반전 신호에 의해 정의된 액세스용 어드레스가 제12도의 용장 Y 디코더(22)에 기입된 어드레스들 중 어즈 것과도 일치하지 않아도 제12도의 NOR 회로(225)의 신호(YR)이 로우일 때, 노말 열 어드레스 드라이버(18 및 19)와 Y 디코더(20 및 21)은 512개의 Y 스위치선(YSW0 내지 YSW511)로부터 하나의 Y 스위치선을 선택한다. 한편, 제12도의 NAND 회로(223 및 224)의 신호(YR1 및 YR2)가 하이이기 때문에, 용장 열 어드레스 드라이버(23)은 활성화되지 않고, 따라서 용장 Y 스위치선 드라이버(23)은 활성화되지 않아서 모든 용장 Y 스위치선(RYS0, RYS1, RYS2 및 RYS3)을 비활성화시킨다.
이와 반대로, 제11도에서 신호(Y3, Y4,… 및 Y10)과 그 반전 신호들에 의해 정의된 액세스용 어드레스가 제12도의 용장 Y디코더(22)의 퓨즈형 PROM에 기입된 어드레스들 중 하나와 일치하여 제12도의 NOR 회로(225)의 신호(YR)이 하이일 때, 노말 열 어드레스 드라이버(18 및 19)와 Y 디코더(20 및 21)은 비활성됨으로써 512개의 Y 스위치선(YSW0 내지 YSW511) 모두를 비활성화시킨다. 한편, 제12도의 NAND 회로(223 및 224)의 신호(YR1 및 YR2) 중 하나가 로우이기 때문에, 용장 열 어드레스 드라이버(23)는 활성화 되고, 따라서 용장 Y 스위치선 드라이버(23)가 활성화되어 용장 Y 스위치선 (RYS0, RYS1, RYS2, 및 RYS3)중 하나를 활성화시킨다.
제11도 및 제12도에서, 주목할 것은 참조 부호(ø8)은 Y 어드레스를 위한 어드레스 천이 검출(ATD) 신호를 나타낸다는 것이다. 즉, Y 어드레스의 한 비트가 변경될 때, 신호(ø8)은 Y 어드레스 천이 검출 회로(도시되지 않음)에 의해 짧은 기간 동안 로우가 된다.
제13도는 제11도의 노말 열 어드레스 드라이버[18(19)]의 상세 회로도인데, 노말 열 어드레스 드라이버[18(19)]는 크럭 신호(ø1)이 로우이고 클럭신호(ø7)이 하이일 때 활성화되는 4개의 NAND 회로(1801, 1802, 1803, 및 1804)를 포함하고, 신호[(Y2) 및 YR]이 하이일 때 활성화되는 4개의 NOR 회로(1805, 1806, 1807 및 1808)를 또한 포함한다. 즉, 회로(1801 내지 1808)는 모두 활성화된 상태에서 드라이버(1809, 1910, 1811, 및 1812) 중 단 하나만이 활성화된다. 예를 들면, 만약 Y3=Y4="1"(하이)이면, 드라이버(1812)는 NAND 회로(1804) 및 NOR 회로(1808)에 의해 활성화됨으로써 그 출력[RE3(RE3)]을 하이가 되게 한다.
제14도는 제11도의 Y 디코더[20(21)]의 상세 회로도인데, Y 디코더[20(21)] 제13도의 노말 열 어드레서 드라이버[18(19)]의 신호[RE0(RE0'), RE1(RE1'), RE2(RE2') 및 RE3(RE3')] 중 하나에 의해 활성화되는 64개의 디코딩 부분(2001 내지 2064)를 포함한다. 또, 디코딩 부분(2001 내지 2064)는 (및)과 같은 3개의 신호의 AND 논리값에 의해 활성화된다. 예를 들면, 만약 RE3'=Y5·Y6=Y7·Y8=Y9·Y10="1"(하이)이면, 디코딩 부분(2064)는 Y 스위치선(YSW252, YSW253, YSW254 및 YSW255)로부터 Y 스위치선(YSW255)를 선택한다. 즉, Y 디코더(20 및 21)은 512개의 Y 스위치선(YSW0 내지 YSW511)로부터 Y 스위치선(YSW255)를 선택한다.
제15도는 제11도의 용장 Y 스위치 드라이버(23)의 상세 회로도인데, 용장 스위치 드라이버(23)은 용장 Y 디코더(22)의 신호(YR1 및 YR2)과 신호(및 Y2)의 논리적 조합을 수신하기 위한 4개의 NOR 회로(2301, 2302, 2303 및 2304), 4개의 인버터(2305, 2306, 2307 및 2308), 및 4개의 인버터(드라이버)(2309, 2310, 2311 및 2312)를 포함한다. 즉, ()에 의해 정해진 액세스용 어드레스가 제12도의 퓨즈형 PROM(221 및 222)에 기입된 어드레스들 중 어느 것과도 일치하지 않아서 신호(YR1 및 YR2)이 둘다 하이일 때, 드라이버(2309, 2310, 2311, 및 2312)중 아무 것도 활성화되지 않는다. 즉, 용장 Y 스위치선(RYS0, RYS1, RYS2 및 RYS3) 중 아무 것도 선택되지 않는다. 이와 반대로, (Y3, Y3,…,Y10, 및 Y10)에 의해 정의된 액섹스용 어드레스가 제12도의 퓨즈형 PROM(221 및 222)에 기입된 어드레스들 중 하나와 일치하여서 신호(YR1 및 YR2) 중 하나가 로우일 때, 드라이버(2309, 2301, 2311 및 2312) 중 하나가 활성화된다. 즉, 용장 Y 스위치선(RYS0, RYS1, RYS2 및 RYS3) 중 하나가 신호(및 Y2)에 따라 선택된다. 예를 들면, 만약 YR1=Y2="0"(로우)이고 YR2=="1"(하이)이면, 드라이버(2311)이 활성화되어 용장 Y 스위치선(RYS2)를 선택한다.
따라서, 제1실시예에서 병렬 검사를 위한 디제너레이트 어드레스들의 관점에서 다수의 메모리 셀 블럭용으로 하나의 용장 워드 디코더가 제공되기 때문에, 기입 동작(레이저 트리밍 동작)의 수는 감소되어 병렬 검사의 검사 시간을 단축할 수 있다.
위에서 말한 제1실시예에서, 주목할 것은 용장 Y 디코더 및 드라이버(2)가 필수적이지는 않다는 것이다. 또, 병렬 검사에서 신호(및 Y2)를 16개의 메모리 셀을 동시에 검사하기 위해서 검사 제어 회로(도시되지 않음)에 의해 둘다 "1"로 된다.
제16도는 본 발명의 제2실시예를 도시하고 있는데, 제1실시예의 용장 워드 디코더(5, 6, 7 및 8) 대신 단일 용장 워드 디코더(24)가 제공된다. 즉, 용장 워드 디코더(24)는 모든 메모리 셀 블럭(B1 내지 B16)의 공용으로 제공된다. 따라서, 제17도에 도시된 것처럼 메모리 셀 블럭의 그룹(B1, B5, B9, B13; B2, B6, B10, B14; B3, B7, B11, B15; 및 B4, B8, B12, B16)을 식별하기 위한 신호(및 X8·X9) 중 어느 것도 용장 워드 디코더(24)에 공급되지 않는다.
제17도를 참조하면, 퓨즈형 PROM(241 및 242)는 제3a도 내지 제3d도의 용장 위드 디코더(5, 6, 7 및 8)의 퓨즈형 PROM(51, 52, 61, 62, 71, 72, 81 및 82)에 대응하지만, 신호() 및 X8·X9)를 수신하지 않는다. 또, 참조 부호(ø9)는 (X0)과 같은 X 어드레스 신호의 활성화를 나타내는 클럭 신호를 표시한다. 예를 들면, 클럭 신호(ø9)는 신호(및 X0)을 수신하기 위한 익스클루시브 OR회로(도시되지 않음)에 의해 얻어질 수 있다.
또, 제18도에서 용장 워드 디코더(24)의 신호(RD)는 제2도의 용장 워드 디코더(5, 6, 7 및 8)의 4개의 신호(RD0, RD1, RD2및 RD3)으로 가능하기 때문에, 노말 어드레스 활성화 회로(25)는 제4도의 회로를 간단하게 하여 얻을 수 있다.
더욱이, 제16도에서 용장 워드 디코더(24)의 신호(XR0및 XR1)이 4개의 신호(XR0, XR10, XR20및 XR30)와 제2도의 용장 워드 디코더(5, 6, 7 및 8)의 4개의 상호(XR1, XR11, XR21및 XR31)로 가능하기 때문에, 신호(XR0및 XR1)은 각각 신호(ø5및 ø6)으로 직접 기능한다. 따라서, 제2도의 용장 행 어드레스 활성화 회로(10)은 제공되지 않는다.
위에서 말한 제2실시예에서 퓨즈형 PROM의 수가 제1실시예에 비해 감소되었기 때문에 결손 메모리셀의 교체율이 제1실시예에 비해 감소된다. 그러나, 제1실시예에서와 같은 방식으로 병렬 검사의 검사 시간은 제2실시예에 의해서도 감소될 수 있다.

Claims (5)

  1. 다수의 메모리 셀(C0, C1…); 제1어드레스(X0-X10, Y0-Y10)에 의해 상기 메모리 셀들 중 하나를 액세스시키기 위한 노말(normal) 디코더 수단; 상기 제1어드레스의 소정값들의 디제너레시들(degenaracoes)를 나타내는 디제너레이트(degenerate) 어드레스(X0-X9, Y3-Y10)에 의해서 소정수의 상기 메모리 셀들을 동시에 검사하기 위한 병렬 검사 수단(3, 4); 다수의 용장 메모리 셀; 및 제2어드레스에 의해 상기 용장 메모리 셀들을 액세스시키기 위한 용장 디코더 수단을 포함하고, 상기 디제너레이트 어드레스에 의해 검사된 상기 소정수의 상기 메모리 셀들 중 적어도 한 셀이 결손된 것으로 판명될 때 상기 용장 디코더 수단의 단지 한 위치에 상기 제2어드레스로서 상기 디제너레이트 어드레스가 기입되어 상기 적어도 하나의 결손 메모리 셀이 이에 대응하는 용장 메모리 셀로 교체되고, 상기 제2어드레스의 공간이 상기 디제너레이트 어드레스의 공간과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀들과 상기 용장 메모리 셀들이 다수의 메모리 블럭(B1, B2,…B16)으로 나누어지고, 상기 메모리 블럭은 다시 다수의 검사 그룹(B1, B5, B9, B13; B2, B6, B10, B14; B3, B7, B11, B15; B4, B8, B12, B16)으로 나누어지고, 상기 노말 디코더 수단(14, 15)는 상기 메모리 블럭 각각에 별도로 제공되고, 상기 용장 디코더 수단(5, 6, 7, 8,)은 상기 검사 그룹들 각각에 별도로 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 메모리 셀들은 다수의 워드선들과 다수의 비트선들 간의 교차 지점에 배치되고, 상기 용장 메모리 셀들은 다수의 용장 워드선들과 상기 비트선들 간의 교차 지점에 배치되며, 상기 노말 디코더 수단은 드라이버를 포함하는 다수의 일련의 노말 워드 디코더(14, 15)를 포함하고, 이들 디코더 각각은 상기 워드선들 중 하나를 활성화시키기 위해 상기 메모리 블럭들 중 하나에 각각 제공되며, 상기 용장 디코더 수단은 상기 용장 워드선들 중 하나를 활성화시키기 위해 상기 메모리 블럭들 하나에 제공되는 다수의 용장 구동 회로(16, 17); 및 상기 용장 구동 회로들을 활성화시키기 위해 상기 검사 그룹들 중 하나에 각각 제공되는 다수의 용장 워드 디코더(5, 6, 7, 8)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 메모리 셀들 및 상기 용장 메모리 셀들은 다수의 메모리 블럭(B1, B2,…,B16)으로 나누어지고, 상기 메모리 블럭들은 다수의 검사 그룹(B1, B5, B9, B13; B2, B6, B10, B14; B3, B7, B11, B15; B4, B8, B12, B16)으로 더 나누어지며, 상기 노말 디코더 수단(14, 15)은 상기 메모리 블럭들 각각에 별도로 제공되고, 상기 용장 디코더 수단(24)은 상기 검사 그룹들 각각에 공통으로 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 메모리 셀들은 다수의 워드선들과 다수의 비트선들 사이의 교차 지점에 배치되고, 상기 용장 메모리 셀들은 다수의 용장 워드선들과 상기 비트선들 사이의 교차 지점에 배치되고, 상기 노말 디코더 수단은 상기 워드선들 중 하나를 활성화시키기 위해 상기 메모리 블럭들 중 하나에 각각 제공되는 드라이버를 포함하는 다수의 일련의 노말워드 디코더(14, 15)를 포함하고 상기 용장 디코더 수단은 상기 용장 워드선들 중 하나를 활성화시키기 위해 상기 메모리 블럭들 중 하나에 각각 제공되는 다수의 용장 구동 회로(16, 17); 및 상기 용장 구동 회로들을 활성화시키기 위해 상기 검사 그룹들 전체에 대해 공통으로 제공되는 단일 용장 워드 디코더(24)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06338199A (ja) * 1993-05-27 1994-12-06 Hitachi Ltd 半導体記憶装置
JPH07153296A (ja) * 1993-11-26 1995-06-16 Nec Corp 半導体記憶装置
JPH08161899A (ja) * 1994-04-29 1996-06-21 Texas Instr Inc <Ti> メモリデバイスおよび半導体デバイステスト方法
DE19655006C2 (de) * 1995-03-30 2001-12-06 Mitsubishi Electric Corp Halbleiterchip
JPH09107048A (ja) 1995-03-30 1997-04-22 Mitsubishi Electric Corp 半導体パッケージ
US6111800A (en) * 1997-12-05 2000-08-29 Cypress Semiconductor Corporation Parallel test for asynchronous memory
US6249466B1 (en) * 2000-03-23 2001-06-19 Cypress Semiconductor Corp. Row redundancy scheme
JP2002208299A (ja) * 2001-01-04 2002-07-26 Mitsubishi Electric Corp 半導体記憶装置
US6975945B2 (en) * 2003-08-26 2005-12-13 Hewlett Packard Development Company, L.P. System and method for indication of fuse defects based upon analysis of fuse test data
KR100851996B1 (ko) * 2007-02-12 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로 및 방법
JP5405007B2 (ja) 2007-07-20 2014-02-05 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR20140082173A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 어드레스 카운팅 회로 및 이를 이용한 반도체 장치
US9905315B1 (en) * 2017-01-24 2018-02-27 Nxp B.V. Error-resilient memory device with row and/or column folding with redundant resources and repair method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2590897B2 (ja) * 1987-07-20 1997-03-12 日本電気株式会社 半導体メモリ
JP2780354B2 (ja) * 1989-07-04 1998-07-30 富士通株式会社 半導体メモリ装置
KR920010347B1 (ko) * 1989-12-30 1992-11-27 삼성전자주식회사 분할된 워드라인을 가지는 메모리장치의 리던던시 구조

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