DE69321623T2

DE69321623T2 - Redundanzspeicherzellen mit Parallelprüffunktion enthaltendes Halbleiter-Speichergerät

Info

Publication number: DE69321623T2
Application number: DE69321623T
Authority: DE
Inventors: Akihiko Minato-Ku Tokyo Kagami
Original assignee: NEC Corp
Current assignee: Micron Memory Japan Ltd
Priority date: 1992-01-30
Filing date: 1993-01-27
Publication date: 1999-06-17
Anticipated expiration: 2013-01-28
Also published as: EP0553788A2; EP0553788B1; JPH05210998A; KR930017042A; EP0553788A3; DE69321623D1; US5394369A; KR960002015B1

Description

Hintergrund der Erfindung

Erfindungsgebiet

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung mit eingebauten redundanten Speicherzellen, die eine Parallel-Testfunktion haben, und insbesondere eine Verbesserung eines Redundanzdekoderteils derselben.

Beschreibung des Standes der Technik

In einer Halbleiterspeichervorrichtung gemäß dem Stand der Technik mit eingebauten Redundanzspeicherzellen ist ein Redundanzdekoder an der Peripherie jedes Normaldekoders vorgesehen, um die Speicherzellen eines Speicherzellenblockes zu aktivieren. Anders ausgedrückt, die Anzahl von Redundanzdekodern ist gleich der Anzahl der Normaldekoder. Wenn daher eine defekte Speicherzelle in einem Speicherzellenblock gefunden wird, wird die Adresse der defekten Speicherzelle in den entsprechenden Redundanzdekoder desselben Speicherzellenblockes mittels Laserabgleich od. dgl. eingeschrieben. Als ein Ergebnis wird, wenn eine derartige Defekt-Adresse vom Redundanzdekoder empfangen wird, der Redundanzdekoder einen entsprechenden Normaldekoder deakti vieren, und an seiner Stelle die Redundanzspeicherzelle wählen, um dadurch die defekte Speicherzelle durch die Redundanzspeicherzelle zu ersetzen. Somit ist die defekte Speicherzelle gelindert.
Nachdem sich andererseits die Integration von Halbleiterspeichervorrichtungen entwickelt hat, benötigt ein Lauftest, bei dem "1" oder "0" sequentiell in alle Speicherzellen eingeschrieben werden und die Daten danach sequentiell herausgelesen werden, eine beträchtliche Zeit, wie beispielsweise 10 s im Fall eines 4 Mbit-DRAM (Dynamischer Direktzugriffsspeicher). Um daher die Testzeit zu reduzieren, wurde ein Paralleltest, wie beispielsweise "JEDEC"-Standard entwickelt. Beispielsweise wird bei einem 4-Mbit-DRAM "1" (oder "0") simultan in 32 Speicherzellen eingeschrieben, und danach werden die Daten simultan ausgelesen. Als ein Ergebnis wird, wenn die ausgelesenen Daten nicht übereinstimmen, eine gemeinsame Adresse zwischen den 32 Speicherzellen, d. h. eine degenerierte Adresse in die entsprechenden Redundanzdekoder eingeschrieben, um dadurch alle 32 Speicherzellen durch ihre entsprechenden Redundanzspeicherzellen zu ersetzen.
Bei den Paralleltests für die Halbleiterspeichervorrichtung gemäß dem Stand der Technik wird jedoch die degenerierte Adresse in jeden der Redundanzdekoder für die Speicherzellenblöcke, zu welchen die 32 Speicherzellen gehören, eingeschrieben, da jeder der Redundanzdekoder für jeweils einen Speicherzellenblock vorgesehen ist. Das heißt, wenn die 32 Speicherzellen zu vier Speicherzellenblöcken gehören, wird der Einschreibvorgang der degenerierten Adresse an vier Orten der Redundanzdekoder durchgeführt, anders gesagt, dieser Einschreibvorgang wird vierfach durchgeführt, wodurch die Testzeit erhöht wird. Dies wird im einzelnen später erklärt.
Eine derartige Halbleiterspeichervorrichtung, die alle Merkmale des Oberbegriffs des Patentanspruchs 1 enthält, ist offenbart in I.E.E.E. Journal of Solid State Circuits, Vol. 24, Nr. 1, Feb. 1998, New York, USA, Seite 43 bis 49, von Y. Nishimura u. a., "Redundancy Test-Time Reduction Technique in 1 Mbit-DRAM with a Multibit Test Mode". Diese Veröffentlichung offenbart einen MBT-Modus zum simultanen Testen von vier Bits, um dadurch die Testzeit zu verkürzen. Es sind jedoch für jeden Speicherblock zwei Ersatzspalten vorgesehen, und jede Ersatzspalte ist aus 256 Redundanzbits gebildet. Zusätzlich werden vier Normalspalten, die ein defektes Bit enthalten, durch vier Ersatzspalten ersetzt.

Zusammenfassung der Erfindung

Es ist eine Aufgabe der vorliegenden Erfindung, die Testzeit eines Paralleltests einer Halbleiterspeichervorrichtung mit Redundanzspeicherzellen zu verkürzen. Gemäß der vorliegenden Erfindung wird diese Aufgabe durch eine Halbleiterspeichervorrichtung gemäß Patentanspruch 1 gelöst. Die abhängigen Patentansprüche beziehen sich auf weitere, vorteilhafte Aspekte der vorliegenden Erfindung.
Gemäß der vorliegenden Erfindung wird in einer Halbleiterspeichervorrichtung, die einen Paralleltest bei einer vorbestimmten Anzahl von Speicherzellen durchführen kann, unter Verwendung einer degenerierten Adresse einer Vielzahl von ersten Adressen, die jeweils einer Speicherzelle entsprechen, wenn durch einen Paralleltest eine defekte Speicherzelle gefunden worden ist, unter Verwendung der degenerierten Adresse, deren Ort den Ort der degenerierten Adresse enthält, in nur einen Ort des entsprechenden Redundanzdekoders eingeschrieben, um die defekte Speicherzelle durch ihre entsprechende Redundanzspeicherzelle zu ersetzen. Auf diese Art und Weise kann die Anzahl der Ein schreibvorgänge für eine degenerierte Adresse verringert werden, um dadurch die Testzeit zu verkürzen.

Kurze Beschreibung der Figuren

Die vorliegende Erfindung wird aus der folgenden Beschreibung klarer verständlich, verglichen mit dem Stand der Technik, und unter Bezugnahme auf die begleitenden Figuren, in welchen zeigt:
Fig. 1 ein Blockschaltbild zur Erläuterung einer Halbleiterspeichervorrichtung mit Redundanzspeicherzellen gemäß dem Stand der Technik;
Fig. 2 ein Blockschaltbild zur Erläuterung einer ersten Ausführungsform der Halbleiterspeichervorrichtung mit Redundanzspeicherzellen gemäß der vorliegenden Erfindung;
Fig. 3A, 3B, 3C und 3D detaillierte Schaltbilder der Redundanzwortdekoder gemäß Fig. 2;
Fig. 4 ein detailliertes Schaltbild der Normalzeilenadress-Aktivierungsschaltung;
Fig. 5 ein detailliertes Schaltbild der Redundanzzeilenadress-Aktivierungsschaltung gemäß Fig. 2;
Fig. 6 ein detailliertes Blockschaltbild eines Dekoderteils gemäß Fig. 2;
Fig. 7 ein detailliertes Schaltbild eines Normalzeilenadresstreibers gemäß Fig. 6;
Fig. 8 ein detailliertes Schaltbild des Normalwortdekoders und -treibers gemäß Fig. 6;
Fig. 9 ein detailliertes Schaltbild des Redundanzzeilenadresstreibers gemäß Fig. 6;
Fig. 10 ein detailliertes Schaltbild des Redundanzworttreibers gemäß Fig. 6;
Fig. 11 ein detailliertes Blockschaltbild des Y-Dekoderteils gemäß Fig. 2;
Fig. 12 ein detailliertes Schaltbild des Redundanz-Y-Dekoders gemäß Fig. 11;
Fig. 13 ein detailliertes Schaltbild des Y-Dekoders gemäß Fig. 11;
Fig. 14 ein detailliertes Schaltbild des Y-Dekoders gemäß Fig. 11;
Fig. 15 ein detailliertes Schaltbild des Redundanz-Y- Schalttreibers gemäß Fig. 11;
Fig. 16 ein Blockschaltbild zur Erläuterung einer zweiten Ausführungsform der Halbleiterspeichervorrichtung mit Redundanzspeicherzellen gemäß der vorliegenden Erfindung;
Fig. 17 ein detailliertes Schaltbild des Redundanz-X-Dekoders gemäß Fig. 16; und
Fig. 18 ein detailliertes Schaltbild der Normalzeilenadress-Aktivierungsschaltung gemäß Fig. 16.

Beschreibung der bevorzugten Ausführungsformen

Vor der Beschreibung der Ausführungsform der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung gemäß dem Stand der Technik anhand der Fig. 1 erläutert.
In der Fig. 1, die einen vier Mbit-DRAM gemäß dem Stand der Technik zeigt, bei dem ein Paralleltest durchgeführt werden kann, bezeichnen die Bezugsziffern B1 bis B16 Speicherzellenblöcke, von denen jeder 256 kBit Speicherzellen aufweist, die an Schnittpunkten zwischen 256 Wortleitungen und 1024 Bitleitungen liegen. Anzumerken ist, daß auf zwei Bitleitungen gleichzeitig durch ein Y-Schaltleitungssignal YSW zugegriffen wird. Jeder der Speicherzellenblöcke B1 bis B16 enthält auch Redundanzspeicherzellen, die an den Schnittpunkten zwischen den Wortleitungen und den Bitleitungen liegen.
Für die Speicherzellenblöcke B1 bis B16 sind jeweils X-Dekoder und -Treiber 1-1 bis 1-16 vorgesehen, und für die Speicherzellenblöcke B1 bis B16 ist gemeinsam ein Y-Dekoder und -Treiber 2 vorgesehen. Jeder der X-Dekoder und -Treiber 1-1 bis 1-16 hat einen Normalwortdekoder und -treiber, wie beispielsweise 1A für die Wortleitungen und einen Redundanzwortdekoder und -treiber wie beispielsweise 1B für die Redundanzwortleitungen.
In einem Normalmodus werden eine Anzahl von Wortleitungen, wie beispielsweise 4 Wortleitungen WL1, WL2, WL3 und WL4 durch die X-Dekoder und -Treiber 1-1 bis 1-16 gewählt, und eine Anzahl von Bitleitungen, wie beispielsweise vier Bitleitungen BL1, BL2, BL3 und BL4 werden durch zwei Y-Schaltsignale von den Y-Dekoder und -Treiber 2 gewählt, um dadurch auf 16 Speicherzellen C11, C12, C13, C14, ..., C41, C42, C43 und C44 zuzugreifen, und diese mit den 16 I/O-Leitungen (nicht dargestellt), zu verbinden. Dann wird eine der I/O-Leitungen durch die I/O-Wählschaltung (nicht dargestellt) gewählt, um den Zugriff auf eine Speicherzelle zu vervollständigen.
In einem Paralleltestmodus bei einem Wafer-Stufentest, werden 16 Speicherzellen wie beispielsweise C11, C12, C13, C14 ..., C41, C42, C43, C44 ebenfalls durch die X-Dekoder und -Treiber 1-1 bis 1-16 und den Y-Dekoder und -Treiber 2 gewählt und es wird ein vorbestimmtes Datum, wie beispielsweise "1" simultan durch eine Parallelschreibschaltung 3 in die ausgewählten Speicherzellen C11, C12, C13, C14 ..., C41, C42, C43 und C44 eingeschrieben. Danach wird simultan ein Auslesevorgang bei den gewählten Speicherzellen C11, C12, C13, C14 ..., C41, C42, C43 und C44 durchgeführt, um die ausgelesenen Daten über 16 I/O-Leitungen zu einer Bestimmungsschaltung, wie beispielsweise einer Exklusiv-ODER- Schaltung 4 zuzuführen. In der Exklusiv-ODER-Schaltung 4 wird, wenn wenigstens eines der ausgelesenen Daten von dem vorbestimmten Einschreibdatum "1" abweicht, die Exklusiv- ODER-Schaltung 4 ein "1"-Signal erzeugen, welches die Existenz einer defekten Speicherzelle anzeigt, die durch eine Redundanzspeicherzelle ersetzt werden sollte.
In dem vorstehend beschriebenen Zustand, wird, selbst wenn nur die Speicherzelle C11 defekt ist, und die anderen Speicherzellen C12, C13, C14 ..., C41, C42, C43 und C44 normal sind, eine degenerierte Adresse anzeigen, daß alle Wortleitungen WL1, WL2, WL3 und WL4 in die Redundanzwortdekoder 1B der X-Dekoder und -Treiber 1-1, 1-5, 1-9 und 1-13 einzuschreiben sind, um dadurch alle Speicherzellen C11, C12, C13, C14 ..., C41, C42, C43 und C44 durch ihre entsprechenden Redundanzspeicherzellen zu ersetzen. Anders ausgedrückt, der Einschreibvorgang der degenerierten Adresse durch Laserabgleich od. dgl. wird viermal wiederholt. Somit sind Verringerungen der Testzeit nicht zu erwarten, selbst wenn ein Paralleltest verwendet wird.
In der Fig. 2, die eine erste Ausführungsform gemäß der vorliegenden Erfindung zeigt, sind X-Dekoderteile 1-1 bis 1-16 jeweils für die Speicherzellenblöcke B1 bis B16 vorgesehen, die X-Dekoderteile 1-1 bis 1-16 enthalten jedoch keine Redundanzwortdekoder für eine degenerierte Adresse. Stattdessen ist ein Redundanzwortdekoder 5 für die Speicherzellenblöcke B1, B5, B9 und B13; ein Redundanzwortdekoder 6 für die Speicherzellenblöcke B2, B6, B10 und B15; ein Redundanzwortdekoder 7 für die Speicherzellenblöcke B3, B7, B11 und B15; und ein Redundanzwortdekoder 8 für die Speicherzellenblöcke B4, B8, B12 und B16 vorgesehen. Zwischen den Redundanzwortdekodern 5, 6, 7 und 8 und den X-Dekoderteilen 1-1 bis 1-16 sind auch eine Normalzeilenadress-Aktivierungsschaltung 9 und eine Redundanzzeilenadress-Aktivierungsschaltung 10 vorgesehen. In diesem Fall hat jeder der Redundanzwortdekoder 5, 6, 7 und 8 zwei programmierbare Festspeicher (PROM's) vom Sicherungstyp, jeweils zum Spei chern einer Adresse, die eine degenerierte Adresse enthält, welche eine defekte Speicherzelle anzeigt. Das heißt, wenn alle der Redundanzwortdekoder 5, 6, 7 und 8 nicht aktiviert sind, um ihre Ausgangssignale RD&sub0;, RD&sub1;, RD&sub2;, RD&sub3;, XR&sub0;&sub0;, XR&sub0;&sub1;, ..., XR&sub3;&sub0; und XR&sub3;&sub1; hoch zu machen, macht die Normalzeilenadress-Aktivierungsschaltung 9 eines ihrer Ausgangssignale &sub3; und &sub4; hoch und das andere niedrig, aktiviert dadurch die Normaldekoder- und -treiberteile der X-Dekoderteile 1-1 bis 1-16. Simultan macht die Redundanzzeilenadress-Aktivierungsschaltung 10 ihre Ausgangssignale &sub5; und &sub6; hoch, um die Redundanztreiberteile der X-Dekoderteile 1'-1 und 1'-16 zu deaktivieren. Wenn andererseits einer der Redundanzwortdekoder beispielsweise 5 durch eine Adresse aktiviert ist, die in dessen PROM gespeichert ist, um dessen Ausgangssignal RD&sub0; niedrig zu machen, und eines seiner Ausgangssignale XR&sub0;&sub0; und XR&sub0;&sub1; niedrig ist, macht die Normalzeilenadress-Aktivierungsschaltung 9 beide Ausgangssignale &sub3; und &sub4; niedrig, um dadurch die Normaldekodier- und -treiberteile der X-Dekoderteile 1'-1 und 1-5, 1'-9 und 1'-13 zu deaktivieren. Simultan macht die Redundanzzeilenadressaktivierungsschaltung 10 eines ihrer Ausgangssignale &sub5; und &sub6; niedrig, um die Redundanztreiberteile der X-Dekoderteile 1'-1 und 1'-5, 1'-9 und 1'-13 zu aktivieren, und somit die Wortleitungen, wie beispielsweise WL1, WL2, WL3 und WL4 durch ihre entsprechenden Redundanzwortleitungen zu ersetzen.
Ebenfalls in Fig. 2 bezeichnet die Bezugsziffer 11 einen Adresspuffer mit einem Multiplexer zum Empfangen von Adressignalen X0 bis X10 (Y0 bis Y10), um Signale X0 bis X10 und deren invertierte Signale bis (Signale Y0 bis Y10 und deren invertierte Signale bis ) zu erzeugen. Die Bezugsziffer 12 bezeichnet einen Teildekoder zum Empfangen der Signale bis und X0 bis X10, um verschiedene Logiksignale, wie beispielsweise · , X2 · , · X3, X2 · X3, ..., · , X6 · , · X7, X6 · X7 zu erzeugen. Anzumerken ist, daß die Adressignale X0, X1, ... X7 und deren invertierte Signale jeweils zum Wählen einer Wortleitung aus den 256 Wortleitungen der Speicherzellenblöcke B1 bis B16 verwendet werden. Die Adressignale X8 und X9 und deren invertierte Signale werden ebenfalls zum Wählen einer Gruppe (d. h. einer Testgruppe) aus vier Gruppen der Speicherzellenblöcke verwendet. In diesem Fall ist die erste Gruppe, welche durch das Signal · bezeichnet ist, durch die Speicherzellenblöcke B1, B5, B9 und B13 gebildet; die zweite Gruppe, welche durch das Signal X8 · bezeichnet ist, ist durch die Speicherzellenblöcke B2, B6, B10 und B14 gebildet; die dritte Gruppe, welche durch das Signal · X9 bezeichnet ist, ist durch die Speicherzellenblöcke B3, B7, B11 und B15 gebildet, und die vierte Gruppe, welche durch das Signal X8 · X9 bezeichnet ist, ist durch die Speicherzellenblöcke B4, B8, B12 und B16 gebildet. Das Adressignal X10 und sein invertiertes Signal wird auch zum Wählen einer Gruppe aus zwei Gruppen der Speicherzellenblöcke verwendet. In diesem Fall ist die erste Gruppe, welche durch das Signal bezeichnet ist, aus den Speicherzellenblöcken B1 bis B8 gebildet, und die zweite Gruppe, welche durch das Signal X10 bezeichnet ist, ist aus den Speicherzellenblöcken B9 bis B16 gebildet. Weiterhin werden das Adressignal Y0 und dessen invertiertes Signal zum Wählen einer Gruppe aus zwei Gruppen der Speicherzellenblöcke verwendet. In diesem Fall ist die erste Gruppe, welche durch das Signal bezeichnet ist, durch die Speicherzellenblöcke B1, B2, B3, B4, B9, B10, B11 und B12 gebildet, und die zweite Gruppe, welche durch das Signal Y0 bezeichnet ist, ist aus den Speicherzellenblöcken B5, B6, B7, B8, B13, B14, B15 und B16 gebildet. Das Adressignal und sein invertiertes Signal werden zum Schalten der I/O-Leitungen (nicht dargestellt) verwendet. Beispielsweise sind die Speicherzelle C&sub1;&sub1;, C&sub2;&sub1;, C&sub3;&sub1;, C&sub4;&sub1;, C&sub1;&sub3;, C&sub2;&sub3;, C&sub3;&sub3; und C&sub4;&sub3; durch das Signal Y1 gewählt, und die Speicherzellen C&sub1;&sub2;, C&sub2;&sub2;, C&sub3;&sub2;, C&sub4;&sub2;, C&sub1;&sub4;, C&sub2;&sub4;, C&sub3;&sub4; und C&sub4;&sub4; sind durch das Signal Y1 gewählt. Das Adressignal Y2 und sein invertiertes Signal werden zum Schalten von Teilen des Y-Dekoderteils 2 verwendet. Beispielsweise sind durch das Signal Y2 die Speicherzellen C&sub1;&sub1;, C&sub2;&sub1;, C&sub3;&sub1;, C&sub4;&sub1;, C&sub1;&sub2;, C&sub2;&sub2;, C&sub3;&sub2; und C&sub4;&sub2; gewählt und durch das Signal Y2 die Speicherzellen C&sub1;&sub3;, C&sub2;&sub3;, C&sub3;&sub3;, C&sub4;&sub3;, C&sub1;&sub4;, C&sub2;&sub4;, C&sub3;&sub4;, C&sub4;&sub4; gewählt. Somit wird in einem üblichen Modus auf eine der 16 Speicherzellen, wie beispielsweise C&sub1;&sub1;, C&sub1;&sub2;, C&sub1;&sub3;, C&sub1;&sub4;, C&sub2;&sub1;, C&sub2;&sub2;, C&sub2;&sub3;, C&sub2;&sub4;, C&sub2;&sub4;, C&sub3;&sub1;, C&sub3;&sub2;, C&sub3;&sub3;, C&sub3;&sub4;, C&sub4;&sub1;, C&sub4;&sub2;, C&sub4;&sub3; und C&sub4;&sub4; zugegriffen durch die vier Adressignale X10, Y0, Y1 und Y2 und deren invertierte Signale, und zwar unter Verwendung der I/O-Wählschaltung (nicht dargestellt). Im Gegensatz hierzu können in einem Paralleltest die Signale X10, Y0, Y1 und Y2 beliebig (oder zufällig) gewählt werden, um simultan auf 16 Speicherzellen, wie beispielsweise C&sub1;&sub1;, C&sub1;&sub2;, C&sub1;&sub3;, C&sub1;&sub4;, C&sub2;&sub1;, C&sub2;&sub2;, C&sub2;&sub3;, C&sub2;&sub4;, C&sub3;&sub1;, C&sub3;&sub2;, C&sub3;&sub3;, C&sub3;&sub4;, C&sub4;&sub1;, C&sub4;&sub2;, C&sub4;&sub3; und C&sub4;&sub4; zuzugreifen.
Ebenfalls in Fig. 2 bezeichnet die Bezugsziffer 13 einen Taktsignalgenerator zum Empfangen eines invertierten Signals eines Zeilenadress-Freigabesignals (RAS) und eines invertierten Signals eines Spaltenadress-Freigabesignals (CAS), um ein Taktsignal &sub1; synchron mit dem Signal , ein Taktsignal &sub2; synchron mit dem Signal RAS, ein Schreib-CAS vor dem RAS-Signal CBR u. dgl. zu erzeugen.
Die Schaltung gemäß Fig. 2 wird im einzelnen anhand der Fig. 3A, 3B, 3C, 3D und 4 bis 15 erläutert.
Wie aus der Fig. 3A zu ersehen ist, die ein detailliertes Schaltbild des Redundanzwortdekoders 5 gemäß Fig. 2 ist, wird, wenn wenigstens eine der 16 Speicherzellen, wie beispielsweise C&sub1;&sub1;, C&sub1;&sub2;, ... C&sub4;&sub4; in einem Paralleltest als defekt bestimmt worden ist, eine Adresse, die durch X2 bis X7 definiert ist, welche eine degenerierte Adresse, welche durch X2 bis X9 gemeinsam für die 16 Speicherzellen definiert ist, in einen PROM 51 oder 52 vom Sicherungstyp eingeschrieben, d. h. die Sicherungen desselben sind durch den Laser abgeglichen. Die Ausgänge der PROM's 51 und 52 vom Sicherungstyp sind an die Eingänge von NAND-Schaltungen 53 bzw. 54 angeschlossen, die ebenfalls das Signal · und ein invertiertes Signal des Taktsignals zl empfangen. Weiterhin sind die Ausgänge der PROM's 51 und 52 vom Sicherungstyp an die Eingänge einer NOR-Schaltung 55 angeschlossen, die ebenfalls das Taktsignal &sub1; empfängt. Daher werden die PROM's 51 und 52 vom Sicherungstyp durch das Taktsignal &sub2; (RAS) aktiviert, und nachdem die NAND- Schaltung 53 und 54 durch das Signal · und das Taktsignal &sub1; ( ) aktiviert sind, werden die Ausgänge der PROM's 51 und 52 vom Sicherungstyp durch Rückkopplung der Ausgänge der NAND-Schaltung 53 und 54 an diese geklemmt.
Wie in den Fig. 3B, 3C und 3D dargestellt, haben die Redundanzwortdekoder 6, 7 und 8 eine Konfiguration ähnlich wie der Redundanzwortdekoder 5, die NAND-Schaltungen 63, 64, 73, 74, 83 und 84 der Redundanzwortdekoder 6, 7 und 8 werden jedoch durch die Signale X8 · , · X9 und X8 · X9 aktiviert.
Wenn daher eine zugegriffene Adresse, die durch die Signale X2, X3, ..., und X7 definiert ist, und ihre invertierten Signale nicht mit einer der Adressen übereinstimmen, die in die PROM's 51, 52, 61, 62, 71, 72, 81 und 82, eingeschrieben sind, werden alle Ausgänge derselben niedrig gemacht, so daß alle Ausgänge XR&sub0;&sub0;, XR&sub0;&sub1;, RD&sub0;, XR&sub1;&sub0;, XR&sub1;&sub1;, RD&sub1;, XR&sub2;&sub0;, XR&sub2;&sub1;, RD&sub2;, XR&sub3;&sub0;, XR&sub3;&sub1; und RD&sub3; der Redundanzwortdekoder 5, 6, 7 und 8 hoch sind. Im Gegensatz hierzu werden, wenn eine derartige Adresse, die die Signale X8 und X9 enthält, mit einer der Adressen übereinstimmt, die in die PROM's vom Sicherungstyp, wie beispielsweise 51 einge schrieben ist, nur die Ausgangssignale XR&sub0;&sub0; und RD&sub0; niedrig gemacht, und die anderen Ausgangssignale bleiben hoch.
Gemäß Fig. 4, die ein detalliertes Schaltbild der Normalzeilenadress-Aktivierungsschaltung 9 gemäß Fig. 2 ist, hat die Normalzeilenadress-Aktivierungsschaltung 9 zwei NAND- Schaltungen 93 und 94. Die NAND-Schaltungen 91 und 92 empfangen die Signale bzw. X1 und empfangen auch die Ausgangssignale RD&sub0;, RD&sub1;, RD&sub2; und RD&sub3; der Redundanzwortdekoder 5, 6, 7 und 8 gemeinsam. Wenn eine zugegriffene Adresse, die durch die Signale X2, X3, ... und X7 und deren invertierte Signale definiert ist, nicht mit einer der Adressen übereinstimmt, die in die PROM's vom Sicherungstyp eingeschrieben sind, sind alle Signale RD&sub0;, RD&sub1;, RD&sub3; und RD&sub3; hoch und daher sind die Ausgänge &sub3; und &sub4; der Normalzeilenadress-Aktivierungsschaltung 9 logisch die gleichen wie das Signal bzw. X1, wodurch die Normaldekodier- und -treiberteile der entsprechenden X-Dekoderteile, wie beispielsweise 1-1, 1-5, 1-9 und 1-13 aktiviert werden. Im Gegensatz hierzu wird, wenn eine zugegriffene Adresse, die die Signale X8 und X9 enthält, mit einer der Adressen übereinstimmt, die in die PROM's vom Sicherungstyp eingeschrieben sind, eines der Signale RD&sub0;, RD&sub1;, RD&sub2; und RD&sub3; niedrig macht, um die NAND-Schaltungen 91 und 92 zu sperren, d. h. die Signale &sub3; und &sub4; zu deaktivieren, wodurch die Normaldekoder- und -treiberteile aller entsprechenden X-Dekoderteile 1-1 bis 1'-16 deaktiviert werden.
Gemäß Fig. 5, die ein detailliertes Schaltbild der Redundanzzeilenadress-Aktivierungsschaltung 10 gemäß Fig. 2 ist, hat die Redundanzzeilenadressen-Aktivierungsschaltung 10 zwei NAND-Schaltungen 101 und 102, und zwei Inverter 103 und 104. Die NAND-Schaltung 101 empfängt die Ausgangssignale XR&sub0;&sub0;, XR&sub1;&sub0;, XR&sub2;&sub0; und XR&sub3;&sub0; der Redundanzwortdekoder 5, 6, 7 und 8 und die NAND-Schaltung 102 empfängt die Ausgangssignale XR&sub0;&sub1;, XR&sub1;&sub1;, XR&sub2;&sub1; und XR&sub3;&sub1; der Redundanzwortdekoder 5, 6, 7 und 8. Wenn daher eine zugegriffene Adresse, die durch die Signale X2, X3, ... und X7 und deren invertierte Signale definiert ist, nicht mit einer der Adressen übereinstimmt, die in die PROM's vom Sicherungstyp eingeschrieben sind, sind alle Signale XR&sub0;&sub0;, XR&sub1;&sub0;, XR&sub2;&sub0;, XR&sub3;&sub0;, XR&sub0;&sub1;, XR&sub1;&sub1;, XR&sub2;&sub1;, und XR&sub3;&sub1; hoch und daher sind die Ausgänge der &sub5; und &sub6; der Redundanzzeilenadress-Aktivierungsschaltung 10 hoch, und deaktivieren somit die Redundanztreiberteile der entsprechenden X-Dekoderteile 1-1 bis 1-16. Im Gegensatz hierzu wird, wenn eine zugegriffene Adresse, die die Signale X8 und X9 enthält, mit einer der Adressen übereinstimmt, die in die PROM's vom Sicherungstyp eingeschrieben sind, eines der Signale XR&sub0;&sub0;, XR&sub1;&sub0;, XR&sub2;&sub0;, XR&sub3;&sub0;, XR&sub0;&sub1;, XR&sub1;&sub1;, XR&sub2;&sub1; und XR&sub3;&sub1; niedrig gemacht, um eine der NAND-Schaltungen 101 und 102 zu sperren, d. h. eines der Signale 85 und zu deaktivieren, wodurch die Redundanztreiberteile aller der entsprechenden X-Dekoderteile 1'-1 bis 1'-16 aktiviert werden.
In der Fig. 6, die ein detailliertes Schaltbild des X-Dekoderteils 1'-i gemäß Fig. 2 ist, hat der X-Dekoderteil 1'-i einen Normaldekodier- und -treibteil 1'A und einen Redundanztreibteil 1'B. Das heißt, der X-Dekoderteil 1'-i enthält keine Redundanzdekodierfunktion für eine degenerierte Adresse infolge der Präsenz der Redundanzwortdekoder 5, 6, 7 und 8. Der Normaldekodier- und -treiberteil 1'A hat einen normalen Zeilenadresstreiber 14, der als ein Vordekoder zum Dekodieren von X0, X0, X1 ( &sub3;) und X1 ( &sub4;) dient, und einen Normalwortdekoder und -treiber 15, der als ein Hauptdekoder zum Dekodieren von X2, X2, X3, X3, ..., X7 und X7 dient, um dadurch eine Wortleitung aus den 256 Wortleitungen WLi0 bis WLi255 (2&sup8; = 256) zu wählen. Der Redundanztreibteil 1'B hat auch einen Redundanzzeilenadresstreiber 16 zum Dekodieren von &sub5; und &sub6;, und einen Redundanzworttreiber 17 zum Dekodieren von X0 und X0, um dadurch eine Redundanzwortleitung aus den vier Redundanzwortleitungen RWi0, RWi1, RWi2 und RWi3 zu wählen. Da der Normalzeilenadresstreiber 14 und der Redundanzzeilenadresstreiber 16 durch eines der Signale · , X8 · , · X9, und X8 · X9 aktiviert werden, wird er gesamte X-Dekoderteil 1'-i durch eines der Signale · , X8 · , · X9 und X8 · X9 aktiviert.
Wenn gemäß Fig. 6 eine zugegriffene Adresse, die durch die Signale X2, X3, ... und X7 und deren invertierte Signale definiert ist, nicht mit einer der Adressen übereinstimmt, die in die PROM's vom Sicherungstyp gemäß der Fig. 3A bis 3D eingeschrieben sind, so daß die Signale 3 und der Normalzeilenadressaktivierungsschaltung 9 gemäß Fig. 4 logisch das gleiche wie die Signale bzw. X1 sind, macht der Normalzeilenadresstreiber 14 eines der Ausgangssignale RAi0, RAi1, RAi2 und RAi3 von den Signalen , X0, und X1 abhängig und daher wählt der Normalwortdekoder und -treiber 15 eine Wortleitung aus den 256 Wortleitungen. Da andererseits die Signale &sub5; und &sub6; der Redundanzzeilenadressaktivierungsschaltung 10 gemäß Fig. 5 beide hoch sind, wird der Redundanzzeilenadresstreiber 16 nicht aktiviert und daher ist der Redundanzworttreiber 17 nicht aktiviert, um alle Redundanzwortleitungen RWi0, RWi1, RWi2 und RWi3 zu deaktivieren. Im Gegensatz hierzu werden gemäß Fig. 6, wenn eine zugegriffene Adresse, die die Signale X8 und X9 enthält, mit einer der Adressen übereinstimmt, die in die PROM's vom Sicherungstyp gemäß der Fig. 3A, 3B, 3C und 3D eingeschrieben sind, die Signale &sub3; und &sub4; der Normalzeilenadress-Aktivierungsschaltung 9 gemäß Fig. 4 deaktiviert, um den Normalzeilenadresstreiber 14 und den Normalwortdekoder und -treiber 15 zu sperren, wodurch alle 256 Wortleitungen deaktiviert werden. Wenn andererseits eines der Signale &sub5; und &sub6; der Redundanzzeilenadressaktivierungsschaltung 10 gemäß Fig. 5 hoch ist, macht der Redundanzzeilenadresstreiber 16 eines seiner Ausgangssignale RRAi0 und RRAi1 hoch, und daher wählt der Redundanzwort treiber 17 eine der Redundanzwortleitungen aus den vier Redundanzwortleitungen RWi0, RWi1, und RWi2 und RWi3.
Gemäß Fig. 7, die ein detailliertes Schaltbild des Normalzeilenadresstreibers 14 gemäß Fig. 6 ist, hat der Normalzeilenadresstreiber 14 vier NAND-Schaltungen 141, 142, 143 und 144, die durch eines der Signale · , X8 · , · X9 und X8 X9 aktiviert werden, und vier Treiber 145, 146, 146, 147 und 148, die mit einer Spannung VHH gespeist werden, die durch Verstärken einer Netzversorgungsspannung VDD unter Verwendung der geeigneten Aufwärts-Transformierschaltung (nicht dargestellt) erhalten wird. Wenn eines der Signale &sub3; und &sub4; hoch ist, macht eine der NAND-Schaltungen 141, 142, 143 und 144 ihren Ausgang niedrig, um einen der Treiber 145, 146, 147 und 148 zu aktivieren. Wenn beispielsweise X0 = "1" (hoch) ist, und &sub3; = "1" (hoch) und &sub4; = "0" (niedrig) ist, dann wird der Ausgang der NAND-Schaltung 141 niedrig gemacht, um den Treiber 145 zu aktivieren, wodurch dessen Ausgang RAi hochgemacht wird. Im Gegensatz hierzu wird, wenn beide Signale &sub3; und &sub4; niedrig sind, keine der NAND-Schaltungen 141, 142, 143 und 144 aktiviert und daher wird keiner der Treiber 145, 146, 147 und 148 aktiviert.
Gemäß Fig. 8, die ein detailliertes Schaltbild des Normaldekoders und -treibers 15 gemäß Fig. 6 ist, hat der Normalwortdekoder und -treiber 15 64 Dekodier- und Treibteile 1501 bis 1564, die durch eines der Signale RAi0, RAi1, RAi2 und RAi3 des Normalzeilenadress-Treibers 14 gemäß Fig. 7 aktiviert werden. Die Dekodier- und Treibteile 1501 bis 1564 werden auch durch eine UND-Logik der drei Signale, wie beispielsweise · , · , und · aktiviert. Wenn beispielsweise RAi0 = X2 · = · X5 = · = "1" (hoch) ist, dann wählt der Dekodier- und Treibteil 1502 die Wortleitung WLi4, WLi5 und WLi7, d. h. der Normalwortdekoder und -treiber 15 wählt die Wortleitung WLi4 aus den 256 Wortleitungen WLi0 bis WLi255.
Gemäß Fig. 9, die ein detailliertes Schaltbild des Redundanzzeilenadresstreibers 16 gemäß Fig. 6 zeigt, hat der Redundanzzeilenadressentreiber 16 2 NOR-Schaltungen 161 und 162, die durch eines der Signale · , X8 · , · X9 und XB X9 aktiviert werden, und zwei Treiber 163 und 164, die mit der Spannung VHH gespeist werden. Wenn eines der Signale &sub5; und &sub6; niedrig ist, macht eine der NOR-Schaltungen 161 und 162 ihren Ausgang niedrig, um einen der Treiber 163 und 164 zu aktivieren. Wenn beispielsweise &sub5; = "0" niedrig und &sub6; = "1" (hoch) ist, dann wird der Ausgang der NOR-Schaltung 161 niedrig gemacht, um den Treiber 163 zu aktivieren, wodurch dessen Ausgang RRAE0 hochgemacht wird. Im Gegensatz hierzu werden, wenn beide Signale &sub5; und &sub6; hoch sind, keine der NOR-Schaltungen 161 und 162 aktiviert, und daher wird keiner der Treiber 163 und 164 aktiviert.
Gemäß Fig. 10, die ein detailliertes Schaltbild des Redundanzworttreibers 17 ist, enthält der Redundanzworttreiber 17 zwei Treiberteile 171 und 172, die durch eines der Signale RRAi0 und RRAi1 des Redundanzzeilenadresstreibers 16 gemäß Fig. 9 aktiviert sind. Die Treiberteile 171 und 172 werden auch aktiviert durch die zwei Signale und X0. Wenn beispielsweise RRAi0 = X0 = "1" hoch ist, dann wählt der Treiberteil 171 die Redundanzwortleitung RWLi0 aus den Redundanzwortleitungen RWLi0 und RWLi1, d. h. der Redundanzworttreiber 17 wählt die Redundanzwortleitung RWLi0 aus den vier Redundanzwortleitungen RWLi0 bis RWLi3. Gemäß Fig. 11, die ein detailliertes Schaltbild des Y-Dekoders und -Treibers gemäß Fig. 2 ist, hat der Y-Dekoder und -Treiber 2 einen Normaldekodier- und -treibteil und einen Redundanzdekodier- und -treibteil. Der Normaldekodier- und -treibteil hat zwei Normalspaltenadresstreiber 18 und 19, die als ein Vordekoder für das Dekodieren von Y3 und Y4 dienen, und zwei Y-Dekoder 20 und 21, die als ein Hauptdekoder zum Dekodieren von , Y5, , Y6, ..., Y und Y10, dienen, dabei eine Y-Schaltsignalleitung aus den 512 Y- Schaltsignalleitungen YSW0 bis YSW511 (2&sup9; = 512) wählen. Der Redundanzdekodier- und -treibteil hat auch einen Redundanz- Y-Dekoder 22 und einen Redundanz-Y-Schaltleitungstreiber 23, wählt dadurch eine der Redundanz-Y-Schaltleitungen aus den vier Redundanz-Y-Schaltleitungen RYS0, RYS1, RYS2 und RYS3. Der Redundanz-Y-Dekoder 22 hat zwei PROM's vom Sicherungstyp zum Speichern von zwei Adressen, die zwei defekte Y-Schaltsignalleitungen anzeigen, die definiert sind durch , Y3, , Y4 ..., , Y10, wie dies in der Fig. 12 dargestellt ist.
Gemäß Fig. 12, wird, wenn wenigstens eine der 16 Speicherzellen, wie beispielsweise C&sub1;&sub1;, C&sub1;&sub2;, ..., C&sub4;&sub4; in einem Paralleltest als defekt bestimmt worden ist, eine Adresse, die durch Y3 bis Y10 definiert ist, in einen PROM 221 oder 222 vom Sicherungstyp eingeschrieben, d. h. deren Sicherungen werden durch Laser geschnitten. Die Ausgänge der PROM's 221 und 222 vom Sicherungstyp sind an die Eingänge der NAND- Schaltungen 223 bzw. 224 angeschlossen, die ebenfalls eine Kombination aus den Taktsignalen &sub1; und &sub7; empfangen. Das heißt, die PROM's 221 und 222 vom Sicherungstyp werden nur aktiviert, wenn das Taktsignal &sub1; (RAS) niedrig ist und das Taktsignal &sub7; hoch ist, um anzuzeigen, daß ein Lesevorgang durchgeführt wird. Weiterhin sind die Ausgänge der PROM's 221 und 222 vom Sicherungstyp an die Eingänge einer NOR- Schaltung 225 angeschlossen. Daher werden die PROM's 221 und 222 vom Sicherungstyp durch Kombination der Taktsignale &sub1; und &sub7; aktiviert und nachdem die NAND-Schaltungen 223 und 224 durch die Kombination der Taktsignale &sub1; und &sub7; aktiviert sind, werden die Ausgänge der PROM's 221 und 222 vom Sicherungstyp durch Rückkopplung der Ausgänge der NAND- Schaltungen 223 und 224 an diese geklemmt.
Wiederum gemäß Fig. 11, wählen, wenn eine zugegriffene Adresse, die durch die Signale Y3, Y4 ..., und Y10 und deren invertierte Signale definiert ist, nicht mit einer der Adressen übereinstimmt, die in die PROM's vom Sicherungstyp des Redundanz-Y-Dekoders 22 gemäß Fig. 12 eingeschrieben sind, so daß das Signal YR der NOR-Schaltung 225 gemäß Fig. 12 niedrig ist, die Normalspaltenadresstreiber 18 und 19 und die Y-Dekoder 20 und 21 zusammen eine Y-Schaltleitung aus den 512 Y-Schaltleitungen YSW0 bis YSW511. Wenn andererseits die Signale YR1 und YR2 der NAND-Schaltung 223 und 224 gemäß Fig. 12 hoch sind, wird der Redundanzspaltenadresstreiber 23 nicht aktiviert, und daher ist der Redundanz-Y-Schaltleitungstreiber 23 nicht aktiviert, um alle Redundanz-Y-Schaltleitungen RYS0, RYS1, RYS2 und RYS3 zu deaktivieren.
Im Gegensatz hierzu werden, gemäß Fig. 11, wenn eine zugegriffene Adresse, die durch die Signale Y3, Y4, ... und Y10 und deren invertierte Signale definiert ist, mit einer der Adressen übereinstimmt, die in die PROM's vom Sicherungstyp des Redundanz-Y-Dekoders 22 gemäß Fig. 12 eingeschrieben sind, so daß das Signal YR der NOR-Schaltung 225 gemäß Fig. 12, hoch ist, die Normalspaltenadresstreiber 18 und 19 und die Y-Dekoder 20 und 21 aktiviert, so daß alle 512 Y- Schaltleitungen YSW0 bis YSW511 deaktiviert werden. Wenn andererseits eines der Signale YR1 und YR2 der NAND-Schaltungen 223 und 224 gemäß Fig. 12 niedrig ist, wird der Redundanzspaltenadresstreiber 23 aktiviert, und daher ist der Redundanz-Y-Schaltleitungstreiber 23 aktiviert, um eine der Redundanz-Y-Schaltleitungen RYS0, RYS1, RYS2 und RYS3 zu aktivieren.
Gemäß der Fig. 11 und 12 ist anzumerken, daß die Bezugsziffer &sub8; ein Adressübergangsdetektions (ATD)-Signal für die Y-Adresse bezeichnet. Das heißt, wenn ein Bit der Y- Adresse geändert ist, ist das Signal &sub8; für eine kurze Zeitspanne durch die Y-Adressübergangsdetektionsschaltung (nicht dargestellt) niedrig gemacht.
Gemäß Fig. 13, die ein detailliertes Schaltbild des Normalspaltenadresstreibers 18 (19) gemäß Fig. 11 ist, hat der Normalspaltenadresstreiber 18 (19) vier NAND-Schaltungen 1801, 1802, 1803 und 1804, die aktiviert werden, wenn das Taktsignal &sub1; niedrig und das Taktsignal &sub7; hoch ist, und auch 4 NOR-Schaltungen 1805, 1806, 1807 und 1808 deaktiviert werden, wenn die Signale Y2 (Y2) und YR hoch sind. Das heißt, in einem Zustand, in welchem alle Schaltungen 1801 bis 1808 aktiviert sind, ist nur einer der Treiber 1809, 1810, 1811 und 1812 aktiviert. Wenn beispielsweise Y3 = Y4 = "1" (hoch) ist, ist der Treiber 1812 durch die NAND- Schaltung 1804 und die NOR-Schaltung 1808 aktiviert, um dadurch seinen Ausgang RE3 (RE3') hoch zu machen.
Gemäß Fig. 14, die ein detailliertes Schaltbild des Y-Dekoders 20 (21) gemäß Fig. 11 ist, hat der Y-Dekoder 21 64 Dekodier- und Treibteile 2001 bis 2064, die durch eines der Signale RE0 (RE0'), RE1 (RE1'), RE2 (RE2') und RE3 (RE3') des Normalspaltenadresstreibers 18 (19) gemäß Fig. 13 aktiviert werden. Die Dekodier- und Treibteile 2001 bis 2064 werden auch durch eine UND-Logik dieser 3 Signale, wie beispielsweise · Y6, · Y8 und · , aktiviert. Wenn beispielsweise RE3' = Y5 · Y6 = Y7 · Y8 = y9 · Y10 = "1" (hoch) ist, dann wählt der Dekodierteil 2064 die Y-Schaltleitung YSW255 aus den Y-Schaltleitungen YSW252, 25W253, YSW254 und Y5W255, und das heißt die Y-Dekoder 20 und 21 wählen die Y-Schaltleitung YSW255 aus den 212Y-Schaltleitungen YSWO bis YSW511.
Gemäß Fig. 15, die ein detailliertes Schaltbild des Redundanz-Y-Schalttreibers 23 gemäß Fig. 11 zeigt, hat der Re dundanz-Y-Schalttreiber 23 4 NOR-Schaltungen 2301, 2302, 2302 und 2304 zum Empfangen der logischen Kombinationen der Signale YR1 und YR2 des Redundanz-Y-Dekoders 22 und der Signale und Y2, vier Inverter 2305, 2306, 2307 und 2308 und vier Inverter (Treiber) 2309, 2310, 2311 und 2312. Das heißt, wenn eine zugegriffene Adresse, die durch , Y3 ..., und Y10 definiert ist, nicht mit einer der Adressen übereinstimmt, die in die PROM's 221 und 222 vom Sicherungstyp gemäß Fig. 12 eingeschrieben sind, so daß die Signale YR1 und YR2 beide hoch sind, wird keiner der Treiber 2309, 2310, 2311 und 2312 aktiviert, das heißt keine der Redundanz-Y-Schaltleitungen RYS0, RYS1, RYS2 und RYS3 wird gewählt. Im Gegensatz hierzu wird, wenn eine zugegriffene Adresse, die durch , Y3 ..., und Y10 definiert ist, mit einer der Adressen übereinstimmt, die in die PROM's 221 und 222 vom Sicherungstyp gemäß Fig. 12 eingeschrieben sind, so daß eines der Signale YR1 und YR2 niedrig ist, wird einer der Treiber 2309, 2310, 2311 und 2312 aktiviert, d. h. eine der Redundanz-Y-Schaltleitungen RYS0, RYS1, RYS2 und RYS3 wird in Abhängigkeit von den Signalen und Y2 gewählt. Wenn beispielsweise YR1 = Y2 = "0" (niedrig) und YR2 = = "1" (hoch), wird der Treiber 2311 aktiviert, um die Redundanz-Y-Schaltleitung RYS2 zu wählen.
Somit kann bei der ersten Ausführungsform die Anzahl der Einschreibvorgänge (Laserabgleichvorgänge) reduziert werden, um die Testzeit eines Paralleltestes zu verringern, da ein Redundanzwortdekoder für eine Vielzahl von Speicherzellenblöcken vorgesehen ist, unter Berücksichtigung der degenerierten Adressen für einen Paralleltest.
Bei der vorstehend beschriebenen ersten Ausführungsform ist anzumerken, daß eine Redundanzkonfiguration des Y-Dekoders und -Treibers 2 nicht unausschaltbar ist. Auch in einem Paralleltest sind die Signale und Y2 beide "1" (ge wählter Zustand) durch die Teststeuerschaltung (nicht dargestellt) gemacht, um simultan 16 Speicherzellen zu testen.
Gemäß Fig. 16, die eine zweite Ausführungsform der vorliegenden Erfindung illustriert, ist ein einzelner Redundanzwortdekoder 24 anstatt der Redundanzwortdekoder 5, 6, 7 und 8 gemäß der ersten Ausführungsform vorgesehen. Das heißt, der Redundanzwortdekoder 24 ist gemeinsam für alle Speicherzellenblöcke B1 bis B16 vorgesehen. Daher wird keines der Signale · , X8 · , · X9, und X8 · X9 zum Identifizieren der Gruppen der Speicherzellenblöcke B1, B5, B9, B13; B2, B6, B10, B14; B3, B7, B11, B15; und B4, B8, B12, B16 dem Redundanzwortdekoder 24 wie in der Fig. 17 dargestellt, zugeführt.
Bezugnehmend auf Fig. 17 entsprechen die PROM's 241 und 242 vom Sicherungstyp den PROM's 51, 52, 61, 62, 71, 72, 81 und 82 vom Sicherungstyp der Redundanzwortdekoder 5, 6, 7 und 8 gemäß der Fig. 3A, 3B, 3C und 3D, empfangen aber nicht die Signale · , X8 · , · X9 und X8 · X9. Die Bezugsziffer &sub9; bezeichnet ein Taktsignal, welches eine Aktivierung des X-Adressignals, wie beispielsweise X0 anzeigt. Beispielsweise kann das Taktsignal &sub9; durch die exklusive ODER-Schaltung (nicht dargestellt) erzielt werden, um die Signale und X0 zu empfangen.
Da die Signale RD des Redundanzwortdekoders 24 als die vier Signale RD&sub0;, RD&sub1; und RD&sub3; der Redundanzwortdekoder 5, 6, 7 und 8 gemäß Fig. 1 dienen, kann gemäß Fig. 18 ebenfalls eine Normaladressaktivierungsschaltung 25 erhalten werden, indem die Schaltung gemäß Fig. 4 vereinfacht wird.
Da weiterhin gemäß Fig. 16 die Signale XR&sub0; und XR&sub1; des Redundanzwortdekoders 24 als die vier Signale XR&sub0;&sub0;, XR&sub1;&sub0; und XR&sub3;&sub0;, und die vier Signale XR&sub0;&sub1;, XR&sub1;&sub1;, XR&sub3;&sub1; der Redundanzwortdekoder 5, 6, 7 und 8 gemäß Fig. 2 dienen, dienen die Signale XR&sub0; und XR&sub1; direkt als das Signal &sub5; bzw. &sub6;. Daher ist die Redundanz-Zeilenadressaktivierungsschaltung 10 gemäß Fig. 2 nicht vorgesehen.
In der vorstehend beschriebenen zweiten Ausführungsform ist die Entlastungsrate defekter Speicherzellen verglichen mit der ersten Ausführungsform verringert, da die Anzahl der PROM's vom Sicherungstyp verglichen mit der ersten Ausführungsform verringert ist. Es kann jedoch auf die gleiche Art und Weise wie bei der ersten Ausführungsform die Testzeit eines Paralleltests durch die zweite Ausführungsform verringert werden.

Claims

1. Halbleiterspeichervorrichtung mit:

einer Vielzahl von Speicherblöcken (81-816) mit einer Vielzahl von Normalspeicherzellen (C&sub1;&sub1;-C&sub4;&sub4;) und einer Vielzahl von Redundanzspeicherzellen, wobei die Speicherblöcke in eine Vielzahl von Speichertestgruppen (B1, B5, B9, B13; B2, B6, B10, B14; B3, B7, B11, B15; B4, B8, B12, B16) unterteilt sind;

einer Normaldekodervorrichtung (1A) zum Zugreifen auf die Normalspeicherzellen in Antwort auf eine Adresse (X0-X10, Y0-Y10)

einer Paralleltestvorrichtung (3, 4) zum simultanen Testen einer vorbestimmten Anzahl von Speicherzellen in einer der Speichertestgruppen und zum Detektieren eines degenerierten Adressfeldes, wobei das degenerierte Adressfeld durch die Adressenorte der Adressen der simultan getesteten Speicherzellen gebildet ist, wenn wenigstens ein aus den simultan getesteten Speicherzellen herausgelesenes Datum als defekt bestimmt worden ist; und

einer Redundanzdekodervorrichtung zum Zugreifen auf die Redundanzspeicherzellen, wenn detektiert worden ist, daß eine degenerierte Adresse in die Vorrichtung eingegeben wurde;

dadurch gekennzeichnet, daß die Vorrichtung aufweist:

eine Vielzahl von Degeneration-Halteschaltungen (5-8), die jeweils für eine der Speichergruppen vorgesehen sind, um die detektierten degenerierten Adressen zu halten;

eine Normalaktivierungsschaltung (9), die mit den Halteschaltungen für die degenerierte Adresse verbunden ist, zum Aktivieren der Normaldekoder, um auf die Normalspeicherzellen der korrespondierenden Speicherblöcke zuzu greifen, indem ein erstes Steuersignal (RD&sub0;, RD&sub1;, RD&sub2;, RD&sub3;) von den Halteschaltungen für die degenerierte Adresse erhalten wird, wobei das erste Steuersignal zeigt, daß eine Adresse, die in diese Vorrichtung eingegeben ist, nicht in einem detektierten degenerierten Adressfeld enthalten ist; und

eine Redundanzaktivierungsschaltung (10), die mit den Halteschaltungen für die degenerierte Adresse verbunden ist, zum Aktivieren der Redundanzdekodervorrichtung, um auf die Redundanzspeicherzellen der korrespondierenden Speicherblöcke zuzugreifen, indem ein zweites Steuersignal (XR&sub0;&sub0;, XR&sub3;&sub1;) von den Halteschaltungen für die degenerierte Adresse empfangen wird, wobei das zweite Steuersignal zeigt, daß eine Adresse, die in diese Vorrichtung eingegeben ist, in einem detektierten degenerierten Adressfeld enthalten ist.

2. Vorrichtung nach Anspruch 1, wobei der Adressenort der zweiten Adresse der gleiche wie der der degenerierten Adresse ist.

3. Vorrichtung nach Anspruch 1, wobei die Normaldekodervorrichtung (14, 15) separat für jeden der Speicherblöcke vorgesehen ist, und die Redundanzdekodervorrichtung (5, 6, 7, 8) separat für jede der Testgruppen vorgesehen ist.

4. Vorrichtung nach Anspruch 3,

wobei die Speicherzellen an Schnittpunkten zwischen einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen liegen und die Redundanzspeicherzellen an Schnittpunkten zwischen einer Vielzahl von Redundanzwortleitungen und den Bitleitungen liegen,

wobei die Normaldekodervorrichtung eine Vielzahl von Normalwortdekodern, die Treiber (14, 15) enthalten, aufweist, die jeweils für einen der Speicherblöcke vorgesehen sind, um eine der Wortleitungen derselben zu aktivieren, und wobei

die Redundanzdekodervorrichtung aufweist:

eine Vielzahl von Redundanztreiberschaltungen (16, 17), die jeweils für einen der Speicherblöcke vorgesehen sind, um eine der Redundanzwortleitungen derselben zu aktivieren.

5. Vorrichtung nach Anspruch 4, weiterhin mit einer Vielzahl von Redundanzwortdekodern (5, 6, 7, 8), die jeweils für eine der Testgruppen vorgesehen sind, um die Redundanzworttreiber derselben zu aktivieren.

6. Vorrichtung nach Anspruch 4, weiterhin mit einem einzelnen Redundanzwortdekoder (24), der gemeinsam für alle der Testgruppen vorgesehen ist, um die Redundanzworttreiber derselben zu aktivieren.