DE4433504C2 - Halbleiterspeichervorrichtung - Google Patents

Abstract

Eine Halbleiterspeichervorrichtung, in welcher die Folge von Adressen bei einem Zugriffsvorgang vorher festgelegt ist, weist ein Speicherzellenfeld mit einem redundanten Abschnitt auf, eine Datenzwischenspeicherschaltung zum Einschreiben in das Speicherzellenfeld und zum Auslesen aus diesem, sowie eine Redundanzabschnitts-Auswahlschaltung zum Speichern der Adressen einen Zyklus vor einem Zyklus, in welchem ein Zugriff durchgeführt wird, entsprechend der Adresse einer defekten Speicherzelle, zum Vergleichen, was mit dem Eingangsadressensignal gespeichert ist, und zur Ausgabe von Entlastungsinformation, welche anzeigt, ob eine Übereinstimmung vorhanden ist, wobei die Entlastungsinformation von der Redundanzabschnitts-Auswahlschaltung nach einem Zyklus zur selben Zeit ausgegeben wird, zu welcher das Adressensignal umgeschaltet wird. Dies ermöglicht es, eine Entlastung für defekte Speicherzellen zu schaffen, ohne die Zugriffszeit zu verlängern, wodurch eine Dateneingabe und Datenausgabe mit hoher Geschwindigkeit ermöglicht werden.

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine Halbleiterspeichervorrichtung mit redundanten Speichern zur Entlastung oder zum Ersetzen defekter Speicher.

Bekanntlich sind konventionelle DRAMS, SRAMS, und EEPROMs mit einem redundanten Speicher versehen, um defekte Zellen zu ersetzen. Beispielsweise ein 64- Megabit-Speicher, der mehr als 67 Millionen Speicherzellen enthält, ist mit einem redundanten Speicher versehen, der aus Hilfsspeicherzellen besteht. Damit die Speicherzellenvorrichtung als 64-Megabit-Speicher arbeiten kann, selbst wenn einige Speicherzellen ausfallen, werden die defekten Speicherzellen durch die Hilfsspeicherzellen ersetzt. Die Speichervorrichtung weist darüber hinaus ROMs auf, die im allgemeinen aus Polysilizium-Sicherungen bestehen, zum Speichern der Adressen defekter Zellen. Adressen defekter Zellen werden dadurch gespeichert, daß die Sicherungen unterbrochen werden. Die Schaltung der Speichervorrichtung ist so ausgelegt, daß auf den redundanten Speicher zugegriffen wird, falls das Adressensignal mit der Adresse der defekten Zelle übereinstimmt, wenn die gespeicherte Adresse einer defekten Zelle mit dem Adressensignal verglichen wird.

Die DE 35 34 356 A1 beschreibt eine Halbleiter-Speichervorrichtung mit einem Ersatzspeicher, bei der ein Eingangs-Adreßsignal durch eine Adreß- Vergleicherschaltung überprüft wird. Wenn das Eingangs-Adreßsignal eine abzusetzende Adresse angibt, wird statt einer regulären Speicheranordnung auf Grundlage der Ausgabe (Φsi) der Adreß-Vergleicherschaltung der Ersatzspeicher gewählt. Dabei wird die Zugriffszeit des Halbleiterspeichers im wesentlichen durch die Betriebszeit der Adreß-Vergleicherschaltung bestimmt. Um einen schnellen Zugriff auf den Halbleiterspeicher zu gewährleisten, wird ein der Adreß-Vergleicherschaltung zuzuführendes Adresssignal (axi',/axi') von einer Vorstufe einer Adresspufferschaltung mit mehreren Verstärkungsstufen abgenommen.

Die Signale Axi und Ayi, die auf der linken Seite von Fig. 2 dieser Druckschrift gezeigt sind, sind Adressensignale, welche von außen eingegeben werden. Die Signale Axi sind Zeilenadressensignale, und die Signale Ayi Spaltenadressensignale. Ein Zeilenadressenpuffer empfängt das Zeilenadressensignal Axi, und gibt ein Zeilenadressensignal axi aus. Das Zeilenadressensignal axi wird in einen Zeilenadressendekodierer eingegeben, und eine ausgewählte Wortleitung wird von einem Wortleitungstreiber getrieben. Ein Speicherzellenfeld weist eine zusätzliche Speicherleitung auf. Wenn eine durch das Zeilenadressensignal Axi ausgewählte Speicherleitung defekt ist, wird die zusätzliche Speicherleitung statt der angegebenen Speicherleitung ausgewählt.

Die Zeilenadresse der defekten Speicherleitung wird in einer Adressenvergleicherschaltung gespeichert. Wenn die durch das Zeilenadressensignal Axi vorgegebene Zeichenadresse eine defekte Zeilenadresse darstellt, gibt die Adressenvergleicherschaltung ein Signal Φsi aus, und eine Auswahlsignalerzeugungsschaltung erzeugt ein Signal Φxij, um einen zusätzlichen Wortleistungstreiber zu aktivieren, was dazu führt, daß die zusätzliche Speicherleitung ausgewählt wird. Wenn die durch das Zeilenadressensignal Axi festgelegte Zeilenadresse keine defekte Zeilenadresse ist, so wird ein Signal Φxsi ausgegeben, und eine Speicherleitung des Speicherzellenfeldes ausgewählt.

In diesem Zusammenhang wird angegeben, daß in einer konventionellen Vorrichtung die Zeilenadressensignale axi und /axi in eine Schaltung entsprechend der Adressenvergleicherschaltung dieser Druckschrift eingegeben werden, und daher eine zusätzliche Speicherleitung nicht mit hoher Geschwindigkeit ausgewählt werden kann. Weiterhin wird erläutert, daß zur Überwindung dieser bei der konventionellen Vorrichtung auftretenden Nachteile die Zeilenadressensignale axi' und /axi' statt der Zeilenadressensignale axi und /axi in die Adressenvergleicherschaltung eingegeben werden.

Fig. 4 dieser Druckschrift zeigt einen Zeilenadressenpuffer zum Empfangen des Zeilenadressensignals Axi und zur Ausgabe des Zeilenadressensignals axi, und Ausgabeleitungen für axi' und /axi' in der Darstellung des Zeilenadressenpuffers. Hierbei werden die Zeilenadressensignale axi' und /axi' ausgegeben, bevor die Zeilenadressensignale axi und /axi ausgegeben werden, und daher wird der Zeitpunkt der Ausgabe des Signals Φxsj oder Φxij früher gewählt, verglichen mit einem Fall, in welchem die Zeilenadressensignale axi, und /axi' nicht verwendet werden. Dies führt dazu, daß auf die zusätzliche Speicheleitung mit hoher Geschwindigkeit zugegriffen werden kann.

Zusammenfassend wird bei der Vorrichtung gemäß DE 35 34 356 A1 das Zeilenadressensignal axi' vor der Ausgabe des Zeilenadressensignals axi zur Verwendung bei der Auswahl einer Speicherleitung des Speicherfeldes ausgegeben. Die Vorrichtung kann daher die zusätzliche Speicherleitung mit hoher Geschwindigkeit dadurch auswählen, daß die defekte Zeilenadressen mit der Adresse verglichen wird, die durch das Zeilenadressensignal axi' repräsentiert wird.

Fig. 1 ist ein Zeitablaufdiagramm, welches den Zeitablauf zur Auswahl einer redundanten Spalte in einem konventionellen Speicherzellenfeld zeigt. Adressen defekter Spalten sind in der Redundanzabschnitt-Auswahlschaltung in Form von Sicherungen gespeichert. Dies verursacht eine Zeitverzögerung t_AR zwischen dem Zeitpunkt der Ausgabe des Adressensignals bis zu dem Zeitpunkt, an welchem erfaßt wird, ob der redundante Abschnitt ausgewählt wird oder nicht, und dann ein Redundanzabschnitts-Auswahlsignal und ein Redundanzspalten-Adressensignal ausgegeben werden. In Fig. 1 stellt t_RS die Zeit dar, die zwischen der Ausgabe des Redundanzabschnitts-Auswahlsignals oder des Redundanzspalten-Adressensignals bis zur Aktivierung der Spalte vergeht, t_SH ist die Spaltenaktivierungszeit, und t_SA ist die Zeit zwischen der Inaktivierung der Spalte bis zur Ausgabe des nächsten Spaltenadressensignals.

Da allerdings bei diesem konventionellen Schaltungsaufbau der Speichervorrichtung erfaßt wird, ob die Adresse für eine defekte Zelle verwendet werden soll, nachdem das Adressensignal festgelegt wurde, gibt es eine Wartezeit zwischen der Festlegung der Adresse und dem Zugriff auf den Speicher. Dies verlängert die Zugriffszeit, wodurch Eingabe und Ausgabe der Daten verlängert werden. Wie voranstehend erläutert verlängert bei der konventionellen Halbleiterspeichervorrichtung die Verwendung einer Schaltung zum Ersetzen defekter Speicherzellen die Zugriffszeit, was zu der Schwierigkeit führt, daß eine Eingabe und Ausgabe von Daten mit hoher Geschwindigkeit unmöglich ist.

Ein Ziel der vorliegenden Erfindung besteht in der Bereitstellung einer Halbleiterspeichervorrichtung, welche defekte Speicherzellen ersetzen kann, ohne die Zugriffszeit zu verlängern, und welche zu einer Dateneingabe- und ausgabe mit hoher Geschwindigkeit fähig ist.

Die vorliegenden Erfindung stellt eine Halbleiterspeichervorrichtung gemäß Patentanspruch 1 zur Verfügung. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Bei der vorliegenden Erfindung wird vorher festgestellt, ob das Adressensignal n Zyklen, beispielsweise einen Zyklus, später mit der Adresse einer defekten Speicherzelle übereinstimmt, und die erfaßte Information (Entlastungsinformation) wird nach n Zyklen ausgegeben, gleichzeitig mit dem Adressensignal. Daher ist es bei der vorliegenden Erfindung möglich, einen Zeitraum auszuschalten, der dazu erforderlich ist zu bestimmen, ob das Adressensignal für defekte Speicher gedacht ist, nachdem das Adressensignal festgelegt wurde. Daher kann die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung eine Verlängerung der Zugriffszeit beim Ersetzen defekter Speicherzellen verhindern. Die Zugriffszeit einer Halbleiterspeichervorrichtung mit redundanten Speichern zum Ersetzen defekter Speicherzellen kann beinahe genauso kurz sein wie jene einer Halbleiterspeichervorrichtung ohne redundante Speicher.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Die Ziele und Vorteile der Erfindung lassen sich insbesondere durch die Vorgehensweisen und Kombinationen erzielen, die in den beigefügten Patentansprüchen angegeben sind.

Die beigefügten Zeichnungen, welche einen Teil der Beschreibung bilden und daher in diese eingeschlossen sind, erläutern eine momentan bevorzugte Ausführungsform der Erfindung, und dienen zur Erläuterung der Grundlagen der Erfindung, zusammen mit der voranstehenden, allgemeinen Beschreibung und der nachstehenden, ins Einzelne gehenden Beschreibung der bevorzugten Ausführungsform. Es zeigt:

Fig. 1 ein Zeitablaufdiagramm des Zeitablaufs zur Auswahl einer konventionellen, redundanten Spalte;

Fig. 2 ein schematisches Blockschaltbild einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung;

Fig. 3A den konkreten Aufbau einer Datenzwischenspeicherschaltung und einer Spaltenauswahlschaltung für geradzahlige Spalten bei dieser Ausführungsform;

Fig. 3B den konkreten Aufbau einer Datenzwischenspeicherschaltung und einer Spaltenauswahlschaltung für ungeradzahlige Spalten bei dieser Ausführungsform;

Fig. 4 ein Zeitablaufdiagramm des Zeitablaufs zur Auswahl einer redundanten Spalte bei dieser Ausführungsform;

Fig. 5 ein Schaltbild des Zellenaufbaus eines DRAM des NAND-Typs;

Fig. 6A ein Diagramm der Beziehung zwischen den Fig. 6B bis 6D der Adressensignalgeneratorschaltung in Fig. 2;

Fig. 6B ein Schaltbild einer Schaltung zur Ausgabe von Heraufzählimpulsen an einem Adressenzähler bei dieser Ausführungsform;

Fig. 6C ein Schaltbild einer Adressensignalgeneratorschaltung zur Erzeugung der niedrigstwertigen Spaltenadresse bei dieser Ausführungsform;

Fig. 6D ein Schaltbild einer Adressensignalgeneratorschaltung zur Erzeugung von Spaltenadressen ausschließlich jener der niedrigstwertigen Spalte bei dieser Ausführungsform;

Fig. 7 ein Schaltbild der Redundanzabschnitts-Auswahlschaltung bei dieser Ausführungsform;

Fig. 8A ein Schaltbild des Dateneingabe/Ausgabepuffers bei dieser Ausführungsform;

Fig. 8B ein Schaltbild des Dateneingabe/Ausgabepuffers bei dieser Ausführungsform;

Fig. 9A ein Zeitablaufdiagramm für den Datenlesevorgang bei dieser Ausführungsform;

Fig. 9B ein Zeitablaufdiagramm für den Datenlesevorgang bei dieser Ausführungsform;

Fig. 10A ein Zeitablaufdiagramm für den Dateneingabevorgang bei dieser Ausführungsform;

Fig. 10B ein Zeitablaufdiagramm für den Dateneingabevorgang bei dieser Ausführungsform; und

Fig. 11 ein Zeitablaufdiagramm für die Erzeugungssequenz von Spaltenadressen bei dieser Ausführungsform.

Fig. 2 ist ein schematisches Blockschaltbild des Aufbaus einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. Ein Speicherzellenfeld 1 enthält beispielsweise einen Spaltenredundanzabschnitt. Ein Spaltendekodierer 8 ist zum Treiben von Wortleitungen des Speicherzellenfeldes 1 vorgesehen. Eine Datenzwischenspeicherschaltung 2 dient zum zeitweiligen Zwischenspeichern von Daten, um Daten in das Speicherzellenfeld 1 einzuschreiben und aus diesem auszulesen. Die Spaltenauswahlschaltung 3 empfängt Adressensignale, um Spalten des Speicherzellenfeldes 1 auszuwählen. Eine Redundanzabschnitts-Auswahlschaltung 4 erzeugt ein Redundanzabschnitts-Auswahlsignal, um dieses der Spaltenauswahlschaltung 3 zuzuführen, wenn der Spaltenauswahlabschnitt ausgewählt werden soll, wodurch die Auswahl von Spalten auf der Grundlage des Adressensignals inaktiviert wird, welches von einer Adressensignalgeneratorschaltung 5 ausgegeben wird. Wie nachstehend noch erläutert wird, ist die Redundanzabschnitts- Auswahlschaltung 4 mit einer Adressenspeichereinrichtung, einer Vergleichseinrichtung und einer Ausgabeeinrichtung versehen. Das Adressensignal zur Auswahl einer Spalte der Speicherzelle 1 wird aufeinanderfolgend von der Adressensignalgeneratorschaltung 5 erzeugt. Die Anfangsadresse des Adressensignals wird außerhalb festgelegt. Die von der Adressensignalgeneratorschaltung 5 erzeugten Adressensignale werden der Spaltenauswahlschaltung 3 und der Redundanzauswahlschaltung 4 eingegeben. Die Datenübertragung zwischen der Datenzwischenspeicherschaltung 2 für die von der Spaltenauswahlschaltung 3 ausgewählte Adresse und einer Dateneingabe/Ausgabeklemme (I/O-Anschlußstück) 7 wird über einen Dateneingabe/Ausgabepuffer 6 durchgeführt.

Die Fig. 3A und 3B sind Schaltbilder, welche einen konkreten Aufbau des Datenzwischenspeicherschaltungsabschnitts 2 zeigen, welcher Datenzwischenspeicherschaltungen (D. L.) aufweist, und der Spaltenauswahlschaltung 3. Fig. 3A zeigt einen Abschnitt entsprechend I/Oi (i = 0 bis 7) für geradzahlige Spaltenadressen. Fig. 3B zeigt einen Abschnitt entsprechend I/Oi (i = 0 bis 7) für ungeradzahlige Adressen. Die Datenzwischenspeicherschaltung 2 ist an Dateneingabe/Ausgabeleitungen IOiL, IOiL, IOiR, IOiR über N-Kanal-MOS- Transistoren Qn1 bis Qn10 angeschlossen, sowie Qn11 bis Qn20, die als Spaltenauswahltransistoren dienen. Die Gates der Spaltenauswahltransistoren sind so ausgelegt, daß sie die Ausgangssignale der Spaltenauswahlschaltung 3 empfangen. NAND-Schaltungen G1, G2 und Inverter I1, I2 in Fig. 3A und NAND-Schaltungen G8, G9 und Inverter I9, I10 in Fig. 3B werden beide dazu verwendet, den Redundanzabschnitt auszuwählen, und empfangen ein Redundanzspaltenadressensignal CSKX (K = 1,2; X = LR) sowie ein Redundanzspaltenaktivierungssignal CENBRDX (X = L, R) als Eingangssignale. NAND-Schaltungen G3 bis G5 und Inverter 13 bis 15 in Fig. 3A und NAND-Schaltungen G10 bis G12 und Inverter I11 bis I13 in Fig. 3B werden beide dazu verwendet, normale Spalten auszuwählen, und empfangen sieben Signale entsprechend den Adressen in Adressensignalen (X) (AiSX, AiSX (i = 1 bis 7; X = L, R)), sowie ein Normal-Spaltenaktivierungssignal CENBX (X = L, R). Eine NAND-Schaltung G6 und ein Inverter 16 in Fig. 3A, und eine NAND-Schaltung G13 und ein Inverter I14 in Fig. 3B bilden Schaltungen zur Ausgabe eines Redundanz- Spaltenaktivierungssignals CENBRDX, und empfangen ein Redundanzabschnitts- Auswahlsignal RECLMX (X = L, R), ein Spaltenaktivierungssignal CENB, und ein Spaltenauswahlstoppsignal CXSTOPB (X = L, R) als jeweiliges Eingangssignal. Eine NAND-Schaltung G7 und Inverter I7, I8 in Fig. 3A, und eine NAND-Schaltung G14 und Inverter I15, I16 in Fig. 3B bilden Schaltungen zur Ausgabe eines Spaltenauswahlsignals CENBX, welche sich von der Ausgabeschaltung des Redundanzspaltenaktivierungssignals CENBRDX darin unterscheiden, daß die NAND- Schaltung das invertierte Signal des Redundanzabschnitts-Auswahlsignals RECLMX als Eingangssignal erhält. Zur Erhöhung der Geschwindigkeit des seriellen Zugriffs auf Spalten des Speicherfeldes 1 werden bei dieser Ausführungsform die Datenzwischenspeicherschaltungen 2 für die geradzahligen und ungeradzahligen Spaltenadresse zur selben Zeit ausgewählt.

Fig. 4 ist ein Zeitablaufdiagramm, welches den Zeitablauf zur Auswahl einer redundanten Spalte bei der Ausführungsform der vorliegenden Erfindung zeigt. Bei der vorliegenden Erfindung werden auf die in Fig. 4 dargestellte Weise das Adressensignal, das Redundanzabschnitts-Auswahlsignal, das Redundanzspalten- Adressensignal und das Spaltenaktivierungssignal erzeugt. Bei der vorliegenden Ausführungsform wird die Spaltenadresse des Zyklusses unmittelbar vor einem Zyklus, in welchem eine Adresse einer defekten Spalte ausgegeben wird, in der Redundanzabschnitts-Auswahlschaltung 4 gespeichert. Es wird erfaßt, auf der Grundlage des Spaltenadressensignals des vorherigen Zyklus, ob die Spaltenadresse in dem momentanen Zyklus fehlerhaft ist oder nicht. Zum selben Zeitpunkt, an welchem das Adressensignal des momentanen Zyklus ausgegeben wird, werden das Redundanzabschnitts-Auswahlsignal RECLMX und das Redundanzspalten- Adressensignal CSKX ausgegeben. Dies verhindert das Auftreten der Zeitverzögerung t_AR gemäß Fig. 1, wodurch ein Zugriff mit hoher Geschwindigkeit ermöglicht wird.

Fig. 5 ist ein Schaltbild des Zellenaufbaus eines DRAMs des NAND-Typs. In Fig. 5 sind Zellentransistoren Q150-Q153 an die Bitleitung angeschlossen, und Kondensatoren C150-C153 jeweils an die Zellentransistoren Q150-Q153 angeschlossen. Die DRAM-Zelle des NAND-Typs kann als das Speicherzellenfeld 1 gemäß der vorliegenden Erfindung eingesetzt werden. Zusätzlich zu der DRAM-Zelle können eine ROM-, SRAM-, EEPROM-Zelle und andere verschiedene Arten von Halbleiterspeichern bei der vorliegenden Erfindung eingesetzt werden.

Fig. 6A ist ein Diagramm zur Erläuterung der Beziehung zwischen den Fig. 6B bis 6D, welche die in Fig. 2 dargestellte Adressensignalgeneratorschaltung 5 zeigen.

Fig. 6B ist ein Schaltbild, welches den Aufbau einer Heraufzählsignal- Ausgabeschaltung 5a zur Ausgabe von Heraufzählsignalen ϕ0, ϕ0, ϕi (i = 1 bis 7) in einem Adressenzähler zeigt, der in der Adressensignalgeneratorschaltung 5 verwendet wird. Das Heraufzählsignal ϕ1 wird durch einen Heraufzählimpuls PULC angetrieben. Die Heraufzählsignale ϕ1 (i = 2 bis 7) werden durch den Heraufzählimpuls PULC nur dann getrieben, wenn sämtliche Adressen niedrigerer Ordnung als die i-te Zähleradresse AiSC auf hohem Pegel liegen. Wie am unteren Ende von Fig. 6B gezeigt ist, werden die Heraufzählsignale ϕ0, ϕ0 durch ein Leseaktivierungssignal REP während eines seriellen Lesevorgangs getrieben, und werden darüber hinaus durch ein Schreibaktivierungssignal WESB während eines Dateneingabevorgangs getrieben. Ein serielles Lesesignal SREAD liegt auf hohem Pegel während des seriellen Lesevorgangs, und ein Dateneingabesignal DLOAD liegt auf hohem Pegel während des Dateneingabevorgangs.

Fig. 6C und 6D sind Schaltbilder, welche einen konkreten Aufbau für den Adressensignalgenerator 5 zeigen. Fig. 6C ist ein Schaltbild, welches einen Aufbau einer Adressensignalgeneratorschaltung zur Erzeugung niedrigstwertiger Spaltenadressen AOS, AOS bei dieser Ausführungsform zeigt. Diese Generatorschaltung besteht hauptsächlich aus einer durch einen Anfangswert einstellbaren Zählerschaltung 5b und einer Registerschaltung 5c. Ein Signal DINO stellt das niedrigstwertige Bit der Anfangsadresse dar. Zur Einstellung der Anfangsadresse werden Signale AINPC, AINPC auf hohen bzw. niedrigen Pegel gesetzt. Nehmen die Heraufzählsignale ϕ0, ϕ0 einen niedrigen bzw. hohen Pegel an, führt die Zählerschaltung 5b ein Heraufzählen der Adresse durch. Nehmen dagegen die Heraufzählsignale ϕ0, ϕ0 einen hohen bzw. niedrigen Pegel an, so holt ein Register, welches aus Invertern I20, I21 in der Registerschaltung 5c besteht, das Ausgangssignal von der Zählerschaltung 5b. Auf der Grundlage des niedrigstwertigen Signals DINO der Anfangsadresse speichert ein Register 5d, welches aus Invertern I24, I25 besteht, ob die Anfangsadresse ungeradzahlig oder geradzahlig ist, und gibt dementsprechend entweder ein ungeradzahliges Signal oder ein geradzahliges Signal aus.

Fig. 6D ist ein Schaltbild, welches einen Aufbau einer Adressensignalgeneratorschaltung zur Erzeugung von Spaltenadressensignalen AiSX, AiSX (i = 1 bis 7; X = L, R), mit der Ausnahme der niedrigstwertigen Spalte, bei der vorliegenden Ausführungsform zeigt. Diese Generatorschaltung besteht hauptsächlich aus einer durch einen Anfangswert einstellbaren Zählerschaltung 5e und einer Registerschaltung 5f. Ein Signal DINi (i = 1 bis 7) stellt Anfangsadresendaten dar, und wird in die Zählerschaltung 5e eingegeben. Das Heraufzählsignal ϕi (i = 1 bis 7) und das invertierte Zähleradressensignal CNTINV werden ebenfalls in die Zählerschaltung 5e eingegeben. Das Signal AiSC (i = 1 bis 7) ist eine Zähleradresse. Signale ACUP1, ACUP1 sind Signale, welche dazu verwendet werden, es einem Register (R1), welches aus Invertern I36 und I37 in der Registerschaltung 5e besteht, zu erlauben, das Zählerausgangssignal von der Zählerschaltung 5e anzunehmen. Nehmen die Signale ACUP1, ACUP1 einen hohen bzw. niedrigen Pegel an, so holt sich die Registerschaltung 5f das Zählerausgangssignal von der Zählerschaltung 5e. Andererseits, wenn die Signale ACUP1, ACUP1 einen niedrigen bzw. hohen Pegel annehmen, führt die Registerschaltung 5f eine Zwischenspeicherung des Zählerausgangssignals durch. Signale ACUP2, ACUP2 sind Signale, die dazu verwendet werden, es einem Register (R2), welches aus Invertern I38 und I39 der Registerschaltung 5f besteht, zu ermöglichen, das Zählerausgangssignal des Zählers 5e aufzunehmen. Signale SKX, SKX (K = 1, 2; X = L, R) werden dazu verwendet, das Ausgangssignal des Registers RK (K = 1,2) als Adressensignale AiSX, AiSX (X = L, R) zuzuführen. Wenn beispielsweise das Signal S1L einen hohen und das Signal S1L einen niedrigen Pegel annimmt, so wird das Ausgangssignal des Registers (R1) als die Spaltenadressen AiSL, AiSL geliefert.

Fig. 7 ist ein Schaltbild, welches einen konkreten Aufbau der Redundanzabschnitts- Auswahlschaltung 4 von Fig. 2 zeigt, wobei das Bezugszeichen 4a eine Adressenspeicherschaltung (eine Adressenvergleicherschaltung) bezeichnet, und das Bezugszeichen 4b eine Ausgabeschaltung. Die Adressenspeicherschaltung 4a wird dazu verwendet, die Adressen um n Zyklen vor dem Zugriffszyklus zu speichern, auf der Grundlage der Adresse der ausgefallenen Speicherzelle, und ist mit ROMs versehen, die aus Sicherungen F1 bis F14 aus Polysilizium bestehen, zum Speichern der Adresse. Im allgemeinen wird die Adresse durch Unterbrechung der Sicherung gespeichert. Die Adressenspeicherschaltung 4a ist so ausgelegt, daß sie die in den Sicherungen F1 bis F4 gespeicherte Adresse mit Eingangsadressensignalen vergleicht, und einen Zugriff auf den redundanten Speicher vornimmt, wenn die Eingangsadressensignale mit den gespeicherten Adressen übereinstimmen. Daher dient diese Adressenspeicherschaltung 4a als eine Adressenkomparatorschaltung, welche den in den Sicherungen F1 bis F14 gespeicherten Dateninhalt mit den Eingangsadressensignalen AiSX, AiSX (i = 1 bis 7; X = L, R) vergleicht, und eine Entlastungsinformation ausgibt, welche anzeigt, ob eine Übereinstimmung vorhanden ist oder nicht. Wie voranstehend erläutert, erfaßt die Adressenspeicherschaltung 4a die Entlastungsinformation N Zyklen vor dem Zugriffszyklus. Die Ausgabeschaltung 4b gibt die Entlastungsinformation, die n Zyklen vorher erfaßt wurde, an den entsprechenden Zugriffszyklus aus.

Im einzelnen werden die Gates von N-Kanal-MOS-Transistoren Qn59 bis Qn65 der Adressenspeicherschaltung 4a mit den Spaltenadressensignalen AiSX (i = 1 bis 7; X = L, R) versorgt, und die Gates von N-Kanal-MOS-Transistoren Qn66 bis Qn72 der Adressenspeicherschaltung 4a werden mit den Spaltenadressensignalen AiSX (i = 1 bis 7; X = L, R) versorgt. Ist die Adresse einer defekten Spalte eine gerade Zahl und beträgt beispielsweise "00000000", so ist die geradzahlige Spaltenadresse einen Zyklus unmittelbar vor dem momentanen Zyklus gleich "11111110". Daher werden Sicherungen F 1 bis F7 in der Redundanzabschnitts-Auswahlschaltung 4 mit X = L unterbrochen. Ist eine ungeradzahlige Adresse einer defekten Spalte gleich "01010101", so ist die Spaltenadresse einen Zyklus unmittelbar bevor dem momentanen Zyklus gleich "01010011". Daher werden Sicherungen F1, F4, F6, F9, F10, F12 und F14 in der Redundanzabschnitts-Auswahlschaltung mit X = R unterbrochen. Bei der Ausführungsform werden Adressensignale AiSX, AiSX (i = 1 bis 7; X = L, R) aufeinanderfolgend an dem Zähler erzeugt, für einen gleichzeitigen Zugriff auf geradzahlige Spaltenadressen und ungeradzahlige Spaltenadressen. Um dies durchzuführen werden in der Redundanzabschnitts-Auswahlschaltung 4 entsprechend der niedrigstwertigen Adresse einer defekten Spalte die Sicherungen entsprechend der Spaltenadresse des vorherigen Zyklus unterbrochen. Bei der Ausführungsform können bis zu zwei Spalten für sowohl die ungeradzahlige Spaltengruppe als auch die geradzahlige Spaltengruppe eine Entlastung bringen. Die Redundanzabschnitts- Auswahlschaltung 4 wird aktiviert, wenn das Signal STAB einen hohen Pegel annimmt. Wenn der Heraufzählimpuls PULC einen hohen Pegel annimmt, und zwar einen Zyklus bevor die Adresse der defekten Spalte auftritt, so nimmt das Redundanzspalten-Adressensignal CSKX (K = 1,2; X = L, R) einen hohen Pegel an. Wenn das Adressensignal CS1X oder CS2X einen hohen Pegel annimmt, so setzen eine NOR-Schaltung 28 und ein Inverter I69, oder eine NOR-Schaltung G29 und ein Inverter I70, das Redundanzabschnitts-Auswahlsignal RECLMX auf hohen Pegel (X = L, r). Dies führt dazu, daß anstelle der defekten Spalte die redundante Spalte ausgewählt wird, die in den Fig. 3A und 3B gezeigt ist. Die Datenzwischenspeicherschaltung 2, die Spaltenauswahlschaltung 3, die Redundanzabschnitts-Auswahlschaltung 4 und die Adressensignalerzeugungsschaltung 5 dienen als Zugriffseinrichtung, welche einen Zugriff auf die Speicherzellen in serieller Form entsprechend den Adressen in vorher festgelegter Reihenfolge durchführt.

Die Fig. 8A und 8B sind Schaltbilder, welche einen konkreten Aufbau des Dateneingabe/Ausgabepuffers 6 in Fig. 2 zeigt. Wenn Daten in das Speicherzellenfeld 1 eingegeben werden, so werden die in den Eingabe/Ausgabeanschluß I/O PADi (i = 0 bis 7) 7 von Fig. 8A eingegebenen Daten akzeptiert, wenn das Schreibaktivierungssignal WESB einen niedrigen Pegel annimmt. Wenn der Adressendatenzwischenspeicherimpuls ALP, der unten in Fig. 8A gezeigt ist, auf hohem Pegel liegt, so sind zu diesem Zeitpunkt die Eingangsdaten der Anfangswert, also die Anfangsadressendaten DINi (i = 0 bis 7) des Adressenzählers. Liegt der Datenzwischenspeicherimpuls DLT1 auf hohem Pegel, und ebenfalls die niedrigstwertige Spaltenadresse AOS, so werden die Eingangsdaten in dem Register zwischengespeichert, welches aus Invertierer I79, I80 besteht, und zwar als die Daten für eine Spalte entsprechend einer geradzahligen Adresse, und werden als die Eingabedaten PDINiLB ausgegeben. Liegt der Datenzwischenspeicherimpuls DLT1 auf hohem Pegel, und ebenfalls die niedrigstwertige Spaltenadresse AOS auf hohem Pegel, so werden die Eingangsdaten in dem aus den Invertern I83, I84 bestehenden Register als die Daten für eine Spalte entsprechend einer ungeradzahligen Adresse zwischengespeichert, und werden als die Eingangsdaten PDINiRB ausgegeben. In Fig. 8A nimmt der Datenzwischenspeicherimpuls DLT2 einen hohen Pegel an, und läßt es so zu, daß die Eingabedaten PDINiLB an Register übertragen werden, die aus Invertern I90, I91 bestehen, und die Eingangsdaten PDINiRB an Register übertragen werden können, die aus Invertern I95, I96 bestehen. Liegen Dateneingangssignale DLOAD, DLOAD auf hohem bzw. niedrigem Pegel, so werden die Eingangsdaten von dem Dateneingabe/Ausgabepuffer 6 an die Datenzwischenspeicherschaltung D. L. über die Dateneingabe/Ausgabeleitungen IOiL, IOiL und IOiR, IOiR übertragen. Daraufhin werden die Eingabedaten in das Speicherzellenfeld 1 eingeschrieben.

Daraufhin nimmt in einem Fall, in welchem Daten aus dem Speicherzellenfeld 1 gelesen werden, zuerst das Signal CENB1 einen niedrigen Pegel an, wodurch der Gleichlauf der Dateneingabe/Ausgabeleitungen IOiX, IOiX (i = 0 bis 7; S = L, R) wegfällt. Daten werden von der Datenzwischenspeicherschaltung 2 in den Fig. 3A und 3B an die Dateneingabe/Ausgabeleitungen IOiX, IOiX übertragen. Nimmt das Signal CENB2 einen niedrigen Pegel an, so werden die Daten an Stromspiegelschaltungen erfaßt, die aus N-Kanal-MOS-Transistoren Qn96, Qn97, Qn101 und Qn102 bestehen, und aus P-Kanal-MOS-Transistoren Qp62, Qp63, Qp64, Qp67, Qp68 und Qp69 in Fig. 8B. Die erfaßten Daten werden in Registern zwischengespeichert, die aus Invertern I100, I101 bestehen, als die Daten SENSDLi, und in Registern, die aus Invertern I104, I105 bestehen, als die Daten SENSDRi, wenn das Signal CENB3 einen hohen Pegel annimmt. Dann erfolgt eine Übertragung an Register, die aus Invertern I72, I73 und I75, I76 bestehen, wenn das Signal CENB4 in Fig. 8A einen hohen Pegel annimmt. Die Daten SENSDLi und SENSDRi werden selektiv durch niedrigstwertige Spaltenadressensignale AOS, AOS von den Registern übertragen, und an den Eingabe/Ausgabeanschluß I/O-PADi (i = 0 bis 7) 7 ausgegeben, wenn die Ausgabeschaltungsaktivierungssignale OES, OES einen hohen bzw. niedrigen Pegel annehmen.

Unter Bezugnahme auf die Fig. 9A bis 10B wird nunmehr der Betrieb einer wie voranstehend geschildert aufgebauten Halbleiterspeichervorrichtung erläutert. Die Fig. 9A und 9B stellen Zeitablaufdiagramme für den Lesevorgang dar. Die Fig. 10A und 10B sind Zeitablaufdiagranme für den Dateneingabevorgang. In diesen Figuren geben durchgezogene Linien den Betrieb an, wenn die Startadresse für eine ungeradzahlige Spalte gedacht ist, und gestrichelte Linien geben den Betrieb an, wenn die Startadresse für eine ungeradzahlige Spalte gedacht ist.

Zuerst wird ein Lesevorgang erläutert. Vor dem Datenlesevorgang wird die Spaltenadresse in einer Adresse (Dummy-Adresse) eingestellt, und zwar einen Zyklus vor der ursprünglichen Spaltenadresse. In Fig. 9A wird zum Zeitpunkt des Anstiegs des Schreibaktivierungssignals WESB das Datum an der externen Klemme I/O-PADi (i = 0 bis 7) 7 als ursprüngliche Spaltenadresse geholt (Fig. 8A). Invertierte Daten werden am Anfang durch den Adressenzähler 5e (Fig. 6D) für Adressen AISC bis A7SC eingestellt. Dann wird der Heraufzählimpuls PULC ausgegeben, und ein invertiertes Zähleradressensignal CNTINV ausgegeben. Dies stellt die Adresse einen Zyklus vor der Anfangsadresse in dem Adressenzähler 5a (Fig. 6D) für Adressen A1SC bis A7SC ein. Dann nehmen Signale ACUP1, ACUP1 (Fig. 6D) einen hohen bzw. niedrigen Pegel ein, so daß die Adresse in das Register (R1) geladen werden kann. Zu diesem Zeitpunkt wird, wenn die Anfangsadresse eine ungeradzahlige Zahl ist, der Heraufzählimpuls PULC ausgegeben, wodurch der Adressenzähler zum Heraufzählen veranlaßt wird. Weiterhin nehmen Signale ACUP2, ACUP2 (Fig. 6D) einen hohen bzw. niedrigen Pegel an, so daß die Adresse in das Register (R2) geladen werden kann. Die in das Register (R2) geladene Adresse ist die heraufgezählte Adresse, wenn die Anfangsadresse eine ungerade Zahl ist, und ist dieselbe Adresse wie jene in dem Register (R1), wenn die Anfangsadresse eine gerade Zahl ist. In einem darauffolgenden Vorgang, wenn der Heraufzählimpuls PULC ausgegeben wird, geschieht es niemals, daß nicht eins der Signale ACUP1, ACUP1 oder der Signale ACUP2, ACUP2 abwechselnd ausgegeben wird. Synchron zum Anstieg des Heraufzählimpulses PULC werden, wie in Fig. 9A gezeigt, Signale SKX, SKX ausgegeben (K = 1,2; X = L, R) (Fig. 6D). Mit Hilfe des voranstehend beschriebenen Vorgangs wird das Adressensignal einen Zyklus vor der ursprünglichen Adresse als die Spaltenadressensignale AiSX, AiSX ausgegeben (I = 1 bis 7; X = L, R).

Zu dem Zeitpunkt, an welchem am Ausgang der Heraufzählimpuls PULC einen hohen Wert annimmt, nimmt dann das Redundanzspaltenadressensignal CSKX einen hohen Wert an, wenn die Anfangsadressenspalte eine defekte Spalte ist, wodurch das Redundanzabschnitts-Auswahlsignal RECLMX dazu veranlaßt wird, den hohen Pegel anzunehmen (Fig. 7). Wie voranstehend erläutert, wird zum Zeitpunkt des Lesens von Daten durch die Adresse in einem Zyklus vorher erfaßt, ob die Adresse im momentanen Zyklus jene der defekten Spalte ist oder nicht, welche durch die redundante Spalte ersetzt wird.

Daraufhin beginnt der Zyklus der Ausgabe der Daten in der Datenzwischenspeicherschaltung 2 zum externen Anschluß I/O-PADi 7. Es werden der Heraufzählimpuls PLUC und ein Adressensignal ausgegeben. Ist diese Adresse für die defekte Spalte bestimmt, so sollten vorher das Redundanzspaltenadressensignal CSKX und das Redundanzabschnitts-Auswahlsignal RECLMX ausgegeben worden sein. Wie aus Fig. 9B hervorgeht, nehmen dann, wenn die Signale CENB1, CENB2 in Fig. 8B einen niedrigen Pegel annehmen, das Spaltenaktivierungssignal CENB in den Fig. 3A und 3B und das Signal CENB3 einen hohen Pegel an, und werden die Daten in der Datenzwischenspeicherschaltung 2 in Registern zwischengespeichert, die aus Invertern I100, I101, I104 und I105 bestehen. Die zwischengespeicherten Daten werden an die externe Ausgangsklemme ausgegeben, wenn das Leseaktivierungssignal REP auf den hohen Pegel geht, das Signal CENB4 auf den hohen Pegel geht, und die Ausgangsschaltungsaktivierungssignale OES, OES den hohen bzw. niedrigen Pegel annehmen. Synchron zum Leseaktivierungssignal REP werden die niedrigstwertigen Spaltenadressen AOS, AOS umgeschaltet. Synchron zum ungeradzahligen Anstieg des Leseaktivierungssignals REP wird ein Impuls als das Signal CENB4 ausgegeben. Dies startet einen internen Zyklus der Halbleiterspeichervorrichtung.

Unter Bezugnahme auf die Fig. 10A und 10B wird nunmehr ein Dateneingabevorgang beschrieben. Der Vorgang der Einstellung einer Spaltenadresse bei der Adresse (Dummy-Adresse) einen Zyklus vor der ursprünglichen Spaltenadresse vor einem Dateneingabevorgang ist derselbe wie beim Datenlesevorgang. Ebenso wie beim Datenlesevorgang wird zum Zeitpunkt der Dateneingabe durch die Adresse in einem Zyklus vorher erfaßt, ob die Adresse im momentanen Zyklus jene der defekten Spalte ist oder nicht, welche durch die redundante Spalte ersetzt wurde.

Nachdem die Anfangsspaltenadresse von der externen Ausgabeklemme I/O-PADi 7 in Fig. 8A eingelesen wurde, nehmen in Fig. 10B Dateneingabesignale DLOAD, DLOAD einen hohen bzw. niedrigen Pegel ein. Synchron zum Schreibaktivierungssignal WESB werden die niedrigstwertigen Spaltenadressen AOS, AOS umgeschaltet (Fig. 6B und 6C), und wird der Datenzwischenspeicherimpuls DLT1 ausgegeben. Wie in Fig. 8A gezeigt ist, wird auf der Grundlage der niedrigstwertigen Spaltenadresse AOS, AOS und des Datenzwischenspeicherimpulses DLT1 die Schreibdateneingabe von I/O-PADi 7 in das Register als Daten für eine geradzahlige/ungeradzahlige Spalte hineingenommen. Synchron zu dem geradzahligen Datenzwischenspeicherimpuls DLT1 wird der Datenzwischenspeicherimpuls DLT2 in Fig. 8B ausgegeben, wodurch die Schreibdaten auf Dateneingabe/Ausgabeleitungen IOiX, IOiX (i = 0 bis 7; X = L, R) durch die Dateneingabesignale DLOAD, DLOAD ausgegeben werden können. Weiterhin wird, wie in Fig. 10A gezeigt ist, synchron zu dem Datenzwischenspeicherimpuls DLT2 der Heraufzählimpuls PULC ausgegeben. Dies schaltet die Spaltenadresse um. Das Spaltenaktivierungssignal CENB wird ausgegeben, bevor der nächste Datenzwischenspeicherimpuls DLT2 ausgegeben wird. Beim geradzahligen Anstieg des Schreibaktivierungssignals WESB, nachdem das Dateneingabesignal DLOAD den hohen Pegel angenommen hat, wird ein interner Zyklus in der Halbleiterspeichervorrichtung gestartet.

Adressensignale AiSX, AiSX (i = 0 bis 7; X = L, R) werden zu Beginn eines Zyklus ausgegeben, und das Redundanzspaltenadressensignal CSKX wird früher als diese Signale ausgegeben. Da es eine Zeitverzögerung aufweist, kann das Redundanzspaltenadressensignal CSKX gleichzeitig mit Adressensignalen AiSX, AiSX zu Beginn des Zyklus ausgegeben werden. Wenn beispielsweise die Anfangsspaltenadresse eine Adresse für eine ungeradzahlige Spalte ist, oder eine ungeradzahlige Anzahl an Datenposten eingegeben wird, so nimmt das Spaltenauswahlstoppsignal CXSTOPB (X = L, R) für die Spalten, in welche Daten nicht eingegeben werden, einen niedrigen Pegel an, nach einem ungeradzahligen Schreibaktivierungssignal WESB, was dazu führt, daß der letzte Dateneingabezyklus beginnt. In den Fig. 10A und 10B ist ein Fall gezeigt, in welchem eine ungeradzahlige Anzahl an Datenposten eingegeben wird, unabhängig von der Anfangsspaltenadresse. Wenn jedoch eine geradzahlige Anzahl an Datenposten eingegeben wird, so wird ein normaler, interner Zyklus gestartet, wodurch der letzte Zyklus fertiggestellt wird.

Fig. 11 zeigt die Art und Weise des Heraufzählens der Spaltenadressen AiSX, AiSX (i = 1 bis 7; X = L, R). Wie in den Fig. 9A, 9B, 10A und 10B zeigen gestrichelte Linien den Betrieb an, wenn die Startadresse eine gerade Zahl ist, und bezeichnen durchgezogene Linien den Betrieb, wenn es sich um eine ungerade Zahl handelt. Spaltenadressen werden auf solche Weise erzeugt, daß Adressen durch gestrichelte oder durchgezogene Linien von oben nach unten zur Ausbildung von Gruppen verbunden sind.

Wie voranstehend erläutert kann bei dieser Ausführungsform ein Zyklus verkürzt werden, da durch Verwendung der Adresse des vorherigen Zyklus zum Zeitpunkt eines Datenlese- oder Eingabevorgangs erfaßt wird, ob die Adresse in dem momentanen Zyklus für die Spalte bestimmt ist, die durch den redundanten Abschnitt ersetzt wird. Daher ist es möglich, eine Halbleiterspeichervorrichtung zur Verfügung zu stellen, die eine Dateneingabe und eine Datenausgabe mit hoher Geschwindigkeit durchführen kann.

Zwar speichert bei dieser Ausführungsform die Adressenspeicherschaltung die Adresse einen Zyklus vor einem Zyklus, in welchem ein Adressensignal ausgegeben wird, welches mit einer "defekten" Adresse übereinstimmt, jedoch ist die Adresse nicht darauf beschränkt, daß sie nur in genau einem Zyklus vorher auftritt. Es kann auch eine Adresse gespeichert werden, die n Zyklen vorher auftritt. Die Adressensignalgeneratorschaltung ist nicht notwendigerweise innerhalb der Speichervorrichtung vorgesehen. Das Adressensignal kann von außen eingegeben werden.

Wie voranstehend beschrieben wird bei der vorliegenden Erfindung vorher festgestellt, ob das Adressensignal nach n Zyklen mit der Adresse einer defekten Speicherzelle übereinstimmt oder nicht, und die erfaßte Information (Entlastungsinformation) wird nach n Zyklen ausgegeben, zur selben Zeit, an welcher die Ausgabe des Adressensignals erfolgt. Hierdurch können defekte Speicherzellen entlastet werden, ohne die Zugriffszeit zu verlängern. Daher ist es möglich, eine Halbleiterspeichervorrichtung zur Verfügung zu stellen, die eine Dateneingabe und Datenausgabe mit hoher Geschwindigkeit durchführen kann.

Fachleute auf diesem Gebiet werden zusätzliche Vorteile und Abänderungen leicht erkennen. Daher ist die Erfindung in ihrem Gesamtaspekt nicht auf die spezifischen Einzelheiten und beispielhaften Vorrichtungen beschränkt, die hier gezeigt und beschrieben wurden. Es lassen sich daher verschiedene Abänderungen durchführen, ohne vom Wesen oder Umfang des allgemeinen, erfinderischen Konzepts abzuweichen, welches sich aus der Gesamtheit der vorliegenden Anmeldeunterlagen ergibt.

Claims (10)

1. Halbleiterspeichervorrichtung mit:

• a) einem Speicherzellenfeld (1), in welchem Speicherzellen matrixartig angeordnet sind;
• b) redundanten Speicherzellen zum Ersetzen defekter Speicherzellen in dem Speicherzellenfeld (1);
• c) einem Adressensignalgenerator (5) zum Erzeugen von Adressensignalen (A1SL-A7SL, A1SR-A7SR, A1SR-A7SL, A1SR-A7SR) aufeinanderfolgender Adressen;
• d) einer Zugriffseinrichtung (2, 3, 4, 5) zum seriellen Zugriff auf die Speicherzellen, und zum Zugriff auf die redundanten Speicherzellen statt auf die defekten Speicherzellen, wenn eine Entlastungsinformation (RECLML oder RECLMR) ausgegeben wird;
• e) einer Adressenspeichereinrichtung (4a) zum Speichern von Adressen n Zyklen vor einem Zugriffszyklus zum Zugriff auf die defekten Speicherzellen;
• f) einer Adressenvergleichseinrichtung (4a) zum Vergleichen von in der Adressenspeichereinrichtung (4a) gespeicherten Signalen mit Adressensignalen (A1SL-A7SL, A1SR-A7SR, A1SR-A7SL, A1SR-A7SR)und
• g) einer Entlastungsinformationsausgabeeinrichtung (4) zur Ausgabe, wenn die in der Adressenspeichereinrichtung (4a) gespeicherte Adresse mit einem Adressensignal (A1SL-A7SL, A1SR-A7SR, A1SR-A7SL, A1SR-A7SR) übereinstimmt, der Entlastungsinformation (RECLML oder RECLMR) an den Zugriffszyklus n Zyklen später.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Entlastungsinformationsausgabeeinrichtung die Entlastungsinformation an den Zugriffszyklus zur selben Zeit ausgibt, zu welcher die Adressensignale während des Zugriffszyklus umgeschaltet werden.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Entlastungsinformationsausgabeeinrichtung die Entlastungsinformation an den Zugriffszyklus ausgibt, bevor die Adressensignale während des Zugriffszyklus umgeschaltet werden.

4. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die redundanten Speicherzellen redundante Spalten des Speicherzellenfeldes bilden, und daß die Adressenspeichereinrichtung die Adressen defekter Spalten speichert.

5. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die redundanten Speicherzellen redundante Zeilen des Speicherzellenfeldes bilden, und daß die Adressenspeichereinrichtung die Adressen defekter Zeilen speichert.

6. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherzellenfeld durch ein DRAM-, ROM-, SRAM- oder EEPROM-Zellenfeld gebildet wird.

7. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin eine Einrichtung zum Liefern der Adresse n Zyklen vor dem jeweiligen Zugriffszyklus automatisch und von außen entsprechend der Eingabeadresse vorgesehen ist, wenn auf die Speicherzelle zugegriffen wird.

8. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Adressensignalgenerator die Adressensignale automatisch in vorbestimmter Reihenfolge entsprechend den Adressensignalen n Zyklen vor dem Startzugriffszyklus erzeugt, auf welchen zugegriffen werden soll.

9. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Adressensignale n Zyklen vor dem Startzyklus, auf welchen zugegriffen werden soll, in dem Adressensignalgenerator als Anfangsadressensignale eingestellt werden.

10. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Adressenvergleichseinrichtung die Entlastungsinformation n Zyklen einschließlich des Startzugriffszyklus vor dem Start des Zugriffs erfaßt.