JP2954286B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、特にシリアルア
クセス機能を持つ半導体記憶装置の欠陥救済に利用して
有効な技術に関するものである。

〔従来の技術〕

RAM（ランダム・アクセス・メモリ）部とSAM（シリア
ル・アクセス・メモリ）部とを備えたマルチポートRAM
がある。このようなメモリとしては、雑誌「東芝レビュ
ー」第43巻12号（昭和63年）の頁944〜頁947がある。

〔発明が解決しようとする課題〕

上記のような従来のマルチポートメモリでは、第６図
のようにアドレスカウンタの出力に対して、救済アドレ
ス／非救済アドレスの判定が比較回路により行われる。
したがって、全体でみるとアドレスカウンタからSAM部
のデコーダまでのパス中に、救済／非救済を判定するた
めの比較回路が置かれることになる。通常、この比較回
路の判定終了までデコーダをイネーブルにすることが不
可能であるため、アドレス決定のタイミングを遅らせる
必要がある。低速動作においては、このようなアドレス
比較によるオーバーヘッドはさほど問題にならない。し
かし、画像分野等において用いられるときには、高いビ
ットレートによる読み出し動作が必要であるためシリア
ル出力の高速化が要求され、上記のようなアドレス比較
動作に費やされるオーバーヘッドがあるとそれが無視で
きなくなるものである。

この発明の目的は、欠陥救済を行いつつ、高速動作化
を実現した半導体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
内部において生成されたアドレス信号に従ったシリアル
アクセス機能と、欠陥救済のための冗長回路とを備えた
半導体記憶装置において、シリアルアクセスのためのア
ドレス信号に先行したアドレス信号を生成して欠陥アド
レスとの比較を行い、冗長選択信号のタイミングを上記
シリアルアクセスのためのアドレス出力タイミングとほ
ゞ一致させる。

〔作 用〕

上記した手段によれば、シリアルアクセスのためのア
ドレス出力と並行して次アドレスと欠陥アドレスとの比
較を行うことができるから、欠陥救済のためのアドレス
比較によるオーバーヘッドを排除することができ、高速
シリアルアクセスが可能になる。

〔実施例〕

第８図には、この発明の適用されるマルチポートメモ
リの一実施例の機能ブロック図が示されている。

同図は、回路機能的に表現したブロック図であり、特
に制限されないが、ランダム・アクセス用のメモリアレ
イMARYは、1024（ロウ）×512（カラム）＝約500Kの記
憶容量を持つようにされる。このようなメモリアレイMA
RYが８個パラレルにアクセスされることによって、×８
ビットからなるカラーデータを単位として記憶する。そ
れ故、このようなマルチ・ポート・メモリを２個用いる
ことにより、1024×1024等のような高解像度で256色の
ようなカラー画像データを記憶することができる。

アドレス端子はA0〜A9の10ビットからなり、ロウ系と
カラム系のアドレス信号とは、ロウアドレスストローブ
信号▲▼とカラムアドレスストローブ信号▲
▼にそれぞれ同期して時系列的に入力される。ロウア
ドレス信号はロウアドレスバッファRABに取り込まれ、
カラムアドレス信号AYiはカラムアドレスバッファCAB又
はシリアルアドレスカウンタSAMACに取り込まれる。こ
のとき、最上位ビットのアドレス信号A9は、上記のよう
にカラムアドレスが512しかないから無効にされる。

シリアルアドレスカウンタSAMACは、上記入力された
カラムアドレスの初期値として、シリアルクロックに同
期して計数動作を行う。この計数出力は、特に制限され
ないが、グレーコードカウンタGCCに入力され、ここで
グレーコードに変換される。グレーコードに変換された
シリアル用アドレス信号は、シリアルセレクタSSの選択
信号とされる。

シリアルアクセスメモリSAMは、データラッチ回路か
らなり、その入出力、ノードと同図において縦方向に延
長されるシリアル入出力線との間に上記シリアルセレク
タSSが設けられる。また、上記入出力ノードは、トラン
スファゲートTRGを介してメモリアレイMARYの512のビッ
ト線に接続される。したがって、ランダム・アクセス用
のメモリアレイMARYとシリアルアクセスメモリSAMとの
間では、512ビットの単位でパラレルにデータの転送が
相互に行われる。

シリアルメインアンプSAMは、８個の単位回路からな
り、上記シリアル入出力線を通して伝えられたシリアル
データを増幅してシリアル出力回路AOBを通してシリア
ル用データ端子SI/O0〜７から出力される。

上記シリアル用データ端子SI/O0〜７から入力された
シリアル書き込みデータは、シリアル入力回路SIBを通
して上記シリアル入出力線に伝えられ、それがシリアル
セレクタSSにより指定されたシリアルアクセスメモリSA
Mの各アドレスに書き込まれる。

上記ロウアドレスバッファRABに取り込まれたアドレ
ス信号は、ロウデコーダRDECに入力され、ここで解読が
行われてメモリアレイMARYの１つのワード線を選択す
る。

上記カラムアドレスバッファCABに取り込まれたアド
レス信号は、カラムデコーダCDECに入力され、ここで解
読が行われてメモリアレイMARYの一対からなるビット線
の選択信号を形成する。同図では省略されているが、カ
ラムデコーダCDECにカラムスイッチ回路が設けられ、こ
のカラムスイッチを上記選択信号によりスイッチ制御し
て一対のビット線をランダム用の入出力線に接続させ
る。メインアンプMAは、上記ランダム用入出力線の信号
を増幅して、ランダム用データ出力回路DOBに入力す
る。ランダム用データ出力回路DOBは、ランダム用のデ
ータ端子RI/O0〜７から上記読み出し信号を出力する。

ランダム用データ端子RI/O0〜７から入力されたラン
ダム書き込みデータは、ランダム入力回路DIBを通して
上記ランダム用入出力線に伝えられ、選択されたカラム
スイッチ回路を通してメモリアレイMARYのビット線対に
伝えられる。上記ビット線対にはワード線の選択動作に
よって１つのメモリセルが結合されているから書き込み
が行われる。

この実施例においては、上記ランダム用のメインアン
プMAの出力信号が、シリアル用データ出力回路SOBの入
力に伝える信号経路が設けられる。この理由は、次の通
りである。シリアル出力させるときの先頭データが、上
記のようなトランスファゲートTRGを通してシリアルア
クセスメモリSAMにパラレル転送され、その後にシリア
ルセレクタSS及びメインアンプSAMを通して出力回路SOB
の入力に伝えられるようしたのでは先頭データの出力が
遅くなってしまう。そこで、この実施例では上記先頭ア
ドレス指定のためのカラムアドレス信号をカラムアドレ
スバッファCABにも取り込み、カラムデコーダCDECによ
りカラム選択動作を行わせる。これにより、指定された
先頭アドレスのデータがランダム用のカラムスイッチ回
路及びメインアンプMAを通して高速に出力される。この
信号が上記信号経路を経由してシリアル出力航路SOBの
入力に伝えられる。これにより、シリアル出力されるデ
ータが高速に出力される。この間を利用して、シリアル
回路により次のデータの出力準備が行われる。それ故、
シリアル出力動作における先頭データの選択動作はダミ
ー又は省略される。

この実施例では、高速シリアル出力動作を実現するた
めに、シリアルアドレスカウンタSAMACと、それを受け
てグレコード信号を形成するグレーコードカウンタGCC
との間でパイプライン転送が行われる。すなわち、SAMA
Cから２進のアドレス信号を送出し、それをGCCが受け取
るとSAMACは直ちに＋１の歩進動作を行う。上記GCCの出
力部には、デコーダ回路が設けられ１つのシリアルセレ
クタSSを選択する選択信号を形成する。そして、図示し
ないが、シリアル用メインアンプSAMの出力部には、デ
ータラッチ回路が設けられる。これにより、上記メイン
アンプSAMから出力されるデータが上記データラッチに
取り込まれると、メイアンプSAMは直ちに次に出力すべ
きシリアルデータの増幅動作を開始する。この増幅動作
と並行して、シリアル用データ出力回路SOBは上記デー
タラッチに取り込まれたデータを出力するというパイプ
ライン処理を行う。以上のようなパンプライン処理によ
ってシリアル出力動作の高速化が可能になる。

上記のように大記憶容量化を図った場合には、それに
伴い不良ビットが発生する確率が高くする。ロウ系不良
アドレス記憶回路RRDCは、電気的な切断、又はレーザー
光線等のような高エネルギービームによるヒューズ手段
の切断の有無により不良アドレスの記憶を行う。この不
良アドレスとアドレスバッファRABに取り込まれたロウ
アドレスとは、アドレス比較回路RAMRACに入力される。
このアドレス比較回路RAMRACにおいて、不良ワード線に
対するメモリアクセスであることが検出されると、それ
の検出出力をロウデコーダRDECに入力し、その不良ワー
ド線のアドレス選択動作を禁止するとともに予備ワード
線の選択動作に切り換える。このようにして、ロウ系の
欠陥ビットを救済することができる。

上記のような約4Mビットもの大記憶容量化を図った場
合には、必然的に不良発生の確率が高くなり、これをそ
のまま放置したのでは製品歩留まりが悪化する。そこ
で、この実施例では、カラム系にも冗長回路を設けるも
のである。

カラム系不良アドレス記憶回路CRDCは、上記同様にヒ
ューズ等の切断の有無により不良アドレスがプログラム
される。シリアルモードにおいて、この不良アドレスと
シリアルアドレスカウンタSAMACにより発生されたアド
レス信号とは、アドレス比較回路SAMCACに入力され、こ
こで上記同様に不良ビット線に対するメモリアクセスで
ある検出されると、それをシリアルセレクタSSに入力
し、その不良ビット線に対応したシリアルアクセスメモ
リSAMの選択を禁止するとともに予備のビット線に対応
したSAMを選択する。この場合、高速動作化のために、
後述するようにアドレスカウンタSAMACは、その出力部
にラッチ回路があり、出力アドレスを保持すると、次ア
ドレスの生成が先行して行われ、その先行アドレスと不
良アドレスとが比較される。このような先行アドレスと
の比較により、アドレスカウンタSAMACの出力タイミン
グと、予備ビットに対応した選択タイミングとをほゞ一
致させることができる。この結果、救済時と救済時とに
おいてシリアルアクセスタイミングの規則性が損なうこ
となく高速に行われる。

ランダム・アクセス・モードにおいて、この不良アド
レスとアドレスバッファCABに取り込まれたアドレスと
は、アドレス比較回路RAMACに入力さえ、不良ビット線
に対するメモリアクセスであると、不良ビット線に対応
したカラム選択を禁止するとともに予備のビット線に対
応したカラムスイッチを選択する、このようにして、ビ
ット線不良に対しても欠陥救済が行われることよって、
マルチポートメモリの製品歩留まりを高くすることがで
きる。

タイミング発生回路TGは、外部端子から供給される各
種制御信号▲▼、▲▼、▲▼、
▲▼、DSF、SC及び▲▼を受けてその動作モー
ドを判定するとともに、それに応じて内部回路の動作タ
イミング信号を発生させるものである。信号▲▼
は、ロウアドレスストローブ信号であり、▲▼は
カラムアドレスストローブ信号であり、▲▼はライ
トイネーブル信号でり、▲▼はデータ転送制
御信号、SCはシリアルクロック信号、▲▼はシリア
ルイネーブル信号である。

第１図には、上記アドレスカウンタと不良アドレスの
比較方式を説明するための一実施例のブロック図が示さ
れている。

この実施例では、マルチプレクサを介してスタートア
ドレス入力Ｈとラッチ回路を通したアドレス信号Ｃとが
選択的に入力される。マルチプレクサは、入力切り換え
信号Ｇにより制御され、アドレス設定のときには前記の
ように▲▼に同期して入力されたカラムアドレス
信号AYiを取り込み、以後はラッチ回路を通して出力さ
れるアドレス出力を取り込むよう切り換えられる。イン
クリメンタは、マルチプレクサを通して入力されたアド
レス信号Ａに＋１（インクリメンタ）されたアドレス信
号を形成する。これにより、初期値AYiは、インクリメ
ンタにより＋１されて最初のアドレス出力として出力さ
れる。したがって、前記のようなRAM部からの読み出し
信号を先頭のデータとして出力させるというインタリー
ブ（又はロードスルー）方式による高速シリアルアクセ
スに対応したシリアルアクセス用のアドレス信号を形成
することができる。

なお、特に制限されないが、後述するようにインクリ
メンタは、＋１と＋０の動作が選択的に行えるようにさ
れる。これは、インタリーブ方式によるシリアル出力動
作以外のとき、例えばシリアル入力動作のとのには、初
期値のアドレスAYiからシリアルにアクセスすることが
必要となるからである。また、上記のようにインクリメ
ンタに対して選択的に＋０の動作を行わせることによ
り、前記のようなインタリーブ方式によらないシリアル
出力動作も行うことができるものである。

この実施例では、上記のようにインクリメンタにより
＋１されたアドレス信号を比較回路に入力し、ヒューズ
手段を記憶素子とする救済アドレスROMに記憶された不
良アドレスとを比較する。この比較回路の一致／不一致
（救済／非救済）の出力信号Ｅは、ラッチ回路を通して
冗長選択信号Ｆとして出力される。上記アドレス出力Ｃ
を保持するラッチ回路と、上記冗長選択信号Ｆを保持す
るラッチ回路とは、同じカウントアップ信号Ｄによりス
ルー／ラッチの動作とを同期して行うものである。それ
故、アドレス出力と冗長選択信号とは同じタイミングで
出力されことになる。

第２図には、上記第１図の実施例のようなアドレス比
較方式による欠陥救済動作の一例のタイミング図が示さ
れている。

シリアル出力動作の途中のアドレスＮのとき、ラッチ
回路はアドレス出力ＣからアドレスＮを出力している。
このアドレスＮはマルチプレクサを介してインクリメン
タに入力されている。カウントアップ信号Ｄによりラッ
チ回路が保持状態になると、インクリメンタが＋１の歩
進動作を行いインクリメンタの出力信号ＢからはＮ＋１
のアドレス信号が形成される。このアドレス信号Ｎ＋１
は、比較回路により救済アドレスROMに記憶された不良
アドレスと比較される。両アドレスが一致（救済）した
なら、同図に実線で示すように比較回路の出力信号Ｅが
ハイレベルに変化する。そして、カウントアップ信号Ｄ
により次アドレスが出力されるタイミングで、両ラッチ
回路がスルー状態になり、イクリメンタにより形成され
た次アドレスＮ＋１と冗長選択信号とが同じタイミング
で出力される。これにより、この冗長選択信号により上
記Ｎ＋１のアドレスを無効にして、冗長回路からのデー
タを出力する。

また、上記アドレス比較回路の出力信号Ｅが不一致
（非救済）なら、同図に点線で示すように上記信号Ｅが
ロウレベルのままとなり、これに応じて冗長選択信号Ｆ
もロウレベルのままとなる。このときには、上記アドレ
スＮ＋１に対応したシリアルデータが出力される。

この実施例では、現在のシリアルアクセスアドレスＮ
によりシリアル出力動作と並行して、＋１された次アド
レスＮ＋１と不良アドレスとを比較するものであるた
め、冗長回路への切り換えが高速に行えるものとなる。

第３図には、上記アドレスカウンタと不良アドレスの
比較方式を説明するための他の一実施例のブロック図が
示されている。

この実施例では、マルチプレクサを介してスタートア
ドレス入力Ｈとインクリメンタにより＋１されたアドレ
スＩとが選択的に切り換えられて、アドレス出力を保持
するラッチ回路に入力される。マルチプレクサは、入力
切り換え信号Ｇにより制御され、アドレス設定のときに
は前記のように▲▼に同期して入力されたカラム
アドレス信号AYiを取り込み、以後はインクリメンタに
より＋１された次アドレスを取り込むよう切り換えられ
る。すなわち、第１図の実施例とは、マルチプレクサと
インクリメンタの位置が入れ替わったものである。イン
クリメンタは、ラッチ回路から出力されるアドレス出力
Ｃ＋１（インクリメント）されたアドレス信号を形成す
る。

この実施例では、初期値AYiはマルチプレクサを介し
てそのまま最初のアドレス出力として出力される。した
がって、このままでは前記のようなRAM部からの読み出
し信号を先頭のデータとして出力させるインタリーブ方
式によるシリアル出力は行えない。そこで、前記のよう
なインターリーブ方式によるシリアル出力を行う場合に
は、スタートアドレス入力に＋１を行う回路を付加する
ようすばよい。

第４図には、上記第３図の実施例のようなアドレス比
較方式による欠陥救済動作の一例のタイミング図が示さ
れている。

シリアル出力動作の途中のアドレスＮのとき、ラッチ
回路のアドレス出力信号ＣはアドレスＮとなっいる。カ
ウントアップ信号Ｄによりラッチ回路が保持状態となる
と、インクリメンタが＋１の歩進動作を行いインクリメ
ンタの出力信号ＩからはＮ＋１のアドレス信号が形成さ
れる。このアドレス信号Ｎ＋１は、マルチプレクサを介
してラッチ回路と比較回路の入力信号Ｊとされる。この
とき、上記ラッチ回路は保持状態であるので、次アドレ
スＮ＋１の取り込む（スルー）を行わないで上記アドレ
スＮの出力動作を行っている。比較回路は、上記次アド
レスＮ＋１と救済アドレスROMに記憶された不良アドレ
スとの比較動作を行う。両アドレスが一致（救済）した
なら、同図に実線で示すように比較回路の出力信号Ｅが
ハイレベルに変化する。そして、カウントアップ信号Ｄ
により次アドレスが出力されるタイミングで、両ラッチ
回路がスルー状態になり、イクリメンタにより形成され
た次アドレスＮ＋１と冗長選択信号とが同じタイミング
で出力される。これにより、この冗長選択信号により上
記Ｎ＋１のアドレスを無効にして、冗長回路からのデー
タを出力する。

また、上記アドレス比較回路の出力信号Ｅが不一致
（非救済）なら、同図に点線で示すように上記信号Ｅが
ロウレベルのままとなり、これに応じて冗長選択信号Ｆ
もロウレベルのままとなる。このときには、上記アドレ
スＮ＋１に対応したシリアルデータが出力される。

この実施例では、現在のシリアルアクセスアドレスＮ
によるシリアル出力動作と並行して、＋１された次アド
レスＮ＋１と不良アドレスとを比較するものであるた
め、冗長回路への切り換えが高速に行えるものとなる。

第５図には、上記アドレスカウンタと不良アドレスの
比較方式を説明するための更に他の一実施例のブロック
図が示されている。

この実施例では、入力切り換え信号のアサートが遅
く、次サイクルの開始時点までにアドレス比較が間に合
わないときに対応している。すなわち、前記第１図に示
した実施例回路に、次のような回路が付加される。スタ
ートアドレス入力は、前記のようなマルチプレクサに入
力されることの他、専用のインクリメンタに入力されて
＋１の歩進動作が行われるようにされる。このインクリ
メンタの出力信号は、前記インクリメンタの出力ととも
にマルチプレクサを介して比較回路に入力される。すな
わち、この実施例では、スタートアドレスにおけるアド
レス比較が間に合わないときには、スタートアドレス入
力を受けるインクリメンタにより＋１の次アドレスを形
成しておいて、入力切り換え信号によりマルチプレクサ
を切ら換えるときに、上記形成された次アドレスを比較
回路に入力して直ちに救済アドレスROMの不良アドレス
比較するようするものである。そして、上記スタートア
ドレス以降のアドレスについては、上記２つのマルチプ
レクサを切り換えて前記第１図の実施例と同様なアドレ
スインクリメンタ動作とアドレス比較動作を行うもので
ある。

第７図には、アドレスカウンタとインクリメンタ等の
一実施例の具体的回路図が示されている。この実施例で
は、前記のようなマルチプレクサ、インクリメンタ、ラ
ッチ回路の機能を持つ１つの単位回路が代表として例示
的に示されている。前記のようにアドレス信号がA0〜A8
のように９ビットからなるときには、同様の単位回路が
全体で９個設けられ、そのカウンタ部のキャリー入力Ci
Bとキャリー出力COiB、演算部のキャリー入力SCiB及び
キャリー出力COSiBとを用いて縦列形態に接続される。

カウンタ部は、マスター／スレープの２進カンタ回路
からなり、２つのクロックパルスACC1,ACC2により２進
の計数動作を行う。最下位ビットの回路では、キャリー
入力CiBがロウレベルに固定される。計数出力ANiとAi
は、前記のようにクロックパルスACC2に同期して出力さ
れる早いタイミングのものANiと、クロックパルスACC1
に同期して出力されるラッチ出力信号Aiとからなる。そ
れ故、上記アドレス信号ANiが不良アドレスとの比較動
作に用いられ、アドレス信号Aiがシリアルアクセス用に
用いられる。

アドレスセット部は、スタートアドレスAYiに対して
＋１又は＋０の選択的なインクリメンタ動作を行う演算
部が設けられる。すなわち、セットアドレス信号ALCに
より先頭アドレス信号AYiを取り込むとき、最下位ビッ
トに対応した演算部のキャリー入力信号SCiBをハイレベ
ルにすれば、パスPbを通して先頭の最下位ビットのアド
レスAYiがそのまま出力される。これにより、先頭アド
レスに対して＋０のアドレス演算が行われものである。
これに対して、最下位ビットに対応した演算部のキャリ
ー入力信号SCiBをロウレベルにすれば、上記最下位ビッ
トに対応した先頭アドレスに対してパスPaを通して＋１
されたアドレスが形成されるものとなる。このように最
下位ビットにおける演算部のキャリー入力を利用するこ
とにより、特別な回路を付加することなく、通常では単
にハイレベルに固定されかもしくは省略されるべきキャ
リー入力を動作モードに応じてハイレベル／ロウレベル
に切り換えるだけで選択的な＋１動作を行われることが
できる。

この回路は、前記のようなインタリーブによるシリア
ル出力の場合や、第５図の実施例のようにスタートアド
レス入力に直ちに＋１を行う場合に便利なものとなる。
このような演算部により形成されたアドレス信号は、タ
イミング信号ASCにより制御されるクロックドインバー
タ回路を通して上記カウンタ部に初期値として入力され
る。この実施例では、上記タイミング信号ASCとクロッ
クパルスACC2との競合による誤動作等を防止するために
これらの信号ASCとACC2により制御されるMOSFETの直列
回路が設けられるものである。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）内部において生成されたアドレス信号に従ったシ
リアルアクセス機能と、欠陥救済のための冗長回路とを
備えた半導体記憶装置において、シリアルアクセスのた
めのアドレス信号に先行したアドレス信号を生成して欠
陥アドレスとの比較を行い、冗長選択信号のタイミング
を上記シリアルアクセスのためのアドレス出力タイミン
グとほゞ一致させることにより、シリアルアクセスのた
めのアドレス出力と並行して次アドレスと欠陥アドレス
との比較を行うことができるから、欠陥救済のためのア
ドレス比較によるオーバーヘッドを排除することがで
き、高速シリアルアクセスが可能になるという効果が得
られる。

（２）出力部にラッチ回路を設け、このラッチ回路を介
してシリアルアクセス出力信号を形成することにより、
ラッチ回路においてアドレスを保持させた後、そのアド
レス出力によるシリアルアクセス動作と並行しては次ア
ドレスの生成し不良アドレスとの比較を行うことがで
き、上記ラッチ回路と同期して動作するラッチ回路を介
して冗長選択信号を出力させることにより、シリアル出
力動作における冗長回路のへの切り換えときでも同じタ
イミングでの出力動作が行えるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第８図の実
施例において、記憶容量やアドレス割り当ては種々の実
施形態採ることができるものである。また、SAM部のグ
レーコードカンタは、省略して前記のようなアドレスカ
ウンタによりSAM部の選択アドレスを形成するものであ
ってもよい。また、救済アドレスROMは、不揮発性記憶
素子を用いるものであってもよい。アドレス比較回路
は、排他的論理和回路のような一致／不一致回路を用い
るもの他、相補信号を使用したアンド（AND）タイプの
ものを用いるものであってもよい。また、前記インクリ
メンタは、演算回路（アダー）を用いたもの、あるいは
Ｄ入力付きのＴ型フリップフロップ回路を利用するもの
等ように種々の実施形態を採ることができるものであ
る。スタートアドレス入力は、常に固定のアドレスから
行う場合には省略できるものである。すなわち、テレビ
ジョン受像機やビディオ・テープ・レコーダのように画
像処理装置に用いられるときには、先頭アドレスを固定
するものであってもよいからである。

この発明は、RAMとSAM部とを持つマルチポートメモリ
の他、シリアルアクセスポートのみを持つ半導体記憶装
置に適用するものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、内部において生成されたアドレス信号に
従ったシリアルアクセス機能と、欠陥救済のための冗長
回路とを備えた半導体記憶装置において、シリアルアク
セスのためのアドレス信号に先行したアドレス信号を生
成して欠陥アドレスとの比較を行い、冗長選択信号のタ
イミングを上記シリアルアクセスのためのアドレス出力
タイミングとほゞ一致させることにより、シリアルアク
セスのためのアドレス出力と並行して次アドレスと欠陥
アドレスとの比較を行うことができるから、欠陥救済の
ためのアドレス比較によるオーバーヘッドを排除するこ
とができ、高速シリアルアクセスが可能になる。

【図面の簡単な説明】

第１図は、この発明に係るシリアルアクセス用のアドレ
スカウンタと不良アドレスの比較方式を説明するための
一実施例を示すブロック図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、上記シリアルアクセス用のアドレスカウンタ
と不良アドレスの比較方式を説明するための他の一実施
例を示すブロック図、 第４図は、その動作の一例を説明するためのタイミング
図、 第５図は、上記シリアルアクセス用のアドレスカウンタ
と不良アドレスの比較方式を説明するための更に他の一
実施例を示すブロック図、 第６図は、従来技術の一例を説明するためのブロック
図、 第７図は、この発明に係る上記アドレスカウンタとイン
クリメンタ等の一実施例を示す具体的回路図、 第８図は、この発明が適用されるマルチポートメモリの
一実施例を示す回路機能ブロック図である。 MARY……メモリアレイ、SAM……シリアルアクセスメモ
リ、SAMAC……シリアルアドレスカウンタ、GCC……グレ
ーコードカウンタ、SS……シリアルセレクタ、TRG……
トランスファゲート、RAB……ロウアドレスバッファ、C
AB……カラムアドレスバッファ、RAMRAC……ランダム用
ロウアドレス比較回路、RAMCAC……ランダム用カラムア
ドレス比較回路、CDEC……カラムデコーダ、SA……セン
スアンプ、MA……メインアンプ、DOB……ランダム用デ
ータ出力回路、DIB……ランダム用データ入力回路、SMA
……シリアル用メインアンプ、SOB……シリアル用出力
回路、SIB……シリアル用入力回路、CRDC……カラム不
良アドレス記憶回路、RRDC……ロウ不良アドレス記憶回
路、SAMCAC……シリアル用アドレス比較回路、TG……タ
イミング発生回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】アドレス信号形成回路からの第１アドレス
   信号に従ったアドレスに従ってシリアルアクセスを行う
   シリアルアクセス機能をもってなるとともに欠陥救済の
   ための冗長回路もってなる半導体記憶装置であって、 上記アドレス信号形成回路は、上記第１アドレス信号を
   保持するラッチ回路と、上記保持回路の出力を受けて上
   記第１アドレス信号に対して先行したアドレスである第
   ２アドレス信号を形成するためのインクリメンタとを有
   し、 上記冗長回路は、上記第２アドレス信号と不良アドレス
   とに基づいてその動作が制御されることを特徴とする半
   導体記憶装置。
2. 【請求項２】請求項１において、上記第２アドレス信号
   は、上記第１アドレス信号に＋１された次アドレスであ
   ることを特徴とする半導体記憶装置。