JPH05210567A - メモリ装置及びメモリのデータ読取り／書込み方法 - Google Patents
メモリ装置及びメモリのデータ読取り／書込み方法Info
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- JPH05210567A JPH05210567A JP4201255A JP20125592A JPH05210567A JP H05210567 A JPH05210567 A JP H05210567A JP 4201255 A JP4201255 A JP 4201255A JP 20125592 A JP20125592 A JP 20125592A JP H05210567 A JPH05210567 A JP H05210567A
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
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Abstract
(57)【要約】
【目的】 少なくとも１つの一時メモリと書込み打切り
回路とを備え、前記書込み打切り回路は制御信号メモリ
とこの制御信号メモリからの出力に対応するゲート回路
とを有するように成されたメモリ装置を提供する。 【構成】 書込みサイクル中において、書込み回路がデ
ータと対応のアドレスを前記一時メモリの中にローディ
ングし、また次の書込みサイクルにおいて書込みサイク
ルを打切るべきでない時に、転送回路がデータを対応の
アドレスに転送する。読取り回路は、読取りアドレスを
一時メモリの中のアドレスと比較する比較器を含み、ま
た前記転送回路は前記比較器回路の出力に対応してデー
タ出力を一時メモリまたは主記憶装置から選択する選択
回路を含み、前記制御信号メモリが書込みサイクルを打
切るべき事を指示すれば、一時メモリからの出力が禁止
される。
回路とを備え、前記書込み打切り回路は制御信号メモリ
とこの制御信号メモリからの出力に対応するゲート回路
とを有するように成されたメモリ装置を提供する。 【構成】 書込みサイクル中において、書込み回路がデ
ータと対応のアドレスを前記一時メモリの中にローディ
ングし、また次の書込みサイクルにおいて書込みサイク
ルを打切るべきでない時に、転送回路がデータを対応の
アドレスに転送する。読取り回路は、読取りアドレスを
一時メモリの中のアドレスと比較する比較器を含み、ま
た前記転送回路は前記比較器回路の出力に対応してデー
タ出力を一時メモリまたは主記憶装置から選択する選択
回路を含み、前記制御信号メモリが書込みサイクルを打
切るべき事を指示すれば、一時メモリからの出力が禁止
される。
Description
【０００１】
【産業上の利用分野】本発明は、データを保持するため
の複数のアドレス指定可能場所を有するメモリにおい
て、それぞれの書込みサイクル中にデータが選択された
場所に書込まれ、それぞれの読取りサイクルにおいてデ
ータが選択された場所から読取られるように成されたメ
モリに関するものである。特に本発明は、書込みサイク
ル中にデータ入力をアドレスメモリ場所に書込むべきで
ないことを指示するため、この書込みサイクル中に書込
み打切り信号を発生させる前記のようなメモリの構成と
動作に関するものである。
の複数のアドレス指定可能場所を有するメモリにおい
て、それぞれの書込みサイクル中にデータが選択された
場所に書込まれ、それぞれの読取りサイクルにおいてデ
ータが選択された場所から読取られるように成されたメ
モリに関するものである。特に本発明は、書込みサイク
ル中にデータ入力をアドレスメモリ場所に書込むべきで
ないことを指示するため、この書込みサイクル中に書込
み打切り信号を発生させる前記のようなメモリの構成と
動作に関するものである。
【０００２】特に本発明はＳＲＡＭ、ＤＲＡＭ及びＥＰ
ＲＯＭなどのコンピュータメモリに応用可能であり、ま
た特に書込みサイクル中に遅く打切り信号を発生するた
めに応用される。
ＲＯＭなどのコンピュータメモリに応用可能であり、ま
た特に書込みサイクル中に遅く打切り信号を発生するた
めに応用される。
【０００３】
【従来の技術及び発明が解決しようとする課題】前記の
型のメモリシステムは書込みサイクル中にデータを入力
し、通常、メモリセルの内容はデータが書込みサイクル
中に入力されると同時に更新される。二、三の場合に
は、メモリの中に記憶されたデータが変更される前に書
込み動作を打切ることが望ましいが、通常、書込みサイ
クルを安全に打切ることのできる時間は非常に短い。
型のメモリシステムは書込みサイクル中にデータを入力
し、通常、メモリセルの内容はデータが書込みサイクル
中に入力されると同時に更新される。二、三の場合に
は、メモリの中に記憶されたデータが変更される前に書
込み動作を打切ることが望ましいが、通常、書込みサイ
クルを安全に打切ることのできる時間は非常に短い。
【０００４】本発明は、書込みサイクルを安全に打切る
ことのできる改良型メモリ設計及びメモリ動作を提供す
るにある。好ましい実施態様において、書込み打切り信
号は次のメモリ読取りサイクルまたは書込みサイクルの
開始までの任意時点に発生される。
ことのできる改良型メモリ設計及びメモリ動作を提供す
るにある。好ましい実施態様において、書込み打切り信
号は次のメモリ読取りサイクルまたは書込みサイクルの
開始までの任意時点に発生される。
【０００５】また、本発明の他の目的は、通常の読取り
／書込みサイクルで作動するが書込み打切り操作を可能
とする追加回路を含む改良型メモリ設計を提供するにあ
る。
／書込みサイクルで作動するが書込み打切り操作を可能
とする追加回路を含む改良型メモリ設計を提供するにあ
る。
【０００６】特に本発明は、英国特許出願第９１１６４
８０．６号を基礎として同日に出願した明細書（以下、
同日出願明細書という）に記載のようなメモリ設計に適
用される。
８０．６号を基礎として同日に出願した明細書（以下、
同日出願明細書という）に記載のようなメモリ設計に適
用される。
【０００７】
【課題を解決するための手段】本発明は、複数のアドレ
ス指定可能の記憶場所を有するメモリにデータを書込み
また前記メモリから前記データを読取る方法において、
前記方法は、前記メモリ中の選択された場所からデータ
をそれぞれ読取るための複数の読取りサイクルと前記メ
モリ中の選択された場所にデータをそれぞれ書込むため
の複数の書込みサイクルとを決定する段階を含み、各書
込みサイクルは、書込みサイクル中にデータ入力をメモ
リの中に書込むべきかまたは書込み動作を打切るべきか
を指示するための打切り制御信号を発生する段階を含
み、また前記方法はさらに、１つの書込みサイクルにお
いて、データとこのデータに対応する記憶場所アドレス
とを一時メモリの中にローディングする段階と、次の書
込みサイクルにおいて、前記の打切り制御信号をチェッ
クし、書込み動作を打切るべきでないことを前記打切り
制御信号が指示すれば、前記データを前記対応のアドレ
スによって指示された記憶場所に転送する段階と、読取
りサイクルにおいて、読取りアドレスを入力し、前記読
取りアドレスを一時メモリ中のアドレスと比較し、読取
りアドレスが前記一時メモリの中に配置されていなけれ
ば前記メモリからデータを出力し、また読取りアドレス
が一時メモリの中に配置されていて書込み動作を打切る
べきでないことを前記打切り制御信号が指示すれば、前
記一時メモリからデータを出力する段階とを含む方法を
提供する。
ス指定可能の記憶場所を有するメモリにデータを書込み
また前記メモリから前記データを読取る方法において、
前記方法は、前記メモリ中の選択された場所からデータ
をそれぞれ読取るための複数の読取りサイクルと前記メ
モリ中の選択された場所にデータをそれぞれ書込むため
の複数の書込みサイクルとを決定する段階を含み、各書
込みサイクルは、書込みサイクル中にデータ入力をメモ
リの中に書込むべきかまたは書込み動作を打切るべきか
を指示するための打切り制御信号を発生する段階を含
み、また前記方法はさらに、１つの書込みサイクルにお
いて、データとこのデータに対応する記憶場所アドレス
とを一時メモリの中にローディングする段階と、次の書
込みサイクルにおいて、前記の打切り制御信号をチェッ
クし、書込み動作を打切るべきでないことを前記打切り
制御信号が指示すれば、前記データを前記対応のアドレ
スによって指示された記憶場所に転送する段階と、読取
りサイクルにおいて、読取りアドレスを入力し、前記読
取りアドレスを一時メモリ中のアドレスと比較し、読取
りアドレスが前記一時メモリの中に配置されていなけれ
ば前記メモリからデータを出力し、また読取りアドレス
が一時メモリの中に配置されていて書込み動作を打切る
べきでないことを前記打切り制御信号が指示すれば、前
記一時メモリからデータを出力する段階とを含む方法を
提供する。
【０００８】また本発明は、複数のアドレス指定可能場
所を有するメモリと、このメモリに接続された読取り／
書込み回路とを有し、この読取り／書込み回路は、デー
タ及び対応のメモリアドレスを保持するための少なくと
も１つの一時メモリと、打切り制御信号メモリ及びこの
打切り制御信号メモリからの出力に対応するゲート回路
を有する書込み打切り回路と、転送回路とを含み、前記
書込み回路は、前記一時メモリに接続されて１つの書込
みサイクル中にデータと対応のアドレスを前記一時メモ
リの中にローディングするように接続されたそれぞれの
書込みサイクルを決定する入力を有し、また前記転送回
路は前記書込み回路、前記メモリ及び前記一時メモリに
接続されて、次の書込みサイクルに際して前記打切り制
御信号メモリの前記ゲート回路に対する信号が書込みサ
イクルを打切るべきでないことを指示する場合に、前記
一時メモリから前記メモリの前記対応メモリアドレスに
よって指示されたアドレスにデータを転送し、また前記
読取り回路は読取りアドレスの入力と、前記読取りアド
レスを前記一時メモリの中のアドレスと比較する比較器
回路とを有し、また前記転送回路は前記比較器回路の出
力に対応して前記一時メモリまたは前記メモリからのデ
ータ出力を選択するための選択回路を含み、前記選択回
路は前記ゲート回路に接続されて、前記打切り制御信号
メモリの前記ゲート回路に対する出力が書込み動作を打
切るべきことを指示すれば、前記一時メモリからの出力
を禁止するように成されたメモリ装置を提供する。
所を有するメモリと、このメモリに接続された読取り／
書込み回路とを有し、この読取り／書込み回路は、デー
タ及び対応のメモリアドレスを保持するための少なくと
も１つの一時メモリと、打切り制御信号メモリ及びこの
打切り制御信号メモリからの出力に対応するゲート回路
を有する書込み打切り回路と、転送回路とを含み、前記
書込み回路は、前記一時メモリに接続されて１つの書込
みサイクル中にデータと対応のアドレスを前記一時メモ
リの中にローディングするように接続されたそれぞれの
書込みサイクルを決定する入力を有し、また前記転送回
路は前記書込み回路、前記メモリ及び前記一時メモリに
接続されて、次の書込みサイクルに際して前記打切り制
御信号メモリの前記ゲート回路に対する信号が書込みサ
イクルを打切るべきでないことを指示する場合に、前記
一時メモリから前記メモリの前記対応メモリアドレスに
よって指示されたアドレスにデータを転送し、また前記
読取り回路は読取りアドレスの入力と、前記読取りアド
レスを前記一時メモリの中のアドレスと比較する比較器
回路とを有し、また前記転送回路は前記比較器回路の出
力に対応して前記一時メモリまたは前記メモリからのデ
ータ出力を選択するための選択回路を含み、前記選択回
路は前記ゲート回路に接続されて、前記打切り制御信号
メモリの前記ゲート回路に対する出力が書込み動作を打
切るべきことを指示すれば、前記一時メモリからの出力
を禁止するように成されたメモリ装置を提供する。
【０００９】好ましい実施態様として、読取りアドレス
が一時メモリの中に記憶され、また記憶されている打切
り制御信号が書込みサイクルを打切るべきことを指示す
るならば、データがメモリから出力される。
が一時メモリの中に記憶され、また記憶されている打切
り制御信号が書込みサイクルを打切るべきことを指示す
るならば、データがメモリから出力される。
【００１０】以下、本発明を図面に示す実施例について
詳細に説明するが本発明はこれに限定されるものではな
い。
詳細に説明するが本発明はこれに限定されるものではな
い。
【００１１】
【実施例】図１の実施例は全体的に同日出願明細書に記
載の実施例と類似である。類似部材は類似の参照数字に
よって表示されている。主記憶装置１１は、通常設計の
非同期ＳＲＡＭであって、このＳＲＡＭは複数のアドレ
ス指定可能メモリセルを含み、これらのメモリセルは行
及び列デコーダを使用してアドレス指定することがで
き、またドライバ回路を使用して特定の記憶場所にデー
タを書込むことができる。主記憶装置１１は、選択され
た記憶場所のアドレスを指定するための入力１２と、主
記憶装置の中に書込まれるべきデータの入力１３とを有
する。また主記憶装置から読取られるデータの出力１４
を備えている。このメモリ回路は、書込みサイクル中に
データと対応のアドレスを遅延提示するための読取り／
書込み回路を含む。この読取り／書込み回路は、メモリ
の中に書込まれるデータの第１入力１９と、データが記
憶される主記憶装置アドレスを指定するための各データ
入力に対応するアドレスの第２入力２０とを含む。さら
に一時メモリはデータメモリ２１とアドレスメモリ２２
とを含む。これらのメモリはそれぞれ１つまたは複数の
レジスタを備えることができる。データ入力１９はデー
タメモリ２１に接続され、このデータメモリの出力２３
は主記憶装置入力１３と、データマルチプレクサ２４と
に接続され、このデータマルチプレクサ２４は主記憶装
置の出力１４に接続されている。前記データマルチプレ
クサ２４は、メモリ２１または１１から読取られる出力
データの最終出力２５を有する。
載の実施例と類似である。類似部材は類似の参照数字に
よって表示されている。主記憶装置１１は、通常設計の
非同期ＳＲＡＭであって、このＳＲＡＭは複数のアドレ
ス指定可能メモリセルを含み、これらのメモリセルは行
及び列デコーダを使用してアドレス指定することがで
き、またドライバ回路を使用して特定の記憶場所にデー
タを書込むことができる。主記憶装置１１は、選択され
た記憶場所のアドレスを指定するための入力１２と、主
記憶装置の中に書込まれるべきデータの入力１３とを有
する。また主記憶装置から読取られるデータの出力１４
を備えている。このメモリ回路は、書込みサイクル中に
データと対応のアドレスを遅延提示するための読取り／
書込み回路を含む。この読取り／書込み回路は、メモリ
の中に書込まれるデータの第１入力１９と、データが記
憶される主記憶装置アドレスを指定するための各データ
入力に対応するアドレスの第２入力２０とを含む。さら
に一時メモリはデータメモリ２１とアドレスメモリ２２
とを含む。これらのメモリはそれぞれ１つまたは複数の
レジスタを備えることができる。データ入力１９はデー
タメモリ２１に接続され、このデータメモリの出力２３
は主記憶装置入力１３と、データマルチプレクサ２４と
に接続され、このデータマルチプレクサ２４は主記憶装
置の出力１４に接続されている。前記データマルチプレ
クサ２４は、メモリ２１または１１から読取られる出力
データの最終出力２５を有する。
【００１２】アドレス入力２０は、一時メモリ２２とア
ドレスマルチプレクサ２６とに接続されている。またア
ドレス入力２０は比較器２７に接続され、この比較器２
７は、前記一時メモリ２２の出力２９を入力２８として
受ける。メモリ２２の出力２９はアドレスマルチプレク
サ２６に接続されている。アドレスマルチプレクサ２６
の出力３０は、主記憶装置１１のアドレス入力１２に接
続されている。読取り／書込み回路は制御論理回路３２
を含み、この制御論理回路は読取り／書込み信号の形の
入力３３を有する。この実施例において、入力３３は読
取操作の必要な時に高くドライブされ、書込み操作が必
要な時に低くドライブされる。制御論理回路３２は、各
メモリ１１、２１、２２及び比較器２７とアドレスマル
チプレクサ２６及びデータマルチプレクサ２４とに接続
されている。
ドレスマルチプレクサ２６とに接続されている。またア
ドレス入力２０は比較器２７に接続され、この比較器２
７は、前記一時メモリ２２の出力２９を入力２８として
受ける。メモリ２２の出力２９はアドレスマルチプレク
サ２６に接続されている。アドレスマルチプレクサ２６
の出力３０は、主記憶装置１１のアドレス入力１２に接
続されている。読取り／書込み回路は制御論理回路３２
を含み、この制御論理回路は読取り／書込み信号の形の
入力３３を有する。この実施例において、入力３３は読
取操作の必要な時に高くドライブされ、書込み操作が必
要な時に低くドライブされる。制御論理回路３２は、各
メモリ１１、２１、２２及び比較器２７とアドレスマル
チプレクサ２６及びデータマルチプレクサ２４とに接続
されている。
【００１３】また制御論理回路３２は、図１において破
線で示された区域の中の書込み打切り回路４０に接続さ
れ、また書込み打切り動作を生じる。この場合、書込み
打切り回路は打切り制御信号メモリ４１を含み、このメ
モリ４１は打切り制御信号を受けるために入力４２に接
続された単一のレジスタから成り、この実施例におい
て、打切り制御信号は、書込み動作を実施すべき場合に
は信号「０」を有し、書込み動作が打切られる場合には
信号「１」を有する。メモリ４１は第１ＮＯＲゲート４
３に接続され、 このＮＯＲゲートは入力として入力信
号３３をも受ける。第２ＮＯＲゲート４４がメモリ４１
に接続され、また否定回路４５を通して比較器２７の出
力４６に接続されている。第１ＮＯＲゲート４３は、主
記憶装置１１の中の書込み動作を許可しまたは禁止する
入力４７を生じる。第２ＮＯＲゲート４４の出力４８
は、データマルチプレクサ２４に接続されて、一時メモ
リ２１からのデータの選択を制御する。
線で示された区域の中の書込み打切り回路４０に接続さ
れ、また書込み打切り動作を生じる。この場合、書込み
打切り回路は打切り制御信号メモリ４１を含み、このメ
モリ４１は打切り制御信号を受けるために入力４２に接
続された単一のレジスタから成り、この実施例におい
て、打切り制御信号は、書込み動作を実施すべき場合に
は信号「０」を有し、書込み動作が打切られる場合には
信号「１」を有する。メモリ４１は第１ＮＯＲゲート４
３に接続され、 このＮＯＲゲートは入力として入力信
号３３をも受ける。第２ＮＯＲゲート４４がメモリ４１
に接続され、また否定回路４５を通して比較器２７の出
力４６に接続されている。第１ＮＯＲゲート４３は、主
記憶装置１１の中の書込み動作を許可しまたは禁止する
入力４７を生じる。第２ＮＯＲゲート４４の出力４８
は、データマルチプレクサ２４に接続されて、一時メモ
リ２１からのデータの選択を制御する。
【００１４】この実施例の動作は下記の通りである。
【００１５】各読取り／書込みサイクルのタイミングは
入力３３に対する信号によって制御される。１つの書込
みサイクルにおいて、データが一時メモリ２１の中にロ
ーディングされ、同時に対応のメモリアドレスが一時メ
モリ２２の中にローディングされる。各書込みサイクル
の終了時点において、入力信号４２の状態が、ライン１
９及び２０に入力された信号を主記憶装置１１中に記憶
されたデータの変更に使用すべきかいなか指示する。デ
ータが主記憶装置の中に書込まれる場合には、ライン４
２は信号値「０」を有して、書込み動作を実施すること
を指示するが、書込み動作が打切られる場合には、信号
４２は信号水準「１」を有する。各書込みサイクルの終
点においてこの信号の値がメモリ４１の中に記憶され、
次の書込みサイクルの終点において上書されるまで、こ
のメモリ４１から出力されつづける。打切られない書込
みサイクルについては、メモリ４１の中に記憶された値
「０」がＮＯＲゲート４３及び４４に入力され、次の書
込み動作に際して、入力３３からＮＯＲゲート４３への
第２入力が「０」となり、従ってＮＯＲゲート４３の出
力が値「１」をとり、この値が主記憶装置１１において
書込み動作を実施させる入力４７を成す。これにより、
先の書込みサイクルにおいて一時メモリ２１の中に入力
されたデータが主記憶装置の中に、先の書込みサイクル
において一時メモリ２２の中に保持されたアドレスによ
って指定されるアドレスに、書込まれる。
入力３３に対する信号によって制御される。１つの書込
みサイクルにおいて、データが一時メモリ２１の中にロ
ーディングされ、同時に対応のメモリアドレスが一時メ
モリ２２の中にローディングされる。各書込みサイクル
の終了時点において、入力信号４２の状態が、ライン１
９及び２０に入力された信号を主記憶装置１１中に記憶
されたデータの変更に使用すべきかいなか指示する。デ
ータが主記憶装置の中に書込まれる場合には、ライン４
２は信号値「０」を有して、書込み動作を実施すること
を指示するが、書込み動作が打切られる場合には、信号
４２は信号水準「１」を有する。各書込みサイクルの終
点においてこの信号の値がメモリ４１の中に記憶され、
次の書込みサイクルの終点において上書されるまで、こ
のメモリ４１から出力されつづける。打切られない書込
みサイクルについては、メモリ４１の中に記憶された値
「０」がＮＯＲゲート４３及び４４に入力され、次の書
込み動作に際して、入力３３からＮＯＲゲート４３への
第２入力が「０」となり、従ってＮＯＲゲート４３の出
力が値「１」をとり、この値が主記憶装置１１において
書込み動作を実施させる入力４７を成す。これにより、
先の書込みサイクルにおいて一時メモリ２１の中に入力
されたデータが主記憶装置の中に、先の書込みサイクル
において一時メモリ２２の中に保持されたアドレスによ
って指定されるアドレスに、書込まれる。
【００１６】しかし書込みサイクルの終点において、デ
ータが一時メモリ２１の中にローディングされアドレス
が一時メモリ２２の中にローディングされた時に書込み
打切り信号がすでに出されていれば、信号値「１」が制
御信号メモリ４１の中に保持されており、またこの値
「１」が両方のＮＯＲゲート４３、４４に対して入力さ
れる。従って次の書込みサイクルに際して、ＮＯＲゲー
ト４３は入力３３から信号値「０」を受けるが、メモリ
４１から信号値「１」を受けるので、ＮＯＲゲート４３
から値「０」を出力し、従って入力４７に信号値「０」
が得られ、一時メモリ２１によって保持されたデータの
主記憶装置中への書込みを禁止する。
ータが一時メモリ２１の中にローディングされアドレス
が一時メモリ２２の中にローディングされた時に書込み
打切り信号がすでに出されていれば、信号値「１」が制
御信号メモリ４１の中に保持されており、またこの値
「１」が両方のＮＯＲゲート４３、４４に対して入力さ
れる。従って次の書込みサイクルに際して、ＮＯＲゲー
ト４３は入力３３から信号値「０」を受けるが、メモリ
４１から信号値「１」を受けるので、ＮＯＲゲート４３
から値「０」を出力し、従って入力４７に信号値「０」
が得られ、一時メモリ２１によって保持されたデータの
主記憶装置中への書込みを禁止する。
【００１７】一時メモリ２１、２２は、データをこれら
のメモリの中にローディングするためにアドレス指定を
必要としない単なる急速作動メモリであることを理解さ
れたい。従ってこれらの一時メモリは同日出願明細書に
記載のように使用されて、任意の書込みサイクルにおい
て、データの喪失なしでデータを遅く書込むことができ
る。そこで、次の書込みサイクルにおいて、書込み打切
り信号が出されていなければ、データが正常に主記憶装
置の中に転送される。
のメモリの中にローディングするためにアドレス指定を
必要としない単なる急速作動メモリであることを理解さ
れたい。従ってこれらの一時メモリは同日出願明細書に
記載のように使用されて、任意の書込みサイクルにおい
て、データの喪失なしでデータを遅く書込むことができ
る。そこで、次の書込みサイクルにおいて、書込み打切
り信号が出されていなければ、データが正常に主記憶装
置の中に転送される。
【００１８】否定回路４５とＮＯＲゲート４４は読取り
サイクルのために必要である。読取りサイクルは２つの
ケースについて考慮する必要がある。第１のケースにお
いて、読取りサイクルは、先に記憶された書込みサイク
ルのアドレスと一致しないアドレスに対して実施され
る。言い替えれば、読取りサイクルに際して入力２０に
入力されるアドレスが、比較器２７によって、前の書込
みサイクルに際してメモリ２２の中に保持されたアドレ
スと比較され、一致しない場合には、比較器２７がライ
ン４６上に出力信号値「０」を出し、この信号が否定回
路４５によって逆転されて、ＮＯＲゲート４４の入力に
信号値「１」を生じる。これは、ＮＯＲゲート４４がラ
イン４８上に出力信号値「０」を出すことによってデー
タマルチプレクサ２４を制御して、入力２０からアドレ
スマルチプレクサ２６を介して主記憶装置１１の入力１
２に指定されるアドレスからデータを出力１４に出力さ
せる。この場合、読取り動作は主記憶装置１１からデー
タを誘導し、制御信号メモリ４１の中に保持されている
書込み打切り信号の状態とは無関係である。
サイクルのために必要である。読取りサイクルは２つの
ケースについて考慮する必要がある。第１のケースにお
いて、読取りサイクルは、先に記憶された書込みサイク
ルのアドレスと一致しないアドレスに対して実施され
る。言い替えれば、読取りサイクルに際して入力２０に
入力されるアドレスが、比較器２７によって、前の書込
みサイクルに際してメモリ２２の中に保持されたアドレ
スと比較され、一致しない場合には、比較器２７がライ
ン４６上に出力信号値「０」を出し、この信号が否定回
路４５によって逆転されて、ＮＯＲゲート４４の入力に
信号値「１」を生じる。これは、ＮＯＲゲート４４がラ
イン４８上に出力信号値「０」を出すことによってデー
タマルチプレクサ２４を制御して、入力２０からアドレ
スマルチプレクサ２６を介して主記憶装置１１の入力１
２に指定されるアドレスからデータを出力１４に出力さ
せる。この場合、読取り動作は主記憶装置１１からデー
タを誘導し、制御信号メモリ４１の中に保持されている
書込み打切り信号の状態とは無関係である。
【００１９】第２のケースにおいて、読取りサイクル
は、比較器２７が一時メモリ２２に保持されているアド
レスに対応すると指示するアドレス入力２０において実
施される。この場合、比較器の出力４６は信号値「１」
を有し、この信号値が否定回路４５によって逆転され、
入力信号値「０」をＮＯＲゲート４４に加える。先行の
書込みサイクルが打切られていなければ、制御信号メモ
リ４１の中に記憶されている信号が「０」となり、ＮＯ
Ｒゲート４４は出力信号値「１」を出し、これがライン
４８に沿ってデータマルチプレクサ２４に加えられる。
これにより、データマルチプレクサ２４は、主記憶装置
１１ではなく一時メモリ２１の中に記憶されていたデー
タを出力２５から出力する。
は、比較器２７が一時メモリ２２に保持されているアド
レスに対応すると指示するアドレス入力２０において実
施される。この場合、比較器の出力４６は信号値「１」
を有し、この信号値が否定回路４５によって逆転され、
入力信号値「０」をＮＯＲゲート４４に加える。先行の
書込みサイクルが打切られていなければ、制御信号メモ
リ４１の中に記憶されている信号が「０」となり、ＮＯ
Ｒゲート４４は出力信号値「１」を出し、これがライン
４８に沿ってデータマルチプレクサ２４に加えられる。
これにより、データマルチプレクサ２４は、主記憶装置
１１ではなく一時メモリ２１の中に記憶されていたデー
タを出力２５から出力する。
【００２０】しかし先行書込みサイクルが書込み打切り
信号を含んでいたならば、制御信号メモリ４１は信号値
「１」をＮＯＲゲート４４に送る。この場合、ＮＯＲゲ
ート４４は信号値「０」をデータマルチプレクサ２４に
送り、このマルチプレクサは一時メモリ２１からのデー
タの出力を禁止し、主記憶装置１１の入力１２によって
指定されたアドレスのみからデータを出力１４に出力さ
せる。このようにして、打切られるべき書込みサイクル
中に１９に入力されたデータは実効出力として使用され
ず、主記憶装置の対応のアドレスの記憶場所に保持され
ていたデータは上書きされず、従ってこの古いデータが
使用される。
信号を含んでいたならば、制御信号メモリ４１は信号値
「１」をＮＯＲゲート４４に送る。この場合、ＮＯＲゲ
ート４４は信号値「０」をデータマルチプレクサ２４に
送り、このマルチプレクサは一時メモリ２１からのデー
タの出力を禁止し、主記憶装置１１の入力１２によって
指定されたアドレスのみからデータを出力１４に出力さ
せる。このようにして、打切られるべき書込みサイクル
中に１９に入力されたデータは実効出力として使用され
ず、主記憶装置の対応のアドレスの記憶場所に保持され
ていたデータは上書きされず、従ってこの古いデータが
使用される。
【００２１】図１の実施例はＳＲＡＭに適用されている
が、ＤＲＡＭ及びＥＰＲＯＭを含む非同期または同期メ
モリにも適用することができる。
が、ＤＲＡＭ及びＥＰＲＯＭを含む非同期または同期メ
モリにも適用することができる。
【００２２】さらに、ＳＲＡＭ中においてビットマスキ
ング操作を使用する図２、図３及び図４の実施例につい
て詳細に説明する。類似素子については類似参照数字を
使用し、図４においては書込み打切り回路が再び破線４
０で図示されている。
ング操作を使用する図２、図３及び図４の実施例につい
て詳細に説明する。類似素子については類似参照数字を
使用し、図４においては書込み打切り回路が再び破線４
０で図示されている。
【００２３】図２には、通常のＳＲＡＭにおける書込み
動作が図示されている。入力データ５０が書込みドライ
バ５１を通過し、書込みマルチプレクサ５２によってメ
モリ１１の中の適当なビットラインに供給される。行デ
コーダ５３が、入力５４に加えられた行アドレスに対応
して、主記憶装置１１の選択された行のメモリセルのア
クセストランジスタを生かす。マルチプレクサ回路５２
は、列アドレス入力５５によって、選択列を決定する。
通常のｎ−チャンネルアレイにおいては、書込みはそれ
ぞれの選択されたビットライン対の一方のビットライン
を下方レベルに引きおろすことによって実施される。一
対のビットラインの両方のビットラインが書込みサイク
ル中において高いレベルに保持されるならば、そのメモ
リセルの内容は不変である。図３は、一対のビットライ
ンに対する出力５６、５７を制御する１つの入力５０を
示す。２つのＮＡＮＤゲート５９、６０のそれぞれの入
力を形成するマスク入力５８が配備されている。ＮＡＮ
Ｄゲート５９はその他方の入力として信号５０を有す
る。ＮＡＮＤゲート６０は、その第２入力として、否定
回路６１を通過した信号５０のデータを有する。対応の
ビットラインに接続されたメモリセルの内容を変更しな
いように、一対のビットラインをマスクする必要があれ
ば、マスク入力５８に入力信号値「０」が加えられる。
これにより、ＮＡＮＤゲートからの両方の出力５６、５
７は信号値「１」を有するので、これらのビットライン
に接続されたメモリセルの内容の変動を禁止する。マス
ク入力５８が信号値「１」を有すれば、ライン５０の信
号データは、このデータのレベルに依存して、ＮＡＮＤ
ゲートの一方５９または６０からライン５６または５７
に低レベル出力信号値「０」を出させ、これによりメモ
リ中の書込みを実施させる。図２と図３について説明し
た書込みマスキング操作を図４の本発明の実施例に適用
する。この実施例において、書込みマスク入力４２は図
３の信号５８に対応する複数のマスク入力信号を含む。
入力４２は、データ入力の各ビットに対して書込みマス
ク入力を含むので、マスキングはビット対ビットベース
で実施される。入力４２は一時メモリ６５の中に記憶さ
れ、この一時メモリ６５は出力をライン６６を通して書
込みドライバ５１に加える。比較器２７の出力がライン
４６を通してＡＮＤゲート６７の一方の入力に接続され
る。ＡＮＤゲート６７の他方の入力はマスクメモリ６５
の出力に接続されたライン６８から誘導される。各ビッ
トについて１つづつ、複数のＡＮＤゲート６７が配置さ
れることは理解されよう。同様に、比較器２７からの出
力４６は、それぞれのＡＮＤゲート６７に加えられるそ
れぞれのビットに対して複数の信号を与える。書込みマ
スクビットが信号値「１」を有すれば、それぞれのデー
タビットが書込まれる。書込みマスクビットが信号値
「０」であれば、それぞれのデータビットは現在の主記
憶装置の内容に上書きしない。すべての書込みマスクビ
ットが信号値「０」であれば、主記憶装置の内容はまっ
たく上書きされず、書込みサイクルは確実に打切られ
る。マスクメモリ６５は単なるレジスタとすることがで
きる。
動作が図示されている。入力データ５０が書込みドライ
バ５１を通過し、書込みマルチプレクサ５２によってメ
モリ１１の中の適当なビットラインに供給される。行デ
コーダ５３が、入力５４に加えられた行アドレスに対応
して、主記憶装置１１の選択された行のメモリセルのア
クセストランジスタを生かす。マルチプレクサ回路５２
は、列アドレス入力５５によって、選択列を決定する。
通常のｎ−チャンネルアレイにおいては、書込みはそれ
ぞれの選択されたビットライン対の一方のビットライン
を下方レベルに引きおろすことによって実施される。一
対のビットラインの両方のビットラインが書込みサイク
ル中において高いレベルに保持されるならば、そのメモ
リセルの内容は不変である。図３は、一対のビットライ
ンに対する出力５６、５７を制御する１つの入力５０を
示す。２つのＮＡＮＤゲート５９、６０のそれぞれの入
力を形成するマスク入力５８が配備されている。ＮＡＮ
Ｄゲート５９はその他方の入力として信号５０を有す
る。ＮＡＮＤゲート６０は、その第２入力として、否定
回路６１を通過した信号５０のデータを有する。対応の
ビットラインに接続されたメモリセルの内容を変更しな
いように、一対のビットラインをマスクする必要があれ
ば、マスク入力５８に入力信号値「０」が加えられる。
これにより、ＮＡＮＤゲートからの両方の出力５６、５
７は信号値「１」を有するので、これらのビットライン
に接続されたメモリセルの内容の変動を禁止する。マス
ク入力５８が信号値「１」を有すれば、ライン５０の信
号データは、このデータのレベルに依存して、ＮＡＮＤ
ゲートの一方５９または６０からライン５６または５７
に低レベル出力信号値「０」を出させ、これによりメモ
リ中の書込みを実施させる。図２と図３について説明し
た書込みマスキング操作を図４の本発明の実施例に適用
する。この実施例において、書込みマスク入力４２は図
３の信号５８に対応する複数のマスク入力信号を含む。
入力４２は、データ入力の各ビットに対して書込みマス
ク入力を含むので、マスキングはビット対ビットベース
で実施される。入力４２は一時メモリ６５の中に記憶さ
れ、この一時メモリ６５は出力をライン６６を通して書
込みドライバ５１に加える。比較器２７の出力がライン
４６を通してＡＮＤゲート６７の一方の入力に接続され
る。ＡＮＤゲート６７の他方の入力はマスクメモリ６５
の出力に接続されたライン６８から誘導される。各ビッ
トについて１つづつ、複数のＡＮＤゲート６７が配置さ
れることは理解されよう。同様に、比較器２７からの出
力４６は、それぞれのＡＮＤゲート６７に加えられるそ
れぞれのビットに対して複数の信号を与える。書込みマ
スクビットが信号値「１」を有すれば、それぞれのデー
タビットが書込まれる。書込みマスクビットが信号値
「０」であれば、それぞれのデータビットは現在の主記
憶装置の内容に上書きしない。すべての書込みマスクビ
ットが信号値「０」であれば、主記憶装置の内容はまっ
たく上書きされず、書込みサイクルは確実に打切られ
る。マスクメモリ６５は単なるレジスタとすることがで
きる。
【００２４】この実施例の動作は下記の通りである。
【００２５】読取り／書込みサイクルのタイミングは、
コントローラ３２に対する入力信号３３によって制御さ
れる。各書込みサイクルにおいて、データが一時メモリ
２１の中にローディングされ、対応のメモリアドレスが
一時メモリ２２の中にローディングされる。書込みサイ
クルの終点において、母線４２上の書込みマスク入力が
マスクメモリ６５の中に記憶される。この情報は、次の
書込みサイクルの終点において上書きされるまで、母線
６６上に出力される。母線６６上の信号を使用して、書
込みサイクル中の書込みドライバの動作を制御し、また
ＡＮＤゲート６７の出力によって読取りサイクル中に正
確なデータを出力する。書込みサイクルの初期におい
て、メモリ２１の中に先に記憶されていた入力データが
母線１３に沿って書込みドライバ５１に提示される。母
線６６上のマスク入力によって信号値「１」を提示され
ているドライバは、１ビットラインを低レベルに引き下
ろすことによって主記憶装置アレイにデータを書込む。
マスク入力６６に信号値「０」を有する書込みドライバ
は、書込み動作中、両方のビットラインを高レベルに保
持するので、メモリセルの内容が不変である。
コントローラ３２に対する入力信号３３によって制御さ
れる。各書込みサイクルにおいて、データが一時メモリ
２１の中にローディングされ、対応のメモリアドレスが
一時メモリ２２の中にローディングされる。書込みサイ
クルの終点において、母線４２上の書込みマスク入力が
マスクメモリ６５の中に記憶される。この情報は、次の
書込みサイクルの終点において上書きされるまで、母線
６６上に出力される。母線６６上の信号を使用して、書
込みサイクル中の書込みドライバの動作を制御し、また
ＡＮＤゲート６７の出力によって読取りサイクル中に正
確なデータを出力する。書込みサイクルの初期におい
て、メモリ２１の中に先に記憶されていた入力データが
母線１３に沿って書込みドライバ５１に提示される。母
線６６上のマスク入力によって信号値「１」を提示され
ているドライバは、１ビットラインを低レベルに引き下
ろすことによって主記憶装置アレイにデータを書込む。
マスク入力６６に信号値「０」を有する書込みドライバ
は、書込み動作中、両方のビットラインを高レベルに保
持するので、メモリセルの内容が不変である。
【００２６】１つの書込みサイクルにおいて一時メモリ
２１及び２２に入力されるデータは、次の書込みサイク
ルに従って次の読取りサイクルが一時メモリ２１または
１１からデータを読取るための回路を使用するまで、主
記憶装置１１に達しない。２つの相異なる読取りサイク
ルを考慮しなければならない。第１の場合、読取りサイ
クルは、先に記憶された読取りサイクルのアドレスと一
致しないアドレスで実施される。比較器２７は入力アド
レス２０を一時メモリ２２の中に記憶されたアドレスと
比較し、これらのアドレスが一致していなければ、ライ
ン４６上のすべての出力が信号値「０」となる。このよ
うにして、すべてのＡＮＤゲート６７が母線６９上に信
号値「０」を出力するので、マルチプレクサ２４は、母
線２３上の一時メモリ２１のデータではなく、母線１４
上の主記憶装置１１の出力データを選択する。読取りサ
イクルが一時メモリ２２に記憶されているアドレスと一
致するアドレスにおいて実施される場合には、比較器２
７はライン４６を通して信号値「１」を各ＡＮＤゲート
６７に出力し、これにより母線６６、６８上のマスクメ
モリ出力が母線６９に沿ってデータマルチプレクサ２４
に供給される。マスクメモリ６５からのマスクビットが
信号値「０」を有する場合、出力２５のデータビットは
主記憶装置１１から誘導されるが、信号値「１」のマス
クビットはデータマルチプレクサ２４を切り替えるの
で、出力２５は一時メモリ２１の中に保持されたデータ
から誘導される。
２１及び２２に入力されるデータは、次の書込みサイク
ルに従って次の読取りサイクルが一時メモリ２１または
１１からデータを読取るための回路を使用するまで、主
記憶装置１１に達しない。２つの相異なる読取りサイク
ルを考慮しなければならない。第１の場合、読取りサイ
クルは、先に記憶された読取りサイクルのアドレスと一
致しないアドレスで実施される。比較器２７は入力アド
レス２０を一時メモリ２２の中に記憶されたアドレスと
比較し、これらのアドレスが一致していなければ、ライ
ン４６上のすべての出力が信号値「０」となる。このよ
うにして、すべてのＡＮＤゲート６７が母線６９上に信
号値「０」を出力するので、マルチプレクサ２４は、母
線２３上の一時メモリ２１のデータではなく、母線１４
上の主記憶装置１１の出力データを選択する。読取りサ
イクルが一時メモリ２２に記憶されているアドレスと一
致するアドレスにおいて実施される場合には、比較器２
７はライン４６を通して信号値「１」を各ＡＮＤゲート
６７に出力し、これにより母線６６、６８上のマスクメ
モリ出力が母線６９に沿ってデータマルチプレクサ２４
に供給される。マスクメモリ６５からのマスクビットが
信号値「０」を有する場合、出力２５のデータビットは
主記憶装置１１から誘導されるが、信号値「１」のマス
クビットはデータマルチプレクサ２４を切り替えるの
で、出力２５は一時メモリ２１の中に保持されたデータ
から誘導される。
【００２７】本発明は前記の実施例の細部に限定されな
い。例えば、図４の実施例において、マスキング操作
は、ビットラインを書込みドライバから選択的に遮断す
ることによって実施することができる。またマスクメモ
リ６５の中に保持されている書込みマスク情報は次のメ
モリサイクルの開始前に随時に受けることができ、かな
らずしも各書込みサイクルの終点に特定される必要はな
い。これらの実施例の動作原理は同期メモリまたは非同
期メモリに適用することができ、また他の形の論理回路
を使用することができる。本発明は、適当な書込みドラ
イバを備えることにより、ｎ−チャンネルアレイを有し
ないメモリにも適用される。図４の実施例においては、
書込みマスク操作はビット対ビットベースであるが、同
時に複数のビットグループをマスキングするように実施
することもできる。例えば１６ビットのワードを８ビッ
トの２グループとしてマスキングすることもできる。最
後に、単一の書込みマスク入力がすべてのデータビット
のマスキングを制御することができよう。この場合の入
力は書込み打切り入力と呼ばれよう。
い。例えば、図４の実施例において、マスキング操作
は、ビットラインを書込みドライバから選択的に遮断す
ることによって実施することができる。またマスクメモ
リ６５の中に保持されている書込みマスク情報は次のメ
モリサイクルの開始前に随時に受けることができ、かな
らずしも各書込みサイクルの終点に特定される必要はな
い。これらの実施例の動作原理は同期メモリまたは非同
期メモリに適用することができ、また他の形の論理回路
を使用することができる。本発明は、適当な書込みドラ
イバを備えることにより、ｎ−チャンネルアレイを有し
ないメモリにも適用される。図４の実施例においては、
書込みマスク操作はビット対ビットベースであるが、同
時に複数のビットグループをマスキングするように実施
することもできる。例えば１６ビットのワードを８ビッ
トの２グループとしてマスキングすることもできる。最
後に、単一の書込みマスク入力がすべてのデータビット
のマスキングを制御することができよう。この場合の入
力は書込み打切り入力と呼ばれよう。
【図１】本発明の第１実施態様のブロックダイヤグラ
ム。
ム。
【図２】通常のＳＲＡＭのブロックダイヤグラム。
【図３】図２の型のＳＲＡＭに対する入力信号をマスキ
ングする公知回路。
ングする公知回路。
【図４】図２と図３に図示の型のマスキング回路を有す
るＳＲＡＭに対する本発明の第２実施態様のブロックダ
イヤグラム。
るＳＲＡＭに対する本発明の第２実施態様のブロックダ
イヤグラム。
１１ 主記憶装置 １２ アドレス入力 １３ データ入力 １４ データ出力 １９ データ入力 ２０ アドレス入力 ２１ 一時データメモリ ２２ 一時アドレスメモリ ２４ データマルチプレクサ（選択回路） ２５ データ出力 ２６ アドレスマルチプレクサ ２７ 比較器 ３２ 読取り／書込み制御論理回路 ３３ 読取り／書込み信号入力 ４０ 書込み打切り回路 ４１ 打切り制御信号メモリ ４２ 書込み／打切り（マスク）信号入力 ４３、４４ ＮＯＲゲート ４５ ＮＯＴゲート ４７ 書込み許可／禁止入力 ５０ データ入力 ５１ 書込みドライバ ５２ 書込みマルチプレクサ ５３ 行デコーダ ５４ 行アドレス ５５ 列アドレス ５８ マスク ５９、６０ ＮＡＮＤゲート ６２ 否定回路 ６５ 一時マスクメモリ ６７ ＡＮＤゲート
Claims (10)
- 【請求項１】複数のアドレス指定可能の記憶場所を有す
るメモリにデータを書込みまた前記メモリから前記デー
タを読取る方法において、前記方法は、前記メモリ中の
選択された場所からデータをそれぞれ読取るための複数
の読取りサイクルと前記メモリ中の選択された場所にデ
ータをそれぞれ書込むための複数の書込みサイクルとを
決定する段階を含み、各書込みサイクルは、書込みサイ
クル中にデータ入力をメモリの中に書込むべきかまたは
書込み動作を打切るべきかを指示するための打切り制御
信号を発生する段階を含み、また前記方法はさらに、１
つの書込みサイクルにおいて、データとこのデータに対
応する記憶場所アドレスとを一時メモリの中にローディ
ングする段階と、次の書込みサイクルにおいて、前記の
打切り制御信号をチェックし、書込み動作を打切るべき
でないことを前記打切り制御信号が指示すれば、前記デ
ータを前記対応のアドレスによって指示された記憶場所
に転送する段階と、読取りサイクルにおいて、読取りア
ドレスを入力し、前記読取りアドレスを一時メモリ中の
アドレスと比較し、読取りアドレスが前記一時メモリの
中に配置されていなければ前記メモリからデータを出力
し、また読取りアドレスが一時メモリの中に配置されて
いて書込み動作を打切るべきでないことを前記打切り制
御信号が指示すれば、前記一時メモリからデータを出力
する段階とを含むことを特徴とするメモリのデータ読取
り／書込み方法。 - 【請求項２】複数のアドレス指定可能場所を有するメモ
リと、このメモリに接続された読取り／書込み回路とを
有し、この読取り／書込み回路は、データ及び対応のメ
モリアドレスを保持するための少なくとも１つの一時メ
モリと、打切り制御信号メモリ及びこの打切り制御信号
メモリからの出力に対応するゲート回路を有する書込み
打切り回路と、転送回路とを含み、前記書込み回路は、
前記一時メモリに接続されて１つの書込みサイクル中に
データと対応のアドレスを前記一時メモリの中にローデ
ィングするように接続されたそれぞれの書込みサイクル
を決定する入力を有し、また前記転送回路は前記書込み
回路、前記メモリ及び前記一時メモリに接続されて、次
の書込みサイクルに際して前記打切り制御信号メモリの
前記ゲート回路に対する信号が書込みサイクルを打切る
べきでないことを指示する場合に、前記一時メモリから
前記メモリの前記対応メモリアドレスによって指示され
たアドレスにデータを転送し、また前記読取り回路は読
取りアドレスの入力と、前記読取りアドレスを前記一時
メモリの中のアドレスと比較する比較器回路とを有し、
また前記転送回路は前記比較器回路の出力に対応して前
記一時メモリまたは前記メモリからのデータ出力を選択
するための選択回路を含み、前記選択回路は前記ゲート
回路に接続されて、前記打切り制御信号メモリの前記ゲ
ート回路に対する出力が書込み動作を打切るべきことを
指示すれば、前記一時メモリからの出力を禁止すること
を特徴とするメモリ装置。 - 【請求項３】１つの書込みサイクルにおいて発生された
前記の打切り制御信号を次の書込みサイクルに使用する
ために記憶する段階と、また前記の次の書込みサイクル
において前記一時メモリの中に新しいデータを書込む段
階とを含むことを特徴とする請求項１に記載の方法。 - 【請求項４】前記の次の書込みサイクルにおいて、前記
１つの書込みサイクルの書込み動作を打切るべきことを
前記の記憶された打切り制御信号が指示するならば、前
記一時メモリから前記メモリへのデータの転送を禁止す
る段階を含むことを特徴とする請求項３に記載の方法。 - 【請求項５】読取りサイクルにおいて、読取りアドレス
が一時メモリの中に配置され、また記憶された打切り制
御信号が書込み動作を打切るべきことを指示するなら
ば、データがメモリから出力されることを特徴とする請
求項３に記載の方法。 - 【請求項６】一時メモリからメモリへのデータの書込み
及び一時メモリまたはメモリからの選択的データ読取り
のコントローラが、書込まれまたは読取られるワードの
それぞれのビットを代表する複数のゲート回路によって
制御されることを特徴とする請求項１または３乃至５の
いずれかに記載の方法。 - 【請求項７】一時メモリからメモリへの書込み及び一時
メモリからの選択的データ読取りのコントローラが、書
込まれまたは読取られる各ワードの複数のビットをそれ
ぞれ制御する１つの書込み制御信号及び１つの読取り選
択信号を発生するゲート回路によって制御されることを
特徴とする請求項１または請求項１乃至５のいずれかに
記載の方法。 - 【請求項８】前記のゲート回路は前記の転送回路の動作
のための１つの書込み制御信号及び１つの読取り選択信
号を発生するように成され、このようにして一時メモリ
からメモリへのデータの書込み及び一時メモリまたはメ
モリからの選択的データ読取りを制御することを特徴と
する請求項２に記載の装置。 - 【請求項９】前記のゲート回路は、書込まれまたは読取
られる各ワードの複数のビットをそれぞれ制御する１つ
の書込み制御信号及び１つの読取り選択信号を発生する
ように成されたことを特徴とする請求項８に記載の装
置。 - 【請求項１０】前記のゲート回路は、書込まれまたは読
取られるワードのそれぞれのビットを代表する複数のゲ
ート回路を含むことを特徴とする請求項８に記載の装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB919116493A GB9116493D0 (en) | 1991-07-30 | 1991-07-30 | Read and write circuitry for a memory |
| GB9116493.9 | 1991-07-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210567A true JPH05210567A (ja) | 1993-08-20 |
Family
ID=10699264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201255A Pending JPH05210567A (ja) | 1991-07-30 | 1992-07-28 | メモリ装置及びメモリのデータ読取り／書込み方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5321651A (ja) |
| EP (1) | EP0526029B1 (ja) |
| JP (1) | JPH05210567A (ja) |
| DE (1) | DE69217761T2 (ja) |
| GB (1) | GB9116493D0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006072444A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | メモリ制御回路及びメモリ制御方法 |
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|---|---|---|---|---|
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| DE69425631T2 (de) * | 1993-11-26 | 2001-04-19 | Toshiba Kawasaki Kk | Computertomograph |
| KR0139776B1 (ko) * | 1993-11-26 | 1998-07-15 | 이헌조 | 씨디 그래픽스 디코더의 디램제어장치 |
| JP3304577B2 (ja) * | 1993-12-24 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置とその動作方法 |
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