KR100245079B1 - 고유의 버스트 검색 기능을 가진 데이타 저장 시스템 - Google Patents

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KR100245079B1 KR1019920004441A KR920004441A KR100245079B1 KR 100245079 B1 KR100245079 B1 KR 100245079B1 KR 1019920004441 A KR1019920004441 A KR 1019920004441A KR 920004441 A KR920004441 A KR 920004441A KR 100245079 B1 KR100245079 B1 KR 100245079B1
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Abstract

데이타 저장 시스템은 데이타의 이전의 레퍼런스 라인을 저장하는 온칩회로를 포함하며, "인-라인" 액세스임을 신호하는 특별한 핀을 필요로하지 않으면서 이 라인의 데이타에 빠른 액세스타임을 제공한다. 상기 시스템은 2K저장 레지스터들로 구성된 어레이를 포함하며, 각 저장 레지스터들은 N 비트 데이타 요소를 저장한다. 각 레지스터는 그에 관한 하나의 비트액세스 어드레스를 갖는다. 어레이는 어드레스 입력에서 공급되는 K-M 어드레스 비트에 대응하여 그 데이타 출력에 2M데이타 요소들을 제공한다. 라인 버퍼는 어레이의 데이타출력으로부터 2M데이타 요소들을 수신한다. 액세스 컨트롤 회로는 K-M 어드레스 비트들에 응답하여 어레이의 데이타 출력으로부터 라인 버퍼에 2M데이타 요소들을 로드한다. 선택회로는 M 어드레스 비트에 응답하여 라인버퍼에 저장된 M 어드레스 비트들에 일치하는 단일 데이타 요소를 어레이 액세스와 병렬로 선택회로에 전달한다. 바람직한 실시예에서 액세스 제어회로는 어레이의 어드레스 입력상에 있는 어드레스와 라인 버퍼에 저장된 라인의 어드레스를 비교하는 장치를 포함한다. 만일 두 어드레스가 일치하면, 그 어레이 액세스는 포기된다.

Description

고유의 버스트 검색 기능을 가진 데이타 저장시스템
제1도는 종래의 EPROM 구조를 설명하는 블럭 다이어그램.
제2도는 본 발명과 관련된 버스트 EPROM 구조를 설명하는 블럭 다이어그램.
제3도는 제2도의 버스트 EPROM이 수행하는 인-라인 판독 사이클의 파형을 설명하는 타이밍 다이어그램.
제4도는 제2도의 버스트 EPROM이 수행하는 아웃-어브-라인 판독 사이클의 파형을 설명하는 타이밍 다이어그램.
제5도는 두번의 포기된 액세스와 제2도의 버스트 EPROM이 수행하는 인-라인 판독 사이클과 후속하는 아웃-어브-라인 판독 사이클의 파형을 설명하는 타이밍 다이어그램.
[발명의 배경]
본 발명은 집적회로 메모리 디바이스에 관한 것으로, 특히 이전의 레퍼런스 어드레스를 저장하여 그것을 현재의 레퍼런스 어드레스와 비교하고, 필요한 경우 인-라인 판독 사이클을 초기화하여, 그로 인하여 평균 메모리 액세스 타임을 개선하는 온-칩 회로를 포함한 데이타 저장 디바이스에 관한 것이다.
[선행기술의 설명]
전기적으로 프로그램가능한 읽기전용 메모리( ; 이하 "EPROM"이라 한다) EPROM은 2진 정보의 저장에 쓰이는 바휘발성 메모리 집적회로이다. 전원을 제거해도 데이타가 손실되지 않는다. 즉, 다시 전원을 인가할 때까지 이전에 저장된 2진 데이타가 보존된다.
이 데이타 보존기능 이외에도 EPROM은 새로운 2진 비트패턴을 저장하도록 재프로그램될 수 있다. 재 프로그램밍은 EPROM을 이전의 2진 정보의 소거를 위해 UV적외선 소소에 노출시킴으로써 이루어진다. 재 프로그래밍은 EPROM을 이전의 2진 정보의 소거를 위해 UV적외선소소에 노출시킴으로써 이루어진다. 패키지 EPROM 칩위에 UV 투과덮개를 놓아서 이러한 소거가 이루어지도록 한다. 소거가 끝난 다음 칩 선택라인을 해제하면 데이타의 출력이 입력으로 전환되어 EPROM에 새로운 2진 정보가 기록된다. 그런 다음 어드레스 입력이 초기값으로 세트되고, 원하는 데이타가 EPROM/데이타 입력에 연결되어 그 데이타가 메모리 어레이중에서 선택된 데이타 저장 레지스터에 기록된다. 이 사이클은 각각의 EPROM 저장 레지스터마다 반복된다.
EPROM 판독동작시 메모리 디코드 논리에 의해 선택된 저장 레지스터의 장소는 어드레스 입력의 2진 값에 의해 결정된다. 그 장소의 메모리 어레이에 프로그램된 데이타 출력 버퍼로 연결된다. 만일 칩선택신호가 활성화되면 선택된 저장 레지스터에서 데이타버스를 데이타가 공급된다.
제1도는 2K저장 레지스터(N비트/레지스터)의 어레이로 조직된 종래의 EPROM(10)을 도시한 것이다. 위에서 기술한 바와 같이 K 비트 어드레스 입력(12)이 판독할 저장 레지스터를 선택한다. 어레이 판독 액세스는 한번의 어드레스 변경에 의해 개시되기도 하고, 칩 인에이블 제어신호(CE/; 18)의 단정에 응답하여 액세스 제어논리(16)가 발생하는 활성신호(14)에 의해 개시되기도 한다. 데이타는 출력 인에이블 제어신호(OE/; 19)의 단정에 응답하여 출력으로 전달된다.
EPROM 파라미터들은 주로 EPROM 의 액세스 타임 파라미터(Tacc, Tce) 로 규정된다. 즉, EPROM 기술 명세서 상에는 (i)어드레스 변경후 Tacc 나노초 또는 (ii) 칩 인에이블 신호 CE/ 가 활성화된 후 Tce 나노초 다음에 EPROM 데이타출력신호들이 선택된 저장레지스터의 논리값을 나타낸다고 기술되어 있다(위 조건이 끝나기 이전 최저 Toe 나노초 간 출력 인에이블 제어 신호 OE/ 가 활성상태라고 가정하는 경우).
새로운 부류의 EPROM들, 즉 버스트 EPROM들은 인라인 메모리 레퍼런스시 매우 빠른 액세스 타임을 제공한다. 하나의 EPROM 어레이는 전형적으로 각 라인에 4개, 혹은 그 이상의 저장 레지스터들을 갖는 라인들로 나뉘어 있다. 이전의 액세스와 동일라인에 속한 어떤 저장 레지스터를 액세스하는 것을 "인-라인 레퍼런스"라고 정의한다. 시스템 통계상 메모리 레퍼런스들의 80-90%가 "인-라인"임을 알 수 있다. 따라서, 버스트 EPROM이 평균 액세스타임을 극적으로 감소시키게 되는 것이다. 버스트 EPROM 시스템들의 결점은 이 버스트 EPROM이 "인-라인" 과정을 가리키는 특정한 외부 제어 신호를 필요로하는 점이다. 이것은 시스템을 복잡하게하고 그 EPROM을 표준의 EPROM들과 양립하지 않게 한다. 즉, 버스트 EPROM은 동일한 소켓을 쓸 수 없으며 표준 EPROM 들을 대체하지 못하며 동일한 EPROM 프로그래머를 사용할 수 없고, 종래의 EPROM 들의 드 팩토핀 아웃 규격(de facto pin out standards)과 달라지게 된다.
[발명의 요약]
본 발명은 이전의 레퍼런스 어드레스를 저장하고 로드함으로써 K-M 어드레스 비트에 응답한다. 선택회로는 이에 응답하여 라인버퍼에 저장되어 M 어드레스 비트들에 의해 확인된 단일 데이타 요소를 선택회로의 출력으로 전달한다.
따라서 본 발명에 관련된 버스트 EPROM 은 병렬로 동작한다. 디바이스가 새로운 액세스를 감지하면 M 어드레스라인에 따라서 라인 버퍼에 데이타를 공급하고, 동시에 EPROM 어레이에 풀 액세스를 시작한다. 만일 K-M 어드레스 비트가 이미 라인버퍼에 저장되어 있는 동일한 라인을 가리키는 경우, 그 액세스는 "인-페이지"가 되고 데이타는 짧은 선택기 지연을 거쳐 출력으로 공급된다. 만일 액세스가 "인-페이지"가 아니면, 그 경우는 풀 어레이 액세스 타임이 소요된다.
본 발명의 바람직한 실시에와 관련하여 액세스 제어회로는 어드레스 입력상에 존재하는 어드레스와 라인버퍼에 저장된 라인의 어드레스를 비교하는 논리를 포함한다. 만일 두 어드레스가 일치하면 어레이 액세스를 포기하고 참조된 데이타 요소가 라인 버퍼로부터 검색된다. 이 특성 때문에 디바이스의 전력소모가 감소 되는데, 그 이유는 데이타가 라인버퍼에 존재하지 않는 라인에 있을 때에만 어레이가 액세스될 것이기 때문이다.
다음의 발명의 상세한 설명과 발명원리를 이용한 예시적인 실시예를 보인 첨부도면을 참조하면 보다 나은 이해를 얻을 수 있을 것이다.
[본 발명의 실시예에 대한 상세한 설명]
제2도는 고속 1024K-비트의 UV를 이용한 소거가 가능하고 전기적으로 프로그램 가능한 읽기 전용 메모리 어레이(22)를 포함하는 버스트 EPROM 디바이스(20)를 도시한 것이다.
본 발명에 따르면 버스트 EPROM 디바이스(20)는 특별한 회로를 부가하여서 연속적인 "인-라인"액세스들을 위해 저장된 데이타에 대한 매우 빠른 액세스 타임을 제공하고 있다. 나아가서 버스트 EPROM은 기존의 64K×16EPROM 디바이스와 100% 호환이 가능하다. 이러한 호환성으로 인해서 기존의 시스템들에 이 버스트 EPROM을 손쉽게 집적할 수 있을 뿐만 아니라 디바이스를 프로그램하는 데에도 기존 EPROM 프로그래머를 사용할 수 있다.
버스트 EPROM 디바이스(20)는 두가지 제어 기능을 갖는다. 출력에서 데이타를 얻기 위해서는 둘 모두가 활성상태여야만 한다. 칩 인에이블 제어 신호 (CE/ )는 전력제어이고 디바이스를 선택하는데 사용된다. 출력 인에이블 신호( CE/ )는 디바이스출력제어로서, 디바이스(20)가 선택되었을때 출력핀으로 데이타를 보내는데 사용된다.
데이타는 i) 어드레스 변경후 Tfacc 나 Tsacc 나노초 또는 ii)칩 인에이블 신호 CE/ 가 활성화된 후 Tfce나 Tsce나노초 다음에 출력단에서 유효하다 (위 조건이 끝나기이전 최저 Toe 나노초동안 출력 인에이블 신호 OE/ 가 활성상태라고 가정하는 경우).
버스트 EPROM 디바이스 (20)의 액세스타임은 그 액세스가 "인-라인"이냐 "아웃-어브-라인"이냐에 달려 있다. 액세스는 액세스 어드레스 (A0-A15)중 비트 A2-A15가 내부 라인 버퍼(24)에 래치된 어드레스의 비스 A2-A15와 일치할 경우 "인-라인"으로 간주된다. "인-라인"액세스 기간동안 어드레스 대 출력과 칩 인에이블 CE/ 대 출력 타이밍은 각각 Tfacc와 Tfce이다. "아웃-어브-라인"액세스 기간 동안 어드레스 대 출력과 칩 인에이블 CE/ 대 출력 타이밍은 각각 Tsacc와 Tsce이다. 라인버퍼(24)에는, 액세스가 Tsacc와 Tsce 조건을 만족시킬 때마다, 새로운 라인 하나가 로드된다. 만일 연이은 액세스들이 동일한 라인에 대해 수행될 경우 라인버퍼 (24)에 동일라인이 존재하게 된다. (즉, 칩 인에이블 CE/ 가 저레벨로 단정되는 동안 어드레스 비트 A2-A15가 동일한 값이다). 라인버퍼(24)의 내용은, 어드레스 입력 A2-A15에 새로운 값이 나타나면서 칩 인에이블 CE/가 Talb 또는 Tclb 이상 단정되어지면 그때마다 바뀌게 된다.
따라서, 버스트 EPROM 디바이스(20)는 하나의 데이타요소를 읽는 것이 아니라 연속적인 어드레스들로 부터 라인버퍼(24)로 2M레지스터중 단 하나만이 레퍼런스 어드레스에 따라서 디바이스 출력핀으로 보내어진다. 액세스타임에 영향을 끼치지 않는 여러개의 중복된 어레이 액세스들을 초기화하게 되는데, 그 이유는 연속된 데이타들이 라인버퍼 (24)로부터 선택기논리(26)에 의해 공급될 것이기 때문이다.
액세스 제어블럭(28)내에 있는 회로가 EPROM 어레이 (22)의 어드레스 입력상의 어드레스를 라인버퍼(24)에 저장되어 있는 라인의 어드레스와 비교한다. 만일 두 어드레스가 일치하면, 그 어레이 액세스는 포기된다. 이로써 디바이스의 전력소모가 감소하는데, 그 이유는 라인버퍼에 존재하지 않은 라인을 필요로 할 경우에만 어레이가 액세스될 것이기 때문이다.
가장 현대적인 상위목적의 마이크로프로세서는 버스트 EPROM과 조화를 이루게된다. 이 프로세서들에서, 특정핀이 특정의 메모리 시스템으로 현재 액세스가 지난번 액세스와 동일라인에 대한 것이라고 신호를 보낸다. 시스템 대기상태 발생기는 이 신호를 이용하여 각 버스사이클마다 서로 다른 수의 대기상태를 갖는 두가지 종류중 어느 하나를 공급하게 되는데, 두 종류의 대기상태중 한가지는 인-라인이고 다른 한가지는 아웃-어브-라인 액세스이다.
위에서 설명한 버스트 EPROM 디바이스(20)에서는 이 신호들이 불필요하다. 그것은 인-라인과 아웃-어브-라인 액세스 둘 모두에 대해 적절한 시기에 유효한 데이타를 허용하는 그들만의 독특한 구조를 갖고 있다.
발명을 실시함에 있어서 다양한 변형이 가능함을 이해할 필요가 있다. 예를 들자면, 다양한 종류의 비휘발성 메모리 디바이스 (예로 ROM, PROM, EPROM, E2PROM, Flash-ROM)은 같은 기술을 이용할 수 있다. 당업자에 있어서 약간의 수정을 통해 이 기술은 랜덤 액세스 메모리에도 또한 이용될 수 있을 것이다. 다음은 본 발명의 범위를 찾는 다음의 청구항들과 청구항 내지는 등가 범위안의 방법들을 여기에 포괄하고자 의도한 것이다.

Claims (4)

  1. (a) 각각이 N비트 데이타 요소를 저장하고 그와 관련된 액세스 어드레스를 가지는 2K저장 레지스터를 포함하는 EPROM 어레이로서, 어드레스 입력에 제공되는 K-M 어드레스 비트에 응답하여 데이타 출력에서 2M데이타 요소를 제공하는 EPROM 어레이;
    (b) 상기 EPROM어레이로 부터 수신된 2M데이타 요소를 저장하는 라인 버퍼;
    (c) 상기 K-M 어드레스 비트에 응답하여 해당 데이타 요소를 상기 EPROM 어레이로부터 상기 라인 버퍼로 로드시키는 액세스 제어 회로; 및
    (d) M 어드레스 비트에 응답하여 상기 라인 버퍼에 저장되고 상기 M 어드레스 비트에 의해 식별되는 단일 데이타를 상기 회로 요소 ((a), (b), (c))의 상태에 관게없이 EPROM 디바이스 출력에 전달하는 선택회로를 포함하는 버스트 (burst) EPROM 디바이스.
  2. 제1항에 있어서, 상기 액세스 제어회로는, (a) 상기라인 버퍼에 저장된 라인의 어드레스와, 어드레스 입력상에 제공된 어드레스를 비교하는 수단; 및 (b) 상기 비교값이 정합되는 경우 EPROM어레이 액세스를 포기(abort) 하는 수단을 포함하는 버스트 EPROM 디바이스.
  3. 각각이 그와 관련된 액세스 어드레스를 지니는 2K저장 레지스터를 포함하는 데이타 저장 어레이로서, 어드레스 입력에 제공된 K-M 어드레스 비트에 응답하여 데이타 출력에서 2M데이타 요소를 제공하는 데이타 저장 어레이에 저장된 데이타를 액세스하는 방법에 있어서, (a) 라인 버퍼에 저장되도록 상기 데이타 저장 어레이로부터 상기 2M데이타 요소를 전달하는 단계; 및 (b) 단계 (a)에서의 전달 상태에 관계없이 한 데이타 요소를 상기 라인 버퍼로부터 상기 데이타 저장 어레이로 전달하는 단계; 를 포함하는 데이타 액세스 방법.
  4. 각각이 그와 관련된 액세스 어드레스를 지니는 2K저장 레지스터를 포함하는 데이타 저장 어레이로서, 어드레스 입력에 제공되는 K-M 어드레스 비트에 응답하여 데이타 출력에서 2M데이타 요소를 제공하는 데이타저장 어레이에 저장된 데이타를 액세스하는 방법에 있어서, (a) 라인 버퍼에 저장되도록 상기 데이타 저장 어레이로부터 상기 2M데이타 요소를 전달하는 단계; (b) 단계 (a)에서의 전달 상태에 무관하게 한 데이타 요소를 상기 라인 버퍼로부터 데이타 저장 어레이 출력으로 전달하는 단계; (c) 상기 라인 버퍼에 저장된 데이타 요소의 액세스 어드레스와 상기 데이타 저장 어레이의 어드레스 입력상에 제공된 액세스 어드레스를 비교하는 단계; (d) 상기 비교값이 정합되는 경우, 상기 데이타 저장 어레이의 액세스를 삭제하고 상기 액세스 어드레스에 해당하는 데이타 요소를 상기 라인 버퍼로 부터 상기 라인 버퍼 출력으로 전달하는 단계를 포함하는 데이타 액세스 방법.
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* Cited by examiner, † Cited by third party
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1220225A1 (en) * 2000-12-28 2002-07-03 STMicroelectronics S.r.l. Method and device for reducing the mean access time to a non volatile memory during the reading phase
CN102137220B (zh) * 2010-11-04 2013-03-13 青岛海信信芯科技有限公司 一种行缓冲器寻址方法及芯片

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0814994B2 (ja) * 1989-01-13 1996-02-14 株式会社東芝 半導体記憶装置
JPH0814993B2 (ja) * 1989-01-13 1996-02-14 株式会社東芝 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100490277B1 (ko) * 1996-07-26 2005-08-05 소니 가부시끼 가이샤 얼라인먼트에러측정방법및얼라인먼트에러측정패턴

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