JPH0588964A - 固有バースト検知を有するデータ格納システム - Google Patents
固有バースト検知を有するデータ格納システムInfo
- Publication number
- JPH0588964A JPH0588964A JP4062706A JP6270692A JPH0588964A JP H0588964 A JPH0588964 A JP H0588964A JP 4062706 A JP4062706 A JP 4062706A JP 6270692 A JP6270692 A JP 6270692A JP H0588964 A JPH0588964 A JP H0588964A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- array
- line buffer
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Abstract
(57)【要約】 （修正有）
【目的】前の参照アドレスを格納し、それを現在のアド
レスと比較し且つ適切である場合に「インライン」サイ
クルを開始させるオンチップ回路を有するデータ格納装
置を提供する。 【構成】２Ｋ個の格納レジスタを有するアレイ22がＮビ
ットのデータ要素を格納し、アレイ22は、そのアドレス
入力に供給されるＫ−Ｍ個のアドレスビットに応答して
そのデータ出力において２Ｍ個のデータ要素を与える。
ラインバッファ24が、データ要素を受取と、アクセス制
御回路28が、データ要素をラインバッファへロードする
ためにアドレスビットに応答する。セレクト回路26がＭ
個のアドレスビットに応答して、ラインバッファ内に格
納された単一のデータ要素をアレイアクセスと並列的に
セレクト回路26へ転送する。アクセス制御回路28がアレ
イ22に供給されるアドレスをラインバッファ内のライン
のアドレスと比較して一致する場合には、アレイアクセ
スがアボードされる。
レスと比較し且つ適切である場合に「インライン」サイ
クルを開始させるオンチップ回路を有するデータ格納装
置を提供する。 【構成】２Ｋ個の格納レジスタを有するアレイ22がＮビ
ットのデータ要素を格納し、アレイ22は、そのアドレス
入力に供給されるＫ−Ｍ個のアドレスビットに応答して
そのデータ出力において２Ｍ個のデータ要素を与える。
ラインバッファ24が、データ要素を受取と、アクセス制
御回路28が、データ要素をラインバッファへロードする
ためにアドレスビットに応答する。セレクト回路26がＭ
個のアドレスビットに応答して、ラインバッファ内に格
納された単一のデータ要素をアレイアクセスと並列的に
セレクト回路26へ転送する。アクセス制御回路28がアレ
イ22に供給されるアドレスをラインバッファ内のライン
のアドレスと比較して一致する場合には、アレイアクセ
スがアボードされる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路メモリ装置に関
するものであって、更に詳細には、前の基準アドレスを
格納し、それを現在の基準アドレスと比較し、且つ適切
である場合に「インライン」読取りアクセスサイクルを
開始し、その際に平均メモリアクセス時間を改善させる
オンチップ回路を有するデータ格納装置に関するもので
ある。
するものであって、更に詳細には、前の基準アドレスを
格納し、それを現在の基準アドレスと比較し、且つ適切
である場合に「インライン」読取りアクセスサイクルを
開始し、その際に平均メモリアクセス時間を改善させる
オンチップ回路を有するデータ格納装置に関するもので
ある。
【０００２】
【従来の技術】電気的に書込み可能なリードオンリメモ
リ（ＥＰＲＯＭ）は、２進情報を格納するために使用さ
れる非揮発性メモリ集積回路である。データを喪失する
ことなしにＥＰＲＯＭから電力を切ることが可能であ
る。即ち、再度電力を付与すると、最初に格納した２進
データが維持される。
リ（ＥＰＲＯＭ）は、２進情報を格納するために使用さ
れる非揮発性メモリ集積回路である。データを喪失する
ことなしにＥＰＲＯＭから電力を切ることが可能であ
る。即ち、再度電力を付与すると、最初に格納した２進
データが維持される。
【０００３】そのデータ維持能力に加えて、ＥＰＲＯＭ
は、更に、新たな２進ビットパターンを格納するために
再度プログラム即ち書込みを行なうことが可能である。
再書込みは、最初に、ＥＰＲＯＭを古い２進情報を消去
するために紫外線（ＵＶ）供給源に対して露光させるこ
とにより行なわれる。パッケージ化したＥＰＲＯＭチッ
プ上のＵＶ透明性の蓋が、この消去を行なうことを可能
としている。消去に続いて、データ出力を入力へスイッ
チさせるために、チップセレクトラインを脱活性化させ
ることにより新たな２進情報をＥＰＲＯＭ内に書込む。
次いで、アドレス入力を開始値にセットし、所望のデー
タをＥＰＲＯＭデータ入力へ接続し、且つ該データがメ
モリアレイの選択したデータ格納レジスタ内へ書込む。
このサイクルは、各ＥＰＲＯＭ格納レジスタに対し繰返
し行われる。
は、更に、新たな２進ビットパターンを格納するために
再度プログラム即ち書込みを行なうことが可能である。
再書込みは、最初に、ＥＰＲＯＭを古い２進情報を消去
するために紫外線（ＵＶ）供給源に対して露光させるこ
とにより行なわれる。パッケージ化したＥＰＲＯＭチッ
プ上のＵＶ透明性の蓋が、この消去を行なうことを可能
としている。消去に続いて、データ出力を入力へスイッ
チさせるために、チップセレクトラインを脱活性化させ
ることにより新たな２進情報をＥＰＲＯＭ内に書込む。
次いで、アドレス入力を開始値にセットし、所望のデー
タをＥＰＲＯＭデータ入力へ接続し、且つ該データがメ
モリアレイの選択したデータ格納レジスタ内へ書込む。
このサイクルは、各ＥＰＲＯＭ格納レジスタに対し繰返
し行われる。
【０００４】ＥＰＲＯＭ読取り動作において、メモリデ
コード論理により選択される格納レジスタ位置が、アド
レス入力上の２進値により決定される。その位置におい
てメモリアレイ内にプログラム即ち書込まれるデータ
は、データ出力バッファへ接続される。チップセレクト
信号が活性化されると、データが選択された格納レジス
タからデータバスへ供給される。
コード論理により選択される格納レジスタ位置が、アド
レス入力上の２進値により決定される。その位置におい
てメモリアレイ内にプログラム即ち書込まれるデータ
は、データ出力バッファへ接続される。チップセレクト
信号が活性化されると、データが選択された格納レジス
タからデータバスへ供給される。
【０００５】図１は、２K 個の格納レジスタ（Ｎビット
／レジスタ）のアレイとして組織化された従来のＥＰＲ
ＯＭ１０を示している。上述した如く、Ｋビットアドレ
ス入力１２が読取られるべき格納レジスタを選択する。
アレイ読取りアクセスは、アドレス変化（例えば、Ｋ個
のアドレスビットのうちの何れかによる変化）による
か、又はチップイネーブル制御信号（ＣＥ／）１８の活
性化に応答してアクセス制御論理１６により発生される
活性化信号１４の何れかにより開始される。出力イネー
ブル制御信号（ＯＥ／）１９の活性化に応答してデータ
が出力へ転送される。
／レジスタ）のアレイとして組織化された従来のＥＰＲ
ＯＭ１０を示している。上述した如く、Ｋビットアドレ
ス入力１２が読取られるべき格納レジスタを選択する。
アレイ読取りアクセスは、アドレス変化（例えば、Ｋ個
のアドレスビットのうちの何れかによる変化）による
か、又はチップイネーブル制御信号（ＣＥ／）１８の活
性化に応答してアクセス制御論理１６により発生される
活性化信号１４の何れかにより開始される。出力イネー
ブル制御信号（ＯＥ／）１９の活性化に応答してデータ
が出力へ転送される。
【０００６】ＥＰＲＯＭパラメータは、主に、ＥＰＲＯ
Ｍのアクセス時間パラメータＴａｃｃ及びＴｃｅにより
特定される。即ち、ＥＰＲＯＭ技術仕様は、（ｉ）アド
レス変化の後Ｔａｃｃナノ秒か又は（ｉｉ）チップイネ
ーブル信号ＣＥ／の活性化の後Ｔｃｅナノ秒（出力イネ
ーブル制御信号ＯＥ／が上述した２つの条件のうちの遅
い方のものの少なくともＴｏｅナノ秒前に活性状態であ
ると仮定する）のうちの何れか遅い方においてＥＰＲＯ
Ｍデータ出力信号が選択されたＥＰＲＯＭ格納レジスタ
の論理値を表わすものであるとしている。
Ｍのアクセス時間パラメータＴａｃｃ及びＴｃｅにより
特定される。即ち、ＥＰＲＯＭ技術仕様は、（ｉ）アド
レス変化の後Ｔａｃｃナノ秒か又は（ｉｉ）チップイネ
ーブル信号ＣＥ／の活性化の後Ｔｃｅナノ秒（出力イネ
ーブル制御信号ＯＥ／が上述した２つの条件のうちの遅
い方のものの少なくともＴｏｅナノ秒前に活性状態であ
ると仮定する）のうちの何れか遅い方においてＥＰＲＯ
Ｍデータ出力信号が選択されたＥＰＲＯＭ格納レジスタ
の論理値を表わすものであるとしている。
【０００７】新たな種類のＥＰＲＯＭであるバーストＥ
ＰＲＯＭは、「インライン」メモリ参照に対し非常に高
速のアクセス時間を与える。ＥＰＲＯＭアレイは、典型
的に、各ライン内に４つ又はそれ以上の格納レジスタを
有する幾つかのラインに分割される。前のアクセスと同
一のラインに属する格納レジスタへのアクセスは「イン
ライン参照」と定義される。システムに関する統計によ
れば、メモリ参照のうちの８０乃至９０％が「インライ
ン」である。従って、バーストＥＰＲＯＭは、平均メモ
リアクセス時間を著しく減少させる。
ＰＲＯＭは、「インライン」メモリ参照に対し非常に高
速のアクセス時間を与える。ＥＰＲＯＭアレイは、典型
的に、各ライン内に４つ又はそれ以上の格納レジスタを
有する幾つかのラインに分割される。前のアクセスと同
一のラインに属する格納レジスタへのアクセスは「イン
ライン参照」と定義される。システムに関する統計によ
れば、メモリ参照のうちの８０乃至９０％が「インライ
ン」である。従って、バーストＥＰＲＯＭは、平均メモ
リアクセス時間を著しく減少させる。
【０００８】バーストＥＰＲＯＭシステムの欠点は、バ
ーストＥＰＲＯＭが、「インライン」シーケンスを表わ
す特別の外部制御信号を必要とすることである。このこ
とは、システムを複雑とし且つＥＰＲＯＭを標準的なＥ
ＰＲＯＭと互換性のないものとする。即ち、バーストＥ
ＰＲＯＭは同一のソケットを使用することができず、標
準的なＥＰＲＯＭと置換することができず、同一のＥＰ
ＲＯＭプログラマを使用することができず、且つ従来の
ＥＰＲＯＭに対する事実上のピン出力標準からそれるも
のとなる。
ーストＥＰＲＯＭが、「インライン」シーケンスを表わ
す特別の外部制御信号を必要とすることである。このこ
とは、システムを複雑とし且つＥＰＲＯＭを標準的なＥ
ＰＲＯＭと互換性のないものとする。即ち、バーストＥ
ＰＲＯＭは同一のソケットを使用することができず、標
準的なＥＰＲＯＭと置換することができず、同一のＥＰ
ＲＯＭプログラマを使用することができず、且つ従来の
ＥＰＲＯＭに対する事実上のピン出力標準からそれるも
のとなる。
【０００９】
【課題を解決するための手段】本発明は、前の参照（基
準）アドレスを格納し、それを現在のアドレスと比較し
且つ適切である場合に「インライン」サイクルを開始さ
せるオンチップ回路を有するデータ格納装置を提供して
いる。
準）アドレスを格納し、それを現在のアドレスと比較し
且つ適切である場合に「インライン」サイクルを開始さ
せるオンチップ回路を有するデータ格納装置を提供して
いる。
【００１０】本発明の一実施例においては、バーストＥ
ＰＲＯＭが、各々がＮビットデータ要素を格納する２K
格納レジスタを有するＥＰＲＯＭアレイを有している。
各格納レジスタは、それと関連するビットアクセスアド
レスを有している。該アレイは、そのアドレス入力に供
給されるＫ−Ｍ個のアドレスビットに応答してそのデー
タ出力において２M データ要素を供給する。ラインバッ
ファが該アレイのデータ出力からの２M データ要素を受
取る。アクセス制御回路も、該アレイのデータ出力から
の対応するデータをラインバッファへローディングする
ことによりＫ−Ｍ個のアドレスビットに応答する。セレ
クト（選択）回路が、ラインバッファ内に格納されてお
り且つＭ個のアドレスビットにより識別される単一のデ
ータ要素を選択回路の出力へ転送することによりＭ個の
アドレスビットに応答する。
ＰＲＯＭが、各々がＮビットデータ要素を格納する２K
格納レジスタを有するＥＰＲＯＭアレイを有している。
各格納レジスタは、それと関連するビットアクセスアド
レスを有している。該アレイは、そのアドレス入力に供
給されるＫ−Ｍ個のアドレスビットに応答してそのデー
タ出力において２M データ要素を供給する。ラインバッ
ファが該アレイのデータ出力からの２M データ要素を受
取る。アクセス制御回路も、該アレイのデータ出力から
の対応するデータをラインバッファへローディングする
ことによりＫ−Ｍ個のアドレスビットに応答する。セレ
クト（選択）回路が、ラインバッファ内に格納されてお
り且つＭ個のアドレスビットにより識別される単一のデ
ータ要素を選択回路の出力へ転送することによりＭ個の
アドレスビットに応答する。
【００１１】従って、本発明に基づくバーストＥＰＲＯ
Ｍは並列的に動作する。本装置が新たなアクセスを検知
すると、それはＭ個のアドレスラインに従ってラインバ
ッファ内に格納されているデータを供給し、同時に、Ｅ
ＰＲＯＭアレイに対する完全なアクセスを開始する。Ｋ
−Ｍ個のアドレスビットがラインバッファ内に既に格納
されている同一のラインに対して向けられている場合に
は、そのアクセスは「インペイジ内」）であり且つその
データは短いセレクタ遅延を持って出力へ供給される。
そのアクセスが「インペイジ」でない場合には、完全な
ＥＰＲＯＭアレイアクセス時間が必要とされる。
Ｍは並列的に動作する。本装置が新たなアクセスを検知
すると、それはＭ個のアドレスラインに従ってラインバ
ッファ内に格納されているデータを供給し、同時に、Ｅ
ＰＲＯＭアレイに対する完全なアクセスを開始する。Ｋ
−Ｍ個のアドレスビットがラインバッファ内に既に格納
されている同一のラインに対して向けられている場合に
は、そのアクセスは「インペイジ内」）であり且つその
データは短いセレクタ遅延を持って出力へ供給される。
そのアクセスが「インペイジ」でない場合には、完全な
ＥＰＲＯＭアレイアクセス時間が必要とされる。
【００１２】本発明の好適実施例によれば、アクセス制
御回路は、アドレス入力上に供給されるアドレスをライ
ンバッファ内に格納されているラインのアドレスと比較
する論理を有している。これら２つのアドレスがマッチ
即ち一致する場合には、該アレイアクセスはアボート即
ち中止され、且つ参照されたデータ要素がラインバッフ
ァから検索される。この特徴は、装置の電力消費を減少
させている。なぜならば、該アレイは、ラインバッファ
内に存在しないラインからデータが必要とされる場合に
のみアクセスされるからである。
御回路は、アドレス入力上に供給されるアドレスをライ
ンバッファ内に格納されているラインのアドレスと比較
する論理を有している。これら２つのアドレスがマッチ
即ち一致する場合には、該アレイアクセスはアボート即
ち中止され、且つ参照されたデータ要素がラインバッフ
ァから検索される。この特徴は、装置の電力消費を減少
させている。なぜならば、該アレイは、ラインバッファ
内に存在しないラインからデータが必要とされる場合に
のみアクセスされるからである。
【００１３】
【実施例】図２は高速の１０２４ＫビットＵＶ消去可能
且つ電気的に書込み可能なリードオンリメモリアレイ２
２を有するバーストＥＰＲＯＭ装置２０を示している。
本発明によれば、バーストＥＰＲＯＭ装置２０は、シー
ケンシャルな即ち逐次的な「インライン」アクセスのた
めに格納されているデータに対して非常に高速のアクセ
ス時間とすることを可能とする特別の回路を組込んでい
る。更に、バーストＥＰＲＯＭは、既存の６４Ｋ×１６
ＥＰＲＯＭ装置と１００％互換性がある。この互換性
は、本装置をプログラム即ち書込みするために既存のシ
ステムにおけるバーストＥＰＲＯＭの簡単な統合及び既
存のＥＰＲＯＭプログラマの使用を可能としている。
且つ電気的に書込み可能なリードオンリメモリアレイ２
２を有するバーストＥＰＲＯＭ装置２０を示している。
本発明によれば、バーストＥＰＲＯＭ装置２０は、シー
ケンシャルな即ち逐次的な「インライン」アクセスのた
めに格納されているデータに対して非常に高速のアクセ
ス時間とすることを可能とする特別の回路を組込んでい
る。更に、バーストＥＰＲＯＭは、既存の６４Ｋ×１６
ＥＰＲＯＭ装置と１００％互換性がある。この互換性
は、本装置をプログラム即ち書込みするために既存のシ
ステムにおけるバーストＥＰＲＯＭの簡単な統合及び既
存のＥＰＲＯＭプログラマの使用を可能としている。
【００１４】バーストＥＰＲＯＭ装置２０は、２つの制
御機能を使用しており、それらの制御機能は、両方と
も、出力においてデータを得るためには論理的に活性状
態でなければならない。チップイネーブル制御信号（Ｃ
Ｅ／）はパワー（電力）制御であり且つ装置選択のため
に使用される。出力イネーブル信号（ＯＥ／）は装置出
力制御であり、且つ装置２０が選択される場合に出力ピ
ンに対してデータをゲート動作するために使用される。
御機能を使用しており、それらの制御機能は、両方と
も、出力においてデータを得るためには論理的に活性状
態でなければならない。チップイネーブル制御信号（Ｃ
Ｅ／）はパワー（電力）制御であり且つ装置選択のため
に使用される。出力イネーブル信号（ＯＥ／）は装置出
力制御であり、且つ装置２０が選択される場合に出力ピ
ンに対してデータをゲート動作するために使用される。
【００１５】データは、（ｉ）アドレス変化の後Ｔｆａ
ｃｃ又はＴｓａｃｃナノ秒、又は（ｉｉ）チップイネー
ブル信号ＣＥ／の活性化の後Ｔｆｃｅ又はＴｓｃｅナノ
秒（出力イネーブル信号ＯＥ／が、上述した２つの条件
のうちの後のものよりも少なくともＴｏｅナノ秒前に活
性状態であると仮定する）のうちの何れかの遅いものに
おける出力において得られる。
ｃｃ又はＴｓａｃｃナノ秒、又は（ｉｉ）チップイネー
ブル信号ＣＥ／の活性化の後Ｔｆｃｅ又はＴｓｃｅナノ
秒（出力イネーブル信号ＯＥ／が、上述した２つの条件
のうちの後のものよりも少なくともＴｏｅナノ秒前に活
性状態であると仮定する）のうちの何れかの遅いものに
おける出力において得られる。
【００１６】バーストＥＰＲＯＭ装置２０のアクセス時
間は、そのアクセスが「インライン」であるか又は「ア
ウトオブライン（ライン外）」の何れであるかに依存す
る。アクセスは、アクセスアドレス（Ａ０−Ａ１５）の
ビットＡ２−Ａ１５が内部ラインバッファ２４内にラッ
チされたラインのアドレスのビットＡ２−Ａ１５とマッ
チ即ち一致する場合には、「インライン」であると考え
られる。「インライン」アクセス期間中に、アドレス対
出力及びチップイネーブルＣＥ／対出力タイミングは夫
々Ｔｆａｃｃ及びＴｆｃｅである。「アウトオブライ
ン」アクセスの期間中、アドレス対出力及びチップイネ
ーブルＣＥ／対出力タイミングは夫々Ｔｓａｃｃ及びＴ
ｓｃｅである。
間は、そのアクセスが「インライン」であるか又は「ア
ウトオブライン（ライン外）」の何れであるかに依存す
る。アクセスは、アクセスアドレス（Ａ０−Ａ１５）の
ビットＡ２−Ａ１５が内部ラインバッファ２４内にラッ
チされたラインのアドレスのビットＡ２−Ａ１５とマッ
チ即ち一致する場合には、「インライン」であると考え
られる。「インライン」アクセス期間中に、アドレス対
出力及びチップイネーブルＣＥ／対出力タイミングは夫
々Ｔｆａｃｃ及びＴｆｃｅである。「アウトオブライ
ン」アクセスの期間中、アドレス対出力及びチップイネ
ーブルＣＥ／対出力タイミングは夫々Ｔｓａｃｃ及びＴ
ｓｃｅである。
【００１７】ラインバッファ２４は、アクセスがＴｓａ
ｃｃ及びＴｓｃｅを満足する場合に新たなラインでロー
ドされる。爾後のアクセスが同一のラインに対して行な
われる場合には（即ち、チップイネーブルＣＥ／がアサ
ート（低）である間にアドレスビットＡ２−Ａ１５が同
一の値である）、同一のラインがラインバッファ２４内
に存在する。ラインバッファの内容は、新たな値がアド
レス入力Ａ２−Ａ１５に与えられ且つＴａｌｂ又はＴｃ
ｌｂを超えたものに対してチップイネーブルＣＥ／がア
サートされる場合に変化する。
ｃｃ及びＴｓｃｅを満足する場合に新たなラインでロー
ドされる。爾後のアクセスが同一のラインに対して行な
われる場合には（即ち、チップイネーブルＣＥ／がアサ
ート（低）である間にアドレスビットＡ２−Ａ１５が同
一の値である）、同一のラインがラインバッファ２４内
に存在する。ラインバッファの内容は、新たな値がアド
レス入力Ａ２−Ａ１５に与えられ且つＴａｌｂ又はＴｃ
ｌｂを超えたものに対してチップイネーブルＣＥ／がア
サートされる場合に変化する。
【００１８】従って、バーストＥＰＲＯＭ装置２０は、
１つのデータ要素のみを読取る代わりに、ラインバッフ
ァ２４内へ連続するアドレスから２M 格納レジスタを読
取る。ラインバッファ２４内に読込まれた２M レジスタ
のうちの１つのみが参照アドレスに従って本装置の出力
ピンへ送給される。どの格納レジスタがラインバッファ
２４の出力ピンへ送給されるかを制御するアドレスビッ
トの数はＭである。
１つのデータ要素のみを読取る代わりに、ラインバッフ
ァ２４内へ連続するアドレスから２M 格納レジスタを読
取る。ラインバッファ２４内に読込まれた２M レジスタ
のうちの１つのみが参照アドレスに従って本装置の出力
ピンへ送給される。どの格納レジスタがラインバッファ
２４の出力ピンへ送給されるかを制御するアドレスビッ
トの数はＭである。
【００１９】その選択はセレクタ論理２６により行なわ
れる。ＥＰＲＯＭアクセスが開始する場合には、バース
トＥＰＲＯＭ装置２０が完全なアクセス時間を必要とす
る場合のある従来のアレイアクセスを開始する。同時
に、セレクタ論理２６がラインバッファ２４のデータ要
素エントリのうちの何れが出力ピンへ送給されるかを制
御する参照アドレスのＭ個の最小桁ビットを使用する。
セレクタ論理２６により必要とされる時間（インライン
アクセス時間）は完全なアクセス時間よりもかなり小さ
い。従って、アクセスがインラインである場合には、そ
れがＥＰＲＯＭアレイ２２から検索されねばならない場
合よりも著しく高速でデータ要素がレディ即ち準備され
る。幾つかのインラインアクセスがある場合には、バー
ストＥＰＲＯＭ装置２０は幾つかの冗長なアレイアクセ
スを開始するが、そのことがアクセス時間に影響を与え
ることはない。なぜならば、ラインバッファ２４からセ
レクタ論理２６により連続するデータ要素が供給される
からである。
れる。ＥＰＲＯＭアクセスが開始する場合には、バース
トＥＰＲＯＭ装置２０が完全なアクセス時間を必要とす
る場合のある従来のアレイアクセスを開始する。同時
に、セレクタ論理２６がラインバッファ２４のデータ要
素エントリのうちの何れが出力ピンへ送給されるかを制
御する参照アドレスのＭ個の最小桁ビットを使用する。
セレクタ論理２６により必要とされる時間（インライン
アクセス時間）は完全なアクセス時間よりもかなり小さ
い。従って、アクセスがインラインである場合には、そ
れがＥＰＲＯＭアレイ２２から検索されねばならない場
合よりも著しく高速でデータ要素がレディ即ち準備され
る。幾つかのインラインアクセスがある場合には、バー
ストＥＰＲＯＭ装置２０は幾つかの冗長なアレイアクセ
スを開始するが、そのことがアクセス時間に影響を与え
ることはない。なぜならば、ラインバッファ２４からセ
レクタ論理２６により連続するデータ要素が供給される
からである。
【００２０】アクセス制御ブロック２８内に位置させる
ことの可能な回路が、ＥＰＲＯＭアレイ２２のアドレス
入力上に供給されたアドレスを、ラインバッファ２４上
に格納されているラインのアドレスと比較する。これら
の２つのアドレスがマッチ即ち一致する場合には、アレ
イアクセスがアボート即ち中止される。このことは、装
置の電力消費を減少させる。なぜならば、アレイは、ラ
インバッファ内に存在することのないラインからデータ
が必要とされる場合にのみアクセスされるからである。
ことの可能な回路が、ＥＰＲＯＭアレイ２２のアドレス
入力上に供給されたアドレスを、ラインバッファ２４上
に格納されているラインのアドレスと比較する。これら
の２つのアドレスがマッチ即ち一致する場合には、アレ
イアクセスがアボート即ち中止される。このことは、装
置の電力消費を減少させる。なぜならば、アレイは、ラ
インバッファ内に存在することのないラインからデータ
が必要とされる場合にのみアクセスされるからである。
【００２１】殆どの最近のハイエンドマイクロプロセサ
はバーストアクセス指向型である。これらのプロセサ上
において、特別のピンが、現在のアクセスが最後のアク
セスと同一のラインに対してのものであることを特別の
メモリシステムに信号を送る。システム待機ステート発
生器が、各バスサイクルに対して２つの異なった数の待
機ステート（状態）、即ちインラインアクセスに対する
ものとアウトオブラインアクセスに対するもののうちの
１つを与えるためにこの信号を使用することが可能であ
る。
はバーストアクセス指向型である。これらのプロセサ上
において、特別のピンが、現在のアクセスが最後のアク
セスと同一のラインに対してのものであることを特別の
メモリシステムに信号を送る。システム待機ステート発
生器が、各バスサイクルに対して２つの異なった数の待
機ステート（状態）、即ちインラインアクセスに対する
ものとアウトオブラインアクセスに対するもののうちの
１つを与えるためにこの信号を使用することが可能であ
る。
【００２２】上述したバーストＥＰＲＯＭ装置２０はこ
れらの信号を必要とするものではない。それは、それ自
身の独特の構造を有しており、その構造はインラインア
クセス及びアウトオブラインアクセスの両方に対して正
しい時間においてデータが有効となることを可能とする
からである。
れらの信号を必要とするものではない。それは、それ自
身の独特の構造を有しており、その構造はインラインア
クセス及びアウトオブラインアクセスの両方に対して正
しい時間においてデータが有効となることを可能とする
からである。
【００２３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、種々のタイプの非揮発性メモリ装置（例え
ば、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、Ｅ2 ＰＲＯＭ、フ
ラッシュＲＯＭ）が本発明技術を使用することが可能で
ある。更に、本発明の技術は例えばＳＲＡＭ等のような
ランダムアクセスメモリ装置において使用することも可
能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、種々のタイプの非揮発性メモリ装置（例え
ば、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、Ｅ2 ＰＲＯＭ、フ
ラッシュＲＯＭ）が本発明技術を使用することが可能で
ある。更に、本発明の技術は例えばＳＲＡＭ等のような
ランダムアクセスメモリ装置において使用することも可
能である。
【図１】 従来のＥＰＲＯＭアーキテクチャを示したブ
ロック図。
ロック図。
【図２】 本発明に基づくバーストＥＰＲＯＭアーキテ
クチャを示したブロック図。
クチャを示したブロック図。
【図３】 図２のバーストＥＰＲＯＭにより実施される
インライン読取りサイクルに対する波形を示したタイミ
ング線図。
インライン読取りサイクルに対する波形を示したタイミ
ング線図。
【図４】 図２のバーストＥＰＲＯＭにより実施される
アウトオブライン読取りサイクルの波形を示したタイミ
ング線図。
アウトオブライン読取りサイクルの波形を示したタイミ
ング線図。
【図５】 図２のバーストＥＰＲＯＭにより実施される
アウトオブライン読取りサイクルとそれに続く２つのア
ボートされたアクセス及びインライン読取りサイクルの
波形を示したタイミング線図。
アウトオブライン読取りサイクルとそれに続く２つのア
ボートされたアクセス及びインライン読取りサイクルの
波形を示したタイミング線図。
２０ バーストＥＰＲＯＭ装置 ２２ メモリアレイ ２４ ラインバッファ ２６ セレクタ ２８ アクセス制御
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤーチン アフエツク イスラエル国， クフアー サバ， ギユ ーラ ストリート 31 (72)発明者 アリ ベルンスタイン イスラエル国， ペタ−テイクバ， ゴー ドン ストリート 32
Claims (4)
- 【請求項１】 バーストＥＰＲＯＭ装置において、 （ａ）２K 格納レジスタを有するＥＰＲＯＭアレイが設
けられており、各格納レジスタはＮビットデータ要素を
格納し、各格納レジスタはそれと関連するアクセスアド
レスを有しており、前記アレイはそのデータ出力端にお
いて２M データ要素を供給するためにそのアドレス入力
端に供給されるＫ−Ｍ個のアドレスビットに応答するも
のであって、 （ｂ）前記ＥＰＲＯＭアレイから受取った２M データ要
素を格納するラインバッファが設けられており、 （ｃ）Ｋ−Ｍ個のアドレスビットに応答して前記ＥＰＲ
ＯＭアレイから対応するデータ要素を前記ラインバッフ
ァへローディングするアクセス制御回路が設けられてお
り、 （ｄ）Ｍ個のアドレスビットに応答して前記ラインバッ
ファ内に格納されており且つＭ個のアドレスビットによ
り識別される単一のデータ要素を、上記回路要素
（Ａ）、（Ｂ）、（Ｃ）の状態に拘らず、ＥＰＲＯＭ装
置出力端へ転送させる選択回路が設けられている、 ことを特徴とするバーストＥＰＲＯＭ装置。 - 【請求項２】 請求項１において、前記アクセス制御回
路が、 （ａ）前記アドレス入力端に供給されるアドレスを前記
ラインバッファ内に格納されるラインのアドレスと比較
する手段と、 （ｂ）前記比較結果がマッチである場合に前記ＥＰＲＯ
Ｍアレイアクセスを中止させる手段、 を有することを特徴とするバーストＥＰＲＯＭシステ
ム。 - 【請求項３】 ２K 個の格納レジスタを有するデータ格
納アレイ内に格納されたデータへアクセスする方法にお
いて、各格納レジスタはそれと関連するアクセスアドレ
スを有しており、前記アレイはそのデータ出力端におい
て２M 個のデータ要素を供給するためにそのアドレス入
力端に供給されるＫ−Ｍ個のアドレスビットに応答する
ものであって、前記方法が、 （ａ）ラインバッファ内に格納されるべき前記データ格
納アレイからの２M 個のデータ要素を転送し、 （ｂ）上記ステップ（ａ）における転送状態に拘らず前
記ラインバッファから前記データ格納アレイ出力端へ１
個のデータ要素を転送する、 上記各ステップを有することを特徴とする方法。 - 【請求項４】 ２K 個の格納レジスタを有するデータ格
納アレイ内に格納されているデータにアクセスする方法
において、各格納レジスタはそれと関連するアクセスア
ドレスを有しており、前記アレイはそのデータ出力端に
２M 個のデータ要素を供給するためにそのアドレス入力
端に供給されるＫ−Ｍ個のアドレスビットに応答するも
のであって、前記方法が、 （ａ）ラインバッファ内に格納されるべき前記データ格
納アレイからの２M 個のデータ要素を転送し、 （ｂ）上記ステップ（ａ）における転送状態に拘らず前
記ラインバッファから前記データ格納アレイへ１個のデ
ータ要素を転送し、 （ｃ）前記データ格納アレイのアドレス入力端上に供給
されるアクセスアドレスを前記ラインバッファ内に格納
されている前記データ要素のアクセスアドレスと比較
し、 （ｄ）その比較結果がマッチである場合には、前記デー
タ格納アレイへのアクセスをキャンセルし且つ前記ライ
ンバッファからのアクセスアドレスに対応するデータ要
素を前記ラインバッファ出力端へ転送する、 上記各ステップを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US67139491A | 1991-03-19 | 1991-03-19 | |
| US671394 | 1991-03-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588964A true JPH0588964A (ja) | 1993-04-09 |
Family
ID=24694350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062706A Pending JPH0588964A (ja) | 1991-03-19 | 1992-03-19 | 固有バースト検知を有するデータ格納システム |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0505051A1 (ja) |
| JP (1) | JPH0588964A (ja) |
| KR (1) | KR100245079B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3552077B2 (ja) * | 1996-07-26 | 2004-08-11 | ソニー株式会社 | 合わせずれ測定方法及び合わせずれ測定パターン |
| EP1220225A1 (en) * | 2000-12-28 | 2002-07-03 | STMicroelectronics S.r.l. | Method and device for reducing the mean access time to a non volatile memory during the reading phase |
| CN102137220B (zh) * | 2010-11-04 | 2013-03-13 | 青岛海信信芯科技有限公司 | 一种行缓冲器寻址方法及芯片 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0814993B2 (ja) * | 1989-01-13 | 1996-02-14 | 株式会社東芝 | 半導体記憶装置 |
| JPH0814994B2 (ja) * | 1989-01-13 | 1996-02-14 | 株式会社東芝 | 半導体記憶装置 |
-
1992
- 1992-03-02 EP EP92301770A patent/EP0505051A1/en not_active Withdrawn
- 1992-03-18 KR KR1019920004441A patent/KR100245079B1/ko not_active IP Right Cessation
- 1992-03-19 JP JP4062706A patent/JPH0588964A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0505051A1 (en) | 1992-09-23 |
| KR920018768A (ko) | 1992-10-22 |
| KR100245079B1 (ko) | 2000-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2011518C (en) | Distributed cache dram chip and control method | |
| US5555528A (en) | Dynamic random access memory persistent page implemented as processor register sets | |
| US5732017A (en) | Combined program and data nonvolatile memory with concurrent program-read/data write capability | |
| JP3532932B2 (ja) | 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ | |
| US5329489A (en) | DRAM having exclusively enabled column buffer blocks | |
| US6789179B2 (en) | Method and system for fast data access using a memory array | |
| US7386657B2 (en) | Random access interface in a serial memory device | |
| JPH05210567A (ja) | メモリ装置及びメモリのデータ読取り／書込み方法 | |
| JPH0746507B2 (ja) | 二重ポート読出し／書込みメモリー | |
| US6507897B2 (en) | Memory paging control apparatus | |
| KR20020029760A (ko) | 집적 회로 시스템 | |
| US6601130B1 (en) | Memory interface unit with programmable strobes to select different memory devices | |
| US7562182B2 (en) | Memory access | |
| US6918016B1 (en) | Method and apparatus for preventing data corruption during a memory access command postamble | |
| US6055606A (en) | Writeback cache cell with a dual ported dirty bit cell and method for operating such a cache cell | |
| JPH0588964A (ja) | 固有バースト検知を有するデータ格納システム | |
| US5737566A (en) | Data processing system having a memory with both a high speed operating mode and a low power operating mode and method therefor | |
| US5771369A (en) | Memory row redrive | |
| US6192002B1 (en) | Memory device with command buffer | |
| US6292867B1 (en) | Data processing system | |
| US5577228A (en) | Digital circuit for performing multicycle addressing in a digital memory | |
| KR19980034727A (ko) | 메모리 소자에서 프리패치 방법 및 이를 적용한 메모리 구조 | |
| US6675270B2 (en) | Dram with memory independent burst lengths for reads versus writes | |
| US20020067640A1 (en) | Semiconductor memory architecture | |
| JP3180877B2 (ja) | メモリインターフェ−ス回路 |