KR19980034727A - 메모리 소자에서 프리패치 방법 및 이를 적용한 메모리 구조 - Google Patents

메모리 소자에서 프리패치 방법 및 이를 적용한 메모리 구조 Download PDF

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Abstract

본 발명은 메모리 소자에서 프리패치 방법 및 이를 적용한 메모리 구조에 관한 것으로, N비트의 프리패치 비트수에 해당하는 복수의 서브 메모리 어레이를 선택한 후, 외부 데이타가 입력되는 순서에 따라 각 데이타를 상기 선택된 메모리 어레이에 순차적으로 억세스시키므로써, 소비 전력의 피크 값을 다운시키는 이점이 있고, 또한 마스킹 데이타에 대한 데이타가 영향을 받지 않도록 하므로써 안정적인 프리패치 동작을 실행할 수 있어 메모리 소자의 신뢰성을 향상시키는 효과가 있다.

Description

메모리 소자에서 프리패치 방법 및 이를 적용한 메모리 구조
본 발명은 메모리 소자에서 프리패치 방법 및 이를 적용한 메모리 구조에 관한 것으로, N비트 단위로 입력되는 프리패치 방식에서 프리패치된 데이타가 래치에 입력되는 순서에 따라 순차적으로 복수의 메모리 소자에 억세스시키는 프리패치 방법 및 이를 적용한 메모리 구조에 관한 것이며, 외부의 고속 동작에 대응하는 메모리 구조 또는 클럭을 이용하는 동기식 메모리 소자와 클럭을 사용하지 않는 비동기식 메모리 소자에 적용할 수 있고, 특히 D-램과 S-램 등에 직접 적용할 수 있다.
제1도는 종래 프리패치 방식을 적용한 메모리 블럭을 나타내는 구조도로, 로우 디코더(ROW)와, 컬럼 디코더 센스앰프(COL S/A)가 각각 존재하는 복수개의 서브 메모리 어레이(어레이0~어레이N)(1)와; 외부 패드를 통해 입/출력되는 데이타를 저장하는 입/출력 버퍼(2)와; 상기 입/출력 버퍼에서 출력되는 데이타를 메모리 블럭에 동시에 입력할 수 있도록 프리패치 비트 단위로 각각 저장하는 복수의 래치부(3); 및 상기 각각의 래치의 동작을 온/오프 하는 복수의 스위치(T0~T3)(4)를 포함한다.
이때 상기 입/출력 버퍼(2)와 복수의 래치부(3) 사이는 단일의 데이타 버스(D[0:N])로 연결되어 있으며, 상기 단일의 데이타 버스는 상기 복수개의 스위치(4)와 각각 연결되어 있어 스위치(3)의 온 상태에 따라 복수개의 래치부(3) 중 하나의 래치부(3)로 데이타가 입력되게 되고, 상기 래치부(3)는 각각의 데이타 출력 버스(D0[0:N]~D3[0:N])를 가지고 있어 상기 래치부(3)에 각각 실린 데이타를 출력한다.
그리고 상기 래치부(3)의 각각의 데이타 버스는 상기 서브 메모리 어레이(1)에 연결되는 내부 데이타선(RW0[0:N]~RW3[0:N])에 순차적으로 연결된다.
즉, 첫번째 데이타 출력 버스(D0[0:N])는 첫번째 내부 데이타선(RW0[0:N])에 연결되고, 두번째 데이타 출력 버스는 두번째 내부 데이타선에 연결되며, 나머지도 동일하다.
이와 같이 연결된 상태에서 래치부(3)에서 내부 데이타선으로 데이타를 출력할 경우에는 클럭 신호에 동기되어 동시에 모든 데이타를 내부 데이타선으로 출력한다.
이어 상기 내부 데이타선에 실린 데이타는 다시 동일한 클럭 에지에서 각각의 서브 메모리 어레이(1)에 연결된 복수의 데이타 버스(DB[0:N]*4~DB[0:N])*4)를 통해 동시에 메모리 셀에 억세스되는데, 이때 하나의 서브 메모리 어레이(1)에는 상기 복수개의 래치부(3)에서 입력되는 모든 데이타를 입력받을 수 있도록 4개의 데이타 버스가 일조를 이루는 데이타 버스(DB[0:N]*4)가 일대일 대응되도록 연결되어 있다.
상기와 같이 클럭의 각 에지에서 실행되는 종래의 프리패치 방식의 일련의 과정은 외부에서 연속적으로 데이타가 입력되면 이를 억세스하기 위해 하나의 서브 메모리 어레이(1)를 선택하고, 이 어레이에서 다시 워드라인(W/L)과 컬럼(Yi)을 선택해 셀을 선택하면 각 어레이에 연결된 복수의 데이타 버스(DB[0:N]*4~DB[0:N]*4)에 실린 데이타가 셀에 억세스되는 바, 이러한 과정을 타이밍도를 참조하여 상세히 설명하면 제2도에 도시된 바와 같이, 클럭(제2도 (가))의 각 에지마다 4개의 연속되는 데이타(제2도 (나))가 입력될 시 이 데이타는 복수개의 스위치(4)가 순차적으로 온(제2도 (다)) 될때마다 상기 온된 스위치(4)와 연결된 래치부(3)로 입력된다.
도면에 도시된 바와 같이 스위치(T0~T3)(4)가 순차적으로 온(제2도 (다))되고, 이에 따라 각각의 래치부(3) 데이타 출력 버스(D0[0:N]~D3[0:N])에 데이타가 실리면(제2도 (라)), 이 데이타들은 래치부(3)에 래치되어 있다가 상기 마지막 데이타 출력 버스(D3[0:N])에 데이타가 실리는 순간 이 데이타들은 상기 내부 데이타선(RW0[0:N]~RW[0:N])에 동시에 실리게 된다(제2도 (마)).
그리고 이어서 상기 데이타는 클럭의 다음 에지에서 데이타 버스(DB[0:N)*4~DB[0:N]*4)(제2도 (바))를 통해 동시에 메모리 셀에 억세스된다.
이와 같이 동작하는 종래 프리패치 방식은 하나의 외부 데이타 패드에 대해 복수개(도면에서는 4개)의 래치부(3)가 있어, 입력되는 데이타를 상기에서도 언급한 바와 같이 내부 데이타선에 동시에 출력하기 때문에 외부 데이타 주기보다 4배 큰 주기로 동작을 하게 된다.
따라서 외부의 데이타가 고속으로 입력되더라도 메모리 소자는 아무 문제없이 동작하게 된다.
그러나 상기와 같은 방식은 데이타 억세스시 하나의 블럭을 선택한 후 이 블럭에 모든 데이타를 억세스시키기 때문에 각 서브 메모리 어레이 마다 프리패치 비트만큼의 복수의 데이타선을 가지고 있어야만 하며, 이로 인해 칩 사이즈를 증가시키는 문제점이 있고, 동일한 로우에서 컬럼을 연속적으로 바꾸면서 데이타를 억세스할 때(히트(HIT) 동작이라고 일컫는다) 한면의 컬럼 어드레스(Yi)가 열리고, 이때 [0:N]*4개의 데이타를 억세스하게 되므로 메모리 서부 어레이의 컬럼 어드레스가 작게되어 이 컬럼 어드레스 수 이상의 데이타가 연속적으로 입력될 때에는 다음 서브 메모리 어레이의 새로운 워드라인을 선택해야만 한다.
그런데 상기와 같이 새로운 워드라인을 선택하게 되면 데이타를 억세스하는데 매우 긴 시간이 소요되어 칩의 고속 동작에 제한을 주는 문제점이 있다.
또한 상기와 같은 구조 상에서 데이타의 마스킹 동작을 하고자 할 경우에는 제3도의 타이밍도에 도시된 바와 같이, 마스킹하고자 한 데이타 이외에도 영향을 받는 데이타가 있어 억세스가 제대로 되지 않는 문제가 있는 바, 이는 다음과 같다.
현재 타이밍도 상에서 보면 데이타 'D6, D7'을 마스킹 한 상태(제3도 (나))로써, 이는 스위치 'T2, T3'의 두번째 온 상태를 오프 상태로 유지시켜(제3도 (다)) 래치부(3)의 동작을 오프시킨 것이다.
래치부(3)의 상태를 보면 입력된 데이타는 복수개의 스위치(T0~T3)의 온 상태에 따라 데이타 'D0~D5'까지 입력된 상태(제3도 (라))이다.
그러나 이 상태에서 상기 데이타를 내부 데이타선(RW0[0:N]~RW3[0:N])으로 전송할 경우에는 상기 스위치 'T2, T3'의 오프 상태로 인해 데이타 'D4~D7' 모두가 마스킹되는 문제가 발생(제3도 (마))라 한다. 이는 래치부(3)에 각각 래치된 데이타가 동시에 내부 데이타선(RW0[0:N]~RW3[0:N])으로 입력되기 때문이며, 이에 따라 메모리 셀에 억세스되는 데이타 또는 'D0~D3'만 억세스(제3도 (바))된다.
따라서 상기 종래와 같은 프리패치 구조에서 데이타를 마스킹하려고 할 경우에는 메모리 소자가 몇 비트를 프리패치 하느냐에 따라 그만큼의 길이로 마스킹을 해야하는 제한이 있다.
본 발명은 상기에 기술한 비와 같은 종래 문제점을 해결하기 위해, 메모리에 억세스할 데이타를 프리패치 방식으로 입력하되, 한번에 프리패치되는 비트 수만큼의 서브 메모리 어레이를 선택한 뒤, 외부 데이타가 입력되는 순서에 따라 각 데이타를 상기 선택된 메모리 어레이에 순차적으로 억세스시키므로써, 칩 사이자의 증가를 제거하고, 마스킹 데이타에 대한 타 데이타의 영향을 배제시키는 것을 목적으로 한다.
도 1은 일반적인 프리패치 방식을 적용한 일반적인 메모리 구조도.
도 2는 도 1의 메모리 구조를 통한 프리패치 동작 타이밍도.
도 3은 도 1의 메모리 구조를 통한 프리패치 동작에서 데이타 마스킹 동작시의 타이밍도.
도 4는 본 발명에 의한 프리패치 방식을 적용한 본 발명의 메모리 구조도.
도 5는 도 4의 메모리 구조를 통한 프리패치 동작 타이밍도.
도 6은 도 4의 메모리 구조를 통한 프리패치 동작에서 데이타 마스킹 동작시의 타이밍도.
도 7은 본 발명에 의한 프리패치 방식을 적용한 본 발명의 다른 실시예를 나타낸 메모리 구조도.
도 8은 본 발명의 메모리 구조에 적용되는 래치부의 상세 회로도.
*도면의 주요 부분에 대한 부호의 설명*
1:서브 메모리 어레이2:입/출력 버퍼
3:래치부4,6:스위치
5:듀얼 래치부
상기와 같은 목적을 달성하기 위해 본 발명에서는, 복수개의 서브 메모리 어레이에는 [0:N]비트 용량의 데이타 버스를 하나만 연결하고, 다수의 내부 데이타선에서 데이타가 연속적으로 입력되면 각각의 메모리 어레이에서 데이타를 순차적으로 억세스하게 하므로써, 데이타가 마스크 되어도 그 이전까지 입력된 데이타는 셀에 억세스되도록 하는 것이다.
상기와 같이 동작되도록 하는 본 발명의 프리패치 방법은 하나의 서브 메모리 어레이를 선택하고, 상기 메모리 어레이에 외부 패드를 통해 입력된 N비트의 프리패치 데이타를 래치부에서 동시에 억세스시키는 메모리 소자의 프리패치 방법에 있어서, 한번에 프리패치되는 상기 N 비트 수에 해당하는 복수개의 서브 메모리 어레이를 미리 선택하고; 상기 선택된 각 메모리 어레이에서 워드라인과 컬럼라인을 지정하여 셀을 선택한 후; 외부 패드를 통해 데이타가 입력되면 이를 저장수단에 저장함과 동시에, 상기 데이타를 저장수단에서 출력되는 순서대로 복수개의 메모리 어레이에 순차적으로 억세스시키는 것을 특징으로 한다.
상기와 같이 동작되는 본 발명의 프리패치 방식을 적용한 메모리 구조는 로우 디코더와, 컬럼 디코더 센스앰프가 각각 존재하는 복수개의 서브 메모리 어레이와; 외부 패드를 통해 입/출력되는 데이타를 저장하는 입/출력 버퍼와; 상기 입/출력 버퍼에서 출력되는 데이타를 출력 순서에 따라 상기 복수개의 서브 메모리 어레이에 순차적으로 억세스되도록 각각 저장 및 출력하는 복수의 래치부; 및 상기 각각의 래치부의 동작은 온/오프하는 복수의 스위치를 포함하는 것을 특징으로 한다.
또한 본 발명의 프리패치 방식을 적용한 다른 메모리 구조는 로우 디코더와, 컬럼 디코더 센스앰프가 각각 존재하는 복수개의 서브 메모리 어레이와; 외부 패드를 통해 입/출력되는 데이타를 저장하는 입/출력 버퍼와; 상기 입/출력 버퍼에서 출력되는 데이타를 출력 순서에 따라 상기 복수개의 서브 메모리 어레이에 순차적으로 억세스 되도록 각각 저장하는 복수의 듀얼 래치부; 및 상기 각각의 래치의 동작을 온/오프하는 복수의 스위치를 포함하는 것을 특징으로 한다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하며, 종래와 같은 구조는 동일부호를 부여하여 설명한다.
제4도는 본 발명에 의한 프리패치 방식을 적용한 메모리 블럭을 나타내는 구조도로, 로우 디코더(ROW)와, 컬럼 디코더 센스앰프(COL S/A)가 각각 존재하는 복수개의 서브 메모리 어레이(어레이0~어레이N(1)와; 외부 패드를 통해 입/출력되는 데이타를 저장하는 입/출력 버퍼(2)와; 상기 입/출력 버퍼에서 출력되는 데이타를 출력 순서에 따라 상기 복수개의 서브 메모리 어레이에 순차적으로 억세스되도록 각각 저장하는 복수의 래치부(3); 및 상기 각각의 래치의 동작을 온/오프하는 복수의 스위치(T0~T3)(4)를 포함한다.
이때 상기 입/출력 버퍼(2)와 복수의 래치부(3) 사이는 단일의 데이타 버스(D[0:N])로 연결되어 있으며, 상기 단일의 데이타 버스는 상기 복수개의 스위치(4)와 각각 연결되어 있어 스위치(3)의 온 상태에 따라 복수개의 래치부(3) 중 하나의 래치부(3)로 데이타가 입력되게 되고, 상기 래치부(3)는 각각의 데이타 출력 버스(D0[0:N]~D3[0:N])를 가지고 있어 상기 래치부(3)에 각각 실린 데이타를 출력한다.
그리고 상기 래치부(3)의 각각의 데이타 버스는 상기 서브 메모리 어레이(1)에 연결되는 내부 데이타선(RW0[0:N]~RW3[0:N])으로 입력된 데이타를 출력하게 되는데 이때 데이타를 출력할 경우에는 순차적으로 온 되는 스위치(T0~T3)의 동작에 따라 래치부(3)에 입력되는 순서대로 곧바로 내부 데이타선으로 출력하게 된다.
이어 상기 내부 데이타선에 실린 데이타는 다시 상기와 마찬가지로 래치부(3)의 데이타 출력 버스에서 데이타가 입력되는 순서대로 곧바로 서브 메모리 어레이(1)에 연결된 데이타 버스(DB[0:N]*4~DB[0:N]*4)를 통해 메모리 셀에 억세스된다.
이때 상기 내부 데이타선과, 데이타 버스는 일대일 구조로 연결되는 바, 첫번째 내부 데이타선(RW0[0:N])은 첫번째 데이타 버스(DB[0:N]*4)와 연결되고, 두번째 내부 데이타선(RW1[0:N])은 두번째 데이타 버스(DB[0:N]*4)와 연결되며, 나머지도 동일하게 연결된다.
상기와 같이 구성된 본 발명의 메모리 구조에서 본 발명에 의해 제시된 프리패치 동작 과정을 보면, 서브 메모리 어레이(1)는 [0:N]개의 소수개의 데이타선(본 발명에서는 하나씩 가진다)을 가지며, 외부에서 연속적으로 데이타가 입력되면 이를 억세스하기 위해 둘 이상의 복수의 서브 메모리 어레이를 선택하고(본 발명에서는 4개의 어레이가 선택된다), 이 블럭에서 다시 워드라인(W/L)과 컬럼(Yi)을 선택해 셀을 선택하면, 상기 어레이에 연결된 단일의 데이타 버스(DB[0:N])에 실린 데이타가 셀에 억세스되는 바, 이러한 과정을 타이밍도를 참조하여 상세히 설명하면 제4도에 도시된 바와 같이, 클럭(제5도 (가))의 각 에지마다 4개의 연속되는 데이타(제5도 (나))가 입력될 시 이 데이타는 복수개의 스위치(4)가 순찾거으로 온 될 때(제5도 (다))마다 상기 온된 스위치(4)와 연결된 래치부(3)로 입력된다.
도면에 도시된 바와 같이 스위치(T0~T3)(4)가 순차적으로 온(제5도 (다))되면, 상기 순서에 따라 래치부(3)에 데이타가 입력되고, 이 데이타는 다시 데이타 출력 버스(제5도 (라))를 통해 내부 데이타선(제5도 (마))으로 전송되며, 다시 이 데이타는 데이타 버스(제5도 (바))를 통해 메모리 셀에 억세스된다.
이러한 과정은 상기 스위치(4)가 순차적으로 온 됨에 따라 동일하게 순차적으로 연이어 발생되는 과정으로, 하나의 데이타가 입력될 때마다 스위치 'T0'에서 부터 스위치 'T3'까지 루프를 돌며 실행된다.
따라서 구조적인 이점으로 볼 때 본 발명의 구조는 종래의 구조에 비해 다수의 서브 메모리 어레이(1)를 선택한 후, 데이타가 입력되는 순서와 래치부(3)가 동작되는 순서에 따라 상기 다수의 서브 메모리(1)에 순차적으로 억세스되므로 단일의 서브 메모리 어레이(1)에 연결되는 데이타 버스 선수가 많을 필요가 없다.
즉, 한 서브 메모리 어레이(1)에 연결되는 데이타 선수가 종래에 비해 작아졌으므로 컬럼 어드레스 수가 동시에 상대적으로 많아지게 되어 외부에서 연속적으로 억세스되는 데이타 수가 동시에 많아져 고속 동작에 유리할 뿐만 아니라, 데이타 선수가 줄어 칩 사이즈를 축소시킨다.
한편, 내부의 데이타선 측면에서 보면 다수의 데이타선에서 데이타가 순차적으로 진행되게 되므로, 이를 제어하기 위한 회로들 역시 순차적으로 동작하게 되며, 각 서브 메모리 블럭들도 순차적으로 데이타를 억세스하게 되기에 연속적인 데이타 억세스에 의한 고속 동작에서 소비되는 파워가 순차적으로 소모되므로, 최대 피크치가 종래에 비해 약 25%에 불과하여 소자의 동작에 발생되는 노이즈 역시 종래보다 크게 감소된다.
제6도는 본 발명에 의해 제시된 프리패치 방식에서 데이타를 마스킹 할 때를 나타내는 타이밍도로, 종래와 동일하게 데이타 'D6, D7'를 마스킹한 상태이다.
먼저 입력되는 데이타 'D0~D3'를 보면(제6도 (나)) 이는 스위치 'T0~T3'의 순차적인 온 상태(제6도 (다))에 따라 데이타가 순차적으로 서브 메모리 어레이에 억세스되고(제6도 (라))~제6도 (바)), 이어 스위치 'T6'의 두번째 온 상태(제6도 (다))에 따라 데이타 'D4'가 입력되면 이 데이타는 다시 메모리 어레이에 억세스(제6도 (라))~제6도 (바)) 된다.
상기와 마찬가지로 데이타 'D5'도 메모리 어레이에 억세스되며, 그 다음에 마스킹된 데이타 'D6, D7'은 스위치가 온되지 않았으므로 억세스되지 않는다.
이는 즉, 종래에는 모든 데이타가 래치부에 입력됨과 동시에 서브 메모리 어레이 억세스되었는데, 본 발명에서 스위치가 온 되는 순서에 따라 순차적으로 입력되는 데이타를 그대로 서브 메모리 어레이에 억세스하는 것이다.
따라서 종래에는 나중에 입력되는 데이타의 마스킹으로 인해 같은 프리패치 비트에 속하는 데이타까지 마스킹되는 문제가 있었으나, 본 발명에서는 데이타가 입력되는 순서대로 곧바로 억세스를 수행하므로 마스킹 데이타의 영향을 받지 않게 된다.
제7도는 본 발명의 프리패치 방식을 적용한 메모리 소자 구조의 또 다른 실시예를 나타내는 구조도로, 로우 디코더(ROW)와, 컬럼 디코더 센스앰프(COL S/A)가 각각 존재하는 복수개의 서브 메모리 어레이(어레이0~어레이N)(1)와; 외부 패드를 통해 입/출력되는 데이타를 저장하는 입/출력 버퍼(2)와; 상기 입/출력 버퍼에서 출력되는 데이타를 출력 순서에 따라 상기 복수개의 서브 메모리 어레이에 순차적으로 억세스되도록 각각 저장하는 복수의 듀얼 래치부(5); 및 상기 각각의 래치의 동작을 온/오프하는 복수의 스위치(T0,T1)(6)를 포함하며, 각 서브 메모리 어레이(1)에 대한 데이타선의 연결은 상기 본 발명과 동일하므로 생략하겠다.
상기 래치부(5)는 직렬로 연결된 두개의 래치(a,b)가 있고 이러한 형태의 래치가 다시 병렬로 상기 입/출력 버퍼(2)에 연결된다.
이때 스위치(6)는 각 병렬로 연결된 래치에서 첫번째에 해당하는 래치(a,c)에 연결되며, 이러한 상태에서 상기 입/출력 버퍼(2)에서 데이타가 출력되면 먼저 스위치 'T0'가 온되면서 이때 입력된 데이타는 래치(a)와 래치(b)를 거쳐 첫번째 내부 데이타선(RW0[0:N])을 통해 첫번째 서브 메모리 어레이로 억세스된다.
그 다음 입력된 데이타는 스위치 'T1'의 온 상태에 따라 래치(c)와, 래치(d)를 거쳐 두번째 내부 데이타선(RW1[0:N])을 통해 두번째 서브 메모리 어레이로 억세스된다.
이어 다음 데이타가 입력되면 다시 스위치 'T0'가 온 되면서 데이타는 래치(a)와 래치(b)를 거쳐 세번째 데이타선(RW2[0:N])을 통해 세번째 서브 메모리 어레이로 억세스되고, 마지막으로 입력된 데이타는 데이타 'T1'의 온 상태에 따라 래치(c)와, 래치(d)를 거쳐 네번째 내부 데이타선(RW3[0:N])을 통해 네번째 서브 메모리 어레이로 억세스된다.
이상과 같은 과정을 데이타가 입력될 때마다 루프를 돌며 수행하며, 타이밍에 다른 결과를 본 발명의 타이밍과 동일하므로 생략한다.
제8도는 본 발명에 사용되는 래치부의 상세 회로도로, 각 게이트단에 인가되는 신호 상태에 따라 턴-온/오프 되어 입/출력 버퍼(2)로부터 출력되는 데이타를 전송하는 복수개의 전달 게이트(T0~T3)와; 상기 각각의 전달 게이트의 출력을 반전시켜 각기 연결된 데이타 출력 버스로 출력하고, 이의 출력을 다시 피드-백시켜 반전시키는 복수개의 래치 인버터(L-INV0~L-INV3)와; 상기 입/출력 버퍼(2)의 출력을 제어하는 버퍼 제어신호(C1)를 게이트단으로 입력받으며, 드레인단은 상기 전달게이트(T)와 래치 인버터(L-INV) 사이에 접속된 복수개의 P-모스 트랜지스터(P0~P3); 및 상기 버퍼 제어신호(C1)를 게이트단으로 입력받으며 소스단은 상기 입/출력 버퍼(2)에 접속된 N-모스 트랜지스터를 포함한다.
상기와 같이 구현된 래치부(3)의 동작을 설명하면, 현재 입/출력 버퍼(2)에 입력된 데이타를 첫번째 전달게이트(T)를 통해 첫번째 데이타 출력 버스로 출력하는 경우라 가정하고, '하이' 데이타가 입력되면 버퍼 제어신호(C1)를 인에이블시키고, 상기 첫번째 전달게이트(T0)에 '하이' 신호를 인가하면 '로우' 데이타로 반전된 데이타가 출력된다.
상기와 같은 방식으로 입력된 데이타를 전달게이트를 순차적으로 온시켜 입력된있는 순서대로 서브 메모리 어레이에 억세스시킨다.
한편 상기 입/출력 버퍼(2)에 '로우' 데이타가 입력되면 버퍼 제어신호(C1)를 디스에이블시켜 상기 P-모스 트랜지스터가 온되도록 하므로써 '하이' 데이타가 출력되도록 한다.
이상과 같이 동작하는 래치부(3)는 초기 상태에서는 모두 출력이 '로우'로 프리차지되 있다가 데이타가 인가되면 인가되는 데이타에 따라 '하이', 또는 '로우' 값을 출력시킨다.
이상에서 상세히 설명한 바와 같이 본 발명에서는 복수의 서브 메모리 어레이를 선택한 후, 입력되는 데이타를 순서대로 상기 선태된 서브 메모리 어레이에 억세스하도록 하므로써, 소비 전력의 피크 값을 다운시킴과 동시에 컬럼 어드레스가 종래 보다 많게되어 외부 데이타의 연속적인 어드레스 수가 길어질 수 있는 이점이 있고, 또한 마스킹 데이타에 대한 타 데이타가 영향을 받지 않으므로 안정적인 프리패치 동작을 실행할 수 있어 메모리 소자의 신뢰성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 하나의 서브 메모리 어레이를 선택하고, 상기 메모리 어레이에 외부 패드를 통해 입력된 N비트의 프리패치 데이타를 래치부에서 동시에 억세스시키는 메모리 소자의 프리패치 방법에 있어서,
    한번에 프리패치되는 상기 N비트 수에 해당하는 복수개의 서브 메모리 어레이를 미리 선택하고;
    상기 선택된 각 메모리 어레이에서 워드라인과 컬럼라인을 지정하여 셀을 선택한 후;
    외부 패드를 통해 데이타가 입력되면 이를 저장수단에 저장함과 동시에, 상기 데이타를 저장수단에서 출력되는 순서대로 복수개의 메모리 어레이에 순차적으로 억세스시키는 것을 특징으로 하는 프리패치 방법.
  2. 제1항에 있어서,
    상기 데이타를 저장수단에서 출력되는 순서대로 복수개의 메모리 어레이에 억세스시키는 방법은 상기 저장수단의 동작을 제어하는 신호가 인에이블될 때마다, 상기 인에이블 신호에 동기시켜 상기 데이타를 서브 메모리 어레이에 접속된 데이타 버스로 연속적으로 출력시키는 것을 특징으로 하는 프리패치 방법.
  3. 로우 디코더와, 컬럼 디코더 센스앰프가 각각 존재하는 복수개의 서브 메모리 어레이와;
    외부 패드를 통해 입/출력되는 데이타를 저장하는 입/출력 버퍼와;
    상기 입/출력 버퍼에서 출력되는 데이타를 출력 순서에 따라 상기 복수개의 서브 메모리 어레이에 순차적으로 억세스되도록 각각 저장 및 출력하는 복수의 래치부; 및
    상기 각각의 래치부의 동작을 온/오프하는 복수의 스위치를 포함하는 것을 특징으로 하는 메모리 소자에서 프리패치 방법을 적용한 메모리 구조.
  4. 제3항에 있어서,
    상기 복수개의 래치부와 상기 복수개의 서브 메모리 어레이 사이는 상기 N비트의 프리패치 비트 수 만큼에 해당하는 내부 데이타선이 연결되며;
    상기 복수개의 래치부에서 각각의 래치부의 단일 데이타 출력 버스는 상기 내부 데이타선에 각각 순차적으로 일대일 대응되도록 연결되고;
    상기 복수개의 서브 메모리 어레이에서 각각의 서브 메모리의 단일 입력 데이타 버스는 상기 내부 데이타선에 각각 순차적으로 일대일 대응되도록 연결되는 것을 특징으로 하는 메모리 소자에서 프리패치 방법을 적용한 메모리 구조.
  5. 로우 디코더와, 컬럼 디코더 센스앰프가 각각 존재하는 복수개의 서브 메모리 어레이와;
    외부 패드를 통해 입/출력되는 데이타를 저장하는 입/출력 버퍼와;
    상기 입/출력 버퍼에서 출력되는 데이타를 출력 순서에 따라 상기 복수개의 서브 메모리 어레이에 순차적으로 억세스되도록 각각 저장하는 복수의 듀얼 래치부; 및
    상기 각각의 래치의 동작을 온/오프하는 복수의 스위치를 포함하는 것을 특징으로 하는 메모리 소자에서 프리패치 방법을 적용한 메모리 구조.
  6. 제5항에 있어서,
    상기 래치부는 직렬로 연결된 복수개의 래치가 일조를 이루며, 이 일조에 래치부가 상기 스위치에 각각 연결되는 것을 특징으로 하는 메모리 소자에서 프리패치 방법을 적용한 메모리 구조.
  7. 제6항에 있어서,
    상기 각각의 일조의 래치 중 마지막의 래치는 듀얼 포트를 가지는 래치인 것을 특징으로 하는 메모리 소자에서 프리패치 방법을 적용한 메모리 구조.
  8. 제7항에 있어서,
    상기 일조의 래치부 중 첫번째 래치부의 듀얼 포트 래치의 출력인 첫번째 데이타 출력 버스를 상기 내부 데이타선 중 첫번째 내부 데이타선과 연결되고;
    두번째 데이타 출력 버스는 '첫번째+1' 번째 내부 데이타선과 연결되는 것을 특징으로 하는 메모리 소자에서 프리패치 방법을 적용한 메모리 구조.
  9. 제7항에 있어서,
    상기 일조의 래치부 중 '첫번째+1'번째 래치부의 듀얼 포트 래치의 출력인 첫번째 데이타 출력 버스는 상기 내부 데이타선 중 두번째 내부 데이타선과 연결되고;
    두번째 데이타 출력 버스는 '두번째+1'번째 내부 데이타선과 연결되는 것을 특징으로 하는 메모리 소자에서 프리패치 방법을 적용한 메모리 구조.
  10. 제5항에 있어서,
    상기 복수개의 래치부와 상기 복수개의 서브 메모리 어레이 사이는 상기 N 비트의 프리패치 비트 수 만큼에 해당하는 내부 데이타선이 연결되며;
    상기 복수개의 서브 메모리 어레이에서 각각의 서브 메모리의 단일 입력 데이타 버스는 상기 내부 데이타선에 각각 순차적으로 일대일 대응되도록 연결되는 것을 특징으로 하는 메모리 소자에서 프리패치 방법을 적용한 메모리 구조.
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