JPH10177790A - メモリ素子のプリフェッチ方法及びこれを適用したメモリ構造 - Google Patents

メモリ素子のプリフェッチ方法及びこれを適用したメモリ構造

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JPH10177790A
JPH10177790A JP9305950A JP30595097A JPH10177790A JP H10177790 A JPH10177790 A JP H10177790A JP 9305950 A JP9305950 A JP 9305950A JP 30595097 A JP30595097 A JP 30595097A JP H10177790 A JPH10177790 A JP H10177790A
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memory
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latch
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JP9305950A
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Jae Myoung Choi
在明 崔
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Hyundai Electronics Industries Co Ltd
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【課題】 本発明は、Ｎビットのプリフェッチビット数
に該当する複数のサブメモリアレイを選択した後、外部
データが入力される順に従い各データを選択されたメモ
リアレイに順次アクセスさせることにより、消費電力の
ピーク値をダウンさせ、マスキングデータに対する他の
データが影響されないようにし、安定したプリフェッチ
動作を行わせて、メモリ素子の信頼性を向上させること
である。 【解決手段】 メモリブロックは、ローデコーダ（ＲＯ
Ｗ）と、カラムデコーダ＆センスアンプ（ＣＯＬ＆Ｓ／
Ａ）がそれぞれ存在する複数個のサブメモリアレイ（ア
レイ０〜アレイＮ）１と、外部パッドを介して入／出力
されるデータを一時記憶する入／出力バッファ２と、こ
の入／出力バッファ２から出力されるデータを出力順に
従い上記複数個のサブメモリアレイ１に順次アクセスさ
れるようにそれぞれラッチする複数のラッチ部３、及び
このラッチ部３のそれぞれのラッチの動作をＯＮ／ＯＦ
Ｆする複数のスイッチ（Ｔ０〜Ｔ３）４を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ素子のプリ
フェッチ（prefetch）方法、及びこれを適用したメモリ
構造に関し、Ｎビット単位に入力されるプリフェッチ方
式でプリフェッチされたデータがラッチに入力される順
に従い順次複数のメモリ素子にアクセスさせるプリフェ
ッチ方法、及びこれを適用したメモリ構造に関する。
【０００２】
【従来の技術】図６は、従来プリフェッチ方式を適用し
たメモリブロックを示す構成図であり、ローデコーダ
（Ｒｏｗ）とカラムデコーダ＆センスアンプ（ＣＯＬ＆
Ｓ／Ａ）がそれぞれ存在する複数個のサブメモリアレイ
（アレイ０〜アレイＮ）１と、外部パッドを介して入／
出力されるデータを一時記憶する入／出力バッファ２
と、この入／出力バッファ２からデータをメモリブロッ
クに同時に入力することもできるように、プリフェッチ
ビット単位にそれぞれラッチする複数のラッチ部３、及
び上記それぞれのラッチ部３の動作をＯＮ／ＯＦＦする
複数のスイッチ（Ｔ０〜Ｔ３）４を含む。
【０００３】この際、上記入／出力バッファ２と複数の
ラッチ部３の間は単一のデータバスＤ［０：Ｎ］に接続
されており、このデータバスＤ［０：Ｎ］は、上記複数
個のスイッチ４とそれぞれ接続されているため、スイッ
チ４のＯＮ状態により複数個のラッチ部３中、一つのラ
ッチ部３にデータが入力されることになり、このラッチ
部３は、それぞれのデータ出力バスＤ０［０：Ｎ］〜Ｄ
３［０：Ｎ］を有しているので、各ラッチ部３にそれぞ
れラッチされたデータを出力する。
【０００４】そして、このラッチ部３のそれぞれのデー
タ出力バスＤ０［０：Ｎ］〜Ｄ３［０：Ｎ］は、上記サ
ブメモリアレイ１に接続される内部データ線ＲＷ０
［０：Ｎ］〜ＲＷ３［０：Ｎ］に順次接続される。
【０００５】即ち、一番目のデータ出力バスＤ０［０：
Ｎ］は、一番目の内部データ線ＲＷ０［０：Ｎ］に接続
され、二番目のデータ出力バスＤ１［０：Ｎ］は、二番
目の内部データ線ＲＷ１［０：Ｎ］に接続され、残りの
データ出力バスと内部データ線も同様に接続される。
【０００６】このように接続された状態で、ラッチ部３
から内部データ線ＲＷ０［０：Ｎ］〜ＲＷ３［０：Ｎ］
にデータを出力する場合には、クロック信号に同期して
出力され、そのクロックタイミングで同時に全てのデー
タが内部データ線ＲＷ０［０：Ｎ］〜ＲＷ３［０：Ｎ］
に出力される。
【０００７】次いで、上記内部データ線ＲＷ０［０：
Ｎ］〜ＲＷ３［０：Ｎ］に内蔵されたデータは、再び同
一のクロック信号のエッジで、それぞれのサブメモリア
レイ１に接続された複数のデータバスＤＢ［０：Ｎ］＊
４〜ＤＢ［０：Ｎ］＊４を介して同時にメモリセルにア
クセスされるが、この際、一つのサブメモリアレイ１に
は、上記複数個のラッチ部３から入力される全てのデー
タが入力され得るように４本のデータバスＤＢ［０：
Ｎ］が、一組をなすデータバスＤＢ［０：Ｎ］＊４に１
対１に対応するように接続されている。
【０００８】上記のように、クロック信号の各エッジで
実施される従来のプリフェッチ方式の一連のデータ転送
過程は、外部から連続的にデータが入力されると、これ
を抑制するため一つのサブメモリアレイ１が選択され、
該サブメモリアレイ１から再びワードライン（Ｗ／Ｌ）
とカラム（Ｙｉ）を選択してメモリセルを選択すれば、
各サブメモリアレイ１に接続された複数のデータバスＤ
Ｂ［０：Ｎ］＊４〜ＤＢ［０：Ｎ］＊４に出力されたデ
ータがメモリセルにアクセスされるが、このようなデー
タ転送過程をタイミングチャートを参照して詳しく説明
すれば図７に示すように、クロック信号（図７（ａ））
の各エッジ毎に４個の連続するデータ（図２（ｂ））が
入力される時、該データは複数個のスイッチ４が順次Ｏ
Ｎ（図２（Ｃ））となるたびに、このＯＮになったスイ
ッチ４と接続されたラッチ部３に入力される。
【０００９】図６に示したように、スイッチ（Ｔ０〜Ｔ
３）４が順次ＯＮ（図２（Ｃ））され、これに伴いそれ
ぞれのラッチ部３のデータ出力バスＤ０［０：Ｎ］〜Ｄ
３［０：Ｎ］にデータが出力されると（図２（ｄ））、
該データ等はラッチ部３にラッチされていながら最後の
データ出力バスＤ３［０：Ｎ］にデータが内蔵される瞬
間、該データ等は前記内部データ線ＲＷ０［０：Ｎ］〜
ＲＷ３［０：Ｎ］に同時に出力される（図２（ｅ））。
【００１０】そして、次いで上記データはクロック信号
の次のエッジでデータバスＤＢ［０：Ｎ］＊４〜ＤＢ
［０：Ｎ］＊４（図２（ｆ））を介して同時にメモリセ
ルにアクセスされる。
【００１１】このように動作する従来のプリフェッチ方
式は、一つの外部データパッドに対し複数個（図７では
４個）のラッチ部３があり、入力されるデータを上記で
も言及した通り内部データ線ＲＷ０［０：Ｎ］〜ＲＷ３
［０：Ｎ］に同時に出力されるため、外部データ同期よ
り４倍大きい周期で動作をすることになる。従って、外
部のデータが高速に入力されたとしてもメモリ素子は何
等問題なく動作することになる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
ようなプリフェッチ方式はデータアクセスの際に、一つ
のメモリブロックを選択した後、該メモリブロックに全
てのデータをアクセスさせるため、各サブメモリアレイ
１毎にプリフェッチビットに対応する複数のデータ線を
持っていなければならず、これによりメモリチップサイ
ズを増大させるという問題点があり、同一のローでカラ
ムを連続的に変えながらデータをアクセスする際（ヒッ
ト（ＨＩＴ）動作という）には、一つのカラムアドレス
（Ｙｉ）が開かれ、この際、［０：Ｎ］＊４個のデータ
をアクセスすることになるため、メモリサブアレイ１の
カラムアドレス（Ｙｉ）が小さくなり、該カラムアドレ
ス数以上のデータが連続的に入力される時には、次のサ
ブメモリアレイ１の新しいワードライン（Ｗ／Ｌ）を選
択しなければならない。
【００１３】ところが、上記のように新しいワードライ
ン（Ｗ／Ｌ）を選択することになればデータをアクセス
するのに非常に長い時間が必要となり、メモリチップ内
の高速動作を制限するという問題点が発生る。
【００１４】さらに、上記のような構造上でデータのマ
スキング動作を行おうとする場合には、図８のタイミン
グチャートに示すように、マスキングしようとするデー
タ以外にも影響を受けるデータがあり、アクセスがまま
にならない問題があるが、これは以下の通りである。
【００１５】いま、タイミングチャート上において、デ
ータ‘Ｄ６、Ｄ７’をマスキングした状態（図８
（ｂ））であり、これはスイッチ‘Ｔ２、Ｔ３’の二番
目のＯＮ状態をＯＦＦ状態に保持させ（図８（ｃ））、
ラッチ部３の動作をＯＦＦさせたものである。
【００１６】ラッチ部３の動作状態を見れば、入力され
たデータは、複数個のスイッチ（Ｔ０〜Ｔ３）のＯＮ状
態に従いデータ‘Ｄ０〜Ｄ５’までが入力された状態
（図８（ｄ））である。
【００１７】しかし、該動作状態で上記データを内部デ
ータ線ＲＷ０［０：Ｎ］〜ＲＷ３［０：Ｎ］に伝送する
場合には、上記スイッチ‘Ｔ２、Ｔ３’のＯＦＦ状態に
より、データ‘Ｄ４〜Ｄ７’全てがマスキングされる問
題が発生（図８（ｅ））する。これはラッチ部３にそれ
ぞれラッチされたデータが同時に内部データ線ＲＷ０
［０：Ｎ］〜ＲＷ３［０：Ｎ］にも入力されるためであ
り、これによりメモリセルにアクセスされるデータも
‘Ｄ０〜Ｄ３’のみアクセス（図８（ｆ））に制限され
る。
【００１８】従って、上記従来のようなプリフェッチ構
造でデータをマスキングしようとする場合には、メモリ
素子が何ビットをプリフェッチするかにより、それに伴
う長さにデータをマスキングをしなければならないとい
う制限がある。
【００１９】本発明は、上記したような従来の問題点を
解決するため、メモリにアクセスするデータをプリフェ
ッチ方式で入力するが、一度にプリフェッチされるビッ
ト数に対応するサブメモリアレイを選択した後、外部デ
ータが入力される順に従い各データを上記選択されたサ
ブメモリアレイに順次アクセスさせることにより、メモ
リチップサイズの増大を抑制し、マスキングデータに対
する他のデータへの影響を排除することを目的にする。
【００２０】
【課題を解決するための手段】上記のような目的を達成
するため、複数個のサブメモリアレイには［０：Ｎ］ビ
ット容量のデータバスを一つのみ接続し、多数の内部デ
ータ線でデータが連続的に入力されると、それぞれのサ
ブメモリアレイにデータを順次アクセスさせることによ
り、データがマスクされてもそれ以前まで入力されたデ
ータはメモリセルにアクセスされるようにするものであ
る。
【００２１】上記のように動作されるようにする請求項
１記載の発明は、一つのサブメモリアレイを選択し、前
記メモリアレイに外部パッドを介し入力されたＮビット
のプリフェッチデータをラッチ部で同時にアクセスさせ
るメモリ素子のプリフェッチ方法において、一度にプリ
フェッチされる前記Ｎビット数に該当する複数個のサブ
メモリアレイを予め選択し、前記選択された各メモリア
レイでワードラインとカラムラインを指定してセルを選
択した後、前記外部パッドを介してデータが入力される
と、これを貯蔵手段に貯蔵するとともに、前記データを
貯蔵手段から出力する順序に従い複数個のメモリアレイ
に順次アクセスさせることを特徴としている。
【００２２】この請求項１記載の発明によれば、一つの
サブメモリアレイを選択し、前記メモリアレイに外部パ
ッドを介し入力されたＮビットのプリフェッチデータを
ラッチ部で同時にアクセスさせるメモリ素子のプリフェ
ッチ方法において、一度にプリフェッチされる前記Ｎビ
ット数に該当する複数個のサブメモリアレイを予め選択
し、前記選択された各メモリアレイでワードラインとカ
ラムラインを指定してセルを選択した後、前記外部パッ
ドを介してデータが入力されると、これを貯蔵手段に貯
蔵するとともに、前記データを貯蔵手段から出力する順
序に従い複数個のメモリアレイに順次アクセスさせる。
【００２３】請求項３記載の発明のメモリ素子のプリフ
ェッチ方法を適用したメモリ構造は、ローデコーダと、
カラムデコーダ＆センスアンプがそれぞれ存在する複数
個のサブメモリアレイと、外部パッドを介して入／出力
されるデータを貯蔵する入／出力バッファと、この入／
出力バッファから出力されるデータを、出力順に従い前
記複数個のサブメモリアレイに順次アクセスされるよう
にそれぞれ貯蔵及び出力する複数のラッチ部、及び前記
それぞれのラッチ部の動作をＯＮ／ＯＦＦする複数のス
イッチを含むことを特徴としている。
【００２４】この請求項３記載の発明のメモリ素子のプ
リフェッチ方法を適用したメモリ構造によれば、ローデ
コーダと、カラムデコーダ＆センスアンプがそれぞれ存
在する複数個のサブメモリアレイと、外部パッドを介し
て入／出力されるデータを貯蔵する入／出力バッファ
と、この入／出力バッファから出力されるデータを、出
力順に従い前記複数個のサブメモリアレイに順次アクセ
スされるようにそれぞれ貯蔵及び出力する複数のラッチ
部、及び前記それぞれのラッチ部の動作をＯＮ／ＯＦＦ
する複数のスイッチが含まれる。
【００２５】したがって、連続的なデータアクセスによ
る高速動作で消費される電力も順次消費されるため、消
費電力のピーク値をダウンさせるとともに、カラムアド
レスが従来より多くなるため、外部データの連続的なア
ドレス数を長くできるという利点があり、さらにマスキ
ングデータに対する他のデータが影響を受けないため安
定したプリフェッチ動作を行うことができ、メモリ素子
の信頼性を向上させることができる。
【００２６】また、請求項２に記載する発明のように、
請求項１記載のメモリ素子のプリフェッチ方法におい
て、前記データを貯蔵手段から出力する順に従い複数個
のメモリアレイにアクセスさせる方法は、前記貯蔵手段
の動作を制御する信号がイネーブルされる毎に、前記イ
ネーブル信号に同期させて前記データをサブメモリアレ
イに接続したデータバスに連続的に出力させることによ
り、単一のサブメモリアレイに接続されるデータバス線
数を従来に比べて削減することができ、データ線数が減
少してメモリサイズを縮小させることができる。
【００２７】この場合、請求項４に記載する発明のよう
に、請求項３記載のメモリ素子のプリフェッチ方法を適
用したメモリ構造において、前記複数個のラッチ部と前
記複数個のサブメモリアレイの間は、前記Ｎビットのプ
リフェッチビット数に該当する内部データ線が接続さ
れ、 前記複数個のラッチ部でそれぞれのラッチ部の単
一データ出力バスは、前記内部データ線にそれぞれ順次
１対１に対応するように接続され、前記複数個のサブメ
モリアレイでは、それぞれのサブメモリの単一入力デー
タバスは、前記内部データ線にそれぞれ順次１対１に対
応するように接続されることにより、サブメモリアレイ
に接続されるデータ線数が従来に比べ少なくなるため、
カラムアドレス数が従来に比べ増加して外部から連続的
にアクセスされるデータ数が同時に増加しても高速動作
に有利であるばかりでなく、データ線数が減少してメモ
リサイズを縮小させることができる。
【００２８】請求項５記載の発明のメモリ素子のプリフ
ェッチ方法を適用したメモリ構造は、ローデコーダと、
カラムデコーダ＆センスアンプがそれぞれ存在する複数
個のサブメモリアレイと、外部パッドを介して入／出力
されるデータを貯蔵する入／出力バッファと、前記入／
出力バッファから出力されるデータを出力順に従い、前
記複数個のサブメモリアレイに順次アクセスされるよう
それぞれ貯蔵する複数のデュァルラッチ部、及びこれら
デュァルラッチ部それぞれの動作をＯＮ／ＯＦＦする複
数のスイッチを含むことを特徴としている。
【００２９】この請求項５記載の発明のメモリ素子のプ
リフェッチ方法を適用したメモリ構造によれば、ローデ
コーダと、カラムデコーダ＆センスアンプがそれぞれ存
在する複数個のサブメモリアレイと、外部パッドを介し
て入／出力されるデータを貯蔵する入／出力バッファ
と、前記入／出力バッファから出力されるデータを出力
順に従い、前記複数個のサブメモリアレイに順次アクセ
スされるようそれぞれ貯蔵する複数のデュァルラッチ
部、及びこれらデュァルラッチ部それぞれの動作をＯＮ
／ＯＦＦする複数のスイッチが含まれる。
【００３０】したがって、連続的なデータアクセスによ
る高速動作で消費される電力も順次消費されるため、消
費電力のピーク値をダウンさせるとともに、カラムアド
レスが従来より多くなるため、外部データの連続的なア
ドレス数を長くできるという利点があり、さらにマスキ
ングデータに対する他のデータが影響を受けないため安
定したプリフェッチ動作を行うことができ、メモリ素子
の信頼性を向上させることができる。
【００３１】この場合、請求項６に記載する発明のよう
に、請求項５記載のメモリ素子のプリフェッチ方法を適
用したメモリ構造において、前記デュアルラッチ部は、
直列に接続された複数個のラッチが一組をなし、該一組
のラッチ部が前記スイッチにそれぞれ接続される。
【００３２】また、請求項７に記載する発明のように、
請求項６記載のメモリ素子のプリフェッチ方法を適用し
たメモリ構造において、前記それぞれの一組のラッチ部
中、最後段のラッチはデュアルポートを有するラッチで
ある。
【００３３】さらに、請求項８に記載する発明のよう
に、請求項７記載のメモリ素子のプリフェッチ方法を適
用したメモリ構造において、前記一組のラッチ部中、一
番目のラッチ部のデュアルポートラッチである一番目の
データ出力バスは、前記内部データ線中一番目のデータ
線と接続され、二番目のデータ出力バスは、‘一番目＋
１’番目の内部データ線と接続される。
【００３４】さらに、請求項９に記載する発明のよう
に、請求項７記載のメモリ素子のプリフェッチ方法を適
用したメモリ構造において、前記一組のラッチ部中、
‘一番目＋１’一番目のラッチ部のデュアルポートラッ
チの出力である一番目のデータ出力バスは、前記内部デ
ータ線中二番目の内部データ線と接続され、二番目のデ
ータ出力バスは、‘二番目＋１’番目の内部データ線と
接続される。
【００３５】したがって、ラッチ部をデュアルポートラ
ッチとすることにより、入出力バッファから出力される
データをデュアルポートラッチに伝達するスイッチ数を
削減できるととに、ラッチ部からサブメモリアレイへの
出力データライン数も削減することができる。
【００３６】また、請求項１０に記載する発明のよう
に、請求項５記載のメモリ素子のプリフェッチ方法を適
用したメモリ構造において、前記複数個のラッチ部と前
記複数個のサブメモリアレイの間は、前記Ｎビットのプ
リフェッチビット数に該当する内部データ線が接続さ
れ、前記複数個のサブメモリアレイでは、それぞれのサ
ブメモリの単一入力データバスは、前記内部データ線に
それぞれ順次１対１に対応するように接続されることに
より、単一のサブメモリアレイに接続されるデータバス
線数を従来に比べて更に削減することができ、データ線
数が減少してメモリサイズを一層縮小させることができ
る。
【００３７】
【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。図１〜図５は、本発明による
プリフェッチ方式を適用したメモリブロックの一実施の
形態を示す図である。図１は、本実施の形態のメモリブ
ロックの回路構成を示す図であり、上記従来の図６に示
したメモリブロックの回路構成と同一部分には同一符号
を付している。図１において、メモリブロックは、ロー
デコーダ（ＲＯＷ）と、カラムデコーダ＆センスアンプ
（ＣＯＬ＆Ｓ／Ａ）がそれぞれ存在する複数個のサブメ
モリアレイ（アレイ０〜アレイＮ）１と、外部パッドを
介して入／出力されるデータを一時記憶する入／出力バ
ッファ２と、この入／出力バッファ２から出力されるデ
ータを出力順に従い上記複数個のサブメモリアレイ１に
順次アクセスされるようにそれぞれラッチする複数のラ
ッチ部３、及びこのラッチ部３のそれぞれのラッチの動
作をＯＮ／ＯＦＦする複数のスイッチ（Ｔ０〜Ｔ３）４
を含む。
【００３８】この際、上記入／出力バッファ２と複数の
ラッチ部３の間は単一データバスＤ［０：Ｎ］に接続さ
れており、この単一のデータバスＤ［０：Ｎ］は、上記
複数個のスイッチ４とそれぞれ接続されていて、スイッ
チ３のＯＮ状態に従い複数個のラッチ部３中、一つのラ
ッチ部３にデータが入力されるようになり、この各ラッ
チ部３は、それぞれのデータ出力バスＤ０［０：Ｎ］〜
Ｄ３［０：Ｎ］を有していて、各ラッチ部３にそれぞれ
ラッチされたデータが出力される。
【００３９】また、上記ラッチ部３のそれぞれのデータ
出力バスＤ０［０：Ｎ］〜Ｄ３［０：Ｎ］は、上記サブ
メモリアレイ１に接続される内部データ線ＲＷ０［０：
Ｎ］〜ＲＷ３［０：Ｎ］に入力されたデータを出力する
ことになるが、この際、データを出力する場合には、順
次ＯＮになるスイッチ（Ｔ０〜Ｔ３）の動作に従い、ラ
ッチ部３に入力される順に直ちに内部データ線ＲＷ０
［０：Ｎ］〜ＲＷ３［０：Ｎ］に出力されることにな
る。
【００４０】次いで、上記内部データ線ＲＷ０［０：
Ｎ］〜ＲＷ３［０：Ｎ］に出力されたデータは、再び上
記のようにラッチ部３のデータ出力バスＤ０［０：Ｎ］
〜Ｄ３［０：Ｎ］からデータが入力される順に、直ちに
サブメモリアレイ１に接続されたデータバスＤＢ［０：
Ｎ］〜ＤＢ［０：Ｎ］を介してメモリセルにアクセスさ
れる。
【００４１】この際、上記内部データ線ＲＷ０［０：
Ｎ］〜ＲＷ３［０：Ｎ］とデータ出力バスＤ０［０：
Ｎ］〜Ｄ３［０：Ｎ］は、１対１構造に接続されるが、
１番目の内部データ線ＲＷ０［０：Ｎ］は、１番目のデ
ータバスＤＢ［０：Ｎ］と接続され、二番目の内部デー
タ線ＲＷ１［０：Ｎ］は、二番目のデータバスＤＢ
［０：Ｎ］と接続され、残りのデータ出力バスと内部デ
ータ線も同様に接続される。
【００４２】次に、本実施の形態の動作を説明する。上
記のように構成された本実施の形態のメモリ構造で、本
発明により示されたプリフェッチ動作過程を見れば、サ
ブメモリアレイ１は、［０：Ｎ］本の少数のデータ線
（本実施の形態では一つずつ有する）を有し、外部から
連続的にデータが入力されると、これをメモリセルにア
クセスさせるため二つ以上の複数のサブメモリアレイ１
を選択し（本実施の形態では４個のメモリアレイが選択
される）、このメモリブロックで再びワードライン（Ｗ
／Ｌ）とカラム（Ｙｉ）を選択してメモリセルを選択す
れば、上記サブメモリアレイ１に接続された単一のデー
タバスＤＢ［０：Ｎ］に出力されたデータがメモリセル
にアクセスされるが、このようなデータ転送過程をタイ
ミングチャートを参照し詳細に説明すれば図４に示すよ
うに、クロック信号（図２の（ａ））の各エッジ毎に４
個の連続されるデータ（図２の（ｂ））が入力される
時、このデータは複数個のスイッチ４が順次ＯＮされる
時（図２の（ｃ））毎に、このＯＮされたスイッチ４と
接続されたラッチ部３に入力される。
【００４３】図２に示すように、スイッチ（Ｔ０〜Ｔ
３）４が順次ＯＮ（図５（ｃ））されると、このＯＮ順
に従いラッチ部３にデータが入力され、このデータは再
びデータ出力バスＤ０［０：Ｎ］〜Ｄ３［０：Ｎ］（図
５の（ｄ））を介して内部データ線ＲＷ０［０：Ｎ］〜
ＲＷ３［０：Ｎ］（図５（ｅ））に伝送され、再びこの
データはデータバスＤＢ［０：Ｎ］〜ＤＢ［０：Ｎ］
（図５（ｆ））を介してメモリセルにアクセスされる。
【００４４】このようなデータ転送過程は、上記スイッ
チ４が順次ＯＮされるとともに同じく順次続けて発生す
る動作過程で、一つのデータが入力される毎にスイッチ
‘Ｔ０’からスイッチ‘Ｔ３’までのＯＮ動作が繰り返
して実行される。
【００４５】従って、構造的な利点として見た場合、本
実施の形態のメモリ構造は従来のメモリ構造に比べ多数
のサブメモリアレイ１を選択した後、データが入力され
る順とラッチ部３が動作する順に従い、上記多数のサブ
メモリアレイ１に順次アクセスされるので単一のサブメ
モリアレイ１に接続されるデータバス線数を多くする必
要がない。
【００４６】即ち、サブメモリアレイ１に接続されるデ
ータ線数が従来に比べ少なくなったため、カラムアドレ
ス数が従来に比べ増加して外部から連続的にアクセスさ
れるデータ数が同時に増加しても高速動作に有利である
ばかりでなく、データ線数が減少してメモリサイズを縮
小させることができる。
【００４７】一方、メモリ内部のデータ線側から見れば
多数のデータ線でデータアクセスが順次行われるため、
これを制御するための回路もまた順次動作することにな
り、各サブメモリブロック等も順次データをアクセスす
ることになるので、連続的なデータアクセスによる高速
動作で消費される電力も順次消費されるため、最大消費
電力ピーク値が従来に比べて約２５％にしかならず、メ
モリ素子の動作から発生するノイズも従来より大きく減
少させることができる。
【００４８】図３は、本実施の形態により示されたプリ
フェッチ方式からデータをマスキングする時の動作を示
すタイミングチャートであり、従来と同様にデータ‘Ｄ
６、Ｄ７’をマスキングした状態である。
【００４９】図３において、先に入力されるデータ‘Ｄ
０〜Ｄ３’を見れば（図３（ｂ））、これはスイッチ
‘Ｔ０〜Ｔ３’が順次ＯＮ状態（図３（ｃ））となるに
従いデータが順次サブメモリアレイ１にアクセスされ
（図３（ｄ）〜図３（ｆ））、次いでスイッチ‘Ｔ０’
が二番目のＯＮ状態（図３（ｃ））となるに従い、デー
タ‘Ｄ４’が入力されると、このデータ‘Ｄ４’は再び
サブメモリアレイ１にアクセス（図３（ｄ）〜図３
（ｆ））される。
【００５０】上記と同じくデータ‘Ｄ５’もサブメモリ
アレイ１にアクセスされ、その次にマスキングされたデ
ータ‘Ｄ６、Ｄ７’は、スイッチ‘Ｔ２、Ｔ３’がＯＮ
されていないためアクセスされない。
【００５１】これは即ち、従来には全てのデータがラッ
チ部３に入力されるとともに、サブメモリアレイ１にア
クセスされたが、本実施の形態ではスイッチ‘Ｔ０〜Ｔ
３’がＯＮされる順に従い、順次入力されるデータをそ
のままサブメモリアレイ１にアクセスさせるものであ
る。
【００５２】従って、従来では後で入力されるデータの
マスキングにより同じプリフェッチビットに属するデー
タまでマスキングされる問題を有していたが、本実施の
形態ではデータが入力される順で直ちにアクセスを行う
ためマスキングデータの影響を受けなくなる。
【００５３】図４は、本発明のプリフェッチ方式を適用
したメモリブロックのさらに他の実施の形態を示した回
路構成を示す図であり、上記従来の図６に示したメモリ
ブロックの回路構成と同一部分には同一符号を付してい
る。図４において、メモリブロックは、ローデコーダ
（ＲＯＷ）と、カラムデコーダ＆センスアンプ（ＣＯＬ
＆Ｓ／Ａ）がそれぞれ存在する複数個のサブメモリアレ
イ（アレイ０〜アレイＮ）１と、外部パッドを介して入
／出力されるデータを一時記憶する入／出力バッファ２
と、この入／出力バッファ２から出力されるデータを出
力順に従い、上記複数個のサブメモリアレイ１に順次ア
クセスされるようにそれぞれラッチする複数のデュアル
ラッチ部５、及びこれらデュアルラッチ部５それぞれの
ラッチの動作をＯＮ／ＯＦＦする複数のスイッチ（Ｔ
０、Ｔ１）６を含み、各サブメモリアレイ１に対するデ
ータ線の接続は上記実施の形態と同様のため省略する。
【００５４】上記デュアルラッチ部５は、直列に接続さ
れた二つのラッチ（ａ、ｂ）があり、このような形態の
ラッチ（ａ、ｂ）が再び並列に上記入／出力バッファ２
に接続される。
【００５５】このようにラッチ部をデュアルポートラッ
チで構成することにより、入出力バッファ２から出力さ
れるデータをデュアルポートラッチに伝達するスイッチ
４の数を削減できるととに、デュアルポートラッチ部５
からサブメモリアレイ１へのデータ出力バスのライン数
も削減することができる。
【００５６】この際、スイッチ６は、各並列に接続され
たデュアルラッチのうち一番目に該当するラッチ（ａ、
ｃ）に接続され、このような状態で上記入／出力バッフ
ァ２からデータが出力されると、先ずスイッチ‘Ｔ０’
がＯＮされながら、この時入力されたデータは、ラッチ
（ａ）とラッチ（ｂ）を経て一番目の内部データ線ＲＷ
０［０：Ｎ］を介して一番目のサブメモリアレイ１にア
クセスされる。
【００５７】その次に入力されたデータは、スイッチ
‘Ｔ１’のＯＮ状態に従いラッチ（ｃ）とラッチ（ｄ）
を経て二番目の内部データ線ＲＷ１［０：Ｎ］を介し二
番目のサブメモリアレイ１にアクセスされる。
【００５８】引続き、次のデータが入力されると、再び
スイッチ‘Ｔ０’がＯＮされながら、このデータはラッ
チ（ａ）とラッチ（ｂ）を経て三番目の内部データ線Ｒ
Ｗ２［０：Ｎ］を介して三番目のサブメモリアレイ１に
アクセスされ、最後に入力されたデータは、スイッチ
‘Ｔ１’のＯＮ状態に従い、ラッチ（ｃ）とラッチ
（ｄ）を経て四番目の内部データ線ＲＷ３［０：Ｎ］を
介し四番目のサブメモリアレイ１にアクセスされる。
【００５９】以上のような動作過程がデータが入力され
るたびに繰り返し行われるが、その動作タイミングに伴
う結果は、上記実施の形態の図３に示したタイミングチ
ャートと同様のため省略する。
【００６０】図８は、上記実施の形態で用いられる図１
に示したラッチ部３の詳細回路構成を示す図であり、各
トランジスタのゲート端子に印加される信号状態に従い
トランジスタがターンオン／ターンオフされて、入／出
力バッファ２から出力されるデータを伝送する複数個の
伝達ゲート（Ｔ０〜Ｔ３）と、それぞれの伝達ゲート
（Ｔ０〜Ｔ３）の出力を反転させて各自接続されたデー
タ出力バスＤ０［０：Ｎ］〜Ｄ３［０：Ｎ］に出力し、
この出力を再びフィードバックさせて反転させる複数個
のラッチインバータＬ−ＩＮＶ０〜Ｌ−ＩＮＶ３と、上
記入／出力バッファ２の出力を制御するバッファ制御信
号Ｃ１がゲート端子に入力され、ドレイン端子が上記伝
達ゲート（Ｔ）とラッチインバータ（Ｌ−ＩＮＶ）の間
に接続された複数個のＰＭＯＳトランジスタ（Ｐ０〜Ｐ
３）、及び上記バッファ制御信号Ｃ１がゲート端子に入
力され、ソース端子は上記入／出力バッファ２に接続さ
れたＮＭＯＳトランジスタを含む。
【００６１】このように構成されたラッチ部３の動作を
説明すれば、現在入／出力バッファ２に入力されたデー
タを一番目の伝達ゲートＴ０を介して一番目のデータ出
力バスＤ０［０：Ｎ］に出力する場合と仮定し、“Ｈ
ｉ”データが入力されると、バッファ制御信号Ｃ１をイ
ネーブルさせ、上記一番目の伝達ゲート（Ｔ０）に“Ｈ
ｉ”信号を印加すると、“Ｌｏ”データに反転したデー
タが出力される。
【００６２】このような方式で入力されたデータを、伝
達ゲート（Ｔ０〜Ｔ３）を順次ＯＮさせて入力された順
にサブメモリアレイ１にアクセスさせる。
【００６３】一方、上記入／出力バッファ２に“Ｌｏ”
データが入力されると、バッファ制御信号Ｃ１をディス
エーブルさせ、上記ＰＭＯＳトランジスタがＯＮされる
ようにすることにより“Ｈｉ”データが出力されるよう
にする。
【００６４】以上のように動作するラッチ部３は、初期
状態では全て出力が“Ｌｏ”にプリチャージされていな
がらデータが印加されると、印加されるデータに従い
“Ｈｉ”、又は“Ｌｏ”値を出力させる。
【００６５】以上で詳しく説明したように、本実施の形
態では、複数のサブメモリアレイ１を選択した後、入力
されるデータを順次選択されたサブメモリアレイにアク
セスするようにすることにより、消費電力のピーク値を
ダウンさせるとともに、カラムアドレスが従来より多く
なるため、外部データの連続的なアドレス数を長くでき
るという利点があり、さらにマスキングデータに対する
他のデータが影響を受けないため安定したプリフェッチ
動作を行うことができ、メモリ素子の信頼性を向上させ
ることができる。
【００６６】さらに、本実施の形態のメモリブロック
は、外部の高速動作に対応するメモリ構造、又はクロッ
クを利用する同期式メモリ素子とクロックを用いない非
同期式メモリ素子にも適用できる。
【００６７】併せて、本発明の好ましい実施の形態等
は、例示の目的のために開示されたものであり、当業者
であれば本発明の思想の範囲内で多様な修正、変更、付
加等が可能であり、このような修正・変更等は以下の特
許請求の範囲内に属するものと見なすべきである。
【００６８】
【発明の効果】請求項１記載の発明のメモリ素子のフェ
ッチ方式、及び請求項３記載の発明のメモリ素子のプリ
フェッチ方法を適用したメモリ構造によれば、連続的な
データアクセスによる高速動作で消費される電力も順次
消費されるため、消費電力のピーク値をダウンさせると
ともに、カラムアドレスが従来より多くなるため、外部
データの連続的なアドレス数を長くできるという利点が
あり、さらにマスキングデータに対する他のデータが影
響を受けないため安定したプリフェッチ動作を行うこと
ができ、メモリ素子の信頼性を向上させることができ
る。
【００６９】請求項２記載の発明のメモリ素子のフェッ
チ方式によれば、単一のサブメモリアレイに接続される
データバス線数を従来に比べて削減することができ、デ
ータ線数が減少してメモリサイズを縮小させることがで
きる。
【００７０】請求項４記載の発明のメモリ素子のプリフ
ェッチ方法を適用したメモリ構造によれば、サブメモリ
アレイに接続されるデータ線数が従来に比べ少なくなる
ため、カラムアドレス数が従来に比べ増加して外部から
連続的にアクセスされるデータ数が同時に増加しても高
速動作に有利であるばかりでなく、データ線数が減少し
てメモリサイズを縮小させることができる。
【００７１】請求項５記載の発明のメモリ素子のプリフ
ェッチ方法を適用したメモリ構造によれば、連続的なデ
ータアクセスによる高速動作で消費される電力も順次消
費されるため、消費電力のピーク値をダウンさせるとと
もに、カラムアドレスが従来より多くなるため、外部デ
ータの連続的なアドレス数を長くできるという利点があ
り、さらにマスキングデータに対する他のデータが影響
を受けないため安定したプリフェッチ動作を行うことが
でき、メモリ素子の信頼性を向上させることができる。
【００７２】請求項６、７、８、及び９記載の発明のメ
モリ素子のプリフェッチ方法を適用したメモリ構造によ
れば、ラッチ部をデュアルポートラッチとすることによ
り、入出力バッファから出力されるデータをデュアルポ
ートラッチに伝達するスイッチ数を削減できるととに、
ラッチ部からサブメモリアレイへの出力データライン数
も削減することができる。
【００７３】請求項１０記載の発明のメモリ素子のプリ
フェッチ方法を適用したメモリ構造によれば、単一のサ
ブメモリアレイに接続されるデータバス線数を従来に比
べて更に削減することができ、データ線数が減少してメ
モリサイズを一層縮小させることができる。
【図面の簡単な説明】
【図１】本発明のプリフェッチ方式を適用した一実施の
形態におけるメモリブロックのを回路構成を示す図であ
る。
【図２】図１のメモリブロックにおけるプリフェッチ動
作を示すタイミングチャートである。
【図３】図１のメモリブロックにおけるプリフェッチ動
作を示すデータマスキング動作時のタイミングチャート
である。
【図４】本発明のプリフェッチ方式を適用した他の実施
の形態におけるメモリブロックのを回路構成を示す図で
ある。
【図５】図１のメモリブロックに適用されるラッチ部３
の詳細回路構成を示す図である。
【図６】従来のプリフェッチ方式を適用したメモリブロ
ックのを回路構成を示す図である。
【図７】図６のメモリブロックにおけるプリフェッチ動
作を示すタイミングチャートである。
【図８】図６のメモリブロックにおけるプリフェッチ動
作を示すデータマスキング動作時のタイミングチャート
である。
【符号の説明】
１ サブメモリアレイ ２ 入／出力バッファ ３ ラッチ部 ４、６ スイッチ ５ デュアルラッチ部

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 一つのサブメモリアレイを選択し、前記
    メモリアレイに外部パッドを介し入力されたＮビットの
    プリフェッチデータをラッチ部で同時にアクセスさせる
    メモリ素子のプリフェッチ方法において、 一度にプリフェッチされる前記Ｎビット数に該当する複
    数個のサブメモリアレイを予め選択し、 前記選択された各メモリアレイでワードラインとカラム
    ラインを指定してセルを選択した後、 前記外部パッドを介してデータが入力されると、これを
    貯蔵手段に貯蔵するとともに、前記データを貯蔵手段か
    ら出力する順序に従い複数個のメモリアレイに順次アク
    セスさせることを特徴とするメモリ素子のプリフェッチ
    方法。
  2. 【請求項２】 前記データを貯蔵手段から出力する順に
    従い複数個のメモリアレイにアクセスさせる方法は、前
    記貯蔵手段の動作を制御する信号がイネーブルされる毎
    に、前記イネーブル信号に同期させて前記データをサブ
    メモリアレイに接続したデータバスに連続的に出力させ
    ることを特徴とする請求項１記載のメモリ素子のプリフ
    ェッチ方法。
  3. 【請求項３】 ローデコーダと、カラムデコーダ＆セン
    スアンプがそれぞれ存在する複数個のサブメモリアレイ
    と、 外部パッドを介して入／出力されるデータを貯蔵する入
    ／出力バッファと、 この入／出力バッファから出力されるデータを、出力順
    に従い前記複数個のサブメモリアレイに順次アクセスさ
    れるようにそれぞれ貯蔵及び出力する複数のラッチ部、
    及び前記それぞれのラッチ部の動作をＯＮ／ＯＦＦする
    複数のスイッチを含むことを特徴とするメモリ素子のプ
    リフェッチ方法を適用したメモリ構造。
  4. 【請求項４】 前記複数個のラッチ部と前記複数個のサ
    ブメモリアレイの間は、前記Ｎビットのプリフェッチビ
    ット数に該当する内部データ線が接続され、 前記複数個のラッチ部でそれぞれのラッチ部の単一デー
    タ出力バスは、前記内部データ線にそれぞれ順次１対１
    に対応するように接続され、 前記複数個のサブメモリアレイでは、それぞれのサブメ
    モリの単一入力データバスは、前記内部データ線にそれ
    ぞれ順次１対１に対応するように接続されることを特徴
    とする請求項３記載のメモリ素子のプリフェッチ方法を
    適用したメモリ構造。
  5. 【請求項５】 ローデコーダと、カラムデコーダ＆セン
    スアンプがそれぞれ存在する複数個のサブメモリアレイ
    と、 外部パッドを介して入／出力されるデータを貯蔵する入
    ／出力バッファと、 前記入／出力バッファから出力されるデータを出力順に
    従い、前記複数個のサブメモリアレイに順次アクセスさ
    れるようそれぞれ貯蔵する複数のデュァルラッチ部、及
    びこれらデュァルラッチ部それぞれの動作をＯＮ／ＯＦ
    Ｆする複数のスイッチを含むことを特徴とするメモリ素
    子のプリフェッチ方法を適用したメモリ構造。
  6. 【請求項６】 前記デュアルラッチ部は、直列に接続さ
    れた複数個のラッチが一組をなし、該一組のラッチ部が
    前記スイッチにそれぞれ接続されることを特徴とする請
    求項５記載のメモリ素子のプリフェッチ方法を適用した
    メモリ構造。
  7. 【請求項７】 前記それぞれの一組のラッチ部中、最後
    段のラッチはデュアルポートを有するラッチであること
    を特徴とする請求項６記載のメモリ素子のプリフェッチ
    方法を適用したメモリ構造。
  8. 【請求項８】 前記一組のラッチ部中、一番目のラッチ
    部のデュアルポートラッチである一番目のデータ出力バ
    スは、前記内部データ線中一番目のデータ線と接続さ
    れ、二番目のデータ出力バスは、‘一番目＋１’番目の
    内部データ線と接続されることを特徴とする請求項７記
    載のメモリ素子のプリフェッチ方法を適用したメモリ構
    造。
  9. 【請求項９】 前記一組のラッチ部中、‘一番目＋１’
    一番目のラッチ部のデュアルポートラッチの出力である
    一番目のデータ出力バスは、前記内部データ線中二番目
    の内部データ線と接続され、二番目のデータ出力バス
    は、‘二番目＋１’番目の内部データ線と接続されるこ
    とを特徴とする請求項７記載のメモリ素子のプリフェッ
    チ方法を適用したメモリ構造。
  10. 【請求項１０】 前記複数個のラッチ部と前記複数個の
    サブメモリアレイの間は、前記Ｎビットのプリフェッチ
    ビット数に該当する内部データ線が接続され、前記複数
    個のサブメモリアレイでは、それぞれのサブメモリの単
    一入力データバスは、前記内部データ線にそれぞれ順次
    １対１に対応するように接続されることを特徴とする請
    求項５記載のメモリ素子のプリフェッチ方法を適用した
    メモリ構造。
JP9305950A 1996-11-08 1997-11-07 メモリ素子のプリフェッチ方法及びこれを適用したメモリ構造 Pending JPH10177790A (ja)

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