JPH0522997B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータの書込み及び読み出しを行な
うランダムアクセス型の半導体記憶装置に係り、
特に大記憶容量のものの消費電流の低減化、動作
の高速化を実現するようにしたものである。

（従来の技術） 大記憶容量のランダムアクセス型半導体記憶装
置（以下、RAMと称する）では、高速性や低消
費電流の要請からメモリセルアレイを複数のメモ
リブロツクに分割し、必要なメモリブロツクのみ
を活性化するようにしている。このようなRAM
には、メモリセルアレイを例えばビツト線方向の
みで複数のメモリブロツクに分割しているものが
ある。ところが、このようなRAMは、複数ビツ
トのデータを並列に伝達する必要がある多ビツト
構成にした場合、各メモリブロツク相互間にデー
タ入出力ビツト数に対応した数の配線を形成しな
ければならず、この配線部分の面積が広くなり、
メモリチツプのサイズが大型化してしまう。従つ
て、このようにメモリセルアレイを一方向のみで
複数のメモリブロツクに分割するものは多ビツト
構成のRAMには適していない。

そこでこのような問題を改善するものとしてさ
らに従来では、メモリセルアレイを行方向及び列
方向に二次元的に複数のメモリブロツクに分割す
る方式のRAMがある。第７図はこのような方式
を採用した従来のRAMブロツク図である。第７
図において、メモリセルアレイは行方向及び列方
向に二次元的に配置された複数のメモリブロツク
７１で構成されている。図示しないが、各メモリ
ブロツク１１にはカラムデコーダ、センスアンプ
が接続されている。そして例えば図中、上下方向
で隣合つている２個のメモリブロツク７１からの
読み出しデータのいずれか一方が図示しないカラ
ムデコーダにより選択されて第１のデータ線７２
に読み出され、さらに図中、左右方向で隣合つて
いる二つの第１のデータ線７２のデータのいずれ
か一方がスイツチ回路７３により選択され、第２
のデータ線７４に読み出される。これらのスイツ
チ回路７３はスイツチデコーダ７５のデコード出
力により選択的に制御される。従つて、このよう
な構成のRAMでは、４個のメモリブロツク７１
内の記憶データのいずれか１ビツトが各第２のデ
ータ線７４に読み出される。そして第２のデータ
線７４に読み出されたデータは、スイツチ回路７
６により必要なビツト数分だけが選択され、デー
タ入出力回路（データＩ／Ｏ）７７に読み出され
る。これらのスイツチ回路７６はセクシヨンデコ
ーダ７８のデコード出力により選択的に制御され
る。なお、データ書込み動作の場合にはデータの
流れが上記とは逆になるだけであり、基本的な考
え方は同じである。

ここでスイツチデコーダ７５への入力信号はタ
イミング信号SW及び複数ビツトのアドレス信号
AiないしAjであり、またセクシヨンデコーダ７
８への入力信号は複数ビツトのアドレス信号Aj
＋１ないしAkであり、スイツチデコーダ７５と
セクシヨンデコーダ７８に入力されるアドレス信
号は互いに異なつている。

このような構成のRAMでは、メモリブロツク
相互間に入出力データのビツト数に対応した数の
配線を設ける必要がないので、多ビツト構成にさ
れて入出力ビツト数が増大してもメモリチツプの
サイズが大型化する恐れはない。ところが、スイ
ツチデコーダ７５とセクシヨンデコーダ７８のア
ドレス入力信号が完全に分離されているので、１
回のデータ読み出しもしくは書込み動作のときに
全ての第２のデータ線７４が活性化される。すな
わち、データの読み出し動作時にはセルデータが
全ての第２のデータ線７４に読み出される。デー
タの書込み動作にも、いつたん全ての第２のデー
タ線７４にセルデータが読み出され、スイツチ回
路７６がオンしている第２のデータ線７４のみに
書込みデータが与えられる。このため、データ転
送速度の高速化を図るため、デー転送の際に駆動
する容量をできるだけ小さくしようとすると、デ
ータ線７４の本数が多くなり、消費電流の増大を
引き起こしてしまう。また、消費電流を最少にし
ようとすればデータ線７４の本数を少なくしなけ
ればならず、各データ線に接続されるセンスアン
プの数が増加する。このため、負荷容量が増大
し、データの転送速度が遅くなつてしまう。

また、二次元的に配置した複数のメモリブロツ
クでメモリセルアレイを構成する従来のRAMと
しては第８図に示すようなものもある。図におい
て、メモリセルアレイは、それぞれ複数のメモリ
ブロツクからなるメモリブロツク群８１で構成さ
れている。この例ではこのメモリブロツク群８１
が８個設けられている。D1，1，…Dn，は
それぞれ一対のデータ線であり、これらｎ対のデ
ータ線は上記８個のメモリブロツク群８１の配列
方向に沿つて延長して設けられている。

このRAMでは、ローデコーダ８２により選択
されるあるメモリブロツク群８１内のセルデータ
がセンスアンプ８３により検出され、さらにこの
検出データの中から上記データ線に対応した数の
ビツトのデータがカラムデコーダ８４で選択さ
れ、データ線Ｄ，に読み出される。そしてこの
データ線Ｄ，に読み出されたｎビツトのデータ
の中から必要なビツト数（この例の場合には８ビ
ツト）だけがセクシヨンデコーダ８５のデコード
出力に基づいて選択され、データ入出力回路８６
に伝達される。

第９図は上記第８図のRAMをより具体的に示
す回路図である。図において、９１はそれぞれあ
る一つのメモリブロツク群８１内に設けられてい
るメモリブロツクであり、９２はそれぞれ上記と
は異なる一つのメモリブロツク群８１内に設けら
れているメモリブロツクである。これら各メモリ
ブロツク９１もしくは９２からの読み出しデータ
はセンスアンプ８３でそれぞれ検出される。これ
ら各センスアンプ８３と上記一対のデータ線Di，
Di（ｉ＝１〜ｎ）それぞれとの間には、前記カ
ラムデコーダ８４のデコード出力に基づいてスイ
ツチ制御される一対のMOSトランジスタ９３が
接続されている。そしてカラムデコーダ８４のデ
コード出力に基づき、上下方向及び左右方向で互
いに隣合つている８個のメモリブロツク９１，９
２毎にそれぞれ一対のMOSトランジスタ９３が
導通制御され、各一対のデータ線Di，にはそ
れぞれ８個のメモリブロツク９１，９２内のうち
１個のメモリブロツク内のセルデータが読み出さ
れる。上記各データ線Di，とデータ入出力回
路８６との間には、セクシヨンデコーダ８５のデ
コード出力に基づいてスイツチ制御されるそれぞ
れ一対のMOSトランジスタ９４が接続されてい
る。そしてセクシヨンデコーダ８５のデコード出
力に基づき、ｎ対のうち８対のMOSトランジス
タ９４が導通制御され、８ビツトのデータがデー
タ入出力回路８６に転送される。

ここでカラムデコーダ８４への入力信号はタイ
ミング信号CDE及び複数ビツトのアドレス信号
AiないしAjであり、セクシヨンデコーダ８５へ
の入力信号は複数ビツトのアドレス信号Aj＋１
ないしAkであり、カラムデコーダ８４とセクシ
ヨンデコーダ８５に入力されるアレイ信号は互い
に異なつている。

このような構成のRAMでも上記第７図の場合
と同様の理由により、入出力ビツト数が増大して
もメモリチツプのサイズが大型化する恐れはな
い。

ところで、第７図の場合と同様、この第８図も
しくは第９図のRAMでも、カラムデコーダとセ
クシヨンデコーダのアドレス入力信号が完全に分
離されているので、１回のデータ読み出しもしく
は書込み動作のときに全てのデータ線Di，が
活性化される。このため、データの転送速度の高
速化を図るためにデータ転送の際に駆動する容量
を小さくしようとすると、データ線Di，の本
数が多くなつて消費電流の増大を引き起こしてし
まう。また、消費電流を最少にしようとすればデ
ータ線Di，の本数を少なくしなければならず、
一対のデータ線Di，に接続されるセンスアン
プの数が増加する。このため、負荷容量が増大
し、データの転送速度が遅くなつてしまう。

ところで、RAMはデータをスタテイツクに保
持するスタテイツクRAMとデータをダイナミツ
クに保持するダイナミツクRAMとに区別され
る。このうちダイナミツクRAMは、データを電
荷の形でキヤパシタに保持しているため、一定の
期間毎に記憶データの再書込みを行なういわゆる
リフレツシユ動作が必要である。そして、このよ
うなリフレツシユ動作を使用者が意識しないで済
むように、つまりリフレツシユ動作が不必要なス
タテイツクRAMと同様に使用できるように、通
常動作とリフレツシユ動作とを時分割で行なうよ
うにした類似スタテイツクRAMが特願昭59−
163508号や特願昭60−42354号などの出願で提案
されている。ところが、このような疑似スタテイ
ツクRAMにおいても、カラムデコーダとセクシ
ヨンデコーダ、もしくはブロツクデコーダとセク
シヨンデコーダのアドレス入力信号が完全に分離
されている。このため、従来の疑似スタテイツク
RAMでも、上記と同様の理由により消費電流と
データの転送速度を同時に満足させることができ
ないという問題がある。

（発明が解決しようとする問題点） このように従来の記憶装置ではデータのアクセ
スを行なう際に全てのデータ線を活性化するよう
にしているので、低消費電流性とデータの転送速
度の高速性の両方を満足することができないとい
う問題がある。

そこでこの発明は低消費電流性とデータ転送速
度の高速性の両方を同時に満足することができる
半導体記憶装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明の半導体記憶装置は、それぞれ複数の
メモリセルからなるメモリブロツクが行方向及び
列方向に二次元的に配置されたメモリセルアレイ
と、上記各メモリブロツク内のメモリセルをロウ
方向で選択する第１のデコーダと、上記各メモリ
ブロツク内に設けられたメモリセルの入出力デー
タを伝達する第１のデータ線と、上記メモリセル
アレイ内で各メモリブロツク相互間に配置して設
けられる第２のデータ線と、上記第１と第２のデ
ータ線との間に設けられた第１のスイツチ回路
と、アドレス信号に応じて上記第１のスイツチ回
路を制御し特定の第１のデータ線を上記第２のデ
ータ線に選択的に接続する第２のデコード回路
と、上記メモリセルに対する書込みデータが外部
から入力されると共に上記メモリセルからの読み
出しデータを外部に出力するデータ入出力回路
と、上記第２のデータ線と上記データ入出力回路
との間に設けられた第２のスイツチ回路と、アド
レス信号に応じて上記第２のスイツチ回路を制御
し特定の第２のデータ線を上記データ入出力回路
に選択的に接続する第３のデコード回路とを具備
し、上記第２のデコード回路は上記アドレス信号
に基づき必要最小限の第１のデータ線を上記第２
のデータ線に選択的に接続するようにしている。

（作用） この発明の半導体記憶装置では、アドレス信号
に基づき第１のデコード回路によりメモリブロツ
ク内のメモリセルをロウ方向で選択すると共に、
アドレス信号に基づき第２のデコード回路により
必要最小限の第１のデータ線を第２のデータ線に
選択的に接続することにより、必要な第２のデー
タ線のみを活性化するようにしている。

（実施例） 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明の第１の実施例の構成を示す
ブロツク図である。この実施例装置は前記第８図
に示す８ビツト並列読み出し、書込みの従来の
RAMにこの発明を実施したものである。図にお
いて、１１はそれぞれある一つのメモリブロツク
群内に設けられているメモリブロツクであり、１
２はそれぞれ上記とは異なる一つのメモリブロツ
ク群内に設けられているメモリブロツクである。
これら各メモリブロツク１１もしくは１２からの
読み出しデータはセンスアンプ（Ｓ／Ａ）１３で
それぞれ検出される。これら各センスアンプ１３
と各データ線Di，（ｌ＝１〜ｎ）それぞれと
の間には、カラムデコーダ１４のデコード出力に
基づいてスイツチ制御されるそれぞれ一対の
MOSトランジスタ１５及び１６が接続されてい
る。

上記カラムデコーダ１４にはタイミング信号
CDEと複数ビツトのアドレス信号AiないしAkが
入力されるようになつている。そしてカラムデコ
ーダ１４は上記タイミング信号CDEとアドレス
信号AiないしAkとに基づき、上下方向及び左右
方向で互いに隣合つているそれぞれ４個ずつで合
計８個のメモリブロツク１１，１２毎にそれぞれ
一対のMOSトランジスタ１５及び１６を選択的
に導通制御し、しかもこの制御をデータ入出力回
路（データＩ／Ｏ）１７で並列に入出力されるデ
ータのビツト数に対応した数である８組の各８個
のメモリブロツクについて同様に行なう。従つ
て、ｎ対のデータ線Di，のうちカラムデコー
ダ１４で選択された８対のデータ線にはそれぞれ
８個のメモリブロツク１１もしくは１２からの読
み出しデータが転送されることになる。上記ｎ対
の各データ線Di，とデータ入出力回路１７と
の間には、セクシヨンデコーダ１８のデコード出
力に基づいてスイツチ制御されるそれぞれ一対の
MOSトランジスタ１９及び２０が接続されてい
る。このセクシヨンデコーダ１８には上記カラム
デコーダ１４に入力されているものと同じアドレ
ス信号Aj＋１ないしAk（ただし、ｉ＜ｊ＜ｋ、
もしくはｉ＞ｊ＞ｋ）が入力されるようになつて
いる。そして、このセクシヨンデコーダ１８のデ
コード出力に基づき、ｎ対のうち予め上記カラム
デコーダ１４による制御に基づきデータが読みみ
出されている８対のデータ線Di，に接続され
ているMOSトランジスタ１９及び２０が導通制
御される。これにより、８ビツトのデータがデー
タ入出力回路１７から出力される。

このようなRAMではメモリブロツク相互間に
入出力データのビツト数に対応した数の配線を設
ける必要がないので、多ビツト構成にされて入出
力ビツト数が増大してもメモリチツプのサイズが
大型化する恐れはない。しかも、カラムデコーダ
１４とセクシヨンデコーダ１８のアドレス入力信
号の一部が共通にされており、１回のデータ読み
出しもしくは書込み動作のときには必要なビツト
数の、すなわちデータ入出力回路１７で並列に入
出力されるデータのビツト数に対応した数のデー
タ線Di，が活性化されるのみである。このた
め、データ転送速度の高速化のため、データ転送
の際に駆動する容量をできるだけ小さくしようと
して、データ線Di，の本数を多くしても消費
電流は増大しない。従つて、データ線Di，に
接続されるセンスアンプ１３の数の最適化を図る
ことができ、負荷容量の値を最少にできるので、
データの転送速度が高速にできる。

第２図は上記実施例装置におけるカラムデコー
ダ１４の具体的構成を示す回路図である。図にお
いて、２５は入力アドレス信号Ai〜Ak（ｍビツ
ト）それぞれのビツト信号からその信号と同相の
アドレス信号Aiと逆相のアドレス信号Aiを形成
するアドレスバツフア部である。２６は上記アド
レスバツフア部で形成された信号と前記タイミン
グ信号CDEとから前記MOSトランジスタ１５及
び１６を導通制御するためのデコード信号を形成
するデコード部である。このデコード部２６は図
示するように、前記タイミング信号CDE及び上
記アドレスバツフア部２５で形成されたｍビツト
×２通りの信号のうちそれぞれｍ個のアドレス信
号が入力されるナンドゲート２７と、これら各ナ
ンドゲート２７の出力を反転するインバータ２８
とで構成されている。

このような構成のカラムデコーダはタイミング
信号CDEが“１”レベルにされているとき、ｍ
個のアドレス信号がすべて“１”レベルにされて
いるナンドゲート２７の出力が“０”レベルにさ
れ、これに続くインバータ２８の出力が“１”レ
ベルにされ、これにより前記一つのメモリブロツ
ク内のメモリセルがアクセスされる。そしてデコ
ード部２６において、このような状態になるナン
ドゲート２７は全部で８個存在する。

なお、入力ビツト数は異なるが、セクシヨンデ
コーダ１８はタイミング信号CDEがないことの
みが異なるだけであり、その構成はカラムデコー
ダ１４と同様にされている。

第３図はこの発明の第２の実施例の構成を示す
ブロツク図である。この実施例装置は前記第７図
に示す従来のRAMにこの発明を実施したもので
ある。図において、メモリセルアレイは行方向及
び列方向に二次元的に配置された複数のメモリブ
ロツク３１で構成されている。なお、この場合に
も、図示しないが各メモリブロツク３１にはカラ
ムデコーダ、センスアンプが構成されている。そ
して例えば図中、上下方向で隣合つている２個の
メモリブロツク３１からの読み出しデータのいず
れか一方が図示しないカラムデコーダにより選択
されて第１のデータ線３２に読み出される。さら
に図中、左右方向で隣合つている二つの第１のデ
ータ線３２のデータのいずれか一方がスイツチ回
路３３により選択され、第２のデータ線３４に読
み出される。上記第１のスイツチ回路３３は、複
数ビツトのアドレス信号Ai〜Aj及びタイミング
信号BSとが入力されるスイツチデコーダ３５の
デコード出力に基づき、データ入出力回路（デー
タＩ／Ｏ）３６で並列に入出力されるデータのビ
ツト数に対応した数である８個が同時に導通制御
される。従つて、このような構成のRAMでは、
各４個のメモリブロツク３１内の記憶データのい
ずれか１ビツトが、ｎビツトのうちの８ビツトの
第２のデータ線３４それぞれに読み出される。上
記ｎビツトの第２のデータ線３４とデータ入出力
回路３６との間には、セクシヨンデコーダ３７の
デコード出力に基づいてスイツチ制御されるスイ
ツチ回路３８が接続されている。このセクシヨン
デコーダ３７には上記スイツチデコーダ３５に入
力されているものと同じアドレス信号Aj＋１な
いしAk（ただし、ｉ＜ｊ＜ｋ、もしくはｉ＞ｊ＞
ｋ）が入力されるようになつている。そして、こ
のセクシヨンデコーダ３７のデコード出力に基づ
き、ｎビツトのうち予め上記スイツチデコーダ３
５による制御に基づきデータが読み出されている
８ビツトの第２のデータ線３４に接続されている
スイツチ回路３８が導通制御される。これによ
り、８ビツトのデータがデータ入出力回路３６か
ら出力される。

このようなRAMでもメモリブロツク相互間に
入出力データのビツト数に対応した数の配線を設
ける必要がないので、多ビツト構成にされて入出
力ビツト数が増大してもメモリチツプのサイズが
大型化する恐れはない。しかも、スイツチデコー
ダ３５とセクシヨンデコーダ３７のアドレス入力
信号の一部が共通にされており、１回のデータ読
み出しもしくは書込み動作のときには必要なビツ
ト数の、すなわちデータ入出力回路３６で並列に
入出力されるデータのビツト数に対応した数の第
２のデータ線３４が活性化されるのみである。こ
のため、データ転送速度の高速化のため、データ
転送の際に駆動する容量をできるだけ小さくしよ
うとして、データ線３４の本数を多くしても消費
電流は増大しない。従つて、各データ線３４に接
続されるセンスアンプの数の最適化を図ることが
でき、負荷容量の値を最少にできるので、データ
の転送速度が高速にできる。

第４図はこの発明の第３の実施例の構成を示す
ブロツク図である。この実施例の場合もこの発明
を８ビツト並列読み出し、書込みのRAMに実施
した場合のものである。

図において、メモリセルアレイは行方向及び列
方向に二次元的に配置された複数のメモリブロツ
ク４１で構成されている。上記各メモリブロツク
４１には、図中、横一列に配置された複数のメモ
リブロツク単位で図示しないローデコーダが接続
されている。これら各メモリブロツク４１内のメ
モリセルの記憶データは複数のセンス増幅器から
なるセンスアンプ４２で検出される。そして各メ
モリブロツク４１に接続されたセンスアンプ４２
の検出データはそれぞれカラムデコーダ４３に供
給される。ここで上記各カラムデコーダ４３には
タイミング信号CDE及び複数ビツトのアドレス
信号Ai〜Akが入力されており、図中、上下方向
で隣合つている２個のメモリブロツク４１からの
読み出しデータのいずれか一方の１ビツト分がカ
ラムデコーダ４３により選択されてラツチ回路４
４に与えられ、ここでラツチされる。さらに図
中、左右方向で隣合つている二つのラツチ回路４
４のラツチデータのいずれか一方が一対のMOS
トランジスタ４５及び４６それぞれにより選択さ
れ、ｎ対のうちの一対のデータ線Di，（ｉ＝
１〜ｎ）に読み出される。ここで上記一対の
MOSトランジスタ４５及び４６のゲートには、
RLデコーダ４７から出力され、制御信号RLに応
じていずれか一方が“１”レベルにされるスイツ
チ信号LS、RSそれぞれが入力される。このよう
に一対のデータ線Di，にデータを転送する動
作は、上下左右方向でとなり合つている４個のメ
モリブロツク４１を一組の単位とする８組で同様
な動作が行われる。そしてこれら８組のメモリブ
ロツクからの読み出しデータはｎ対のうち対応す
る８対のデータ線Di，それぞれに出力される。

上記ｎ対のデータ線Di，とデータ入出力回
路（データＩ／Ｏ）４８との間には、セクシヨン
デコーダ４９のデコード出力に基づいてスイツチ
制御されるそれぞれ一対のMOSトランジスタ５
０が接続されている。このセクシヨンデコーダ４
９には上記カラムデコーダ４３に入力されている
ものと同じアドレス信号Aj＋１ないしAk（ただ
し、ｉ＜ｊ＜ｋ、もしくはｉ＞ｊ＞ｋ）が入力さ
れるようになつている。そして、このセクシヨン
デコーダ４９のデコード出力に基づき、ｎビツト
のうち予め上記カラムデコーダ４３及びRLデコ
ーダ４７による制御に基づきデータが読み出され
ている８対のデータ線Di，に接続されている
MOSトランジスタ５０が導通制御される。これ
により、８ビツトのデータがデータ入出力回路４
８から出力される。

このような構成のRAMでも、カラムデコーダ
４３とセクシヨンデコーダ４９のアドレス入力信
号の一部が共通にされており、１回のデータ読み
出しもしくは書込み動作のときには必要なビツト
数の、すなわちデータ入出力回路４８で並列に入
出力されるデータのビツト数に対応した数のデー
タ線Di，が活性化されるのみである。このた
め、データ転送速度の高速化のため、データ転送
の際に駆動する容量をだきるだけ小さくしようと
して、データ線対の数を多くしても消費電流は増
大しない。従つて、データ線に接続されるセンス
アンプの数の最適化を図ることができ、負荷容量
の値を最少にできるので、データの転送速度が高
速にできる。

第５図はこの発明の第４の実施例の構成を示す
ブロツク図である。この実施例はこの発明を疑似
スタテイツクRAMに実施したものである。図に
おいて、５１はメモリセルアレイを構成する一つ
のカラム回路である。このカラム回路５１には、
通常動作用のセンスアンプNSA1、NSA2、…、
リフレツシユ動作用のセンスアンプRSA1、…、
第１のビツト線対１BL０，１０，１BL１，
１BL１，…，第２のビツト線対２BL，２な
どが設けられている。上記各第１のビツト線対１
BL，１には図示しないそれぞれ複数のメモリ
セルと１個のダミーセルが接続されている。上記
通常動作用のセンスアンプSA1は、通常動作時に
導通制御される一対のスイツチ５２を介してビツ
ト線対１BL０，１０の片端に接続されると共
に通常動作時に導通制御される一対のスイツチ５
３を介してビツト線対１BL１，１１の片端に
接続されている。また上記リフレツシユ動作用の
センスアンプRSA1はリフレツシユ動作時に導通
制御される一対のスイツチ５４を介してビツト線
対１BL１，１１の他端に接続されると共にリ
フレツシユ動作時に導通制御される一対のスイツ
チ５５を介してビツト線対１BL２，１２の片
端に接続されている。以下、同様に他の通常動作
用のセンスアンプNSAは一対のスイツチを介し
てそれぞれ２組の第１のビツト線対の間に設けら
れ、他のリフレツシユ動作用のセンスアンプ
RSAは一対のスイツチを介してそれぞれ２組の
第１のビツト線対の間に設けられている。

２BL，２は上記各ビツト線対１BL，１
の両側に並列に設けられたデータ伝達用の第２の
ビツト線対である。このビツト線対２BL，２
とその内側に位置する上記通常動作用のセンスア
ンプNSAの各出力端子との間には一対のスイツ
チ用MOSトランジスタ５６が接続されている。
そして上記と同様の構成のカラム回路５１がｎ個
設けられており、それぞれのスイツチ用MOSト
ランジスタ５６のゲートにはブロツクデコーダ５
７のデコード出力が供給されるようになつてい
る。

上記ブロツクデコーダ５７にはタイミング信号
BSと複数ビツトのアドレス信号Ai〜Akが入力さ
れ、このブロツクデコーダ５７の出力に基づき、
このRAMで並列的に取り扱うデータのビツト数
に対応した数のスイツチ用MOSトランジスタ５
６のみが導通制御され、上記ｎ対の第２のビツト
線対２BL，２のうち選択された８対のビツト
線対２BL，２にセルデータが転送される。

上記各第２のビツト線対２BL，２はセクシ
ヨンデコーダ５６のデコード出力によりスイツチ
制御される一対のスイツチ用MOSトランジスタ
５９を介してデータ入出力回路（データＩ／Ｏ）
６０に接続されている。上記セクシヨンデコーダ
５８には上記ブロツクデコーダ５７に入力される
ものと同じアドレス信号Aj＋１ないしAk（ただ
し、ｉ＜ｊ＜ｋ、もしくはｉ＞ｊ＞ｋ）が入力さ
れるようになつている。そして、このセクシヨン
デコーダ５８のデコード出力に基づき、ｎ対のう
ち予め上記ブロツクデコーダ５７による制御に基
づきデータが読み出されている８対の第２のデー
タ線対２BL，２に接続されているMOSトラ
ンジスタ５６が導通制御される。これにより、８
ビツトのデータがデータ入出力回路６０から出力
される。

この実施例装置の場合でも必要な数だけの第２
のビツト線対２BL，２を活性化するようにし
ているので、低消費電流と高速動作性の両方を同
時に満足させることができる。

第６図はこの発明の変形例の構成を示す回路図
である。前記第１の実施例装置などでは、メモリ
セルブロツク１１，１２、センスアンプ１３など
が存在するいわゆるコア領域を避けてアドレス信
号Ai〜Akを各デコーダに供給するようにしてい
る。これに対し、この変形例回路では、アドレス
信号Ai，〜Aj，を複数の各ナンドゲート６
５でプリデコードして得られる信号1、…と、
アドレス信号Aj＋１、＋１〜Ak，を複数
の各ナンドゲート６６でプリデコードして得られ
る信号1、…とをコア領域６７に供給し、この
コア領域６７内で各二つのプリデコード信号
とのノア論理信号からなるフルデコード信号
Ｅを複数の各ノアゲート６８で得て、このフルデ
コード信号Ｅで前記MOSトランジスタ１５及び
１６の導通制御を行なうようにしたものである。

このような構成とすることにより、アドレス信
号Aj＋１〜Akの配線長が短くなり、この信号Aj
＋１〜Akの配線に存在する寄生容量が小さくな
る。このため、アドレス信号Aj＋１〜Akの伝達
遅延時間を少なくでき、より高速動作が可能とな
る。

［発明の効果］ 以上説明したようにこの発明によれば、消費電
流性とデータ転送速度の高速性の両方を同時に満
足することができる半導体記憶装置を提供するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示す
ブロツク図、第２図は上記実施例置の一部を具体
的に示す回路図、第３図はこの発明の第２の実施
例の構成を示すブロツク図、第４図はこの発明の
第３の実施例の構成を示すブロツク図、第５図は
この発明の第４の実施例の構成を示すブロツク
図、第６図はこの発明の変形例の構成を示す回路
図、第７図ないし第９図はそれぞれ従来装置のブ
ロツク図である。 １１，１２，３１，４１…メモリブロツク、１
３，４２…センスアンプ、１４，４３…カラムデ
コーダ、１５，１６，１９，２０，４５，４６，
５０，５９…MOSトランジスタ、１７，３６，
４８，６０…データ入出力回路、１８，３７，４
９，５８…セクシヨンデコーダ、３２…第１のデ
ータ線、３３…第１のスイツチ回路、３４…第２
のデータ線、３５…スイツチデコーダ、３８…第
２のスイツチ回路、４４…ラツチ回路、４７…
RLデコーダ、５１…カラム回路、５７…ブロツ
クデコーダ、１BL，１BL…第１のビツト線対、
２BL，２BL…第２のビツト線対。

Claims (1)

1. 【特許請求の範囲】 １ それぞれ複数のメモリセルからなるメモリブ
   ロツクが行方向及び列方向に二次元的に配置され
   たメモリセルアレイと、 上記各メモリブロツク内のメモリセルをロウ方
   向で選択する第１のデコーダと、 上記各メモリブロツク内に設けられたメモリセ
   ルの入出力データを伝達する第１のデータ線と、 上記メモリセルアレイ内で各メモリブロツク相
   互間に配置して設けられる第２のデータ線と、 上記第１と第２のデータ線との間に設けられた
   第１のスイツチ回路と、 アドレス信号に応じて上記第１のスイツチ回路
   を制御し特定の第１のデータ線を上記第２のデー
   タ線に選択的に接続する第２のデコード回路と、 上記メモリセルに対する書込みデータが外部か
   ら入力されると共に上記メモリセルからの読み出
   しデータを外部に出力するデータ入出力回路と、 上記第２のデータ線と上記データ入出力回路と
   の間に設けられた第２のスイツチ回路と、 一部の信号が上記第２のデコード回路に供給さ
   れる信号と重複したアドレス信号に応じて上記第
   ２のスイツチ回路を制御し特定の第２のデータ線
   を上記データ入出力回路に選択的に接続する第３
   のデコード回路とを具備し、 上記第２のデコード回路は上記アドレス信号に
   基づき必要最小限の第１のデータ線を上記第２の
   データ線に選択的に接続するようにしたことを特
   徴とする半導体記憶装置。 ２ 複数のメモリセルからなる複数のメモリブロ
   ツクと、 上記各メモリブロツク内のメモリセルをロウ方
   向で選択する第１のデコーダと、 上記各メモリブロツク毎に設けられ上記メモリ
   セルに対する書込みデータもしくは上記メモリセ
   ルからの読み出しデータをラツチするラツチ回路
   と、 複数の上記ラツチ回路とデータ線との間に設け
   られた第１のスイツチ回路と、 アドレス信号に応じて上記第１のスイツチ回路
   を制御し特定のラツチ回路と上記データ線とを選
   択的に接続する第２のデコード回路と、 上記メモリセルに対する書込みデータが外部か
   ら入力されると共に上記メモリセルからの読み出
   しデータを外部に出力するデータ入出力回路と、 複数の上記データ線と上記データ入出力回路と
   の間に設けられた第２のスイツチ回路と、 一部の信号が上記第２のデコード回路に供給さ
   れる信号と重複したアドレス信号に応じて上記第
   ２のスイツチ回路を制御し特定のデータ線を上記
   データ入出力回路に選択的に接続する第３のデコ
   ード回路 とを具備したことを特徴とする半導体記憶装置。 ３ 前記ラツチ回路がセンスアンプである特許請
   求の範囲第２項に記載の半導体記憶装置。 ４ 前記ラツチ回路が第３のスイツチ回路を介し
   てセンスアンプと接続されている特許請求の範囲
   第２項に記載の半導体記憶装置。 ５ 前記第２のデコード回路は前記第１のスイツ
   チ回路を制御して前記データ入出力回路で入出力
   されるデータのビツト数と等しい数のラツチ回路
   と上記データ線とを選択的に接続すると共に、第
   ３のデコード回路は前記第２のスイツチ回路を制
   御して前記データ入出力回路で入出力されるデー
   タのビツト数を等しい数のデータ線を前記データ
   入出力回路に選択的に接続する制御を行なう特許
   請求の範囲第２項に記載の半導体記憶装置。 ６ 前記第２及び第３のデコード回路には互いに
   異なるアドレス信号を入力し、これら第２及び第
   ３のデコード回路のデコード出力を用いてデコー
   ドを行ない、このデコード信号を前記第１のスイ
   ツチ回路に供給するように構成した特許請求の範
   囲第２項に記載の半導体記憶装置。