JPS581890A - ダイナミツク半導体記憶装置の駆動方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体記憶装置に関し、特に、ダイナさ、りＭ
ＯＳ（広くは、Ｍｌ）ＲＡＭの駆動方式に関する。

最近、メイナ電ツクＭＯ８ＲＡＭは１６　Ｋ（１６，３
８４）から６４Ｋ（６５，５３６）の時代に移ってきた
。

このように高集積化が進むと、読出し動作に用いられる
センスアンプに接続されるメモリセル数が増加して、セ
ンスアンプの負荷が増大する。このため、たとえば、６
４にメモリにおいては、センスアンプを２系列にし、各
系列の両側に１６にメ毫すセルアレイ會設けているもの
がある。すなわチ、メ毫リセル、ローデコーメ勢は３２
にメモリ単位として２系列のプロ、りに分割されている
。

従来、このような６４にメモリのロー選択を行う場合、
ローアドレスＡ・　、Ｘ＠　、ムｌ＋Ａ１１・・・。

Ａｙ＋Ｎマのうち、ム・　、Ｉ・　、ＡＩ　　、ＡＩ　
　、・・・。

ム＠＋Ｘ・を用いて各プロ、夕から１つのｐ−を選択し
、すなわち、２つのＶ−を選択し、出力側において、ロ
ーアドレスム？ｌＮ？により、これら２つのローのいず
れか一方が選択されるようにしである。ｔた、メイナミ
、タメ篭りにおいては、す７レツシ、動作が必要であや
、この場合、コラム系回路の動作は不要であり１従うて
、上述のローアドレメムマ　、ｉマによる出力側におけ
る選択動作往行われない・ しかしながら、上述の従来方式Ｋｋ−かては、口、−選
択を行う場合、複数個たとえは２個のプロ。

りをすべて動作させているので、消費電力が大きいとい
う問題点がある・ 本発明の目的は、読出し／書込み等のアクセス動作時に
は所望のローが存在するプロ、りのみを動作させ、他方
、リフレッシ、動作時にはすべてのブロックを動作させ
るという構想にもとづき、消費電力を低減して、前述の
従来方式における問題点を解訣することにあ石。

以下、図面により本発明を従来方式と比較して説明する
・ 第１図は従来方式を実行するための半導体記憶装置のブ
四Ｖり回路図である０第１図において、たとえば６４に
ビアトメ篭りセルを４つのメモリセルアレイ１−１．１
−２．１−３．１−４に分割し、メモリセルアレイ１−
１．１−２関にセンスアンプ部！−１を配列し、メモリ
セルアレイ１−３．１−４間にセンスアンプ部２−２を
配列しである。各ワードデコーダ部３−１．３−２゜３
−３．８−４はメ毫す奄ルアレイ１−１．１−２゜１−
３．１−４内のワード線を選択するためのものでありて
、アドレスｌ１ｌ）ム・Ｘ・〜Ａ、Ｘ、　の組合せ論理
に応じて動作し、且つワード線駆動信号ＷＤＫよりてト
リがされる。すなわち、メモリセルアレイ１−１．１−
２、センスアンプ部２−１およびワードデコーダ部３−
１　、Ｂ−２が第１のブｇ、夕ＩＫ、を構成し、また、
メモリセルアレイ１−３．１−４、センスアンプ部２−
２およびワードデコーダ部＄−３，３−４が第２のプロ
、り１１を構成する・ このように８つのｆｗｘ、り１４　　＋　ＩＫｇ　Ｋ分
割されたメモリセルアレイの四−選択は、ローアドレス
選択信号ＲＡＩＩを受信する一一イネーデルパックァ４
　Ｒｒ　ｄｙソファＲからのローイネーブル信号ＲＩＣ
とアドレス信号ム・〜Ａ！とを受信して四−アドレス信
号ム・　、Ｘ・〜ムマ　ＩＮ、を発生するローアドレス
パ、７７Ｗ５鼠、アドレスΔ、ファ５Ｒからの一一アド
レスター、り信号ＲＡＣを受信するワード線ドライｄｉ
）３１．および、ワード線ドライ／４Ｄ凰からのワード
線駆動信号を受信してラッチイネーブル信１）ＬＫを発
生するツ、チイネー　　　　　□ブルパ、７７７によっ
て行われる。この場合、ローアドレスｓ、７．ＨＲから
のローアドレス信号ム、ｘ、〜ム、＾−はワードデコー
ダ部３−１゜３−２に供給されると共に、ワードデコー
ダ部３−３．１−４に供給される。この結果、ワードデ
コーダ部３−１．３−２が！ロックＢＫ、　内から１つ
のワード線を選択し、また同時に、ワードデコーダ部３
−３．３−４がプロ、りＢＫ、内から１つのワード線を
選択する。このようＫ、２つのプロ、りＢＫＩ　＋　Ｉ
ＫｍＫ対して同時にロー選択が実行されると、ツ、チイ
ネーブル信号ＬＥＫよってセンスアンプ部２−１．２−
２が共に動作してピ。

ト綜対間の電位差をセンスする。

また、メモリセルアレイのコラム選択は、う。

チイネーブル信号ＬＥとコラムアドレス選択信号己１と
を受信するコ２ムイネーブルパ、ファ４Ｃ。

／４．ファ４Ｃからのコラムイネーブル信号ＣＴＣとコ
ラムアドレス信号Ａ・〜Ａマとを受信してアドレス信号
Ａ・　、Ｘ・〜ム？ｌＡ？を発生するコラムアドレスバ
ッファ５Ｃ，およヒ、アドレスパ。

ファ５Ｃからのコラムアドレスクロック信号ＣＡＣとロ
ーアドレスバッフ７５Ｒからのローアドレス信号ム７１
ＡＶ　とを受信するコラム線ドライ・々６Ｃによって行
われる。すなわち、この場合、各プロ、りｍＫ、　　、
　ｍＷ、　においてコラム選択が行われ、従って、各プ
ロ、夕から１つの読出しデータ、合計２つのデー！が同
時に得られる。２つのデータの選択は、アドレス信号ム
、、ＸｙｔＣ応じてコラム線ドライバ６Ｃによって行わ
れゐ、たとえば、ムマが１１１であれば、コラム駆動信
号ＣＤ１．■２をそれぞれ、’１’、　’０’　ＫＬ、
これによ秒、プロ、りＩＫ、からのデータ転送を阻止し
且つデ田ツク１１に、からのデー−をＲＤＩとしてデー
・タノ臂ツ７丁８に転送する。他方、ムＴが１０′であ
れば、コラム駆動信号ＣＤ、、００重をそれぞれ、＃６
Ｍ、１１＃ＫＬ、これによ−、ブ璽、／［１からのデー
タ転送を阻止し且つデ”　ｖ　Ｉ　ＩＫｍからのデータ
をＲＤ２としてデー！ΔツファＩＩＫ転送する。

また、第１図において、リフレッシ。動作を行うとＩＫ
は、す７し、シュ信号■■１を受信してリフレッシ、制
御Ｉ賂９は信号１１１によりロー系回路４Ｒ，ＳＲ，６
１，７のみを動作可能にし、コラム系回路４Ｃ，ＩＳＯ
，ＩＣ，５（７）動作を不ｍＫする。従って、す７し、
シュ動作は、各ｆａ、りＩＫＢ　　ｒ　ＢＫＩ　におい
て同時に且つ買−４！５に行われることになる。

しかしながら、ＩＩＩＥＩ図においては、たとえばプロ
、りＢＫｌのメモリセルを選択する場合にも、プロ、り
ＢＫ、のワード線選択動作が行われるので、ワード線の
駆動およびセンスアンプの動作Ｋｌ！！する消費電力が
大きくなる。

本発明においては、たとえばブロックＢＫ、のメモリセ
ルを選択する場合ＫＦｉ、プロ、りＢＫ、（７）’７−
ド綜選択動作を行わないようにしている。従って、消費
電力が小さくなる。

第３図は本発明の一実施例としての半導体記憶装置のｆ
＊、り回路図である。第２図において、第１図の構成要
素と同一の要素については同一の参照番号を付しである
。すなわち、第２図においては、ローアドレス・ぐｙ　
７７５　Ｒ’の後段Ｋ、ワード綜ドライノ４ＳＲ−１，
ツ、チイネーブル／ぐ、ファ７−１がプロ、りＢＫｌの
四−選択専用に設けられ、ワード線ドライ４６Ｂ−！ｌ
ツッチイネーブルΔ、ファ７−２がｆ口、　Ｉ　ＢＫ、
のロー選択専用に設けられている。従って、ブー、りＢ
Ｋｌのワードデコーダ部３−１．３−２１１ワード線ド
ライバ６Ｒ−１のワード線駆動信号ＷＤＩによってＦす
ｆすｈ、他方、プロ、夕！に、のワード゛デコーダ部３
−３　、ｍ−４はワード線ドライ／考６Ｒ−２のワード
線駆動信号ＷＤ２によってトリがされる−７／４ス動作
時にありては、アドレスｉ４　、ｙファＳ　Ｒ’　ａ、
アドレス信号表１．Ｘγにもとづいて、胃−アドレスク
ロ、り信号ＲＡＣ１、ＲＡＣ２のいずれか一方のみを１
１′ｋ、他方を１０′にする。この結果、ワード線ドラ
イバ６Ｒ−１−ラ、チイネーブルパッファ７−１および
ｆ口、りＢＫ、あるいはワード線ドライ”６Ｒ−２１う
、チイネーブルΔツ７ア７−２＞よびブｐ、りＩＩＫ、
のいずれか一方のみが動作するととになる・なお、この
場合、コラム系回路４Ｃ，５Ｃ，６Ｃ，８はプロ、りｍ
Ｋ１　＃　ＩＫＩの選択に関係なく、同一の動作を行う
・また、リフレッシ。動作時にあっては、アドレ←・ 勺 ワード線ドライバ６ト」および６Ｒ−２，う。

チイネーブルパ、ファ７−１および７−２．プロ、りＩ
ＩＫＫ、　ＢＫ、が共に動作する０なお、この場合には
、餉１図の場合と同様に、コラム糸回１１ｉ３４Ｃ５Ｃ
，６Ｃ，ｌｌ動作不能にされる。すなわち、ブＤ、りＢ
Ｋｌ、ＢＫ、のメモリセルに対するリフレッシ、動作は
第１図の場合と−」−となる。

次に、ローアドレスクロック信号ＲＡＣ１、ＲＡＣ２ヲ
発生するローアドレス信号１丁５　Ｒ’について説明す
る。

第３図は第２図のローアドレス・櫂、ファ５　Ｒ’の詳
細な部分回路図である１１＠３図にかい工Ｌ、ｐ−アド
レスクロ、り信号ＲＡＣ（＠　１図におい′Ｃ得られる
ものと同一）、ローイネーブルの逆相信号■、す７レツ
シ、信号ＲＦおよびローアドレス信号Ａ、を入力してロ
ーアドレスクロック信号ＲＡＣ１を生成するための回路
ＣＩ　と、ローアドレスクロック信号ＲＡＣ、ローイネ
−！ルの逆相信号■。

リフレッシ、信号ＲＦおよびローアドレス信号１丁を入
力して一一アドレスク四、り信号ＲＡＣ２を生成するた
めの回路Ｃ，と、が示されている。

回路ＣＩは１０個のトランジスタＱ１〜Ｑ１゜からなり
、また、回ＩＩ　Ｃ＊け１０個のトランジスタＱｓｔ〜
Ｑｍｓからなり５　これら２つの回路ｃ、、ｃ。

は同一の構成をなしている・ たと又は、回路Ｃ！において、スタンノ々イ状態にあっ
ては、信号■は１１′（ハイ）であるので、ノードＮｌ
　　＋　Ｎｆｌ　　＊　ＮＩ　　ｒ　ＮＩ　　ｒ　ＮＩ
は充電される０次に、アクティブ状態になると、信号■
は′０１　（四−）となり、トランジスタｑ４のケ９−
ト電位（ノードＮ１　の電位）がハイであるので、ノー
ドＮ、の電位は信号ムマのノ・イ、ローによりて決定さ
れる。たとえば、信号Ａ譬が＃　１　＃　（７％イ）の
と自には、ノードＮ、の電位は降下し、この結果、ノー
ドＮ４の電位も降下するＯ従って、信号ＲＡＣはトラン
ジスタＱ？　を通過しない、逆に、信号ムＴが５０′（
ロー）のと＠ＫＦｉ、ノードＮ、の電位はハイに保持さ
れ、この結果、ノードＮ４の電位−ハイに保持される。

従り℃信号ＲＡＣはトランシスＩＱｔを通過して信号Ｒ
ＡＣ１となる。

また、リフレッシ、動作時にあっては、信号ＲＦが１１
′（ハイ）となる。この結果、ノードＮ１は放電され、
ノードＮ、の電位は、信号Ａ７のレベルに関係なく、ハ
イに保持される。従って、信号ＲＡＣはトランジスタｑ
マを通過し１傷号ＲＡＣ１となる・ 回路Ｃ，においても同様であり、アクセス時のアクティ
ブ状態にあっては、信号λテに応じて信４ＲＡＣはトラ
ンジスタＱｌｖを通過して信号ＲＡＣ２となり、ｔた、
リフレッシ、時にあっては、信号Ｘ、のレベルに関係な
く、信号ＲＡはトランシスＩＱ＊ｔを通過して信号ＲＡ
Ｃ２となる。

以上説明したように本発明によれば、アクセス動作時に
は所望のローが存在するワードデコーメ部のみを動作さ
せるのでローデコーダの消費電力を低減することができ
、たとえば２ノロ、りに分割した場合には、ワード線ド
ライバ以降センスアンプの動作までの回路の消費電力を
ほぼ１／！に低分割した双方が動作するがす７レツシ、
時はコフム畢の回路は動作しない、従って、トータルの
消費電力を低減することができ、前述の従来方式におけ
る問題点の解決に役立つものである。

なお、上述の実施例においては、６４にビットメモリを
示し九が、これに限定されるものではなく、本発ＩｊＩ
は、たとえば、メモリセルアレイ、センスアング部、ワ
ードデコーダ部、ワード線ドライバおよびう、チイネー
ブルパ、ファが１分割たとえば２分割されている半導体
配憶鋏ｌｌＫ適用される。

【図面の簡単な説明】

第１図は従来方式を実行するための半導体記憶装置のブ
ロック回路図、第２図は本発明の一実施例としての牛導
体記憶装置のｆｉｅｆ／回路図、第３図は第２図のアド
レス／母ツ７ア５　Ｒ’の詳細な部分回路図である・ １−１．１−２．１−３．１−４・・・メモリセルアレ
イ、２−１．雪−２・・・センスアンプ部、３−１．３
−２．＄−３，３−４・・・ワードデコー／ｆｒｉｌｌ
、４Ｒ・・・ロー４ネ−ｆルＡデファ、４Ｃ−ｊラムイ
ネーブルパ、フ７．５ＲＩＳＩＬ’・−・ローアドレス
バッファ、５Ｃ・・・コラム７ｆレス／４ツフア、８８
．６ｍ１−１．８１ｔ−２−・・ワード線ドライバ、６
Ｃ・−コラ五線ドライバ、７．７−１．７−２・・・ラ
ッチイネ−デルｄ、ファ、８−・デーｐ−＋ツ７ア、９
・・・リフレ、シュ制御回路・ 特許出願人 富士通株式金社 特許出願代理人 弁理士　　青　　木　　　　　朗 弁理士　画　舘　　和　之 弁理士　　内　　１）　幸　　男 弁理士　　山　　口　　昭　　之

Claims (1)

【特許請求の範囲】
1. １、複数個のプロ、りにより分割されたメイナ建、り半
   導体記憶装置において、アクセス動作時には前記複数個
   のプロ、りのうち１つのみを駆動させ、リンレッジ、動
   作時には前記複数個のブロックの全部を駆動させるよう
   にしたことを特徴とするメイナオック半導体記憶装置の
   駆動方式。