JPS61220192A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
メモリアレイが複数のメモリマットに分割されて構成さ
れたダイナミック型ＲＡＭ　（ランダム・アクセス・メ
モリンに利用して有効な技術に関するものである。

〔背景技術〕

例えば、ダイナミック型ＲＡＭのような半導体記憶装置
においては、その記憶容量の増大のために多数のメモリ
セルが構成される。これらのメモリセルが接続されるワ
ード線又はデータ線は、多数のメモリセルが結合される
ことによって、その配線長が長くなる。このように配線
長が長くなると、信号伝播遅延時間が大きくなってしま
う、そこで、メモリアレイを複数のメモリマットに分割
して、上記１つのワード線又はデータ線に接続されるメ
モリセルの数を減らすことが考えられている。しかしな
がら、このように分割されて構成されたメモリアレイの
選択信号を形成するアドレスデコーダは、非選択のメモ
リマットにおいてもそのアドレスデコーダの動作によっ
てワード線又はデータ線を選択状態にさせるものである
ため、無駄な電流消費が生じるという問題がある。

なお、ダイナミック型ＲＡＭに関しては、日経マグロウ
ヒル社１９８３年７月１８日付「日経エレクトロニスク
Ｊ１６９頁〜１９３頁参照。

〔発明の目的〕

この発明の目的は、低消費電力化を図った半導体記憶装
置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリマット選択用のアドレス信号により選
択的に動作するＸアドレスデコーダによって、選択され
たメモリマットのワード線のみを選択状態にするもので
ある。

〔実施例〕

第１図には、約３２ＫＸ８ビツト構成のダイナミック型
ＲＡＭ集積回路（以下、ＩＣと称する）のブロック図が
示されている。同図の各回路ブロックを構成する回路素
子は、公知の半導体集積回路の製造技術によって、特に
制限されないが、単結晶シリコンのような半導体基板上
において形成される。

この実施例では、特に制限されないが、メモリアレイは
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置されている。各メモリアレイＭ−ＡＲＹ１．Ｍ−
ＡＲＹ２において、カラム系（データ線）信号線は、８
対の相補データ線対が一組とされ、同図においては横方
向に向かうよう形成されている。すなわち、メモリアレ
イを８ブロツク（マット）に分けて構成するのではなく
、８ビツトのデータは、同一のメモリアレイ内の互いに
隣合う８本の相補データ線対に対して、１つのアドレス
が割り当てられる。

ロウ系アドレス選択線（ワード線）は、上記各メモリア
レイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２においてに縦方向に向
かうよう形成され、同図では縦方向に向かうよう形成さ
れる。

上記相補データ線対は、カラムスイッチＣ−８Ｗ１．Ｃ
−５Ｗ２を介して８対の共通相補データ線対ＣＤ１．Ｃ
Ｄ２に選択的に接続される。同図においては、上記共通
相補データ線対は縦方向に走っている。この共通相補デ
ータ線対ＣＤＩ、ＣＤ２は、メインアンプＭＡＩ、ＭＡ
２の入力端子にそれぞれ接続される。

センスアンプＳＡ１．ＳＡ２は、書込み／読み出し動作
の時には、後述するようにマット選択用アドレス信号ａ
ｍに従って選択的に形成されたタイミング信号φｐａｌ
　＋　　φｐａ２により選択的に動作状態とされ、選択
されたメモリアレイＭ−ＡＲＹ１又はＭ−ＡＲＹの相補
データ線対の微少読み出し電圧に従つて相補データ線対
をハイレベル／ロウレベルに増幅するものである。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳに同期して供給された供給されたアド
レス信号ＡＸを受け、内部相補アドレス信号ａＯ〜ａｍ
、丁Ｏｗ　ａ　ｍを形成する。

なお、以後の説明及び図面においては、−刻の内部相補
アドレス信号、例えばａＯ，ａｏを内部相補アドレス信
号ａＯと表すことにする。したがって、上記内部相補ア
ドレス信号ａＱｘａｍ、丁０〜ａｍは、内部相補アドレ
ス信号上θ〜１ｍと表すものとする。このアドレス信号
Ｌθ〜１ｍは、後述するマルチプレクサＭＰＸを介して
選択的に次のロウアドレスデコーダＲ−ＤＣＲ１，Ｒ−
ＤＣＲ２に送出される。

ロウアドレスデコーダＲ−ＤＣＲＩ、Ｒ−ＤＣＲ２は、
上記アドレス信号ｌＯ〜ａｍ又は後述する自動リフレッ
シュ回路ＲＥＦにより形成されたリフレッシュ用アドレ
ス信号１０′〜ａｍ’　をｉけてワード線の選択信号を
形成する。このワード線選択動作において、この実施例
のロウアドレスデコーダＲ−ＤＣＲＩ、Ｒ−ＤＣＲ２は
、後述するようにマット切り換え用のアドレス信号ａｍ
に従って、実際に書込み又は読み出しのためのワード線
選択動作を行う一方のみが動作させられる。

上記アドレス信号１ｍによって動作状態にされた一方の
ロウアドレスデコーダＲ−ＤＣＲ１又はＲ−ＤＣＲ２は
、ワード線選択タイミング信号φＸに同期してワード線
の選択動作を行う。

カラムアドレスバッファＣ−ＡＤＢは、カラムアドレス
ストローブ信号ＣＡＳに同期して供給されたアドレス信
号ＡＹを受け、内部相補アドレス信号ａｏ〜ａｎ、ａＱ
〜ａｎを形成して、カラムアドレスデコーダＣ−ＤＣＲ
に送出する。なお、上記内部相補アドレス信号の表し方
に従って、図面及び以下の説明では、上記内部相補アド
レス信号ａＯ〜ａｎ、丁０〜丁口を内部相補アドレス信
号上０〜ａｎと表す、上記のようにカラムアドレスデコ
ーダＣ−ＤＣＲは、上記分割されたメモリアレイＭ−Ａ
ＲＹＩ、　メモリアレイＭ−ＡＲＹ２に対して共通に設
けられる。上記アドレス信号信号ｉ０〜ａｎに従った８
組の相補データ線対を対応する共通相補データ線対に接
続するために、カラムアドレスデコーダＣ−ＤＣＲは、
上記アドレス信号１０〜１ｎをデコードし、データ線選
択タイミング信号φｙに同期したデータ線選択信号を形
成する。

カラムスイッチｃ−ｓｗｔ、Ｃ−５Ｗ２は、上記カラム
アドレスデコーダＣ−ＤＣＲによって形成された選択信
号を受け、上記８組の相補データ線対を対応する８組の
共通相補データ対ＣＤＩ。

ＣＤ２に接続する。なお、同図では、上記相補データ線
対及び共通相補データ線対は、１本の線により現してい
る。

入出力回路Ｉ１０は、読み出しのためのデータ出力バッ
ファと、書込みのためのデータ入力バッファとにより構
成される。読み出し時なら、データ出力バッファは、マ
ット切り換え用のアドレス信号ａｍに従った形成された
タイミング信号φ−ａ１、φｍａ２によって選択的に動
作状態にされた一方のメインアンプＭＡＩ又はＭＡ２の
出力を増幅して外部端子ＤＯ〜０７に送出する。また、
書込み動作なら、上記外部端子ＤＯ〜Ｄ７から供給され
た書込み信号は、上記データ入力バッファを介して上記
共通相補データ線対ＣＤＩ、ＣＤ２に供給される。同図
では、上記書込み用の信号経路を省略して描かれている
。

内部制御信号発生回路ＴＧは、３つの外部制御信号ＲＡ
Ｓ　（ロウアドレスストローブ信号）、ＣＡＳ　（カラ
ムアドレスストローブ信号）及びＷＥ（ライトイネーブ
ル信号）を受けて、メモリ動作に必要な上記各種タイミ
ング信号を形成して送出する。

自動リフレッシュ動作ＲＥＦは、内蔵のリフレッシュア
ドレスカウンタと、論理回路を含んでおり、特に制限さ
れないが、カラムアドレスストローブ信号ＣＡＳがロウ
アドレスストローブ（ｉｔ％ＲＡＳにより先にロウレベ
ルにされたことを判定すると、マルチプレクサＭＰＸの
切り換え信号を形成して上記リフレッシュアドレスカウ
ンタによって形成されたリフレッシュ用アドレス信号１
０′〜ａｍ’　をロウアドレスデコーダＲ−ＤＣＲｌ。

Ｒ−ＤＣＲ２に伝ええる。このアドレスカウンタは、ロ
ウアドレスストローブ信号ＲＡＳをロウレベルにする毎
に歩道動作を行う、このアドレス信号ａＯ゛〜ａｍ’に
よるリフレッシュ動作において、上記ロウアドレスデコ
ーダＲ−ＤＣＲＩ、Ｒ−ＤＣＲ２は、高速にリフレッシ
ュ動作を行うため双方とも動作状態にされる。

第２ｔ！Ｉには、上記ロウアドレスデコーダＲ−ＤＣＲ
１，Ｒ−ＤＣＲ２の一実施例の回路図が示されている。

以下の説明において、ＭＯＳＦＥＴはエンハンスメント
型のＮチャンネルＭＯ３ＦＥＴである。

ロウアドレスデコーダＲ−ＤＣＲＩは、次の回路素子に
よって構成される。ワード線選択タイミング発生回路（
図示せず）によって形成されたワード線選択タイミング
信号φＸは、アドレス信号ａＱ、ａＱによって制御され
る図示しない伝送ゲートＭＯ３ＦＥＴを通すことによっ
て、特に制限されないが、２つのワード線選択タイミン
グ信号φｘ（Ｌ　　φｘ１に変換される。上記２個のワ
ード線選択タイミング信号φｘＱ、　　φｘｉは、伝送
ゲートＭＯ５ＦＥＴＱＩ　Ｏ，Ｑｌ　１を介してワード
線に供給される（ｖｌ！Ｊ示せず）、これらの伝送ゲー
）ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１は、次の２種類のア
ドレスデコーダ機能を持った回路によって選択される。

すなわち、アドレス信号ａｌ−ｗａｎ−１は、並列形態
にされた駆動ＭＯ５ＦＥＴＱ２〜Ｑ４のゲートに供給さ
れる。これらの駆動ＭＯ３ＦＥＴＱ２〜Ｑ４の共通接続
されたドレインは出力端子とされる、プリチャージ信号
φｐを受けるプリチャージＭＯ３ＦＥＴＱＩは、上記出
力端子と電源電圧Ｖｃｃとの間に設けられる。これによ
って、ダイナミック型のノア（ＮＯＲ）ゲート回路が構
成される。

また、特に制限されないが、上記ノアゲート回路におけ
る無駄な電流消費の発生を防止するとともに、アドレス
バッファＲ−ＡＤＢの負荷を軽くするため、上記駆動Ｍ
Ｏ３ＦＥＴＱ２〜Ｑ４のソース電極は共通接続され、こ
の共通接続されたソース電極と回路の接地電位点との間
にパワースイッチＭＯ３ＦＥＴＱ５が設けられる。この
ＭＯＳＦＥＴＱ５のゲートには、マット切り換え用の反
転アドレス信号Ｔｍが供給される。上記ノアゲート回路
の出力信号は、伝送ゲートＭＯＳＦＥＴＱ６、Ｑ７を通
して上記伝送ゲートＭＯ５ＦＥＴＱ１０、Ｑｌｌのゲー
トに伝えられる。これらの伝送ゲートＭＯ５ＦＥＴＱ６
．Ｑ７のゲートには、マット切り換え用の反転アドレス
信号ａｍが供給される。また、上記伝送ゲー）ＭＯＳＦ
ＥＴＱＩ０、Ｑｌｌと伝送ゲー）ＭＯＳＦＥＴＱ６．Ｑ
７のゲートとの間には、上記マット切りえ用のアドレス
ｆｔ号ａｍに対して逆相の非反転アドレス信号ａｍを受
けるスイッチＭＯ５ＦＥＴＱ８．Ｑ９が設けられる。

一方、メモリアレイＭ−ＡＲＹ２に対して設けられるア
ドレスデコーダＲ−ＤＣＲ２は、上記アドレスデコーダ
Ｒ−ＤＣＲ１と類（以１７）ＭＯＳ　Ｆ　ＥＴＱＩ’　
〜Ｑｌ　１’により構成されている。ただし、上記マッ
ト切り換え用の相補アドレス信号ａｍ、ａｍは上記アド
レスデコーダＲ−ＤＣＲ１の場合とは逆に供給される。

すわなち、ノアゲート回路（Ｑｌ°〜Ｑ４°）に設けら
れるパワースイッチＭＯ５ＦＥＴＱ５°のゲートには、
非反転アドレス信号ａｍが供給される。また、このノア
ゲート回路の出力信号を伝える伝送ゲートＭＯ５ＦＥＴ
Ｑ６°、Ｑ７”のゲートには、非反転アドレス信号ａｍ
が供給され、スイッチＭＯ３ＦＥ−ＴＱ８”、Ｑ９゛の
ゲートには反転アドレス信号ａｍが供給される。なお、
他のワード線選択信号を形成する残りのアドレスデコー
ダを構成する単位回路は、上記ノアゲート回路に供給さ
れるアドレス信号の組み合わせが異なるものの上記類似
の回路によって構成される。

次に、この実施例回路の書込み又は読み出し動作のため
のワード線選択動作を説明する。

チップ非選択状態のプリチャージ期間においては、ノア
ゲート回路のプリチャージＭＯＳ　Ｆ　ＥＴＱｌ、Ｑｌ
ｏはオン状態にされ、その出力信号をハイレベルにして
いる。また、特に制限されないが、マット切り換え用の
アドレス信号ａｍ、丁ｍのみは上記プリチャージ期間に
ハイレベルにされている。したがって、上記伝送ゲート
ＭＯ５ＦＥＴＱ６．Ｑ７及びＱ６゛、Ｑ７゛はオン状態
にされる。

チップ選択状態によって、アドレスバッファ回路が動作
して相補アドレス信号ａｏ、ａＯ〜ａｍ。

ａｍが供給される。この場合、アドレス信号ａＯ〜ａｍ
がロウレベルでアドレス信号ａＱ−ａｍがハイレベルな
ら、まず、アドレス信号ａＯＯロウレベルとアドレス信
号ａＯのハイレベルによって、図示しないワード線選択
タイミング信号φＸＯを伝達させる伝送ゲー）ＭＯＳＦ
ＥＴはオン状態のままとされ、ワード線選択タイミング
信号φｘ１を伝達させる伝送ゲートＭＯ５ＦＥＴはオフ
状態にされる。アドレス信号ａ１〜ａｎ−１のロウレベ
ルによって駆動ＭＯ３ＦＥＴＱ２〜Ｑ４（Ｑ２°〜Ｑ４
°）はオフ状態のままにされる。アドレス信号ａｍのハ
イレベルによって、アドレスデコーダＲ−ＤＣＲ１の伝
送ゲートＭＯ５ＦＥＴＱ６．Ｑ７は共にオン状態のまま
とされる。アドレス信号ａｍのロウレベルによってスイ
ッチＭＯＳ　Ｆ　ＥＴＱ８とＱ９はオフ状態にされる。

これに対して、アドレスデコーダスＲ−ＤＣＲ２の伝送
ゲートＭＯ３ＦＥＴＱ６°、Ｑ７°は、アドレス信号ａ
ｍのロウレベルによりオフ状態にされる。スイッチＭＯ
３ＦＥＴＱ８″、Ｑ９′はアドレス信号ａｍのハイレベ
ルによってオン状態にされる。この結果、上記類似のノ
アゲート回路の出力信号によって同様にオン状態にとど
まっていた伝送ゲートＭＯ５ＦＥＴＱＩ　Ｏ’　、Ｑｌ
　１’は、そのゲート電圧がスイッチＭＯ３ＦＥＴＱＢ
、Ｑ９°のオン状態によりロウレベルのアドレス信号ａ
ｍに従ったロウレベルにされるからオフ状態になる。

これによって、ワード線選択タイミング信号φＸのハイ
レベルに従ってデータ線選択タイミングｆｔ％φｘＯが
ハイレベルになった時、この選択タイミング信号φＸＯ
に結合され、ただ１つオフ状態にとどまりていた伝送ゲ
ー１−Ｍ０３ＦＥＴＱＩ　Ｏを通してワード線選択信号
がワード線に伝えられ、それによってワード線が選択状
態にされる。この場合、上記伝送ゲートＭＯＳＦＥＴＱ
８はワード線選択タイミング信号φＸＯがロウレベルの
時に既にオン状態にされるものであるため、ワード線選
択タイミング信号φｘＯのハイレベルととに、そのゲー
ト、チャンネル間のＭＯＳ容量によるセルフプートスト
ラップがかかり、そのゲート電圧が昇圧される。これに
より、上記ワードｌｉｔ選択タイミング（ｌ−φＸＯは
、レベル損失なくワード線に伝えられる。この場合、上
記昇圧されたＭＯ３ＦＥＴＱＩＯのゲート電圧によって
伝送ゲートＭＯ３ＦＥＴＱ６はオフ状態にされる。これ
によって、アドレスデコーダ側の寄生容量と上記ＭＯＳ
容量とは分離されるので、ブートストランプ電圧は上記
寄生容量との！荷分散によるレベルの低下が生じない。

なお、アドレスデコーダＲ−ＤＣＲ１における他のノア
ゲート回路は、上記アドレス信号の組み合わせではその
駆動ＭＯ３ＦＥＴのうちいずれか少なくとも１つの駆動
ＭＯ３ＦＥＴがオン状態にされる。これにより、その出
力信号はロウレベルされるので上記ワード線選択タイミ
ング信号φｘＯをワード線に伝える伝送ゲー）ＭＯＳＦ
ＥＴを全てオフ状態にさせるものである。

また、アドレスデコーダＣ−ＤＣＲ２においては、代表
として示されたノアゲート回路に設けられたパワースイ
ンチＭＯ５ＦＥＴＱ５°のように、アドレス信号ａｍの
ロウレベルによってオフ状態にされる。このため、その
全出力信号はハイレベルのままとされる。しかし、上述
のように上記スイ７　チＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　８
°、Ｑ９′と類似のＭＯＳＦＥＴによって全ての伝送ゲ
ートＭＯＳ　Ｆ　ＥＴＱＩＯ“、Ｑｌｌｏと類似の伝送
ゲートＭＯＳＦＥＴはオフ状態にされる。このようにし
て、伝送ゲートＭＯＳ　Ｆ　ＥＴやノアゲート回路を通
すことなく、スイッチＭＯＳ　Ｆ　ＥＴによって直接に
伝送ゲートＭＯ５ＦＥＴをオフ状態にできるので高速に
アドレスデコーダ出力を確定させることができる。また
、非選択とされたメモリアレイＭ−ＡＲＹ２のロウアド
レスデコーダＲ−ＤＣＲ２のノアゲート回路は実質的な
動作を行わないからアドレスデコーダ及びメモリアレイ
Ｍ−ＡＲＹ２における無駄な電流消費を行わない、なお
、この時には、メモリアレイＭ−ＡＲＹ２のメモリセル
は全て非選択状態であるから、センスアンプＳＡ２も非
動作状態にされる。これによって、書込み／読み出し動
作においては、電流消費を約１／２に低減させることが
できる。

一方、リフレッシュ動作においては、マルチプレクサＭ
ＰＸを介して上記アドレス信号ｉ０〜ｉｍに代わって、
アドレス信号ｉ０°〜土ｍ°がアドレスデコーダＲ−Ｄ
ＣＲＩ、Ｒ−ＤＣＲ２に供給される。この時、両メモリ
アレイＭ−ＡＲＹ　１とＭ−ＡＲＹ２のメモリセルを同
時にリフレッシュさせるため、上記マット選択用のアド
レス信号１ｍに対応するピントのアドレス信号ａｍ’及
びａｍ’　は、共にハイレベル（前記プリナ中−ジ動作
と同じ）にされる。これにより、アドレスデコーダＲ−
ＤＣＲ１とＲ−ＤＣＲ２は、共に動作状態にされ、下位
ビットのアドレス信号ｉＱｌ　〜工ｍ−１′に従って、
上記両メモリアレイＭ−ＡＲＹ１とＭ−ＡＲＹ２のワー
ド線を同時に選択状態にさせる。また、上記アドレス信
号ａｍ’　とアドレス信号ａｍ’　のハイレベルにより
、タイミング信号φｐａｌとφｐａ２の双方が形成され
、センスアンプＳＡＩとＳＡ２を動作状態にする。これ
によって、リフレッシュ動作の時には、２つのメモリア
レイＭ−ＡＲＹ１とＭ−ＡＲＹ２が同時にリフレッシュ
される。

〔効　果〕

（１）複数マットに分割されたメモリアレイのうち、実
際に書込み又は読み出しを行うメモリセルが属するメモ
リアレイのアドレスデコーダとセンスアンフッみを動作
状態にさせることによって、低消費電力化を図ることが
できる。

（２）リフレッシュ動作の時には、分割されたメモリア
レイに関して、そのアドレスデコーダやセンスアンプを
同時に動作状態にさせることによって、高速にリフレッ
シュサイクルを短くすることができるという効果が得ら
れる。

（３）非選択のメモリアレイのアドレスデコーダを非動
作状態にすることによっ°ζ、アドレスデコーダを構成
する論理ゲート回路の出力信号は、その入力アドレス信
号に無関係に一定のレベルにとなる。

これにより、入力端子側から見た入力容量値が軽減でき
るものとなる。すなわち、上記論理ゲート回路は入力端
子と出力端子とは等測的にキャパシタを構成するものと
見にることができ、入力側のレベルに応じて出力側のレ
ベルが変化する場合、その出力側のレベルの変化量に応
じた電荷供給を入力側から行う必要があるからである。

上記のように非選択のメモリアレイに属するアドレスデ
コーダを非動作状態にして、その出力レベルの変化を禁
止させることにより、その入力信号を形成するアドレス
バッファの実質的な負荷容量は軽減され、結果としてア
ドレスバッファの出力信号の高速化を実現できるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリアレイ
からの読み出し又は書き込みは１ビツトの単位で行うも
のであってもよい、メモリアレイは前記のように２分割
するものの他、４マツト、８マツトのように分割するも
のであってもよい、この場合、各マットから１ビツトづ
つの信号をパラレルに読み出しておいて、内蔵のシフト
レジスタ又はカウンタにより形成されたタイミング信号
に従って複数ビットの信号をシリアルに出力させるもの
又はその逆に書込むものであってもよい、４ビツトの信
号をシリアルに入出力させるニブルモードを実現する場
合、上記メモリアレイを８マツトに分割することによっ
て、４マツトづつが選択／非選択になるので、前記同様
なマット選択動作によって低消費電力化を図ることがで
きる。

また、アドレス信号の供給は、独立さたアドレス端子か
らそれぞれ供給するものであってもよい。

この場合に、上記アドレスストローブ信号ＲＡＳとＣＡ
Ｓに代わって、例えばチップ選択信号が用いられる。

〔利用分野〕

以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭに通用した場合つ
いて説明したが、それに限定されるものではなく、例え
ば、スタティック型ＲＡＭあるいはプログラマブルＲＯ
Ｍ　（リード・オンリー・メモリ）にあっても、上述の
ようにメモリアレイを複数に分割することを条件として
広く通用することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す内部構成ブロック
図、 第２図は、そのアドレスデコーダ回路の一実施例を示す
回路図である。 Ｍ−ＡＲＹｌ、Ｍ−ＡＲＹ２・・メモリアレイ、ＳＡ１
．ＳＡ２・・センスアンプ、Ｒ−ＡＤＢ・・ロウアドレ
スバッファ、Ｃ−５ＷＩ、Ｃ−３Ｗ２・・カラムスイッ
チ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣ
ＲＩ、Ｒ−ＤＣＲ２・・ロウアドレスデコーダ、Ｃ−Ｄ
ＣＲ・・カラムアドレスデコーダ、ＭＡＬ、ＭＡ２・・
メインアンプ、ＴＧ・・タイミング発生回路、Ｉｌｏ・
・入出力回路 第１図 ＡＸ　ｏｌ’　ＡＴ　　　　　　　ｕｕ〜υ’　　　　
　　　　１ＩＡ３　ＣＡ５　ｖａ第２図

Claims (1)

1. 【特許請求の範囲】 １、複数のマットに分割されたメモリアレイと、上記マ
   ット選択用のアドレス信号を受けて選択的に動作するＸ
   アドレスデコーダを含むことを特徴とする半導体記憶装
   置。 ２、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
   り、上記マット選択用のアドレス信号は、リフレッシュ
   動作の時には少なくとも２つのマットを同時に選択させ
   るようなアドレス信号にされるものであることを特徴と
   する特許請求の範囲第１項記載の半導体記憶装置。