KR0142154B1 - 동작전류를 감소시킬 수 있는 반도체 메모리 장치 - Google Patents

동작전류를 감소시킬 수 있는 반도체 메모리 장치

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Abstract

본 발명은 반도체 메모리 장치에 있어서, 소정의 데이타를 저장하는 메모리 셀을 가지는 다수의 메모리 셀 어레이 블럭과, 로우 어드레스 및 칼럼 어드레스를 입력하여 메모리 셀을 지정하는 로우 어드레스 디코더 및 칼럼 어드레스 디코더와, 비트라인을 통하여 실리는 데이타를 증폭하여 출력하기 위한 센스앰프와, 센스앰프와 접속하여 증폭된 데이타를 데이타 경로에 전달하기 위한 센스앰프와, 센스앰프와 접속하여 증폭된 데이타를 데이타 경로에 전달하기 위한 입출력 라인과, 소정의 제어신호에 제어되며 입출력 라인을 프리차아지하며 I/O라인의 스윙을 제한하는 로드 트랜지스터를 적어도 구비하여, 메모리 셀 어레이 블럭을 독립적으로 인에이블하여 각각 선택되는 메모리 셀 어레이 블럭 내에서 지정되는 메모리 셀의 데이타를 동시에 데이타 경로로 출력함을 특징으로 한다. 본 발명에 의하여 메모리 셀 어레이 블럭에 독립적으로 디코딩 신호를 입력하여 각 메모리 셀 어레이 블럭에 구비되는 로드 트랜지스터의 동작에 의한 전류 소모를 방지할 수 있는 효과가 있다.

Description

동작전류를 감소시킬 수 있는 반도체 메모리 장치
제1도는 종래의 기술에 의한 반도체 메모리 장치의 구성을 보이는 도면
제2도는 제1도에 따른 입출력 라인과 센스 앰프 사이의 전류 패스를 보이는 도면
제3도는 본 발명에 따른 반도체 메모리 장치의 구성을 보이는 도면
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동작 전류를 감소시킬 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치가 점점 고집적화되고 소형화됨에 따라 전력 소모가 작은 반도체 메모리 장치가 필요하며, 반도체 메모리 장치의 소형화에 따른 전원전압의 저전원전압화에 대하여 안정적인 동작 및 고속 동작을 보장하는 것은 매우 중요한 문제가 된다. 특히, 반도체 메모리 장치가 고집적화됨에 따라 전력 소모는 매우 중요한 문제가 되며, 이러한 전력 소모를 줄이기 위해서는 불필요한 회로의 활성화를 방지하므로서 가능해진다.
한편, 현재의 반도체 메모리 장치는 메모리 셀 어레이를 다수의 메모리 셀 어레이 블럭으로 분산 배열하여 레이 아웃상의 이점을 도모하고 있다. 예를 들어, 8M x 8급의 반도체 메모리 장치에서는 상하 좌우로 4개의 메모리 셀 어레이 블럭을 배열하며, 하나의 메모리 셀 어레이 블록은 각각 16 Mega의 용량을 가지도록 한다. 이러한 메모리 셀 어레이 블럭에는 각각의 칼럼 어드레스 디코더와 로우 어드레스 디코더를 별도를 구비한 후 입력되는 어드레스에 따라 메모리 셀을 액세스하게 된다.
메모리 셀로부터 출력되는 데이타는 비트라인과 접속하고 있는 센스앰프를 통하여 일차 증폭된 이후 입출력 라인(input/output line, I/O line)에 전달되어, 입출력 라인쌍에 접속하고 있는 센스 앰프를 통하여 2차 증폭된 이후 외부로 출력되는 구성이다.
제1도는 종래의 기술에 의한 반도체 메모리 장치의 구성을 보이는 도면이다. 제1도에 도시된 반도체 메모리 장치는 칼럼 어드레스 신호를 입력하는 칼럼 어드레스 디코더와 로우 어드레스를 입력하는 로우 어드레스 디코더의 출력에 의하여 지정되는 다수의 메모리 셀을 각각 구비하는 4개의 메모리 셀 어레이 블럭 ULA, URA, DLA, DRA가 상하 좌우에 각각 배열되어 있다.
칼럼 어드레스 및 로우 어드레스에 의하여 지정된 메모리 셀에 저장된 데이타는 비트라인을 통하여 센스앰프에서 증폭된 이후 입출력 라인에 전달되므로, 각각의 메모리 셀 어레이 블럭에는 비트라인과 입출력 라인이 구비된다. 통상적으로 입출력 라인은 각각의 메모리 셀에 공통으로 접속되는 구성을 가진다.
하나의 메모리 셀 어레이 블록 ULA, URA, DLA, DRA의 각각의 서브 블럭 2에는 각각 4쌍의 입출력 라인 4와, 각각의 입출력 라인 4에 구비되는 4쌍의 로드트랜지스터 6과, 입출력 라인 4에 상응하는 센스앰프와, 입출력 라인 4와 센스 앰프를 디코딩 신호에 따라 접속하는 선택 트랜지스터 NT를 각각 구비하고 있다.
상부에 위치하고 있는 두 개의 메모리 셀 어레이 블럭 ULA, URA는 하부에 위치하는 두 개의 메모리 셀 어레이 블럭 DLA, DRA와 동일한 동작을 수행하므로, 하술되는 설명은 상부에 위치하고 있는 메모리 셀 어레이 블럭 ULA, URA에 대하여서만 이루어질 것이다. 그러나, 이러한 설명은 하부에 위치하고 있는 메모리 셀 어레이 블럭 DLA, DRA에도 동일하게 적용됨은 자명하다.
도시된 바와 같은 반도체 메모리 장치가 8M x 8급인 경우, 하나의 메모리 셀 어레이 블럭은 16 Mega으로 구성하여, 상하 좌우에 4개의 매트(mat)로 분할하여 구성하여, 각각의 메모리 셀 어레이를 지정하는 블럭 선택신호에 의하여 메모리 셀 어레이 블럭이 선택적으로 지정될 수 있다.
제1도에 도시된 반도체 메모리 장치가 8M x 8급인 경우, 2개의 16 Mega 블럭 ULA, URA에서 각각 4개씩의 데이타를 선택하여 전달한다.
메모리 셀 어레이 블럭 ULA, URA에 있어서, 각각의 칼럼 선택선 CSL에는 4쌍의 비트라인이 연결되어 있으며, 동작하는 로드 트랜지스터의 개수는 32개가 된다.
이를 더욱 상세하게 설명하면 다음과 같다. 로우 어드레스 및 칼럼 어드레스가 각각 로우 어드레스 디코더와 칼럼 어드레스 디코더에 입력되면 로우 어드레스 디코더와 칼럼 어드레스 디코더의 출력에 의하여 메모리 셀 어레이 블럭 ULA, URA 에서는 먼저 16개의 메모리 셀이 선택되어, 16개의 데이타가 출력된다. 즉, 메모리 셀 어레이 브럭 ULA, URA 에서는 각각 8개의 데이터가 선택되는 것이다. 그러나, 8개의 데이타는 입출력 라인과 데이타 경로 사이에 위치하는 멀티플렉서에 의해 각각의 메모리 셀 어레이 블록 ULA, URA에서는 각각 4개의 데이터만이 데이타 경로에 전달될 수 있다. 이때, 로드 트랜지스터 6은 선택된 칼럼선택선에 의해서 비트라인과 차아지 셰어링(charge sharing)을 하는 I/O 라인이 스윙(swing)을 하기 위해서 필요하다.
도시된 바와 같은 제1도의 구성을 서브 블럭 2를 중심으로 생각하여 보면, 입출력 라인 4를 통하여 전달된 4개의 데이타는 입출력 라인 4에 각각 상응하여 구비되는 멀티플렉서 MUX를 통하여 데이타 경로에 전달된다. 이때, 멀티플렉서 MUX에 적당한 코딩이 가해져 메모리 셀로부터 입출력 라인에 전달된 4개의 데이타 중 2개만이 데이타 경로로 전달된다. 즉, 하나의 서브 블럭으로부터 최종적으로 2개의 데이타가 출력된다. 이를 전체적으로 메모리 셀 어레이 블럭 ULA, URA에서 보면 8개의 데이타가 출력되는 것이다. 데이타 경로에 전달된 데이타는 데이타 입출력핀 DQ를 통하여 외부에 전달된다.
제2도는 제1도에 따른 입출력 라인과 센스 앰프 사이의 전류 패스를 보이는 도면이다.
제2도에 도시된 하나의 서브 블럭 2의 상세회로를 보이는 도면으로서, 입출력 라인 4는 멀티플렉서에 접속하며, 각각의 입출력 라인에는 로드 트랜지스터 6-1, 6-2,....., 6-7, 6-8이 전원전압 사이에 접속하고 있다. 로드 트랜지스터 6-1, 6-2,....., 6-7, 6-8에는 제어 클럭 CLK가 각각 접속하고 있다. 제2도에 도시된 상세회로 구성에 있어서, 제1도에 도시된 선택 트랜지스터 NT는 턴온된 것으로 가정하여 선택 트랜지스터 NT의 구성은 생략하였다.
센스엠프 14는 엠모오스 센스앰프 8 및 피모오스 센스앰프 12를 가지고 있으며, 엔모오스 센스앰프 8은 비트라인 BL,에 교차 접속하는 에모오스 트랜지스터 16, 18을 구비하여, 피모오스 센스앰프 12는 비트라인 BL,에 교차 접속하는 피모오스 트랜지스터 24, 26을 구비하고 있다.
이러한 센스앰프 14에 접속하는 비트라인 BL,는 통상적으로 도시되어 있지 않은 등화 회로에 의하여 동일한 전위로 등화되고 난 후 통상 (1/2) VCC 레벨로 프리차아지하는 과정을 거치게 되며, 워드라인이 선택되어 메모리 셀의 데이타를 비트라인 BL,으로 독출한 다음 비트라인 BL 및사이의 미소 전위치를 증폭하게 됨은 당해 분야에 공지된 사실이다.
제어 클럭 CLK가 논리 로우 상태로 입력되면 로드 트랜지스터 6-1, 6-2,....... 6-7. 6-8은 모두 턴온되어 입출력 라인 4는 전원전압 레벨로 프리차아지 된다. 또한, 칼럼 선택선 CSL이 인에이블되면서 센스앰프 14에 연결된 비트라인 BL,중 낮은 레벨을 유지하고 있는 비트라인과 연결된 입출력 라인의 레벨은 전원전압 VCC보다 낮아지게 된다. 이때, 엔모오스 센스앰프 8이 동작하여 로드 트랜지스터 6-2, 6-3, 6-6, 6-7에 접속하는 입출력 라인 사이에는 전류 패스가 형성된다.
제2도에 도시되 굵은 실선으로 표시된 전류 패스 A는 비트라인 BL의 전압 레벨이 비트라인의 전압 레벨보다 낮은 경우의 전류 경로를 보이는 도면이며, 전류 패스 B는 비트라인의 전압 레벨이 비트라인 BL의 전압레벨보다 낮은 경우의 전류 경로를 보이는 도면이다.
이때, 로드 트랜지스터와 엔모오스 센스앰프 8 사이에 형성되는 전류 패스에 의한 전류는 약 0.5mA이다. 일반적으로, 8M x 8급 이상의 초고집적 반도체 메모리 장치에 있어서는 속도 개선을 위하여 SRAM등에서 사용중인 전류 센스 앰프등을 사용하여 스윙이 작은 비트라인을 채용하게 된다. 선택된 칼럼 선택선에 의하여 비트라인과 차아지 셰어링한 I/O라인이 작은 스윙을 하기 위해서는 로드 트랜지스터가 반드시 필요하며, 이러한 로드 트랜지스터에 의하여 약 0.5mA의 전류가 더 많이 소모되는 것이다.
이러한 데이터 전송 방법에 있어서, 서브 블록 2를 중심으로 하여 보면 4개의 메모리 셀을 선택하여 4쌍의 입출력 라인 6-1, 6-2,..., 6-7, 6-8에 데이타를 전달하여 멀티플렉서 MUX를 통하여 필요한 2개의 데이타를 전송하게 된다. 이러한 경우, 4개의 로드 트랜지스터는 더미 로드 트랜지스터(dummy load transistor)로서 불필요하게 동작하여 약 4mA(0.5mA x 8)의 전류가 소모된다. 즉, 필요한 데이타는 2개만이 선택되나, 8개의 로드 트랜지스터가 선택되고 그중 4개는 더미 트랜지스터로 동작하게 되어, 4개의 로드 트랜지스터의 작용에 의한 전류 소모가 발생하게 되는 것이다.
이를 메모리 셀 어레이 블럭 ULA를 중심으로 하여 보면 16개의 메모리 셀을 선택하여 16쌍의 입출력 라인에 데이타를 전달하여 멀티플렉서 MUX를 통하여 필요한 8개의 데이타를 전송하게 된다. 이러한 경우, 16개의 로드 트랜지스터는 더미로드 트랜지스터로서 불필요하게 동작하여 약 8mA(0.5mA x 16)의 전류가 소모된다. 즉, 필요한 데이타는 8개만이 선택되나, 32개의 로드 트랜지스터가 선택되고 그중 16개는 더미 트랜지스터로 동작하게 되어, 16개의 로드 트랜지스터의 작용에 의한 전류 소모가 발생하게 되는 것이다.
이를 제1도에 도시된 바와 같은 전체 메모리 셀 어레이 블럭 ULA, URA, DLA, DRA에서 보면 전류 소모량은 대폭적으로 증가하게 된다. 즉, 종래의 기술에 의한 반도체 메모리 장치에서는 원하지 않는 로드 트랜지스터의 동작으로 인하여 동작전류가 증가하여 전체적인 전력 소모가 발생하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 불필요한 로드 트랜지스터의 동작에 의한 전류 소모를 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 셀 어레이 블럭에 독립적으로 디코딩 신호를 입력하여 각 메모리 셀 어레이 블럭에 구비되는 로드 트랜지스터의 동작에 의한 전류 소모를 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.
이러한 본 발명의 목적은 반도체 메모리 장치에 있어서, 소정의 데이타를 저장하는 메모리 셀을 가지는 다수의 메모리 셀 어레이 블럭과, 로우 어드레스 및 칼럼 어드레스를 입력하여 메모리 셀을 지정하는 로우 디코더 및 칼럼 디코더와, 비트라인을 통하여 실리는 데이타를 증폭하여 출력하기 위한 센스앰프와, 센스앰프와 접속하여 증폭된 데이타를 데이타 경로에 전달하기 위한 입출력 라인과, 소정의 제어 신호에 제어되며 입출력 라인을 프리차아지하며 비트라인의 스윙을 제한하는 로드 트랜지스터를 적어도 구비하여, 메모리 셀 어레이 블럭을 독립적으로 인에이블하여 각각 선택되는 메모리 셀 어레이 블럭 내에서 지정되는 메모리 셀의 데이타를 동시에 데이타 경로로 출력함을 특징으로 하는 장치를 제공함으로써 달성된다.
이하 본 발명을 첨부한 도면을 참조하여 더욱 상세하게 설명한다.
제3도는 본 발명에 의한 반도체 메모리 장치를 보이는 도면이다.
제3도에 도시된 반도체 메모리 장치는 칼럼 어드레스 신호를 입력하는 칼럼 어드레스 디코더와, 로우 어드레스를 입력하는 로우 어드레스 디코더의 출력에 의하여 지정되는 다수의 메모리 셀을 각각 구비하는 4개의 메모리 셀 어레이 블럭 ULA, URA, DLA, DRA 가 상하 좌우에 각각 배열되어 있다.
하나의 메모리 셀 어레이 블럭 ULA, URA, DLA, DRA내의 각각의 서브 블럭 2에는 각각 4쌍의 입출력 라인 4와, 각각의 입출력 라인 4에 구비되는 4쌍의 로드 트랜지스터 6과, 입출력 라인 4에 상응하는 센스앰프와, 입출력 라인 4과 센스 앰프를 디코딩 신호에 따라 접속하는 선택 트랜지스터 NT를 구비하고 있다.
본 발명에 의한 반도체 메모리 장치에 있어서는 메모리 셀 어레이 블럭 ULA내의 서브 블럭 2에서 각각 4개의 데이타가 선택될 수 있도록 코딩을 조정하였다. 즉, 메모리 셀 어레이 블럭 ULA내에서 8개의 데이타가 출력될 수 있다. 이는 종래의 기술에 있어서는 메모리 셀 어레이 블럭 ULA 내에서 4개의 데이타만이 출력되었으나, 본 발명에서는 각각의 메모리 셀 어레이 블럭을 독립적으로 제어하여 디코딩 신호를 독립적으로 인가하여, 하나의 메모리 셀 어레이 블럭 내에서 8개의 데이타가 출력될 수 있도록 하였다.
즉, 종래의 기술에 의한 반도체 메모리 장치에서는 메모리 셀 어레이 블럭 ULA, URA는 디코딩 신호를 공통으로 입력하여 사용하나, 본 발명에서는 각각의 메모리 셀 어레이 블럭에 상응하는 디코딩 신호를 분리하여 인가하게 되는 것이다.
이를 메모리 셀 어레이 블럭 ULA 내의 서브 블록 2를 중심으로 하여 보면, 서브 블럭 2내에서 4개의 데이터가 동시에 출력될 수 있도록 코딩을 조정함으로써 불필요하게 더미 트랜지스터로 작용하는 로드 트랜지스터가 없도록 한다. 즉, 본 발명에 있어서, 메모리 셀 어레이 블럭 ULA내의 두 개의 서브 블럭에서 출력되는 8개의 모든 데이타는 8쌍의 입출력 라인에 모드 전달된후 멀티플랙서 MUX를 통하여 데이타 경로로 전달된다.
따라서, 본 발명에 의한 반도체 메모리 장치에서는 종래의 기술에서와 같은 동작전류의 감소를 방지할 수 있게 된다.
상술한 바와 같은 본 발명에 의한 반도체 집적장치는 본 발명의 최적의 실시예를 설명한 것으로, 본 발명의 사상의 범위를 벗어나지 않는 범위 내에서 다양하게 실시할 수 있음은 당해 분야에 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다. 예를 들어, 각 입출력 라인에 구비되는 로드 트랜지스터는 본 발명에서는 피모오스 트랜지스터로 구성하였지만 이를 엔모오스 트랜지스터로 실현하여도 동일한 효과를 얻을 수 있음은 자명하다.
본 발명에 의하여 메모리 셀 어레이 블럭에 독립적으로 디코딩 신호를 입력하여 각 메모리 셀 어레이 블럭에 구비되는 로드 트랜지스터의 동작에 의한 전류 소모를 방지할 수 있는 효과가 있다.

Claims (1)

  1. 반도체 메모리 장치에 있어서, 소정의 데이타를 저장하는 메모리 셀을 가지는 다수의 메모리 셀 어레이 블럭과, 로우 어드레스 및 칼럼 어드레스를 입력하여 상기 메모리 셀을 지정하는 로우 어드레스 디코더 및 칼럼 어드레스 디코더와, 비트라인을 통하여 살리는 상기 데이타를 증폭하여 출력하기 위한 센스 앰프와, 상기 센스앰프와 접속하여 증폭된 상기 데이타를 데이터 경로에 전달하기 위한 입출력 라인과, 소정의 제어신호에 제어되며 상기 입출력 라인을 프리차아지하며 상기 입출력 라인의 스윙을 제한하는 로드 트랜지스터를 적어도 구비하고, 상기 메로리 셀 어레이 블럭을 독립적으로 인에이블하여 각각 선택되는 상기 메모리 셀 어레이 블럭 내에서 지정되는 상기 메모리 셀의 데이타를 동시에 상기 데이타 경로로 출력함을 특징으로 하는 반도체 메모리 장치.
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