KR0158933B1 - 반도체 기억 장치 - Google Patents

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KR0158933B1
KR0158933B1 KR1019940010384A KR19940010384A KR0158933B1 KR 0158933 B1 KR0158933 B1 KR 0158933B1 KR 1019940010384 A KR1019940010384 A KR 1019940010384A KR 19940010384 A KR19940010384 A KR 19940010384A KR 0158933 B1 KR0158933 B1 KR 0158933B1
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준이치 시카타니
다카시 마키
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

반도체 기억 장치는 다수의 메모리 셀과, 외부 유니트로부터 공급된 어드레스 정보에 의해 식별된 메모리셀이 다수의 메모리 셀에 존재하지 않는경우가 있는 다수의 메모리 셀에서 하나의 메모리 셀을 외부 유니트에 의해공급된 어드레스 정보에 따라 선택하기 위한 선택 수단과, 다수의 메모리 셀이접속되며 선택된 메모리 셀로부터 읽혀내진 데이타가 전송되며 어드레스 정보에의해 식별된 메모리 셀이 다수의 메모리 셀에 존재하지 않는 경우에 플로팅상태에 놓일 수도 있는 데이타 라인과, 상기 데이타 라인을 통하여 전송된데이타를 중폭하기 위한 증폭기와, 상기 데이타 라인에 공급되는 데이타의 전위레벨을 래칭하기 위한 래칭 회로와, 데이타 라인의 메모리 셀로부터 읽혀내진데이타를 수신하는 시간을 포함하는 소정의 '주기에서 상기 래칭 회로가 부동작상태가 되도록 래칭 회로를 제어하기 위한 제어 수단을 구비한다.

Description

반도체 기억 장치
제1도는 종래의 SRAM 을 도시하는 블록도.
제2도는 제1도에 도시된 SRAM 내에 제공된 메모리 셀을 예시하는 회로도.
제3도는 판독 동작시의 제2도에 도시된 메모리 셀을 예시하는 등가 회로도.
제4도는 판독 동작시에 메모리 셀 데이터 H 가 기억된 제2도에 도시된 메모리 셀의 상태를 예시하는 회로도.
제5도는 판독 동작시에 메모리 셀 데이터 L 이 기억된 제2도에 도시된 메모리 셀의 상태를 예시하는 회로도.
제6도는 제1도에 도시된 종래의 SRAM 에 대한 문제점을 예시하는 회로도.
제7도는 버스구동 스택 회로가 접속된 비트선 RBL 을 구비한 회로를 예시하는 회로도.
제8도 및 제9도는 제7도에 도시된 회로의 문제점을 예시하는 회로도.
제10도는 본 발명의 실시예에 따른 반도체 기억 장치(SRAM)를 예시하는 블록도.
제11도는 제10도에 도시된 반도체 기억 장치의 부분 요소를 세부적으로 예시하는 블록도.
제12도는 제10도에 도시된 반도체 기억 장치의 부분 요소를 세부적으로 예시하는 회로도.
제13도는 제10도의 도시된 반도체 기억 장치의 부분 요소를 세부적으로 예시하는 회로도.
제14도는 블록 감지 증폭기를 구성하는 버퍼 회로를 예시하는 회로도.
제15도는 블록 감지 증폭기를 구성하는 버퍼 회로의 동작을 예시하는 회로도.
제16도는 활성화되었을 때의 블록 감지 증폭기를.구성하는 버퍼 회로를 예 시하는 등가 회로도.
제17도는 블록 감지 증폭기를 구성하는 버퍼 회로 동작을 예시하는 회로도.
제18도는 블록 버스 구동 스택 회로의 1 비트 구조를 예시하는 회로도.
제19도는 블록 버스 구동 스택 회로의 1 비트 구조의 동작을 예시하는 회로도.
제20도는 활성화되었을 때의 블록 버스 구동 스택 회로의 1 비트 구조에 대한 등가 회로를 예시하는 회로도.
제21도는 블록 버스 구동 스택 회로의 1 비트 구조 동작을 예시하는 회로도
제22도는 판독용 블록 비트선과 판독용 메인 비트선간의 관계를 예시하는 회로도.
제23도는 펄스 발생부를 예시하는 회로도.
제24도는 블록 버스 구동 스택 제어 신호 BCL 와 메인 버스 구동 스택 제어 신호 MCL 를 예시하는 회로도.
제25도는 제10도에 도시된 SRAM 의 동작을 예시하는 시간흐름 도표.
* 도면의 주요부분에 대한 부호의 설명
51 : 어드레스 레지스터 52 : 선행-디코더
53,54,55 : 로우 디코더 56,57,58 : 블록 디코더
59,60,61 . 블록 감지 증폭기 62 : 블록 버스 구동 스택 회로
63 : 칼럼 디코더 64 : 메인 감지 증폭기
65 : 메인 버스 구동 스택 회로
본 발명은 반도체 기억 장치에 관한 것으로서, 특히 전류가 정상적으로 흐르지 않는 CMOS 인버터와 같은 회로로 구성되며, 메모리 셀로부터 비트선(데이터 선)을 통해 판독된 데이터를 증폭하기 위한 감지 증폭기를 구비하는 반도체 기억 장치에 관한 것이다.
종래, 차동 증폭기가 사용된 전류 검출형 감지 증폭기를 구비하는 스태틱 랜 덤 액세스 메모리(SRAM)의 반도체 기억 장치는 공지되어 있다.
이 전류 검출형 감지 증폭기는 구동능력이 뛰어나다. 따라서, 칩 면적의 증대화 및 대용량화에 수반하여, 비트선이 증가하고 비트선의 배선 부하 및 비트선에 접속된 트랜지스터의 게이트 부하가 증가된 경우에도, 판독 동작의 고속화가 가능하다.
그러나, 이 전류 검출형 감지 증폭기는 자신을 구성하는 차동 증폭기에서 전류가 정상적으로 흐르기 때문에 소비전력이 커지는 문제점이 있다.
이에 대하여, pMOS 트랜지스터와 nMOS 트랜지스터로 구성된 CMOS 인버터는 입력이 고레벨 상태(H) 또는 저레벨 상태(L)의 둘 중 하나인 경우에서는 전류가 정상적으로 흐르지 못하므로 이러한 CMOS 인버터로 감지 증폭기를 구성하는 경우에는 소비전력의 저감화를 도모할 수 있다.
그러나, 종래의 CMOS 인버터는 구동능력이 열악하고 판독 동작을 고속으로 실행할 수 없기 때문에, 작은 용량을 갖는 SRAM 의 감지 증폭기에는 사용될수 있으나 대용량을 갖는 SRAM 에는 적당하지 않다.
그러나 SRAM 의 대용량에 의해 비트선이 길어지는 경우에는, 메모리 매트릭스(메모리 셀 어레이)를 분할하여, 즉 비트선을 분할하고 분할한 비트선마다 CMOS 인버터를 감지 증폭기로서 제공하면, 감지 증폭기 1개씩의 부하를 감소시킬수 있다. 그러므로 이와같이 하면, CMOS 인버터를 감지 증폭기로 사용하였다 하더라도 판독 동작은 고속으로 실행할 수 있다.
최근에 소비 전력의 저감화를 도모할 수 있는 CMOS 인버터로 감지 증폭기를 구성하여 이루어지는 SRAM의 개발이 행해지고 있다.
여기에 종래의 CMOS 인버터로 감지 증폭기를 구성하여 이루어지는 SRAM으로서 제1도에 도시하는 바와 같은 것이 제안되었다.
제1도에 있어서, 1은 칩 본체(SRAM 본체)로서, 메모리 셀이 배열되어 있는 메모리 매트릭스(2), 외부 유닛으로부터 공급되는 어드레스 신호를 수신하기 위한 어드레스 레지스터(3), 로우(row) 디코더(4), 워드선 버퍼(5), 칼럼(co1umn)디코더(6), 감지 증폭기 회로(7), 출력 데이터(Dout)로서 감지 증폭기 회로(7)에서 외부 유닛으로 데이터를 출력하기 위한 출력 데이터 버퍼(8), 외부 유닛으로부터 공급되는 입력 데이터(Din)를 수신하기 위한 입력 데이터 레지스터(9), 기록 증폭기(10), 칼럼 선택기(11), 외부 유닛으로부터 공급되는 클록 신호를 수신하기 위한 클록 버퍼(12), 상기 클록 버퍼(12)에 의해 수신된 클록 신호에 따라 소정의 펄스 신호를 발생하는 펄스 발생기(13) 및 기록 제어를 위해 사용된 기록 인에이블신호(WE)를 수신하는 WE 레지스터(14)를 구비한다. 어드레스 레지스터(3)에 의해 수신된 어드레스 신호에 포함되어 있는 로우 어드레스 신호는 로우 디코더(4)에의해 디코딩되며, 워드선 선택 신호는 로우 디코더(4)로부터 출력된다. 워드선 버퍼(5)는 로우 디코더(4)로부터 제공된 워드선 선택 신호에 따라 메모리 매트릭스 (2)에 배열된 워드선을 구동한다. 어드레스 레지스터(3)에 의해 수신된 어드레스 신호에 포함되어 있는 칼럼 어드레스 신호는 칼럼 디코더(6)에 의해 디코딩되며 칼럼 선택 신호는 칼럼 디코더(6)로부터 출력된다. 감지 증폭기는 메모리 매트릭스 (2)의 동일한 로우 어드레스에 의해 식별된 메모리 셀 중에서 칼럼 디코더(6)로부 터 출력된 칼럼 선택 신호에 의해 식별된 칼럼(비트선)과 접속된 메모리 셀의 데이터를 증폭하고 출력한다. 입력 데이터 레지스터(9)에 의해 수신된 입력 데이터 (Din)는 기록 증폭기(10)에 의해 메모리 매트릭스 내에 기록된다. 기록 동작에서, 칼럼 선택기(11)는 칼럼 디코더(6)로부터 출력된 칼럼 선택 신호에 따라 칼럼(비트 선)을 선택한다.
제1도에 도시된 SRAM의 메모리 셀 각각은 제2도에 도시된 바와같이 구성된다. 제2도에 있어서, 메모리 셀은 기록용 워드선(WWL, /WWL), 판독용 워드선(RWL, /RWL), 기록용 비트선(WB1) 및 판독용 비트선(RBL)에 연결된다(이하, /WWL 및 /RWL 은 각각 WWL 및 RWL 의 반전 신호인 WWL 및 RWL을 나타내는 것으로 하며, 도면에도 적용되는 것으로 한다). 메모리 셀은 CMOS인버터(15,16,17) 및 전송 게이트(18,19,20)를 구비한다. 전송게이트 (18,19,20)는 pMOS 트랜지스터(21)와 nMOS 트랜지스터(24)의 구성 세트,pMOS 트랜지스터(22)와 nMOS 트랜지스터(25)의 구성 세트 및 pMOS 트랜지스터(23)와 nMOS 트랜지스터(26)의 구성 세트로 각각 구성된다.
이 메모리 셀에 있어서, 기록 동작을 하는 경우, 기록용 워드선 WWL은 고레벨 H(하이 레벨), 기록용 워드선 /WWL 은 저레벨 L(로우 레벨), 판독용워드선 RWL 은 L, 판독용 워드선 /RWL 은 H 로 되고, 전송 게이트(18)는 온(ON) 상태, 다른 전송 게이트(19,20)는 오프(OFF) 상태가 된다.
고레벨을 갖는 H 데이터가 메모리 셀에 기록되는 경우에서는, 기록용 비트선 WBL 이 고레벨 H 로 되어 노드(27)는 고레벨 H 로, 다른 노드(28)는 저레벨 L 로 전환된 후에, 기록용 워드선 WWL 과 /WWL 은 각각 저레벨 L과 고레벨 H 로 변환되어서 전송 게이트(18)는 오프 상태가 되고 다른 전송게이트(19)는 온 상태가 된다. 이 결과, CMOS 인버터(15,16)로 플립플롭 회로가 구성되고, 노드(27)는 H, 노드(28)는L 의 상태가 유지된다. 즉, H데이터가 메모리 셀에 기억된다.
한편, L 데이터가 메모리 셀에 기록되는 경우에, 기록용 비트선이 WWL은 L, /WWL은 H 이 되어서 노드(27)는 L, 노드(28)는 H 가 된 후에, 기록용 워드선 WWL 과 /WWL 은 각각 저레벨 L 과 고레벨 H 로 전환되어, 전송 게이트(18)는 오프 상태가 되고, 다른 전송 게이트(19)는 온 상태가 된다. 그 결과, CMOS 인버터는 플립플롭을 구성해서 노드(27,28)는 각각 저레벨 L 과 고레벨 H 이 된다. 즉, 저레벨을 갖는 L 데이터가 메모리 셀에 기억된다.
그 외에, 판독 동작시에, 기록용 워드선 WWL은 L, /WWL은 H 이며 판독용 워드선 RWL은 H, /RWL은 L 이어서 전송 게이트(18)는 오프, 다른 전송 게이트(19,20)는 온 상태가 된다. 이 결과, 판독 동작의 메모리 셀은제3도에 도시된 것과 같은 등가 회로로 나타낼 수 있다. 이 경우에서 고레벨을 갖는 H 데이터가 메모리 셀에 기록되는 경우, 즉 노드(27, 28)가 제4도에 도시된바와같이 각각 고레벨 H 와 저레벨 L 이 될 때, 판독용 비트선 RBL 은 고레벨 H 이 된다. 다른 한편, 저레벨을 갖는 L 데이터가 메모리 셀에 기록되는경우, 즉, 노드(27,28)가 제5도에 도시된 바와같이 각각 저레벨 L 과 고레벨H 가 될 때, 판독용 비트선 RBL 은 저레벨 L 이 된다.
상기 구조를 갖는 SRAM 에서 각 로우 어드레스 신호가 n 개 비트를 갖는 경우에, 로우 어드레스 메모리 셀의 세트는 각 로우 어드레스 신호에 의해 2n개 세트의 로우 어드레스 메모리 셀 중에서 식별될 수 있다. 2i(i n)개 세트의 로우 어드레스 메모리 셀이 메모리 매트릭스(2)에 포함되었다면, n 비트를 갖는 로우어드레스에 의해 식별될 수 있는 로우 어드레스 메모리 셀의 세트 수 2n가 실제로 메모리 매트릭스(2)에 포함된 로우 어드레스 셀 세트의 수 2i보다 크기 때문에, 로우 어드레스 신호에 의해 식별된 한 세트의 로우 어드레스 메모리 셀이 메모리 매트릭스(2)에 포함되지 않는 경우가 발생할 수도 있다. 이 경우에 다음 문제가 발생한다.
감지 증폭기(7)는 제6도에 도시된 바와같이 CMOS 인버터로 구성된다. 즉 CMOS 인버터는 고전압 전원선 VCC 와 저전압 전원선 VSS 사이에서 서로 직렬로 접속된 pMOS 트랜지스터(29)와 nMOS 트랜지스터(30)로 구성된다. 메모리매트릭스(2)에 존재하지 않는 로우 어드레스 메모리 셀의 세트를 식별하는 로우 어드레스 신호가 메모리 매트릭스(2)에 공급된다면, 감지 증폭기(7)에 접속된 판독용비트선 RBL 은 플로팅(f1oating) 상태가 되어버린다. 그 결과, 제6도에 도시된 바와같이, 전류 IA는 감지 증폭기(7)를 구성하는 CMOS 인버터를 통과한다. 이 전류 IA는 통과 전류(through curreut)로 칭해진다. 이 통과 전류는 소비 전력 을 증가시키고, 트랜지스터 성능의 악화를 가속시키며, DC 테스트를 방해하는 등의 원인이 되어 감지 증폭기로 CMOS 인버터를 사용하는 이점이 없어져 버린다.
상기 문제를 해결하기 위해, 래치 회로의 일종인 버스 구동 스택 회로가 제7도에 도시된 바와같이 판독용 비트선 RBL 에 접속되는 것이 제안될 수 있다.
제7도에 있어서, 다른 로우 어드레스에 의해 식별되는 메모리 셀(31,32)이 판독용 비트선 RBL 에 접속된다. 감지 증폭기(7)를 구성하는 CMOS 인버터와 CMOS 인버터(35,36)로 구성된 버스 구동 스택 회로 모두는 판독용 비트선 RBL에 접속된다. 버스 구동 스택 회로(34)는 판독용 비트선 RBL 을 제어해서, 메모리 매트릭스(2)에 포함되지 않은 로우 어드레스 메모리 셀의 세트를 식별하는 로우어드레스가 메모리 매트릭스(2)에 공급되는 경우에, 판독용 비트선 RBL을 고레벨 H 또는 저레벨 L 로 유지시켜, 판독용 비트선 RBL 이 플로팅 상태가 되지 않도록 하여 감지 증폭기(7)를 구성하는 CMOS 인버터 (33)에 관통 전류가 흐르지 않도록 하는 것이다.
예를들어, 고레벨을 갖는 H 데이터가 메모리 셀(31)로부터 판독되면, 버스 구동 스택 회로(34)의 CMOS 인버터(35)의 출력은 L, 인버터(36)의 출력은H 가 되고 버스 구동 스택 회로(34)의 입출력 노드(37)는 고레벨 H 로 고정되어, 다음 판독 동작이 실행될 때까지 판독용 비트선 RBL 은 고레벨 H로 유지된다. 한편, 저레벨을 갖는 L 데이터가 메모리 셀(31)로부터 판독되면, CMOS 인버터(35)의 출력은 H, 인버터(36)의 출력은 L 이 되고 입출력 노드(37)는 저레벨 L 로 고정되어, 다음 판독 동작이 실행될 때까지 판독용 비트선(RBL)은 저레벨 L 로 유지된다.
상술된 바와같이, 버스 구동 스택 회로(34)를 사용하는 경우에는, 판독용 비트선(RBL)을 항상 H 또는 L 로 유지할 수 있기 때문에, 메모리 매트릭스(2)에 존재하지 않는 로우 어드레스 메모리 셀의 세트를 식별하는 로우 어드레스 신호가 메모리 매트릭스(2)에 공급되는 경우에 있어서도, 판독용 비트선(RBL)이 플로팅 상태가 되는 것을 피하여, 감지 증폭기(7)를 구성하는 CMOS 인버터(33)에 관통 전류 IA가 흐르지 않도록 할 수 있다.
그러나, 제7도에 도시된 바와같은 버스 구동 스택 회로(34)를 구비하는 SRAM 에서, H 데이터가 메모리 셀(31)로부터 판독되고 판독용 비트선 RBL이 고레벨 H 상태로 유지되어 있는 경우에 있어서 L 데이터가 메모리 셀(32)로부터 판독되는 경우에 문제가 발생한다
이러한 문제는 제8도를 참고하여 설명될 것이다. 제8도에 있어서, 메모리셀 (32)은 제2도에 도시된 CMOS 인버터(15,16,17)에 응답하는 다른 CMOS 인버터(38,39,40)로 구성된다. CMOS 인버터(40)는 pMOS트랜지스터 (41)와 nMOS 트랜지스터(42)로 구성되고, 다른 CMOS 인버터(38,39)는 상기 CMOS인버터(40)와 동일한 구조를 갖는다. 제2도에 도시된 전송 게이트(18, 19,20)에 대응하는 전송 게이트는 제8도에서 생략되어 있다. 버스 구동 스택 회로(34)에서 CMOS 인버터(36)는 pMOS 트랜지스터(43)와 nMOS 트랜지스터 (44)로 구성되며, 다른 CMOS 인버터(35)는 상기 CMOS 인버터(36)와 동일한 구조를 갖는다.
판독용 비트선 RBL 이 고레벨 H 에서 유지되는 경우에, 버스 구동 스택회로 (34)에서 CMOS 인버터(35)의 출력은 저레벨 L 이어서 pMOS 트랜지스터 (43)는 온 상태이고 nMOS 트랜지스터(44)는 오프 상태가 된다. 또한, L데이터가 메모리 셀(32)에 기억되는 경우, 메모리 셀(32)의 노드(45)는 L, 노드(46)는 H 이어서 pMOS 트랜지스터(41)는 오프 상태이고 nMOS 트랜지스터(42)는 온 상태가 된다. 그러므로, L 데이터가 메모리 셀(32)로부터 판독되는경우에, 판독용 비트선(RBL)으로부터 메모리 셀(32)의 nMOS 트랜지스터(42)를통해 저전압 전원선 VSS 까지 전류 IB가 흐름으로써, 판독용 비트선(RBL)의 레벨은 H 에서 L로 풀다운 된다. 이 경우, VCC 전 원선으로부터 버스 구동 스택회로(34)의 pMOS 트랜지스터(43)를 통해 판독용 비트선 RBL에 전류 Ic 가 공급되기 때문에 판독용 비트선 RBL을 H 에서 L 로 풀 다운하는 경우, 필요 이상의 시간을 필요로 한다는 문제점이 있다.
그 외에, 메모리 셀(31)로부터 L 데이터가 판독되고 판독용 비트선 RBL은 L 로 되어 있는 경우, 다음에 H 데이터가 메모리 셀(32)로부터 판독되는경우에 있어서도 동일한 문제점이 발생한다.
이 문제점은 제9도를 참고하여 설명될 것이다. 제9도에 있어서, 판독용 비트선 RBL 이 저레벨에서 유지되는 경우에, 버스 구동 스택 회로(34)에서 CMOS 인버터(35)의 출력은 고레벨 H 가 되어 pMOS 트랜지스터(43)는 오프 상태이고 nMOS 트랜지스터는 온 상태로 된다. 게다가 H 데이터가 메모리 셀(32)에 기억되어 있는 경우, 메모리 셀(32)의 노드(45)는 H, 노드(46)는 L 이 되어 pMOS 트랜지스터(41)는 온 상태, nMOS 트랜지스터(42)는 오프 상태로된다. 그러므로 이 메모리 셀(32)로부터 H 데이터가 판독되는 경우에는, VCC전원선으로부터 메모리 셀(32)의 pMOS 트랜지스터(41)를 통해 판독용 비트선RBL에 전류 ID가 공급됨으로써, 판독용 비트선 RBL의 전위 레벨은 L 에서 H로 풀업된다.
그러나, 이 경우에 판독용 비트선(RBL)으로부터 버스 구동 스택회로 (34)의 nMOS 트랜지스터(44)를 통해 VSS 전원선에 전류 IE가 흘러 버리기 때문에 판독용 비트선 RBL 을 L 에서 H 로 풀업하는 경우 필요 이상의 시간이 걸리게 된다
상술한 바와같이, 제7도에서 도시된 것과 같은 버스 구동 스택 회로(34)가제공된 SRAM 에서, 버스 구동 스택 회로(34)에 의해 유지되어 있는 판독용 비트선 RBL의 전위 레벨과 반전 관계에 있는 전위 레벨의 데이터가 판독되는 경우, 판독용 비트선 RBL의 전위 레벨을 반전시키는 데 필요 이상의 시간을 필요로 하기때문에 판독의 고속화를 이를 수 없다고 하는 문제점이 있다.
그 외에도, 제7도에 도시된 SRAM 에서, 메모리 셀(32)로부터의 출력 전위가 버스 구동 스택 회로(34)의 CMOS 인버터(36)의 출력 전위를 극복하고 CMOS 인버터(33)의 임계 전압을 만족시키기 않으면 안되기 때문에, 공정의 불균일에 대한 마진이나 전원 전압에 대한 동작 마진이 좁다고 하는 문제가 있다.
따라서, 본 발명의 목적은 앞에 언급된 종래 기술의 단점들이 제거된 새롭고유용한 반도체 기억 장치를 제공하는데 있다.
본 발명은 특히, 선택된 메모리 셀로부터 비트선에 판독된 데이터를 증폭하기 위한 감지 증폭기를 CMOS 인버터 등, 정상적으로 전류가 흐르지 않는 회로로구성하여 이루어지는 반도체 기억 장치로서, 판독의 고속화를 꾀할 수 있음과 동시에, 공정의 불균일에 대한 마진이나 전원 전압에 대한 동작 마진을 넓게 할 수 있도록 한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 목적은 다수의 메모리 셀과: 외부 유닛으로부터 공급된 어드레스정보에 따라 다수의 메모리 셀에서 하나의 메모리 셀을 선택하기 위한 선택 수단을 포함하는데, 상기 외부 유닛으로부터 공급된 어드레스 정보에 의해 식별된 메모리셀이 다수의 메모리 셀에서 존재하지 않는 경우가 있으며: 다수의 메모리 셀이 접속되며, 어드레스 정보에 의해 식별된 메모리 셀이 다수의 메모리 셀에서 존재하지 않을 때 플로팅 상태로 되고, 선택 수단에 의해 선택된 메모리 셀로부터 판독된 데이터를 전송시키는 데이터선과: 데이터선에 접속되어 이 데이터선을 통하여 전송된 데이터를 증폭하는 증폭기와: 데이터선에 접속되어 데이터 선에 공급되는 데이터의 전위 레벨을 래칭(1atching)하는 래치 회로와: 래치 수단에 접속되어 데이터선이 메모리 셀로부터 판독된 데이터를 수신하는 시간을 포함하는 소정의 주기 동안에는래치 수단이 비활성 상태에 있도록 래치 수단을 제어하는 제어 수단을 구비한 반도체 기억장치에 의해 달성된다
본 발명에 따르면, 래치 회로는 데이터선에 메모리 셀로부터 판독된 데이터가 수신되는 시간을 포함하는 소정의 주기 동안에는 비활성화된다. 그러므로, 래치 회로에 의해 래치된 전위 레벨의 반대 전위 레벨을 갖는 데이터가 데이터선에 공급 되는 경우에, 래치 회로와 데이터선 사이에서는 전류가 흐르지 않는다. 즉, 데이터 선의 전위 레벨은 래치 회로에 의해 래치된 전위 레벨의 반대 전위 레벨을 갖는 데 이터가 데이터선에 제공될 때에 신속하게 변화될 수 있다. 그 결과로 판독 속도를 증가시킬 수 있다.
본 발명의 부가의 목적에 대한 특징과 이점은 첨부 도면과 관련한 다음의 세부 설명을 통해 명백해질 것이다.
본 발명의 실시예가 제10도 내지 제25도를 참고하여 설명될 것이다. 본 실시예에 있어서, 본 발명은 SRAM 에 적용된다
제10도는 본 발명 실시예에 따른 SRAM 의 필수 부분 요소들을 도시한다. 제10도에 도시된 SRAM 은 9 워드와 4 비트의 물리적 크기 및 18 워드와 2 비트의 논리적 크기를 갖는다 제10도를 참고하면 칩(47)은 메모리 셀 블록 (48, 49,50), 어드레스 레지스터(51), 선행-디코더(52), 로우 디코더(53, 54, 55), 블록디코더(56, 57, 58), 블록 감지 증폭기(59, 60, 61), 블록 버스 구동 스택 회로(62), 칼럼 디코더(63), 메인 감지 증폭기(64), 메인 버스 구동 스택 회로(65), 출력 데이터 버퍼(66), 입력 데이터 레지스터(67), 메인 기록 증폭기(68), 칼럼 선택기(69), 클록 버퍼(70), 펄스 발생기(71) 및 WE 레지스터(72)를 구비한다.
각각의 메모리 셀 블록(48, 49)은 4 워드 및 4 비트의 물리적 크기에 해당하는 용량을 갖는다 메모리 셀 블록(50)은 1 워드 및 4 비트의 물리적 크기에 해당하는 용량을 갖는다 어드레스 레지스터(51)는 5 비트 A5, A4, A3, A2 및 A1 를 갖고 외부 유닛으로부터 공급된 어드레스 신호를 수신한다. 두 비트 A5, A4는 선택될 블록 어드레스를 식별하기 위한 블록 어드레스 신호로 사용되고, 또다른 두 비트 A3, A2는 선택될 로우 어드레스를 식별하기 위한 로우 어드레스 신호로 사용되며, 나머지 한 비트 A1는 선택된 칼럼 어드레스를 식별하기 위한 칼럼 어드레스 신호로 사용된다. 선행-디코더(52)는 어드레스 신호 A5, A4, A3, A2 및 A1 에 포함된 블록 어드레스 신호 A5, A4 및 로우 어드레스 신호 A3, A2를 선행-디코딩 하고 보수 형태를 갖는 블록 어드레스 신호 A5, /A5, A4 및 /A4 및 로우 어드레 스 신호 A3, /A3, A2 및 /A2를 출력한다 각각의 로우 디코더(53, 54, 55)는 선행-디코더(52)에서 공급된 로우 어드레스 신호 A3, /A3, A2 및 /A2를 디코딩 하고 신호를 선택하여 워드선으로 출력한다. 각각의 블록 디코더(56, 57, 58)는 선행-디코더(52)에서 공급된 블록 어드레스 신호 A5, /A5, A4, 및 /A4를 디코딩하고 신호를 선택하는 블록을 출력한다.
블록 감지 증폭기(59, 60, 61)는 각각 메모리 셀 블록(48, 49, 50)에 접속되어 있고, 각각의 블록 감지 증폭기(59, 60, 61)는 메모리 셀 블록(48, 49, 50)중의 해당 블록으로부터 판독된 데이터를 증폭한다. 블록 버스 구동 스택 회로(62)는 블록 감지 증폭기(61)를 구성하는 버퍼 회로에 정상적으로 전류가 흐르지않도록 하기 위해 블록 감지 증폭기(61)에 대응하여 연결되어 있다. 칼럼 디코더(63)는 어드레스 레지스터(51)에 의해 수신된 어드레스 신호 A5, A4, A3, A2,A1에 포함된 칼럼 어드레스 신호 A1를 디코딩하고, 신호 A1, /A1를 선택하는 칼럼을 출력한다. 메인 감지 증폭기(64)는, 칼럼 디코더(63)로부터 출력된 칼럼 선택신호 A1,/A1에 의해 식별된 칼럼내에서, 메모리 셀 블록 (48,49,50)중 한 블록에 대한 로우 어드레스에 의해 식별된 메모리 셀 중에서 한 메모리 셀로부터의 출력을 증폭한다. 메인 버스 구동 스택 회로(65)는 메인증폭기(64)를 구성하는 버퍼 회로에 정상적으로 전류가 흐르지 않도록 하기 위해 메인 감지 증폭기(64)에 대응하여 연결되어 있다. 출력 데이타 버퍼(66)는 메인 감지 증폭기(64)로부터 출력되는 데이타를 출력 데이타 Dout로서 외부로 출력하기 위한 회로이다. 입력 데이타 레지스터 (67)는 외부 유닛으로부터 공급되는 입력 데이타 Din를 수신한다. 기록증폭기 (68)는 입력 데이타 레지스터(67)에 기록된 입력 데이타Din 을 메모리 셀 블록 (48,49,50)의 선택된 메모리 셀에 기록한다. 칼럼 선택기(69)는 기록 동작시에 칼럼 디코더(63)로부터 출력된 칼럼 선택신호 A1,/A1에 기초하여 각각의 메모리 셀블록 (48,49,50)에서 하나의 블록을 선택한다.
클록버퍼(70)는 외부 유닛으로부터 공급되는 클록신호 CLK 를 수신한다. 펄스 발생기 (71)는 클록펄스(70)에 수신된 클록신호CLK에 기초하여, 블록 버스 구동 스택 회로 (62)를 제어하는 블록버스구동 스택제어 신호BCL 또는 메인 버스 구동 스택회로 (65)를 제어하는 메인 버스 구동 스택제어신호 MCL등 소정의 펄스신호를 출력한다. WE 레지스터는 기록 동작을 제어하기 위해 사용되는 기록 인에이블 신호(WE)를 수신한다.
제11도에 있어서, 블록 제어 버퍼(73)는 블록 버스 구동 스택 제어 신호BCL를 제공하며, 펄스 발생기(71)와 블록 제어 버퍼 (73)는 블록 버스 구동 스택제어 신호선(74)에 접속되며, 블록 제어 버퍼(73)와 블록 버스 구동 스택 회로 (62)는 블록 버스 구동 스택 제어 신호선(75)에 접속된다. 그 외에도, 메인 제어버퍼(76, 77)는 메인 버스 구동 스택 제어 신호 MCL를 위해 제공되며, 펄스 발생기(71)와 메인 제어 버퍼(76)는 메인 버스 구동 스택 신호선(78)에 접속되고, 메인 제어 버퍼(76, 77)는 메인 버퍼 구동 스택 신호선(79)에 접속되며, 메인 제어버퍼(77)와 메인 버스 구동 스택 회로(65)는 메인 버스 구동 스택 신호선(80)에접속된다. 메인 비트선 MBL1, MBL2, MBL3 및 MBL4은 메모리 셀 블록(48,49, 50)에 의해 공유된다.
제12도는 제10도에 도시된 판독 동작에 착안하여 SRAM의 부분 요소를 상세하게 도시하며, 상기 부분 요소는 메모리 셀 블록(48), 로우 디코더(53), 블록디코더(56), 블록 감지 증폭기(59), 메인 감지 증폭기(64) 및 메인 버스 구동 스택회로(65)를 포함한다.
제13도는 판독 동작의 관점에서 SRAM 의 부분 요소를 세부적으로 도시하며, 상기 부분 요소는 메모리 셀 블록(49,50), 로우 디코더(54,55), 블록 디코더 (57,58), 블록 감지 증폭기(60,61) 및 블록 버스 구동 스택 회로(62)를 포함한다.
제12도에 도시된 메모리 셀 블록(48)은 메모리 셀(81∼96), 판독용 워드선 (RWL11∼RWL14)및 판독용 블록 비트선(RBL11∼RBL14)을 구비한다. 제13도에도시된 메모리 셀(49)은 메모리 셀(97∼112), 판독용 워드선(RWL21∼RWL24)및판독용 블록 비트선(RBL21-RBL24)을 구비한다. 제13도에 도시된 메모리 셀 블록(50)은 메모리 셀(113∼116), 판독용 워드선(RWL31)및 판독용 블록 비트선(RBL31-RBL34)을 구비한다.
각각의 메모리 셀(81-116)은 제2도에서 도시된 것과 동일한 방법으로 구성되어, 판독용 워드선, 기록용 워드선 및 비트선은 각각 판독용 워드선(/RWL)에 대응하고, 제2도에 도시된 기록용 비트선(WBL) 및 기록용 워드선(WWL, /WWL)은 제12도와 제13도에서 생략되어 있다.
제12도에 도시된 로우 디코더(53)는 NAND 회로(117∼120), 인버터 (121∼124) 및 버퍼 회로(125∼128)를 구비한다. 인버터(121∼124)는 NAND 회로(117∼120)로부터 출력된 각각의 신호를 반전시킨다. 버퍼 회로 (125∼128)는 판독용 워드선(RWL11∼RWL14)을 각각 구동시킨다. 제13도에 도시된 로우 디코더(54)는 NAND 회로(129-132), 인버터(133∼136) 및 버퍼 회로(137∼140)를구비한다. 인버터(133-136)는 NAND 회로(129∼132)로부터 출력된 각각의 신호를 반전시킨다 버퍼 회로(137-140)는 판독용 워드선 (RWL21-RWL24)을 각각 구동시킨다. 제13도에 도시된 로우 디코더(55)는 NAND 회로(141), 이NAND 회로 (141)로부터 출력된 신호를 반전시키는 인버터(142) 및 판독용 워드선(RWL31)을 구동시키는 버퍼 회로(143)를 구비한다.
제12도에 도시된 팔록 디코더(56)는 NAND 회로(144), 이 NAND 회로(144)로부터 출력된 신호를 반전시키는 인버터(145) 및 블록 선택 회로(BSL1)를 출력하는 버퍼 회로를 구비한다. 제13도에 도시된 블록 디코더(57)는 NAND 회로(147), 이 NAND 회로(147)로부터 출력된 신호를 반전시키는 인버터(148) 및 블록 선택 신호(BSL2)를 출력하는 버퍼 회로(149)를 구비한다. 제13도에 도시된 블록 디코더(58)는 NAND 회로(150), 이 NAND 회로 (150)로부터 출력된 신호를 반전시키는 인버터(151) 및 블록 선택 신호 (BSL3)를 출력하기 위한 버퍼 회로 (152)를 구비 한다.
제12도에 도시된 블록 감지 증폭기(59)는 활성 상태 또는 비활성 상태가 되도록 블록 디코더(56)로부터 출력된 블록 선택 신호(BSL1)에 의해 제어된 버퍼 회로(153∼156)를 구비한다. 제13도에 도시된 블록 감지 증폭기(60)는 활성 상태또는 비활성 상태가 되도록 블록 디코더(57)로부터 출력된 블록 선택 신호(BSL2)에 의해 제어된 버퍼 회로(157∼160)를 구비한다 제13도에 도시된 블록 감지 증폭기(61)는 활성 상태 또는 비활성 상태가 되도록 블록 디코더(58)로부터 출력된블록 선택 신호(BSL3)에 의해 제어된 버퍼 회로(161∼164)를 구비한다.
제12도에 도시된 블록 감지 증폭기(59)의 각각의 버퍼회로(153∼164)는 제14도에 도시된 바와같이 구성된다.
제14도에 있어서, 각각의 버퍼 회로(153- 164)는 pMOS트랜지스터 (165~168), nMOS 트랜지스터(169∼172) 및 인버터(173)로 구성된다. 각각의 버퍼회로(153∼164)에서, 고레벨 H 를 갖는 블록 선택 신호가 제15도에 도시된 바와같이 공급될 때에는, pMOS 트랜지스터(166)는 오프 상태(OFF)가 되고, nMOS 트랜지스터(171)는 온 상태(ON)가 되며, 인버터(173)의 출력 신호는 저레벨 L 을 갖고, pMOS 트랜지스터(167)는 온 상태가 되고, nMOS 트랜지스터(170)는 오프 상태가 된다. 이 결과, 제14도에 도시된 버퍼 회로는 제16도에 도시된 것과 등가적으로 구성된다. 즉, pMOS 트랜지스터(165) 및 nMOS 트랜지스터(169)는 인버터(174)를 구성하고, 다른 pMOS 트랜지스터(168) 및 nMOS 트랜지스터(172)는 다른 인버터(175)를 구성한다.
한편, 저레벨 L 을 갖는 블록 선택 신호가 버퍼 회로에 공급될 때, pMOS 트랜지스터(166)는 온 상태, nMOS 트랜지스터(171)는 오프 상태, 인버터(173)의 출력 신호는 고레벨 H, pMOS 트랜지스터(167)는 오프 상태, 그리고 nMOS 트랜지스터(170)는 온 상태가 된다. 이 결과, pMOS 트랜지스터(168)의게이트는 고레벨 H 이어서 pMOS 트랜지스터(168)는 오프 상태가 되고, nMOS트랜지스터(172)의 게이트는 저레벨 L 이어서 nMOS트랜지스터(172)는 오프상태가 되고, 버퍼 회로의 출력은 하이 임피던스 상태가 된다.
제13도에 도시된 블록 버스 구동 스택 회로(62)는 인버터(176∼179)와 활성 상태 또는 비활성 상태가 되도록 블록 버스 구동 스택 제어 신호 BCL에 의해제어된 버퍼 회로(180∼183)를 구비한다. 인버터(176∼179)와 버퍼회로(180-183) 모두는 동일한 구조를 갖고, 블록 버스 구동 스택 회로(62)의 한 비트 부분요소는 제18도에 도시된 바와같이 구성된다.
제18도에 있어서, 블록 버스 구동 스택 회로(62)의 한 비트 부분 요소는 pMOS 트랜지스터(184-186), nMOS 트랜지스터(187∼189) 및 인버터(190)로구성된다. 제19도에 도시된 바와같이, 블록 버스 구동 스택 제어 신호 BCL이H 인 경우, nMOS 트랜지스터(186)가 온 상태로 되는 동시에, 인버터(190)의출력 신호는 L 이 되며 pMOS 트랜지스터(186)는 온 상태로 되어, 블록 버스구동 스택 회로(62)의 한 비트 부분 요소는 제20도에 도시된 바와같이 등가적으로 활성화된다.
다른 한편, 제21도에 도시된 바와같이 블록 구동 스택 제어 신호(BCL)가 저레벨 L 인 경우에, nMOS 트랜지스터(189)가 오프 상태로 되는 동시에, 인버터(190)의 출력은 H 이고 pMOS 트랜지스터(186)는 오프 상태가 되어, 제21도에 도시된 노드(191)는 하이 임피던스 상태가 된다.
본 실시 예에서, 로우 어드레스 신호는 두 비트(A2, A3)로 구성되어 4개의 로우 어드레스 중에서 1개의 로우 어드레스를 선택할 수 있지만 메모리 셀 블록(48, 49)은 이 로우 어드레스 신호에 대응시켜 4개의 로우 어드레스를 구비하도록 함으로써, 이들 메모리셀 블록(48,49)의 블록 비트선 (RBL11-RBL14,RBL21-RBL24)은 판독 동작시에 로우 어드레스 신호와의 관계로 플로팅 상태가 되는 일은 없기 때문에, 이들 메모리 셀블록(48,49)에 대응시킨 블록 버스 드라이버 스택회로는 제공되지 않는다.
제12도에 도시된 메인 감지 증폭기(64)는 팔성 상태 또는 비활성 상태가 되도록 칼럼 선택 신호(A1, /A1)로 제어된 버퍼 회로(192∼195)를 구비한다. 각각의 버퍼 회로(192-195)는 제14도에 도시된 블록 감지 증폭기(59∼61)를 구성하는 각각의 버퍼 회로와 동일한 방법으로 구성된다. 이 경우에 있어서, 블록 선택신호에 대신해서 칼럼 선택 신호가 제어 신호로서 버퍼 회로에 입력된다.
제12도에 도시된 메인 버스 구동 스택 회로(65)는 인버터(196∼199)와, 활성 상태 또는 비활성 상태가 되도록 메인 버스 구동 스택 회로 제어 신호(MCL)에의해 제어되는 버퍼 회로(200∼203)를 구비한다. 인버터(196 ∼199)와 버퍼 회로(200∼203) 각각은 동일 구성으로 되어 있고, 메인 버스 구동 스택 회로(65)의 1 비트 부분은 제18도에 도시된 블록 버스 구동 스택 회로(62)의 1 비트 부분과 동일한 방법으로 구성된다. 이 경우에서, 블록 버스 구동 스택 제어 신호 BCL에 대신해서 메인 버스 구동 스택 회로 신호 MCL가 제어 신호로서 메인 버스 구동스택 회로(65)의 1 비트 부분요소에 공급된다.
제22도는 판독용 블록 비트선(RBL11∼RBL14,RBL21∼RBL24,RBL31~RBL34)과 메인 비트선(MBL1-MBL4)간의 관계를 도시한다.
펄스 발생기(71)는 제23도에 도시된 바와같이 구성된다. 제23도에 있어서,펄스 발생기(71)는 직렬로 접속된 인버터(204, 2051, 2052---2052N-2,2052N-1), NAND 회로(206) 및 버퍼 회로(207, 208)를 구비한다. 클록 신호는 인버터에 공급되며, 인버터(204, 2052N-1)의 출력은 NAND 회로(206)의 입력 단자에 접속된다. 각각이 인버터(2051-2052N-1)의 수에 따른 지연 시간에 해당하는폭을 갖는 펄스가 NAND 회로(206)로부터 출력된다. 버퍼 회로(207, 208)는 NAND 회로(206)의 출력에 접속되고, 블록 버스 구동 스택 제어 신호 BCL가 버퍼 회로(207)로부터 출력되며, 메인 버스 구동 스택 제어 신호 MCL가 버퍼 회로(208)로부터 출력된다.
제24도는 블록 버스 구동 스택 제어 신호 BCL가 블록 버스 구동 스택 회로(62)에 공급되도록, 그리고 메인 버스 구동 스택 제어 신호 MCL가 메인 버스 구동 스택 회로(65)에 공급되도록 하는 배선을 도시한다.
제24도를 참조하면, 펄스 발생기(71)와 블록 제어 버퍼(73) 사이의 블록 버스 구동 스택 제어 신호선(74)은 배선 용량 C74를 갖고, 블록 제어 버퍼(73)와 블록 버스 구동 스택 회로(62) 사이의 블록 버스 구동 스택 제어 신호선(75)은 배선용량 C75를 갖는다. 그 외에도, 펄스 발생기(71)와 메인 제어 버퍼(76) 사이의메인 버스 구동 스택 제어 신호선(78)은 배선 용량 C78를 갖고, 메인 제어 버퍼(76,77)간의 메인 버스 구동 스택 제어 신호선(79)은 배선 용량 C79를 가지며, 메인 제어 버퍼(77)와 메인 버스 구동 스택 회로(65) 사이의 메인 버스 구동 스택 제어 신호선(80)은 배선 용량 C80을 갖는다.
선행-디코더(52)는 버퍼 회로(209,210)를 구비한다. 로우 어드레스선(211)은 버퍼 회로(209)에 접속되어 배선 용량 C211을 갖는다. 블록 어드레스 신호선(212)은 버퍼 회로(210)에 접속되어 배선 용량 C212를 갖는다. 그 외에도,워드선(RWL31)은 배선 용량 CRWL131을 갖고, 블록 감지 증폭기(61) 내의 블록 선택 신호선(213)은 배선 용량 C213을 가지며, 메인 비트선(MBL4)은 배선 용량CMBL4를 갖고, 블록 비트선(RBL34)은 배선 용량 CRBL34를 갖는다.
본 실시예에 따른 SRAM 에서, 선택된 판독용 워드선이 고레벨 H 에 있도록 제어될 때에 블록 버스 구동 스택 회로(62)에 공급된 블록 버스 구동 스택 제어 신호(BCL)는 데이터가 판독용 블록 비트선에서 판독된 시간을 포함하는 주기에서 저레벨로 유지된다(제25도의 (C), (D), (I)를 참조). 펄스 발생기(71)에 의해 발생된 블록 버스 구동 스택 제어 신호(BCL)가 블록 버스 구동 스택 회로(62)에 도달하는 타이밍은 블록 버스 구동 스택 회로(62)가 이 기간동안에 비활성 상태(즉, 블록 버스 구동 스택 회로(62)의 입력/출력 노드가 하이 임피던스 상태)가 되도록 SRAM 내의 배선으로 조정된다. 그러므로, 펄스 발생기(71)의 버퍼 회로 (207)는 SRAM 내에 위치되어서 K2O7=K2O9, C74=C211, K73=K143 CRWL31=C75이 되며, 여기서 K2O7, K2O9, K73 및 K143 은 각각 펄스 발생기 (71)의 버퍼 회로(207)에 대한 의존 계수, 선행-디코더(52)의 버퍼 회로(209)에 대한 의존 계수, 블록 제어 버퍼(73)에 대한 의존 계수 및 로우 디코더(55)의 버퍼회로(143)에 대한 의존 계수이다. 각각의 의존 계수는 지연 시간이 해당 회로의 부하 용량에 얼마나 많이 의존하는가를 나타낸다.
그 외에, 메인 버스 스택 제어 신호 MCL는 선택된 메모리 셀 블록의 판독용 블록선으로 판독된 데이터가 해당 블록 감지 증폭기를 통하여 메인 비트선(MBL1∼MBL4)으로 전송되는 시간(제25도의 (F)와 (G)를 참조)을 포함하는 주기에서 저레벨을 유지된다. 펄스 발생기(71)에 의해 발생된 메인 버스 구동 스택제어 신호 MCL가 메인 버스 구동 스택 회로에 도달하는 타이밍은 이 주기에서 메인 버스 구동 스택 회로(65)가 비활성 상태(즉, 메인 버스 구동 스택 회로(65)가하이 임피던스 상태)로 되도록 SRAM 의 배선에 의해 조정된다. 그러므로, 메인제어 버퍼 회로(76, 77)가 SRAM 에 위치되어서 K2O8=K2IO, C78=C212,K76=K164, C79=CMBL4, K77=K152, C8O=C213이 되며, 여기서 K2O8 은 펄스발생기(71)의 버퍼 회로(208)에 대한 의존 계수, K210 은 선행-디코더(52)의 버퍼 회로(210)에 대한 의존 계수, K76 은 메인 제어 버퍼(76)에 대한 의존 계수,K164 는 블록 감지 증폭기(61)의 버퍼 회로(164)에 대한 의존 계수, K77 은 메인 제어 버퍼(77)에 대한 의존 계수 및 K152 는 블록 디코러(58)의 버퍼 회로(152)에 대한 의존 계수이다.
SRAM 내의 신호는 제25도에 도시된 바와같이 변화한다.
제25도의 (A)는 외부 유닛으로부터 공급된 클록 신호 C1K를 도시하고, 제25도의 (B)는 선행-디코더(52)의 출력(어드레스 신호 AS, /A5~A2, /A2)을 도시한다. 제25도의 (E)는 선택된 판독용 워드선(RWL)을 도시하고, 제25도의 (D)는 판독용 블록 비트선(RBL11-RBL14, RBL21∼RBL24, RBL31∼RBL34)의 전위를 도시한다. 제25도의 (I)는 블록 버스 구동 스택 회로(62)의 블록 버스 구동스택 제어 회로 신호(BCL)를 도시하고, 제25도의 (F)는 메인 비트선(MBL1-MBL4)의 전위를 도시하며, 제25도의 (G)는 메인 버스 구동 스택 회로(65)의 메인 버스 구동 스택 제어 신호(MCL)를 도시한다.
본 발명의 실시예에 따른 SRAM 에서, 외부 유닛으로부터 공급된 클록 신호(C1K)가 고레벨 -H 인 경우, 어드레스 신호(A1∼A5)는 어드레스 레지스터 (51)에 의해 수신된다 클록 신호(C1K)의 레벨이 고레벨 H 에서 저레벨 L로 반전될 때에, 펄스 발생기(71)는 블록 버스 구동 스택 제어 신호(BCL)와 메인구동 스택 제어 신호(MCL)를 발생한다. 클록 신호(C1K)가 저레벨 L 에서 유 지될 때에는 어드레스 레지스터에 기억된 어드레스 신호(A5-A2)가 읽혀지고, 칼럼 어드레스 신호(A1)가 칼럼 디코더(63)에 의해 디코딩되며, 메DLS 강지 증폭기 (64)의 버퍼 회로(192-195) 중에서 선택된 칼럼(메인 비트선)에 대응하는 버퍼 회로가 활성 상태로 된다. 그 외에도, 로우 어드레스 신호(A2, A3)가 선행-디코 더(52)에 의해 디코딩된 후에, 디코딩된 로우 어드레스 신호는 로우 디코더(53 55)에 의해 추가로 디코딩된다. 선택된 로우 어드레스에 의해 워드선(RWL11-RWL14, RWL21∼RWL24, RWL31∼RWL34) 중에서 식별된 판독용 워드선은 고레벨. H로 제어된다. 블록 어드레스 신호(A4, A5)가 선행-디코더(52)에 의해 디코딩된 후에, 디코딩된 블록 어드레스 신호는 블록 디코더(56-58)에 의해 추가로 디코딩된다. 블록 감지 증폭기(59-61) 중에서 선택된 메모리 셀 블록에 대응하는블록 감지 증폭기는 활성 상태가 된다.판독용 블록 비트선 중에서 선택된 메모리 셀 블록의 판독용 블록 비트선으로 판독된 데이터만이 해당 블록 감지 증폭기를 통하여 메인 비트선(MBL1-MBL4)으로 전송되며, 메인 감지 증폭기(66)를 통하여 출력 데이터 버퍼(66)에 추가로 전송된다.
본 실시예에 있어서, 블록 버스 구동 스택 제어 신호(BCL)는 메모리 셀(113∼116)의 데이터가 블록 비트선(RBL31∼RBL34)으로 판독되는 시간(제25도의 (D)와 (E)를 참조)을 포함하는 주기에서 저레벨 L 의 상태를 갖도록 제어된다. 블록 버스 구동 스택 회로(62)는 이 주기에서 활성 상태가 된다. 메모리 셀(113∼116) 내의 데이터가 블록 비트선(RBL31-RBL34)으로 판독된 후에, 블록버스 구동 스택 제어 신호(BCL)는 고레벨 H 상태를 갖도록(제25도의 (D)와(E)를 참조) 제어된다. 따라서, 이 시간에서, 블륵 버스 구동 스택 회로(62)는 활성 상태가 된다. 판독용 비트선(RBL31-RBL34)의 전위 레벨은 블록 버스 구동스택 회로(62)에 의해 판독된 데이터에 해당하는 값으로 유지된다 그 결과, 메모리 셀(50)이 그 다음에 선택되는 경우에 메모리 셀(50) 내에존재하지 않는 로우 어드레스를 식별하는 로우 어드레스 신호가 공급되며, 통과 전류는 블록 감지 증폭기(61)의 버퍼 회로(161-164)를 통하여 흐르지 못하게 된다.
그 외에도, 버스 구동 스택 회로(62)에 공급된 블록 버스 구동 스택 제어 신호(BCL)는 선택된 판독용 워드선이 고레벨 H 에 놓이도록 제어되고 데이터가 판독용 블록 비트선에 읽혀지는 시간(제25도의 (C), (D), (E)를 참조)을 포함하는 주기에서 저레벨 L 에 놓이도록 제어된다 이 주기에서, 입출력 노드는 하이 임 피던스 상태를 갖는다 따라서, 블록 비트선(RBL31- RBL34)이 유지되는 전위 레벨의 반대 전위 레벨을 갖는 데이터가 판독되는 경우에 블록 버스 구동 스택 회로(62)의 버퍼 회로(180∼183)에서 블록 비트선(RBL31∼RBL34)으로의 전류 흐름 및 그 반대의 경우 역시 전류 흐름은 없다.
본 발명의 실시예에 따르면, 판독용 블록 비트선(RBL31∼RBL34)의 전위 레벨을 반전하는데 소요된 시간은 증가되지 않으므로, SRAM 의 판독 동작은 고속으로 실행될 수 있다.
이 경우에서, 메모리 셀의 출력 전위 레벨은 블록 버스 구동 스택 회로(62)의 버퍼 회로(180-183)의 각각에 대한 출력 전위 레벨을 초과해서 블록 감지 증폭기(61)의 버퍼 회로(161-164)에 대한 임계 전압 조건을 충족할 필요가 없다. 그러므로, SRAM 의 공정의 마진과 전력 전압에 대한 SRAM 의 동작 마진은 개선될 것이다.
그 외에도, 본 실시예에 있어서, 메인 버스 구동 스택 제어 신호(MCL)는메모리 셀(113∼116)의 데이터가 메인 비트선(MBL1-MBL4)에 판독되는 시간(제25도의 (F), (G) 를 참조)을 포함하는 주기에서 저레벨 L 에 놓이도록 제어된다. 이 주기에서, 메인 버스 구동 스택 회로(65)는 비활성 상태가 된다. 메모리셀(113∼116)의 데이터가 메인 비트선(MBL1∼MBL4)에 전송된 후에, 메인 버스구동 스택 제어 신호(MCL)는 고레벨 H 에 놓이도록(제25도의 (F), (G)를 참조) 제어된다. 그러므로, 이 시간에서 메인 버스 구동 스택 회로(65)가 활성 상태가 되고, 판독용 메인 비트선(MBL1∼MBL4)의 전위 레벨은 메인 버스 구동 스택회로(65)에 의해 판독된 데이터에 대응하는 값으로 유지된다. 그 결과, 메모리 셀블록(48, 49, 50) 중에서 아무것도 선택하지 않은 블록 어드레스를 식별하는 블록어드레스 신호가 SRAM 에 공급되는 경우에, 통과 전류는 메인 감지 증폭기(64)의버퍼 회로(192-195)를 통하여 흐르지 못한다.
게다가, 본 발명의 실시예에 있어서, 메인 버스 구동 스택 제어 회로(MCL)는 선택된 메모리 셀의 판독용 비트선으로 판독된 데이터가 해당 블록 감지 증폭기를 통하여 메인 비트선(MBL1∼MBL4)에 전송된 시간(제25도의 (F), (G)를 참조)을 포함하는 주기에서 저레벨 L 에 놓이도록 제어된다. 이 주기에서는, 메인버스 구동 스택 회로가 활성 상태 즉, 메인 버스 구동 스택 회로(65)의 입력/출력노드가 하이 임피던스 상태에 놓이게 된다. 그 결과로, 메인 비트선(MBL1∼MBL4)이 유지되는 전위 레벨의 반대 전위 레벨이 메인 비트선(MBL1∼MBL4)에전송되는 경우에, 메인 버스 구동 스택 회로(65)의 버퍼 회로(200-203)에서 메인비트선(MBL1-MBL4)으로의 전류 흐름 및 그 반대 경우의 전류 흐름은 없다.
그러므로, 본 발명의 실시예에 따르면, 메인 버스 구동 스택 회로(65)의 전위 레벨을 반전하는데 소요된 시간은 증가되지 않는다. 따라서, 판독 동작은 고속으로 실행된다.
이러한 경우에서, 블록 비트선(RBL11-RBL14, RBL21∼RBL24또는RBL31∼ RBL34)의 출력 전위 레벨은 메인 버스 구동 스택 회로(65)의 버퍼 회로(200 -203)에 대한 전위 레벨을 초과해서, 메인 감지 증폭기(64)의 버퍼 회로(192 ∼195)에 대한 임계 전압 조건을 충족시킬 필요가 없다. 그러므로, SRAM의 생산 공정의 마진과 전원 전압에 대한 동작 마진은 개선될 수 있다.
본 발명은 전술된 실시예로 제한되지 않고, 제안된 발명의 기술적 사상으로 부터의 이탈없이 변화와 수정이 이루어질 수 있다.

Claims (13)

  1. 다수의 메모리 셀과: 상기 다수의 메모리 셀 중에서 어드레스 정보에 따라 메모리 셀을 선택하는 선택 수단과: 상기 다수의 메모리 셀이 접속되며, 상기 선택 수단에 의해 선택된 메모리 셀로부터 판독된 데이터를 전송하는 데이터선과: 상기 데이터선에 접속되며, 이 데이터선을 통하여 전송된 데이터를 증폭하는 증폭기와: 상기 데이터선에 접속되며, 이 데이터선을 통해 전송된 데이터의 전위 레벨을 래칭시키는 래치 회로와 : 상기 래치 회로에 접속되며, 상기 메모리 셀로부터 판독된 데이터가 상기 데이터선에 수신되는 시간을 포함하는 소정의 주기에서, 상기 래치 회로가 비활성 상태가 되도록 제어하는 제어 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 데이터선은 상기 어드레스 정보에 의해 식별된 메모리 셀이 상기 다수의 메모리 셀에 존재하지 않을 때, 플로팅 상태로 되고, 상기 증폭기는 상기 데이터선이 플로팅 상태에 있을 때 전류가 흐르는 감지 증폭기인 것을 특징으로 하는 반도체 기억 장치,
  3. 제2항에 있어서, 상기 감지 증폭기는 CMOS 인버터를 포함하는 것을 특징으로 하는 반도체기억장치.
  4. 제1항에 있어서, 상기 래치 회로는 순환적으로 접속된 짝수 개의 인버터로 구성되어, 상기 데이터선에 접속된 입력점 및 출력점을 구비하는 회로인 것을 특징으로 하는 반도체 기억 장치.
  5. 제 1항에 있어서, 상기 제어 수단은 외부 유닛으로부터 공급된 클록 신호에 기초하여 제어 신호를 발생하는 신호 발생 수단 및 상기 래치 회로에 제어 신호를 공급하기 위한 신호 공급 수단을 포함하고, 상기 래치 회로는 상기 제어 신호에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 제어 수단은 외부 유닛으로부터 공급된 클록 신호에 기초하여 제어 신호를 발생하기 위한 신호 발생 수단 및 상기 래치 회로에 제어 신호를 공급 하기 위한 신호 공급 수단을 포함하며, 상기 래치 회로의 입력점 및 출력점 은 상기 데이터선에 메모리 셀로부터 판독된 데이터가 수신되는 시간을 포함 하는 소정의 주기에서 하이 임피던스 상태에 놓이도록 상기 제어 신호에 의 해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 신호 공급 수단은 제어 신호가 상기 래치 회로에 전송되는 전송선을 구 비하고, 상기 제어 신호가 상기 래치 회로에 도달하는 타이밍이 상기 전송선 의 배선 용량에 의해 제어되며, 상기 래치 회로는 소정의 주기에서 활성 상 태가 되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서, 상기 신호 공급 수단은 제어 신호가 상기 래치 회로에 전송되는 전송선을 구 비하고, 상기 제어 신호가 상기 래치 회로에 도달하는 타이밍이 상기 전송선 의 배선 용량에 의해 제어되며, 상기 래치 회로의 입력점 및 출력점은 소정 의 주기에서 하이 임피던스 상태가 되는 것을 특징으로 하는 반도체 기억 장치.
  9. 다수의 메모리 셀과; 외부 유닛으로부터 공급된 어드레스 정보에 따라 다수의 메모리 셀에서 하나 이상의 메모리 셀을 선택하기 위한 선택 수단과: 상기 다수의 메모리 셀이 접속되고, 선택 수단에 의해 선택된 상기 하나 이 상의 메모리 셀로부터 판독된 데이터가 전송되는 다수의 데이터선과: 상기 다수의 데이터선 각각에 접속되며, 이 데이터 선을 통하여 전송된 데이터를 중폭하는 증폭기와: 상기 다수의 데이터선 각각에 접속되어 이 데이터선에 공급되는 데이터의 전위 레벨을 래칭하는 래치 회로와: 상기 래치 회로에 접속되어 상기 다수의 데이터선 각각에 메모리 셀 각각으로부터 판독된 데이터가 수신되는 시간을 포함하는 소정의 주기에서, 래치 회로가 비활성 상태가 되도록 상기 래치 회로를 제어하는 제어 수단을 구비 하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 다수의 데이터선은 복수의 제1 데이터선 및 이 복수의 제1 데이터선 각각으로부터 분기하는 복수의 제2 데이터선을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제 10항에 있어서, 상기 제어 수단은 외부 유닛으로부터 공급된 클록 신호에 기초하여 제1 제어신호 및 제2 제어 신호를 발생하기 위한 신호 발생 수단과, 상기 제1 데이터선 각각에 접속된 상기 래치 회로에 제1 제어 신호를 공급하기 위한 제1 신호 공급 수단과, 상기 제2 데이터선에 접속된 상기 래치 회로에 제2 제어 신호를 공급하기 위한 제2 신호 공급 수단을 구비하며,상기 제1 데이터선의 각각에 접속된 상기 래치 회로는 상기 제1 제어 신호에 의해 제어되고, 상기 제2 데이터선의 각각에 접속된 상기 래치 회로는 상기 제2 제어 신호에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  12. 제 11항에 있어서, 상기 제1 신호 공급 수단은 제1 전송선을 통하여 상기 제1 데이터선의 각각에 접속된 상기 래치 회로에 상기 제1 제어 신호를 전송하며: 상기 래치 회로가 소정의 주기에서 비촬성 상태가 되도록, 상기 제1 제어 신호가 상기 래치 회로에 도달하는 타이밍은 상기 제1 전송선의 배선 용량에 의해 제어되는것을 특징으로 하는 반도체 기억 장치.
  13. 제 12항에 있어서, 상기 제2 공급 수단은 제2 전송선을 통하여 상기 제2 데이터선의 각각에 결합된 상기 래치 회로에 상기 제2 제어 신호를 전송하며, 상기 래치 회로가소정의 주기에서 비활성 상태가 되도록, 상기 제2 제어 신호가 래치 회로에도달하는 타이밍은 상기 제2 전송선의 배선 용량에 의해 제어되는 것을 특징으로 하는 반도체 기억장치.
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