JP2892552B2

JP2892552B2 - 半導体記憶装置

Info

Publication number: JP2892552B2
Application number: JP4179725A
Authority: JP
Inventors: 清恭赤井; 正之山下; 喜行原口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-07
Filing date: 1992-07-07
Publication date: 1999-05-17
Anticipated expiration: 2014-05-17
Also published as: JPH0628866A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置を使
用中に電源電位が急激に降下したとき（以下この現象を
電圧バンプと称する）、ビット線の電位を正常なビット
線電位まで降下させるための回路を備えた半導体記憶装
置に関するものである。

【０００２】

【従来の技術】図８は、従来の半導体記憶装置の一例を
示すブロック図である。図８に示す半導体記憶装置は、
外部端子として、行アドレス信号ＲＡを入力するＲＡ端
子、列アドレス信号ＣＡを入力するＣＡ端子、書込デー
タＤｉを入力するデータ入力端子Ｄｉ、読出データＤｏ
を出力するデータ出力端子Ｄｏ、セレクト信号ＣＳを入
力するＣＳ端子、および読出／書込制御信号を入力する
制御信号入力端子ＲＷＣを含む。図８に示す半導体記憶
装置はさらに内部回路として、行アドレス信号ＲＡを増
幅または反転するための行アドレスバッファ２、行アド
レス信号ＲＡを復号化するための行アドレスデコーダ
３、列アドレス信号ＣＡを増幅または反転するための列
アドレスバッファ５、列アドレス信号ＣＡを復号化する
ための列アドレスデコーダ６、情報を記憶するメモリセ
ルがマトリクス状に配列されたメモリセルアレイ７、マ
ルチプレクサ８、小振幅の読出電圧を感知増幅するセン
スアンプ９、センスアンプ９の出力をさらに半導体記憶
装置の外部に取出すレベルまで増幅するための出力デー
タバッファ１０、データ入力端子Ｄｉに与えられた信号
を増幅するための入力データバッファ１３、および読出
／書込制御回路１６を含む。読出／書込制御回路１６
は、チップセレクト信号ＣＳ、読出／書込制御信号ＲＷ
Ｃに応答して、センスアンプ９、出力データバッファ１
０、入力データバッファ１３などを制御する。

【０００３】図９は図８に示したメモリセルアレイの周
辺部を示す回路図である。図９を参照して、表示の簡単
化のため、メモリセルアレイ７内の４つのメモリセル２
４ａないし２４ｄだけが示される。メモリセル２４ａお
よび２４ｃは、ビット線２０ａと２０ｂとの間に接続さ
れる。メモリセル２４ｂおよび２４ｄは、ビット線２１
ａと２１ｂとの間に接続される。

【０００４】ビット線負荷回路１７は、各々が電源電位
Ｖｃｃと対応する一方のビット線２０ａ，２０ｂ，２１
ａおよび２１ｂとの間に接続されたＮＭＯＳトランジス
タ２５ａ、２５ｂ、２６ａおよび２６ｂを含む。一方、
マルチプレクサ８はＩ／Ｏ線対２９ａ，２９ｂとビット
線２０ａ，２０ｂ，２１ａおよび２１ｂとの間に接続さ
れたＮＭＯＳトランジスタ２７ａ，２７ｂ，２８ａおよ
び２８ｂを含む。Ｉ／Ｏ線対２９ａおよび２９ｂは、セ
ンスアンプ９の入力および書込バッファ１３の出力に接
続される。

【０００５】行デコーダ３は、アクセスされるべきメモ
リセルに接続されているワード線２２およびワード線２
３の１本を選択的に活性化する。ワード線２２に接続さ
れたメモリセル２４ａおよび２４ｂは、１つのメモリセ
ル行を構成する。ワード線２２が活性化されたとき、メ
モリセル２４ａおよび２４ｂは、メモリセル行がアクセ
スされる。一方、列デコーダ６は、アクセスされるべき
メモリセル列が選択されるための列選択信号Ｙ０および
Ｙ１の一方を活性化する。たとえば、列選択信号Ｙ０が
活性化されたとき、トランジスタ２７ａおよび２７ｂが
オンするので、メモリセル２４ａおよび２４ｃを含むメ
モリセル列がアクセスされる。

【０００６】図１０は、図９に示したメモリセルの一例
を示す回路図である。図１０を参照して、このメモリセ
ルＭＣ１（たとえば図９の２４ａ）は、記憶ノード４５
ａおよび４５ｂと、ＮＭＯＳトランジスタ４１ａおよび
４ｂと、高抵抗負荷としての抵抗４２ａおよび４３ｂ
と、アクセスゲートとしてのＮＭＯＳトランジスタ４２
ａおよび４２ｂとを含む。

【０００７】図１１は図９に示したメモリセルの別の例
を示す回路図である。図１１を参照して、このメモリセ
ルＭＣ２は、記憶ノード４５ａおよび４５ｂと、ＮＭＯ
Ｓトランジスタ４１ａおよび４１ｂと、負荷として働く
ＰＭＯＳトランジスタ４４ａおよび４４ｂと、アクセス
ゲートとしてのＮＭＯＳトランジスタ４２ａおよび４２
ｂとを含む。

【０００８】図１２は図９に示したメモリセル２４ａの
読出動作を説明するためのタイミング図である。図１２
を参照して、横軸は時間の経過を示し、縦軸は電位（ボ
ルト）を示す。ラインＡＤｉは、行アドレスバッファ２
および列アドレスバッファ５の入力信号の変化を示す。
ラインＡＤｏは、行および列アドレスバッファ２および
５の出力信号の変化を示す。ラインＷＬは、メモリセル
２４ａに接続されたワード線２２の変化を示す。ライン
Ｉ／Ｏは、Ｉ／Ｏ線対２９ａおよび２９ｂの変化を示
す。ラインＳＡｏは、センスアンプ９の出力電圧の変化
を示す。ラインＤｏは、データ出力バッファ１０の出力
信号の変化を示す。

【０００９】まず、時刻ｔ０において、メモリセル２４
ａが位置する行に対応した行アドレス信号ＡＤｉが入力
される。時刻ｔ１において、行アドレスバッファ２の出
力信号ＡＤｏの電位が変化し、時刻ｔ２において、メモ
リセル２４ａが接続されたワード線２２が選択（たとえ
ば高レベル）レベルになり、他のワード線２３は非選択
（たとえば低レベル）レベルにされる。同様に、ビット
線２０ａ、２０ｂが位置する列に対応した列アドレス信
号ＡＴｉが入力され、次に列アドレスバッファ５の出力
信号Ｙｏが変化してこのビット線対２０ａ、２０ｂに接
続されたトランスファーゲート２７ａ，２７ｂのみが導
通する。したがって選択されたビット線２０ａ，２０ｂ
のみがＩ／Ｏ線対２９ａ，２９ｂに接続され、他のビッ
ト線２１ａ，２１ｂは非選択となり、Ｉ／Ｏ線対２９
ａ，２９ｂから切離される。したがって時刻ｔ３におい
て、Ｉ／Ｏ線対２９ａおよび２９ｂの電位が変化する。

【００１０】時刻ｔ４において、センスアンプ９が、読
出／書込制御回路１６から与えられる制御信号に応答し
て活性化されるので、センスアンプ９によるデータ信号
の増幅が行なわれる。したがって、時刻ｔ５において、
データ出力バッファ１０の出力信号Ｄｏが、メモリセル
２４ａから読出されたデータに従って変化する。

【００１１】前記読出動作をさらに詳細に説明する。今
メモリセルの記憶ノード４５ａが高レベルであり、記憶
ノード４５ｂが低レベルであるとする。このとき、メモ
リセル２４ａの一方のドライバトランジスタ４１ａは非
導通状態にあり、他のドライバトランジスタ４１ｂは導
通状態にある。ワード線２２が高レベルで選択された状
態にあるから、メモリセル２４ａのアクセストランジス
タ４２ａ，４２ｂはともに導通状態にある。したがっ
て、電源電圧Ｖｃｃ→ビット線負荷２５ｂ→ビット線２
０ｂ→アクセストランジスタ４２ｂ→ドライバトランジ
スタ４１ｂ→接地端子の経路に直流電流が発生する。し
かし、もう一方の経路である電源電圧Ｖｃｃ→ビット線
負荷２０ａ→ビット線２０ａ→アクセストランジスタ４
２ａ→ドライバトランジスタ４１ａ→接地端子の経路で
は、ドライバトランジスタ４１ａが非導通状態であるの
で、直流電流は流れない。このとき直流電流の流れない
方のビット線２０ａの電位は、ビット線負荷トランジス
タ２５ａ、２５ｂ、２６ａ、２６ｂのしきい値電圧をＶ
ｔｈとすると、“電源電位−Ｖｔｈ”となる。また、直
流電流の流れる方のビット線２０ａの電位は、ドライバ
トランジスタ４１ｂ、アクセストランジスタ４２ｂとビ
ット線負荷２５ｂとの導通抵抗で抵抗分割されて、“電
源電位−Ｖｔｈ”からΔＶだけ電位が低下し、“電源電
位−Ｖｔｈ−ΔＶ”になる。ここで、ΔＶはビット線振
幅と呼ばれて通常５０ｍＶ〜５００ｍＶ程度であり、ビ
ット線負荷の大きさにより調節される。このビット線振
幅は、トランスファーゲート２７ａ，２７ｂを介してＩ
／Ｏ線対２９ａ，２９ｂに現われ、これをセンスアンプ
９により増幅し、さらに出力バッファ１０で増幅し、デ
ータ出力Ｄｏとして読出される。なお、読出の場合に
は、入力データバッファ１３は読出／書込制御回路１６
によりＩ／Ｏ線対２９ａ，２９ｂを駆動しないようにで
きている。

【００１２】なお、書込の場合にはＬｏｗデータを書込
む側のビット線の電位を強制的に低電位に引下げ、他方
のビット線の電位を高電位に引上げることにより書込を
行なう。たとえば、メモリセル２４ａに反転データを書
込む場合には、入力データバッファ１３により一方のＩ
／Ｏ線対２９ａを低レベルに、他方のＩ／Ｏ線対２９ｂ
を高レベルにし一方のビット線２０ａを低レベルに、他
方のビット線２０ｂを高レベルにして書込動作を行な
う。

【００１３】図１３は従来の半導体記憶装置のもう１つ
の例を示すブロック図である。図１３に示す半導体記憶
装置は、一般にカラムセンス型半導体記憶装置と呼ばれ
ている。図１３を参照して、表示を簡単化するために、
２行２列分のみを示す。この半導体記憶装置は、書込列
を選択するとともに、書込データをメモリセルに書込む
書込用列デコーダ６と、複数のビット線対に対応して設
けられる複数の第１段センスアンプ６３と、列デコード
信号に応答して複数の第１段センスアンプ６３を選択的
に活性化する読出用列デコーダ６′とを含む。

【００１４】この半導体記憶装置では、図９に示した半
導体記憶装置と異なり、ビット線負荷２５ａ，２５ｂ，
２６ａ，２６ｂの上に列選択ゲート２７ａ，２７ｂ，２
８ａ，２８ｂが設けられ、ビット線２０ａ，２０ｂ，２
１ａ，２１ｂの終端に第１段センスアンプ６３が設けら
れている。

【００１５】図１３に示した半導体記憶装置の動作を説
明する。

【００１６】行選択は、図９の半導体記憶装置の場合と
同様に、行デコーダ３により１本のワード線２２を選択
することにより行なわれる。列選択は書込時において
は、列デコード信号Ｙ０に応答して、列選択ゲート２７
ａ，２７ｂがオンし、入力データバッファ１３から与え
られる書込データがビット線２０ａ，２０ｂに伝達さ
れ、メモリセル２４ａに書込まれる。

【００１７】読出時においては、読出用列デコーダから
の列デコード信号Ｙ０に応答して、対応の第１段センス
アンプ６３が活性化し、ビット線２０ａ，２０ｂに現わ
れた電位を感知増幅する。この感知増幅された信号ＳＡ
０，／ＳＡ０が、Ｉ／Ｏ線対２９ａ，２９ｂを介してセ
ンスアンプ９に与えられる。

【００１８】

【発明が解決しようとする課題】従来の半導体記憶装置
は、以上のように構成されているので、電圧バンプ（Ｖ
Ｂｕｍｐ）が生じたとき、ビット線がＧＮＤへ抜けるパ
スを持っていないため、ビット線電位は一時的に電源電
位より高くなる。このために、センスアンプにより感知
増幅された読出データに誤りが生ずる。この対策として
従来はＩ／Ｏ線に電位引抜き回路を設けビット線電位を
降下させていた。

【００１９】図１４は従来のビット線電位引抜回路およ
びその周辺回路を示す回路図である。図１４に示すビッ
ト線引抜回路６７は、Ｉ／Ｏ線対２９ａ，２９ｂに接続
される。なお、図１４においては、マルチプレクサとし
てトランスファーゲート５０ａ，５０ｂ，５１ａ，５１
ｂと、インバータ５２，５３とが設けられている。

【００２０】ビット線引抜回路６７は、信号ＣＳ１に応
答して活性化し、イコライズ信号ＥＱに応答してＩ／Ｏ
線２９ａ，２９ｂ間の電位を等しくし、電圧バンプが生
じたときには、Ｉ／Ｏ線の電位を降下させる。

【００２１】図１５は図１４に示したビット線引抜回路
６７の詳細を示す回路図である。図１６は、ビット線引
抜回路の動作を示すタイミングチャートである。

【００２２】図１６を参照して、信号ＣＳ１は、時間的
に発生されるチップセレクト信号／ＣＳから作られ、ア
ドレス信号の１サイクル分のパルス幅を有する。イコラ
イズ信号ＥＱは信号ＣＳ１の立上がりからワード線が立
上がるまでの間に挿入されるパルスである。

【００２３】図１５を参照して、ビット線引抜回路６７
は、信号ＣＳ１に応答してオン／オフするＮＭＯＳトラ
ンジスタＴＲ６と、イコライズ信号ＥＱに応答してオン
／オフするＮＭＯＳトランジスタＴＲ１ないしＴＲ５
と、ＮＭＯＳトランジスタＴＲ１〜ＴＲ６よりもＬ（ゲ
ート幅）が非常に大きくされたＮＭＯＳトランジスタＴ
Ｒ７およびＴＲ８とを含む。ＮＭＯＳトランジスタＴＲ
４とＴＲ５とは、互いのソース−ドレイン間に流れる電
流が等しくなるようにそのサイズが調節される。

【００２４】次にビット線引抜回路６７の動作を説明す
る。電源電圧が正常の場合、すなわち通常動作の場合に
は、信号ＣＳ１がＮＭＯＳトランジスタ６のゲート電極
に与えられ、トランジスタＴＲ６がオンし、ビット線引
抜回路６７が活性化される。次にイコライズ信号ＥＱが
トランジスタＴＲ１〜ＴＲ５のゲート電極にあたらえ
れ、これらのトランジスタＴＲ１〜ＴＲ６がオンする。
このとき、電源端子Ｖｃｃからビット線対２９ａ，２９
ｂに電源電圧に従った電流Ｉ１が流れ込み、トランジス
タＴＲ４，ＴＲ５およびＴＲ６を通して電流Ｉ２が接地
端子に流れる。電流Ｉ１とＩ２とは、ほぼ等しいため、
Ｉ／Ｏ線２９ａとＩ／Ｏ線２９ｂの電位はほとんど下が
らない。

【００２５】次に電圧バンプすなわち電源電位が急激に
降下すると、トランジスタＴＲ１，ＴＲ２を流れる電流
Ｉ１が減少する。そのためＩ１＜Ｉ２となり、Ｉ／Ｏ線
対２９ａおよび２９ｂの電位は降下する。その後電圧バ
ンプにより降下した電圧に従ってビット線が充電され
る。この結果ビット線の電位と電圧バンプが生じたとき
の電位とが等しくなり、センスアンプ９によるデータ読
出に誤差が生じなくなる。

【００２６】しかしながら、前述したカラムセンス型の
半導体記憶装置では、各ビット線ごとに第１段センスア
ンプを設けているため、各ビット線ごとにビット線引抜
回路を設ける必要がある。しかし、カラムセンス型の半
導体記憶装置に図１５に示したような素子数の多いビッ
ト線引抜回路を設けると、ビット線引抜回路の占める面
積が非常に大きくなる。このため、カラムセンス型半導
体記憶装置では、ビット線引抜回路を設けることができ
ないという問題があった。

【００２７】この発明は上記のような問題点を解消する
ためになされものであり、カラムセンス型半導体記憶装
置においても電圧バンプが生じたときにビット線に正常
なビット線電位を与えることを目的としている。

【００２８】また、この発明のもう１つの目的は、ビッ
ト線引抜回路のサイズを小さくすることである。

【００２９】

【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、行方向に配設された複数のワード線
と、列方向に配設された複数のビット線と、各前記ワー
ド線と各前記ビット線との交点に配設され、列選択信号
および行選択信号によりアドレス指定される複数のフリ
ップフロップ型のメモリセルと、各前記ビット線の対に
接続された複数のセンスアンプとを含む半導体記憶装置
であって、一方電極が前記ビット線に接続され、他方電
極が接地端子に接続されたＰチャネルトランジスタ、入
力されるアドレス信号の変化に応答して、パルス信号を
発生するパルス信号発生手段、一方電極およびゲート電
極が電源電圧に接続され、他方電極が前記Ｐチャネルト
ランジスタのゲート電極に接続された第１のＮチャネル
トランジスタ、一方電極が前記第１のＮチャネルトラン
ジスタの他方電極に接続され、他方電極が前記発生され
たパルス信号を受けるように接続され、ゲート電極が前
記列選択信号を受けるように接続された第２のＮチャネ
ルトランジスタを含み、前記第１のＮチャネルトランジ
スタと前記第２のＮチャネルトランジスタとは、電源電
圧が降下したとき、第２のＮチャネルトランジスタに流
れる電流が第１のＮチャネルトランジスタに流れる電流
よりも大きくなる関係に形成されることを特徴とする。

【００３０】また、請求項２の発明に係る半導体記憶装
置は、行方向に配設された複数のワード線と、列方向に
配設された複数のビット線と、各前記ワード線と各前記
ビット線との交点に配設され、行選択信号および列選択
信号により選択される複数のフリップフロップ型のメモ
リセルと、前記メモリセルから読出されたデータを伝達
するためのデータ入出力線と、前記データ入出力線によ
り伝達されたデータを増幅するセンスアンプとを含む半
導体記憶装置であって、一方電極が前記データ入出力線
に接続され、他方電極が接地端子に接続されたＰチャネ
ルトランジスタ、入力されるアドレス信号の変化に応答
して、パルス信号を発生するパルス信号発生手段、一方
電極およびゲート電極が電源電圧に接続され、下方電極
が前記Ｐチャネルトランジスタのゲート電極に接続され
た第１のＮチャネルトランジスタ、一方電極が前記第１
のＮチャネルトランジスタの他方電極に接続され、他方
電極が前記発生されたパルス信号を受けるように接続さ
れ、ゲート電極が前記列選択信号を受けるように接続さ
れた第２のＮチャネルトランジスタを含み、前記第１の
Ｎチャネルトランジスタと前記第２のＮチャネルトラン
ジスタとは、電源電圧が降下したとき、第２のＮチャネ
ルトランジスタに流れる電流が第１のＮチャネルトラン
ジスタに流れる電流よりも大きくなるような関係に形成
されることを特徴とする。

【００３１】

【作用】請求項１の発明は、各ビット線の対に接続され
た複数のセンスアンプを含む半導体記憶装置、すなわち
カラムセンス型半導体記憶装置に関する。Ｐチャネルト
ランジスタは各ビット線ごとに接続される。第１のＮチ
ャネルトランジスタと第２のＮチャネルトランジスタと
は、電源電圧が降下したとき、第２のＮチャネルトラン
ジスタに流れる電流が第１のＮチャネルトランジスタに
流れる電流よりも大きくなるような関係に形成されてい
るため、電源電圧が降下したときは、Ｐチャネルトラン
ジスタのゲート電極の電圧が降下し、Ｐチャネルトラン
ジスタはオンする。したがって、ビット線の電位が降下
する。その後、ビット線が電圧バンプに従った電源電圧
に充電されるため、ビット線の電位を適切な電位にする
ことができる。請求項１の半導体記憶装置は、以上のよ
うに、Ｐチャネルトランジスタと第１および第２のＮチ
ャネルトランジスタとで構成されるため、従来の素子数
の多いビット線引抜回路と比較して、面積を小さくする
ことができる。

【００３２】請求項２の発明は、カラムセンス型半導体
記憶装置以外の半導体記憶装置に関する。請求項２の発
明では、各Ｐチャネルトランジスタがデータ入出力線対
に接続されており、このＰチャネルトランジスタが請求
項１と同様に制御される。この結果、電圧バンプが生じ
ても、ビット線の電位は電圧バンプに従った電位に充電
され、読出１サイクルによって読出データの誤差が発生
しなくなる。また、ビット線の電圧を降下させるための
手段が、Ｐチャネルトランジスタと、第１および第２の
Ｎチャネルトランジスタとで構成されているため、従来
例よりもビット線引抜回路の面積を小さくすることがで
き、ひいては半導体記憶装置の面積を小さくすることが
できる。

【００３３】

【実施例】図１はこの発明に係る半導体記憶装置の一実
施例を示すブロック図である。図１を参照して、この半
導体記憶装置は、図１３に示した半導体記憶装置と同様
にカラムセンス型の半導体記憶装置であり、各第１段セ
ンスアンプ６３に差動的に結合されるビット線引抜回路
６６が設けられ、かつ各ビット線引抜回路６６を制御す
るための／ＥＱ発生回路６１が設けられている。／ＥＱ
発生回路６１は、ＡＴＤ（アドレス・トランディション
・ディテクション）に基づいて、列デコード信号が立上
がった直後もしくは同時ぐらいに立下がり、ワード線が
立上がるまでに立上がる信号／ＥＱを発生する。

【００３４】各ビット線引抜回路６６は、電圧バンプ時
には、列デコード信号Ｙ０〜Ｙｎ−１に応答して、信号
／ＥＱが低レベルの期間中ビット線の電位を降下させ
る。また、電源電圧が正常な場合および信号／ＥＱが高
レベルの期間には、ビット線をフローティング状態にす
る。

【００３５】図２は図１に示したビット線引抜回路６６
の詳細を示す回路図である。図２を参照して、表示を簡
単化するために１ビット分のみを示す。ビット線引抜回
路６６は、Ｐチャネルトランジスタ６２ａおよび６２ｂ
と、インバータ６５とを含む。Ｐチャネルトランジスタ
６２ａは、その一方電極がビット線２０ａに接続され、
その他方電極が接地端子に接続され、そのゲート電極が
インバータ６６の出力ノードに接続される。Ｐチャネル
トランジスタ６２ｂは、その一方電極がビット線２０ｂ
に接続され、その他方電極が選択端子に接続され、その
ゲート電極がインバータ６５の出力を受けるように接続
される。インバータ６５は、Ｎチャネルトランジスタ５
８および５９を含む。トランジスタ５８は、その一方電
極およびゲート電極が電源電圧Ｖｃｃに接続され、その
他方電極が出力ノードに接続される。Ｎチャネルトラン
ジスタ５９は、その一方電極が出力ノードに接続され、
その他方電極が信号／ＥＱを受けるように接続され、そ
のゲート電極が列デコーダ信号Ｙ０を受けるように接続
される。上記Ｐチャネルトランジスタ６２ａおよび６２
ｂのゲート電位は、インバータ６５の出力電位でありこ
のインバータ６５のβ比を調節することにより、Ｐチャ
ネルトランジスタ６２ａおよび６２ｂのインピーダンス
を調節し、電圧バンプが生じたときにビット線電位を正
常電位まで降下させるようにする。

【００３６】図３は図１に示した／ＥＱ発生回路６１の
詳細を示すブロック図である。／ＥＱ発生回路６１は、
アドレスバッファ７１、ローカルＡＴＤバッファ７２、
サブグローバルＡＴＤバッファ７３、およびインバータ
７４を含む。アドレスバッファ７１、ローカルＡＴＤバ
ッファ７２、サブグローバルＡＴＤバッファ７３は、カ
ラムセンス型半導体記憶装置には一般に用いられている
回路であり、このサブグローバルＡＴＤバッファ７３か
ら出力される信号を反転させて信号／ＥＱを発生させ
る。ローカルＡＴＤバッファ７２は、各アドレスピンに
それぞれ１個設けられ、アドレス信号の変化に応答し
て、ワンショットパルスを出力する。サブグローバルＡ
ＴＤバッファ７３は、複数のローカルＡＴＤバッファ７
２から出力されるワンショットパルスのＯＲをとる。イ
ンバータ７４はサブグローバルＡＤＴバッファの出力を
反転させ、信号／ＥＱを発生する。信号／ＥＱは、ワー
ド線選択信号より先に立上がる必要があるため、サブグ
ローバルＡＴＤバッファの出力を一定期間遅延させるこ
とにより作られる。

【００３７】上記／ＥＱ信号およびワード線活性化信号
の発生過程を図４に示す。図５は図１および図２に示し
た半導体記憶装置の読出１サイクルのタイミングチャー
トである。図５を参照して、図１および図２に示した半
導体記憶装置の読出動作を説明する。

【００３８】ノーマルモード時には、列アドレス信号Ｒ
Ａに応答して、読出用列デコーダ６′は、メモリセル２
４ａを選択するため列デコード信号Ｙ０を発生し、対応
の第１段センスアンプ６３に与える。この列デコード信
号Ｙ０の出力タイミングとほぼ同時に、／ＥＱ発生回路
の出力信号／ＥＱは低レベルになる。このとき、Ｎチャ
ネルトランジスタ５９がＰチャネルトランジスタ６２ａ
および６２ｂのゲートの電位を引抜く。通常動作時に
は、電源電圧から流れ込む電流Ｉ１とＮＭＯＳトランジ
スタ５９により引き抜かれる電流Ｉ２とがほぼ等しいた
め、ビット線２０ａ，２０ｂの電位はほとんど下がらな
い。逆に言うと、通常動作時には、ビット線の電位がそ
れほど下がらないようにＮＭＯＳトランジスタ５８およ
び５９のサイズが決定されている。また、信号／ＥＱが
高レベルのときには、Ｐチャネルトランジスタ６２ａ，
６２ｂのソース電極とゲート電極とが同電位のため、Ｐ
チャネルトランジスタ６２ａ，６２ｂはオフしている。

【００３９】次に電圧バンプが生じたときには、Ｎチャ
ネルトランジスタ５８に流れる電流Ｉ１とＮチャネルト
ランジスタ５９に流れる電流Ｉ２との関係は、Ｉ１＜Ｉ
２となり、Ｐチャネルトランジスタ６２ａ，６２ｂのゲ
ート電位がビット線電位よりも非常に小さくなる。この
ためＰチャネルトランジスタ６２ａおよび６２ｂがオン
する。この結果、ビット線の電位が降下する。その後、
信号／ＥＱが高レベルになると、インバータ６５の出力
も高くなり、Ｐチャネルトランジスタ６２ａおよび６２
ｂがオフし、ビット線はフローティング状態にもたらさ
れる。そして、ビット線は電源電圧Ｖｃｃ−Ｖｔｈの電
位まで上昇する。したがって、電圧バンプが生じてもビ
ット線電位は一度降下し、すぐに電圧バンプに追従した
電源電位に立上がる。それにより適正なビット線電位に
なる。

【００４０】第１の実施例は、以上のように、Ｐチャネ
ルトランジスタ６２ａおよび６２ｂと、Ｎチャネルトラ
ンジスタ５８および５９とにより構成されるビット線引
抜回路を設けているため、ビット線引抜回路の面積が非
常に小さくなる。したがって半導体集積回路装置の面積
を小さくすることができる。

【００４１】なお、ビット線２０ａと接地端子との間に
Ｐチャネルトランジスタを用いたのは、ＧＮＤまで完全
に落しきるＮチャネルトランジスタより、降下したとき
の電圧がＰチャネルトランジスタのしきい値電圧Ｖｔｐ
分高くなり、センスアンプのフルスケール範囲を外れる
ことがなくなるためである。

【００４２】図６は、この発明の第２の実施例を示す回
路図である。図６に示すビット線引抜回路と図２に示す
ビット線引抜回路とが異なるところは、Ｎチャネルトラ
ンジスタ５８を隣接する２つのカラムで共有しているこ
とである。ビット線引抜回路をこのように構成すること
により、各カラムごとにビット線引抜回路を設ける必要
がなくなり、レイアウト面積を小さくすることができ
る。

【００４３】図７はこの発明に係る半導体記憶装置の第
３の実施例を示す回路図である。図３に示すビット線引
抜回路６６はＩ／Ｏセンス型の半導体記憶装置に設けら
れている。このビット線引抜回路６６は、Ｉ／Ｏ線２９
ａに一方電極が接続され、他方電極が接地端子に接続さ
れるＰチャネルトランジスタ６２ａと、Ｉ／Ｏ線２９ｂ
に一方電極が接続され他方電極が接地端子に接続される
Ｐチャネルトランジスタ６２ｂを含む。Ｎチャネルトラ
ンジスタ５８および５９のサイズおよび接続構成は図２
に示したビット線引抜回路と同様である。なお、Ｎチャ
ネルトランジスタ５９のゲート電極には、列デコード信
号のＯＲをとった信号もしくはブロック選択信号が入力
される。ブロック選択信号はメモリセルアレイ７が複数
のブロックに分割されているときに入力される信号であ
る。

【００４４】図７に示すビット線引抜回路６６は、図１
５に示したビット線引抜回路よりも素子数が少なく面積
が小さいため、Ｉ／Ｏセンス型の半導体記憶装置の面積
を小さくすることができる。

【００４５】

【発明の効果】以上のように、請求項１の発明によれ
ば、ビット線の電位を降下させるための手段の面積が従
来例よりも小さくされているため、カラムセンス型半導
体記憶装置においてもビット線電位引抜回路を設けるこ
とができ、電圧バンプが生じた場合でも正常なビット線
電位を得ることができる。それにより、センスアンプに
より読出されるデータに誤差が生じないという効果が得
られる。

【００４６】請求項２の発明によれば、ビット線電位を
降下させるための手段の面積が小さくされているため、
半導体記憶装置の面積を小さくすることができる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。

【図２】図１に示したビット線引抜回路の詳細を示す回
路図である。

【図３】図１に示した／ＥＱ信号発生回路の詳細を示す
ブロック図である。

【図４】／ＥＱ信号およびワード線活性化信号の発生を
説明するためのタイミングチャートである。

【図５】図１に示した半導体記憶装置のタイミングチャ
ートを示す図である。

【図６】この発明の第２の実施例を示す回路図である。

【図７】この発明の第３の実施例を示す回路図である。

【図８】従来の半導体記憶装置の一例を示すブロック図
である。

【図９】図８に示したメモリセルアレイ周辺を示す回路
図である。

【図１０】図９に示したメモリセルの一例を示す回路図
である。

【図１１】図９に示したメモリセルの別の例を示す回路
図である。

【図１２】図９に示したメモリセル２４ａの読出動作を
説明するためのタイミング図である。

【図１３】カラムセンス型の半導体記憶装置を示すブロ
ック図である。

【図１４】従来のビット線引抜回路の周辺を示す回路図
である。

【図１５】図１４に示すビット線引抜回路の詳細を示す
回路図である。

【図１６】図１５に示すビット線引抜回路の動作を説明
するためのタイミングチャートである。

【符号の説明】

３行デコーダ６書込用列デコーダ６′ 読出用列デコーダ２０ａ，２０ｂ，２１ａ，２１ｂビット線５８，５９Ｎチャネルトランジスタ６１／ＥＱ発生回路６２ａ，６２ｂＰチャネルトランジスタ６３第１段センスアンプ６５インバータ６７ビット線引抜回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/413 G11C 11/41

Claims

(57)【特許請求の範囲】

【請求項１】行方向に配設された複数のワード線と、
列方向に配設された複数のビット線と、各前記ワード線
と各前記ビット線との交点に配設され、列選択信号およ
び行選択信号によりアドレス指定される複数のフリップ
フロップ型のメモリセルと、各前記ビット線の対に接続
された複数のセンスアンプとを含む半導体記憶装置であ
って、一方電極が前記ビット線に接続され、他方電極が接地端
子に接続されたＰチャネルトランジスタ、入力されるアドレス信号の変化に応答して、パルス信号
を発生するパルス信号発生手段、一方電極およびゲート電極が電源電圧に接続され、他方
電極が前記Ｐチャネルトランジスタのゲート電極に接続
された第１のＮチャネルトランジスタ、一方電極が前記第１のＮチャネルトランジスタの他方電
極に接続され、他方電極が前記発生されたパルス信号を
受けるように接続され、ゲート電極が前記列選択信号を
受けるように接続された第２のＮチャネルトランジスタ
を含み、前記第１のＮチャネルトランジスタと前記第２のＮチャ
ネルトランジスタとは、電源電圧が降下したときのみ、
前記第２のＮチャネルトランジスタに流れる電流が前記
第１のＮチャネルトランジスタに流れる電流よりも大き
くなる関係に形成されることを特徴とする半導体記憶装
置。
【請求項２】行方向に配設された複数のワード線と、
列方向に配設された複数のビット線と、各前記ワード線
と各前記ビット線との交点に配設され、行選択信号およ
び列選択信号により選択される複数のフリップフロップ
型のメモリセルと、前記メモリセルから読出されたデー
タを伝達するためのデータ入出力線と、前記データ入出
力線により伝達されたデータを増幅するセンスアンプと
を含むスタティック型半導体記憶装置であって、一方電極が前記データ入出力線に接続され、他方電極が
接地端子に接続されたＰチャネルトランジスタ、入力されるアドレス信号の変化に応答して、パルス信号
を発生するパルス信号発生手段、一方電極およびゲート電極が電源電圧に接続され、他方
電極が前記Ｐチャネルトランジスタのゲート電極に接続
された第１のＮチャネルトランジスタ、一方電極が前記第１のＮチャネルトランジスタの他方電
極に接続され、他方電極が前記発生されたパルス信号を
受けるように接続され、ゲート電極が前記列選択信号を
受けるように接続された第２のＮチャネルトランジスタ
を含み、前記第１のＮチャネルトランジスタと前記第２のＮチャ
ネルトランジスタとは、電源電圧が降下したときのみ、
前記第２のＮチャネルトランジスタに流れる電流が前記
第１のＮチャネルトランジスタに流れる電流よりも大き
くなるような関係に形成されることを特徴とする半導体
記憶装置。