JP3766710B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、データの読出および書込可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
図１０は、従来の非同期式ＳＲＡＭ１０００の構成を示すブロック図である。以下、同一符号は同一のものを示す。
【０００３】
図１０を参照して、チップイネーブル信号ＣＥによりチップの選択状態が設定されると、外部から入力されているアドレス信号Ａｄｄはアドレスバッファ１０３を駆動する。アドレスバッファ１０３の出力信号の一部はワード線選択デコーダ１１１に転送され、所望のワード線ＷＬｘが選択される。アドレスバッファ１０３の出力信号の残りはビット線選択デコーダ１１３に転送され、ビット線選択トランスファーゲート（コラム選択ゲート）ＴＧｘがオンされ、所望のビット線対ＢＬｘが選択される。こうして選択されたワード線ＷＬｘとビット線対ＢＬｘとの交差点にあるメモリセルＭＣｘが選択される。
【０００４】
リード／ライト設定信号Ｒ／Ｗで読出状態が設定されたときは、ビット線負荷１１５により予め一定電圧に昇圧されたビット線対ＢＬｘに、メモリセルＭＣｘから読出データが出力され、ビット線選択トランスファーゲートＴＧｘ、入出力線対１１７を介して、ビット線対選択用アドレスの上位アドレスで選ばれ、かつ、モード設定信号発生回路１０１から出力された読出モード設定信号により活性化されたセンスアンプ１２１に転送される。センスアンプ１２１によってさらに増幅された読出データは、データバス１００１を介してデータ入出力バッファ１２９に転送され、データ入出力端子１３３に出力される。
【０００５】
一方、リード／ライト設定信号Ｒ／Ｗで書込状態が設定されたときは、データ入出力端子１３３から入力された書込データは、データバス１００１を介してビット線対選択用アドレスの上位アドレスで選ばれ、かつ、モード設定信号発生回路１０１から出力された書込モード設定信号で活性化されたライトドライバ１２７に転送される。そして、書込データは、ライトドライバ１２７から、入出力線対１１７、選択されたビット線選択トランスファーゲートＴＧｘおよびビット線対ＢＬｘを介して所望のメモリセルＭＣｘに書込まれる。
【０００６】
ところで、外部から入力されるアドレス信号Ａｄｄが変化したことを検知するＡｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ（以下、ＡＴＤと称する）発生回路１０５の出力パルス信号により、ビット線対のイコライズ、およびワード線やビット線対の選択期間を制御する方法が一般に採用されている。ビット線対にイコライズは、読出／書込動作後のビット線対の電位を回復するために行なわれ、通常、ワード選択前にＡＴＤ発生回路１０９から出力されたパルス信号を用いてイコライズが行なわれる。これにより、ビット線対の電位が早くプリチャージ電位に昇圧されるため、データ転送の法則化が可能となる。ワード線やビット線対の選択期間は、ＡＴＤ発生回路１０９の出力パルス信号のパルス幅期間のみ選択期間となるように制御される。これにより、低消費電力化およびその他の特性改善に効果がある。
【０００７】
図１１は、従来の非同期式パイプライン方式ＳＲＡＭ１１００の構成を示すブロック図である。
【０００８】
図１１を参照して、非同期式パイプライン方式ＳＲＡＭ１１００において、チップイネーブル信号ＣＥによりチップの選択状態が設定されると、外部から入力されたアドレス信号Ａｄｄおよびリード／ライト設定信号Ｒ／Ｗは、外部クロック信号Ｃｋの立上がりエッジで、アドレスレジスタ５０９およびモードレジスタ５０７にラッチされる。ラッチされたアドレス信号Ａｄｄの一部は、ワード線選択デコーダ１１１に転送され、所望のワード線ＷＬｘが選択される。ラッチされたアドレス信号Ａｄｄの残りは、ビット線選択デコーダ１１３に転送され、ビット線選択トランスファーゲートＴＧｘがオンされ、所望のビット線対ＢＬｘが選択される。こうして選択されたワード線ＷＬｘとビット線対ＢＬｘとの交点にあるメモリセルＭＣｘが選択される。
【０００９】
リード／ライト設定制御Ｒ／Ｗで読出状態が設定されたときは、ビット線負荷１１５により予め一定電圧に昇圧されたビット線対ＢＬｘに、メモリセルＭＣｘから読出データが出力され、ビット線選択トランスファーゲートＴＧｘ、入出力線対１１７を介して、ビット線対選択アドレスの上位アドレスで選ばれモードレジスタ５０９の出力信号で活性化されたセンスアンプ１２１に転送される。センスアンプ１２１によってさらに増幅された読出データは、データバス１００１を介してデータレジスタ５０５にラッチされる。さらに、ラッチされた読出データは、次の外部クロック信号Ｃｋの立上がりエッジに同期して、データ入出力バッファ１２９に転送され、データ入出力端子１３３に出力される。
【００１０】
一方、リード／ライト設定信号Ｒ／Ｗで書込状態が設定されたときは、データ入出力端子１３３から入力された書込データは、アドレス信号Ａｄｄおよびリード／ライト設定信号Ｒ／Ｗなどと同様な外部クロック信号Ｃｋの立上がりエッジで、データ入出力バッファ１２９を介して、データレジスタ５０５にラッチされる。その後、ラッチされた書込データは、データバス１００１を介して、ビット線対選択用アドレスの上位アドレスで選ばれ、かつ、モードレジスタ５０７の出力信号で活性化されたライトドライバ１２７に転送される。ライトドライバから出力された書込データは、入出力線対１１７、選択されたビット線選択トランスファーゲートＴＧｘおよびビット線対ＢＬｘを介して、所望のメモリセルＭＣｘに書込まれる。
【００１１】
データレジスタ５０５のないノンパイプライン方式の同期式ＳＲＡＭの場合は、データ読出時は、センスアンプ１２１から出力された読出データが、そのままデータバス１００１を介してデータ入出力バッファ１２９に転送され、データ入出力端子１３３に読出される。データ書込時は、データ入出力端子１３３から入力された書込データが、データ入出力バッファ１２９を介して、そのままデータバス１００１、ライトドライバ１２７、入出力線対１１７、ビット線選択トランスファーゲートＴＧｘ、およびビット線対ＢＬｘを介してメモリセルＭＣｘに書込まれるため、外部クロック信号Ｃｋによるデータレジスタ５０５の制御が不要となる。
【００１２】
図１２は、図１１のパルス発生回路５０１の例を示す回路図である。
図１１に示した同期式パイプライン方式ＳＲＡＭ１１００のような同期式ＳＲＡＭの場合、ビット線対のイコライズ、およびワード線やビット線対の選択期間の制御は、図１２に示すようなパルス発生回路５０１から出力されるパルス信号によって行なわれる。パルス発生回路５０１は、外部クロック信号Ｃｋの立上がりエッジに同期して所望のパルス信号を発生する。
【００１３】
図１３は、図１２のパルス発生回路５０１から出力されるパルス信号を示すタイミングチャートである。
【００１４】
図１３のタイミングチャートを参考にしながら図１２のパルス発生回路５０１の動作を説明する。
【００１５】
外部クロック信号Ｃｋがパルス発生回路５０１に入力されると、遅延回路１２０１とＮＯＴ回路１２０３とによる遅延を有する補信号がＮＡＮＤ回路１２０５に入力される。ＮＡＮＤ回路１２０５からは、外部クロック信号Ｃｋの立上がりエッジに対して、ＮＡＮＤ回路１２０５による遅延を有し、パルス幅が（遅延回路１２０１＋ＮＯＴ回路１２０３）の遅延を有するパルス信号が発生される（▲１▼）。ＮＡＮＤ回路１２０７，１２０９の出力ノードには、電源投入時、特公平７−２４３７９で既に公知のような、“Ｈ（論理ハイ）”レベルとなるパワーオンリセット信号をゲート入力とするＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）１２１３により、初期値は“Ｌ（論理ロー）”レベルに設定されているため、ＮＡＮＤ回路１２０７からは、ＮＡＮＤ回路１２０５とＮＡＮＤ回路１２０７とによるの遅延を有し、パルス幅は（ＮＡＮＤ回路１２０７＋ＮＡＮＤ回路１２０９×２＋遅延回路１２１１）の遅延を有するパルス信号が発生される（▲２▼）。
【００１６】
このようにして発生されたパルス信号は、図１０に示した非同期式ＳＲＡＭ１０００のような非同期式ＳＲＡＭのＡＴＤ発生回路１０５から出力されるパルス信号と同じように、ビット線対のイコライズ、およびワード線やビット線対の選択期間の制御に用いられる。
【００１７】
以上のように、従来の非同期および同期式ＳＲＡＭは、センスアンプあるいはライトドライバからデータ入出力バッファまでのデータバスを有していた。そして、最近では、多ビット構成のメモリが主流となっており、外部データバス配線が大きなレイアウト面積を占めるようになってきている。
【００１８】
【発明が解決しようとする課題】
しかしながら、メモリセルのレイアウト面積の縮小に伴って、センスアンプをメモリセル領域の両側に交互配置したり、外部ピンの配置の使用から、メモリセル領域を挟んで反対側にあるセンスアンプやライトドライバからデータ入出力バッファまで、データバス配線をメモリセル領域を迂回して引回さなければならない場合も少なくなく、データバス配線のレイアウト面積の占める割合がさらに増大するという問題点があった。
【００１９】
本発明は、以上のような問題点を解決するためになされたもので、データバス配線のレイアウト面積が低減された半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、入出力バッファと、複数のビット線と、入出力線と、各々が複数のビット線の１つに対応して設けられ、複数のビット線と入出力線との間に接続された複数のコラム選択ゲートと、入出力線に接続されデータをラッチするデータラッチと、を設け、複数のビット線に、入出力線共有ビット線を設け、前記複数のコラム選択ゲートに、入出力線共有ビット線に接続された入出力線共有ビット線選択ゲートを設け、入出力バッファと入出力線共有ビット線との間に接続された入出力バッファ接続ゲートと、データ読出時には、入力されたコラムアドレス信号に対応するコラム選択ゲートを第１のタイミングでオンし、第１のタイミングでオンしたコラム選択ゲートを第１のタイミングよりも遅い第２のタイミングでオフする第１のゲート制御手段と、データ読出時には、入出力線共有ビット線選択ゲートと入出力バッファ接続ゲートとを第２のタイミングよりも遅い第３のタイミングでオンし、データ書込時には入出力バッファ接続ゲートと入出力線共有ビット線選択ゲートとを第４のタイミングでオンし、入出力バッファ接続ゲートと入出力線供給ビット線選択ゲートとを第４のタイミングよりも遅い第５のタイミングでオフする第２のゲート制御手段と、をさらに設け、第１のゲート制御手段は、データ書込時には、入力されたコラムアドレス信号に対応するコラム選択ゲートを第５のタイミングよりも遅い第６のタイミングでオンする。
【００２１】
請求項２に係る半導体記憶装置は、請求項１の半導体記憶装置において、入出力線共有ビット線と隣り合うビット線の電圧を、データ読出時には第２のタイミングで、また、データ書込時には第４のタイミングで一定電圧に固定する電圧固定手段を、さらに設けたものである。
【００２２】
請求項３に係る半導体記憶装置は、入出力バッファと、複数のビット線と、入出力線と、各々が、複数のビット線の１つに対応して設けられ、複数のビット線と入出力線との間に接続された複数のコラム選択ゲートと、入出力線に接続されデータをラッチするデータラッチと、を設け、複数のビット線に、入出力線共有ビット線を設け、複数のコラム選択ゲートに、入出力線共有ビット線に接続された入出力線共有ビット線選択ゲートを設け、入出力バッファと入出力線共有ビット線との間に接続された入出力バッファ接続ゲートと、第１のパルス信号と、第１のパルス信号の不活性化後に出力される第２のパルス信号とを出力するパルス信号出力手段と、第１または第２のパルス信号の活性化に応答して、入力されたコラムアドレス信号に対応するコラム選択ゲートをオンし、活性化した第１または第２のパルス信号の不活性化に応答して、オンしたコラム選択ゲートをオフする第１のゲート制御手段と、第１または第２のパルス信号の活性化に応答して、入出力バッファ接続ゲートと入出力線共有ビット線選択ゲートとをオンし、活性化した第１または第２のパルス信号の不活性化に応答して、オンした入出力バッファ接続ゲートと入出力線共有ビット線選択ゲートとをオフする第２のゲート制御手段と、データ読出時には、第１のパルス信号を第１のゲート制御手段に転送し、第２のパルス信号を第２のゲート制御手段に転送し、データ書込時には、第１のパルス信号を第２のゲート制御手段に転送し、第２のパルス信号を第１のゲート制御手段に転送するパルス信号転送手段と、を設けたものである。
【００２３】
請求項４に係る半導体記憶装置は、請求項３の半導体記憶装置において、入出力線共有ビット線と隣り合うビット線の電圧を、第１および第２のパルス信号の活性化時に一定電圧に固定する電圧固定手段を、さらに設けたものである。
【００２４】
請求項５に係る半導体記憶装置は、請求項１から４のいずれかの半導体記憶装置において、複数のビット線とデータラッチとの間に接続された第１のセンスアンプと、データラッチと複数のビット線との間に接続されたライトドライバと、をさらに設け、入出力線共有ビット線は、複数のビット線のうち、入出力バッファと第１のセンスアンプとライトドライバとのうち１つから最短距離にあるビット線である。
【００３０】
請求項８に係る半導体記憶装置は、請求項３、４、７のいずれかの半導体記憶装置において、パルス信号出力手段は、外部から入力されたアドレス信号の変化を検知して第１および第２のパルス信号を出力する。
【００３１】
請求項９に係る半導体記憶装置は、請求項３、４、７、８のいずれかの半導体記憶装置において、パルス信号出力手段は、外部から入力されたクロック信号に同期して第１および第２のパルス信号を出力する。
【００３２】
請求項１０に係る半導体記憶装置は、請求項３、４、７、８、９のいずれかの半導体記憶装置において、第１のパルス信号の不活性化と第２のパルス信号の活性化との間で、複数のビット線をプリチャージかつイコライズするビット線プリチャージ／イコライズ手段を、さらに設けたものである。
【００３３】
請求項１１に係る半導体記憶装置は、請求項１から１０のいずれかの半導体記憶装置において、入出力バッファ接続ゲートと入出力バッファとの間に接続された第２のセンスアンプを、さらに設けたものである。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００３５】
（１） 実施の形態１
図１は、本発明の半導体記憶装置の実施の形態１の非同期式ＳＲＡＭ１００を示すブロック図である。
【００３６】
図１を参照して、非同期式ＳＲＡＭ１００は、複数のワード線ＷＬ１，…，ＷＬｘ，…ＷＬｍ（総称してＷＬとする。図中には、代表してＷＬ１，ＷＬｘを示す。）と、ワード線ＷＬと交差する複数のビット線対ＢＬ１，…，ＢＬｘ，…，ＢＬｙ，…，…ＢＬｎ（総称してＢＬとする。図中には、代表してＢＬｘを示す。）と、ワード線ＷＬとビット線対ＢＬとに接続された複数のメモリセルＭＣ１，…，ＭＣｘ，…，ＭＣｙ，…，…，ＭＣｓ（総称してＭＣとする。図中には、代表してＭＣｘ，ＭＣｙを示す。）と、入力されたチップイネーブル信号ＣＥおよびリード／ライト設定信号Ｒ／Ｗに基づいてチップのモードを設定するモード設定信号を発生するモード設定信号発生回路１０１と、外部からアドレス信号が入力されるアドレスバッファ１０３と、アドレス信号の変化に基づいてパルス信号を発生するＡＴＤ発生回路１０５と、アドレスバッファ１０３から入力されたロウアドレス信号をもとにワード線ＷＬを選択するワード線選択デコーダ１１１と、アドレスバッファ１０３から入力されたコラムアドレス信号をもとにビット線対ＢＬを選択するビット線選択デコーダ１１３と、ＡＴＤ発生回路１０５から出力されたパルス信号を制御してワード線選択デコーダ１１１とビット線選択デコーダ１１３とに出力するデコードＡＴＤ選択回路１０７と入出力線対１１７と、ビット線選択トランスファーゲートＴＧ１，…，ＴＧｘ，…，ＴＧｙ，…，ＴＧｎ（総称してＴＧとする。図中には、代表してＴＧｘを示す。）を含む。ビット線対ＢＬは、従来のデータバスと同様の働きを有する入出力線共有ビット線対１４１を含み、ビット線選択トランスファーゲートＴＧは、入出力線共有ビット線選択トランスファーゲート１３７を含む。
【００３７】
非同期式ＳＲＡＭ１００は、入出力線共有ビット線選択トランスファーゲートを制御する制御信号を発生する入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９と、センスアンプ１２１と、読出または書込データをラッチするデータラッチ１２３と、入出力線共有ビット線対とデータラッチ１２３とを接続するラッチデータ転送トランスファーゲート１２５と、ＡＴＤ発生回路から出力されたパルス信号を入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９とラッチデータ転送トランスファーゲート１２５と入出力バッファ接続トランスファーゲート１３１とに制御して出力するデータ転送ＡＴＤ選択回路１０９と、ビット線対ＢＬのプリチャージ／イコライズのためのビット線負荷１１５と、データ入出力端子１３３とデータの入出力（Ｄｉｎ／Ｄｏｕｔ）を行なうデータ入出力バッファ１２９と、入出力線共有ビット線とデータ入出力バッファ１２９とを接続する入出力バッファ接続トランスファーゲート１３１と、をさらに含む。
【００３８】
モード設定信号発生回路１０１は、アドレスバッファ１０３と、デコードＡＴＤ選択回路１０７と、データ転送ＡＴＤ回路１０９と、センスアンプ１２１と、データ入出力バッファ１２７とに接続されている。アドレスバッファ１０３は、ＡＴＤ発生回路１０５と、ワード線選択デコーダ１１１と、ビット線選択デコーダ１１３とに接続されている。ＡＴＤ発生回路１０５は、デコードＡＴＤ選択回路１０７と、データ転送ＡＴＤ選択回路１０９と、ビット線負荷１１５に接続されている。デコードＡＴＤ選択回路１０７は、ワード線選択デコーダ１１１と、ビット線選択デコーダ１１３とに接続されている。データ転送ＡＴＤ選択回路１０９は、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９と、ラッチデータ転送トランスファーゲート１２５と、入出力バッファ接続トランスファーゲート１３１とに接続されている。ワード線ＷＬとビット線対ＢＬとは交差して配置され、交差点の各々にメモリセルＭＣが接続され、メモリセルアレイを構成している。
【００３９】
ワード線ＷＬは、ワード線選択デコーダ１１１に接続され、ビット線対ＢＬの各々は、ビット線負荷６５と、ビット線対ＢＬの各々に対応して設けられた１つのビット線選択トランスファーゲートＴＧを介して、入出力線対１１７とに接続されている。入出力線対１１７は、センスアンプ１２１と、ライトドライバ１２７とに接続されている。
【００４０】
入出力線共有ビット線対１４１の一方端はビット線負荷１１５に接続され、さらに、入出力バッファ接続トランスファーゲート１３１を介してデータ入出力バッファ１２９に接続されている。データ入出力バッファ１２９は、データ入出力端子１３３に接続されている。入出力線共有ビット線対１４１の他方端は、入出力線共有ビット線選択トランスファーゲート１３７を介して、センスアンプ１２１と、データラッチ１２３と、ライトドライバ１２７とに接続されている。また、入出力線共有ビット線対１４１に接続された入出力線共有ビット線選択トランスファーゲート１３７は、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９を介して、ビット線選択デコーダ１１３に接続されている。図２は、図１の非同期式ＳＲＡＭ１００の動作を説明するためのタイミングチャートである。
【００４１】
図２のタイミングチャートを参照しながら図１の非同期式ＳＲＡＭ１００の動作を説明する。
【００４２】
チップイネーブル信号ＣＥが活性化し、チップの選択状態が設定されると、外部から入力されたアドレス信号Ａｄｄによりアドレスバッファ１０３が駆動される。アドレス信号Ａｄｄの各ビットごとに設けられたＡＴＤ発生回路１０５内の検出回路により、１ビットでもアドレス信号Ａｄｄが変化すると、パルス信号が発生される。そして、この発生されたパルス信号をもとに、遅延の設定で、先に変化する第１のパルスと、第１のパルスの後に変化する第２のパルス信号との２種類のパルス信号が回路内部でさらに発生される。
【００４３】
リード／ライト設定信号Ｒ／Ｗにより、読出状態が設定されたとき（“Ｈ”レベルの信号が入力されたとき）は、第１のパルス信号が、デコードＡＴＤ選択回路１０７を介して、アドレスバッファ１０３の出力信号の一部とともにワード線選択デコーダ１１１に転送され、入力されたパルス幅の期間のみ所望のワード線ＷＬｘが選択される。デコードＡＴＤ選択回路１０７から出力された第３のパルス信号とアドレスバッファ１０３の出力信号の残りは、ビット線選択デコーダ１１３に転送され、入力されたパルス幅の期間のみビット線選択トランスファーゲートＴＧｘがオンし、所望のビット線対ＢＬｘが選択される。このようにして、選択されたワード線ＷＬｘとビット線対ＢＬｘとの交差点に接続されたメモリセルＭＣｘが選択される。
【００４４】
ビット線対ＢＬは、ビット線負荷１１５により予め一定電圧に昇圧されており、ビット線対ＢＬｘに出力されたメモリセルＭＣｘからの読出データは、ビット線選択トランスファーゲートＴＧｘと入出力線対１１７とを介して、ビット線対選択用アドレスの上位アドレスで選ばれモード設定信号発生回路１０１から出力された読出モード設定信号により活性化されたセンスアンプ１２１に転送される。センスアンプ１２１によってさらに増幅された読出データは、一旦、データラッチ１２３にラッチされる。これらの動作は、第１のパルスのパルス幅期間内で完了する。
【００４５】
この動作完了後に、第２のパルス信号が、データ転送ＡＴＤ選択回路１０９を介して転送され、ラッチデータ転送トランスファーゲート１２５と入出力バッファ接続トランスファーゲート１３１とがオンし、データラッチ１２３にラッチされていた読出データが、入出力線共有ビット線対１４１を介してデータ入出力バッファ１２９に転送される。
【００４６】
データラッチ１２３から出力される読出データの相補な出力信号が、入出力線対１１７を転送された読出データの相補な出力信号と同相になるようにデータラッチ１２３と入出力線対１１７とが接続されていれば、読出データの電位が入出力線対１１７に残っており、読出データを高速に転送することが可能となる。
【００４７】
入出力線共有ビット線選択トランスファーゲート１３７は入出力線共有ビット線対１４１のビット線選択トランスファーゲートに相当し、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９によりオン状態となっている入出力線共有ビット線対１４１に接続されたメモリセル（たとえばメモリセルＭＣｙ）が選択された場合も、他のビット線選択トランスファーゲートの場合と同様に、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９により入出力線共有ビット線選択トランスファーゲート１４１はオンされるため、第１のパルス信号による同様の読出しが可能である。この場合の入出力線共有ビット線対１４１および入出力線共有ビット線選択ゲート１３７は、図２において点線で示すように変化する。
【００４８】
上記のようにしてデータ入出力バッファ１２９に転送された読出データは、データ入出力端子１３３に出力される。以上の動作は、第２のパルス信号のパルス幅期間内に完了する。
【００４９】
さらに、上記第１および第２のパルス信号が発生されていないときは、ビット線負荷１１５により、ビット線対ＢＬのプリチャージおよびイコライズが行なわれている。第２のパルス信号を送らせれば、第１のパルス信号の発生終了後、入出力線共有ビット線対１４１のプリチャージおよびイコライズを行なうことが可能となるので、ワード線ＷＬｘの活性化により入出力線共有ビット線１４１に出力されたメモリセルＭＣｘからの読出データによる電位が消去され、次のデータ転送を高速に行なうことが可能となる。
【００５０】
一方、リード／ライト設定信号Ｒ／Ｗで書込状態が設定されたとき（“Ｌ”レベルの信号が入力されたとき）は、ＡＴＤ発生回路１０５からパルス信号が発生され、第１のパルス信号が、データ転送ＡＴＤ選択回路１０９を介して、ラッチデータ転送トランスファーゲート１２５と入出力バッファ接続トランスファーゲート１３１をオンし、データ入出力端子１３３からデータ入出力バッファ１２９へ入力されたデータが、入出力線共有ビット線対１４１を介して、データラッチ１２３に転送される。このときも、入出力線共有ビット線選択トランスファーゲート１３７は、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９から出力される制御信号によりオンしている。
上記の動作が第１のパルス信号のパルス幅期間内に終了すると、第２のパルス信号は、デコーダＡＴＤ選択回路１０７を介して、アドレスバッファ１０３の出力信号の一部ともにワード線選択デコーダ１１１に転送され、入力されたパルス幅の期間のみ所望のワード線ＷＬｘが選択される。デコードＡＴＤ選択回路１０７から出力された第２のパルス信号とアドレスバッファ１０３の出力信号の残りとは、ビット線選択デコード１１３に転送され、入力されたパルス幅の期間のみビット線選択トランスファーゲートＴＧｘがオンし、所望のビット線対ＢＬｘが選択され、選択されたワード線ＷＬｘとの交差点に接続されたメモリセルＭＣｘが選択される。そして、データラッチ１２３に転送された書込データは、ビット線対選択用アドレスの上位アドレスで選ばれたライトドライバ１２７から、入出力線対１１７と、ビット線選択トランスファーゲートＴＧｘと、ビット線負荷１１５により予め一定電圧に昇圧されたビット線対ＢＬｘとを介して、メモリセルＭＣｘに書込まれる。
【００５１】
ライトドライバ１２７から出力される書込データの相補な信号が、入出力線対１１７の相補な信号と同相になるようにライトドライバ１２７と入出力線対１１７とが接続されていれば、書込データの電位が入出力線対１１７に残っており、書込データを高速に書込むことが可能である。
【００５２】
また、このとき、入出力線共有ビット線対１４１に接続されたメモリセル（例えばメモリセルＭＣｙ）が選択された場合も、他のビット線選択トランスファーゲート選択された場合と同様に、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９により入出力線共有ビット線選択トランスファーゲート１３７はオンするため、第２のパルス信号で同様の書込動作が可能である。この場合の入出力線共有ビット線対１４１および入出力線共有ビット線選択ゲート１３７は、図２において点線で示すように変化する。
【００５３】
さらに、上記第１および第２のパルス信号が発生されていないときは、データ読出時と同様、ビット線負荷１１５により、ビット線対ＢＬのプリチャージおよびイコライズが行なわれている。第２のパルス信号を送らせれば、第１のパルス信号の発生終了後、入出力線共有ビット線対１４１のプリチャージおよびイコライズを行なうことが可能となるので、データ転送により残った入出力線共有ビット線対１４１の電位が消去され、次のデータ書込時に、入出力線共有ビット線対１４１に接続されたメモリセルへの書込みの誤りを防止することが可能となる。
【００５４】
図３は、図１のモード設定信号発生回路１０１の部分回路１０１′と、ＡＴＤ発生回路１０５の部分回路１０５′と、デコードＡＴＤ選択回路１０７と、データ転送ＡＴＤ選択回路１０９と、ビット線選択デコーダ１１３と、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９との例を示す詳細な回路図である。
【００５５】
図３を参照して、モード設定信号発生回路１０１の部分回路１０１′は、ＮＯＴ回路３０３を含む。ＡＴＤ発生回路１０５の部分回路１０５′は、遅延回路３０３を含む。デコーダＡＴＤ選択回路１０７は、ＮＭＯＳトランジスタ３０５，３０７を含む。データ転送ＡＴＤ選択回路１０９は、ＮＭＯＳトランジスタ３０９，３１１を含む。ビット線選択デコーダ１１３は、ＮＡＮＤ回路３１３と、ＮＯＴ回路３１５とを含む。入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９は、ＮＯＴ回路３１７，３２１と、ＮＯＴ回路３１９とを含む。
【００５６】
デコードＡＴＤ選択回路１０７においてＮＭＯＳトランジスタ３０５のソース電極とＮＭＯＳトランジスタ３０７のソース電極とは接続され、ワード線選択デコード１１１とビット線選択デコーダ１１３のＮＡＮＤ回路３１３の入力ノードとに接続されている。また、データ転送ＡＴＤ選択回路１０９において、ＮＭＯＳトランジスタ３０９のソース電極とＮＭＯＳトランジスタ３１１のソース電極とは接続され、ラッチデータ転送トランスファーゲート１２５の制御ノードＮａとデータ転送トランスファーゲート１３１の制御ノードＮｂと、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９のＮＯＴ回路３２１の入力ノードとに接続されている。ビット線選択デコーダ１１３において、ＮＡＮＤ回路３１３の他の入力ノードには、アドレスバッファ１０３からの出力信号が与えられている。ＮＡＮＤ回路３１３の出力ノードは、ＮＯＴ回路３１５の入力ノードに接続されている。ＮＯＴ回路３１５の出力ノードは、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９のＮＯＴ回路３１７の入力ノードに接続されている。入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９において、ＮＯＴ回路３１７，３２１の各々の出力ノードは、ＮＡＮＤ回路３１９の入力ノードに接続されている。ＮＡＮＤ回路３１９の出力ノードは、入出力線共有ビット線選択トランスファーゲート１３７の制御ノードＮｃに接続されている。
【００５７】
部分回路１０５′では、遅延回路３０３を介さずに上記第１のパルス信号が発生され、遅延回路３０３を介して第１のパルス信号より遅延された上記第２のパルス信号が発生される。第１のパルス信号は、デコードＡＴＤ選択回路１０７のＮＭＯＳトランジスタ３０５のドレイン電極とデータ転送ＡＴＤ選択回路１０９のＮＭＯＳトランジスタ３０９のドレイン電極とに入力される。第２のパルス信号は、デコードＡＴＤ選択回路１０７のＮＭＯＳトランジスタ３０７のドレイン電極とデータ転送ＡＴＤ選択回路１０９のＮＭＯＳトランジスタ３１１のドレイン電極とに入力される。
【００５８】
モード設定信号発生回路１０１の部分回路１０１′では、データ読出時には“Ｈ”レベル、データ書込時には“Ｌ”レベルとなる信号が、遅延回路３０３を介さずに、デコードＡＴＤ選択回路のＮＭＯＳトランジスタ３０５のゲート電極とデータ転送ＡＴＤ選択回路１０９のＮＭＯＳトランジスタ３１１のゲート電極とに与えられ、ＮＯＴ回路３０３を介して、ＮＭＯＳトランジスタ３０７のゲート電極とＮＭＯＳトランジスタ３１１のゲート電極とに与えられている。
【００５９】
すなわち、データ読出時には、部分回路１０１′から出力された“Ｈ”レベルの読出モード設定信号がＮＭＯＳトランジスタ３０５のゲート電極に与えられ、ＮＭＯＳトランジスタ３０５がオンする。これにより、部分回路１０５′から出力された第１のパルス信号が、ＮＭＯＳトランジスタ３０５を介して、ワード線選択デコーダ１１１と、ビット選択デコーダ１１３のＮＡＮＤ回路３１３とに転送される。ＮＡＮＤ回路３１３には選択時に“Ｈ”レベルとなるアドレスバッファ１０３の出力信号が入力されており、入力された第１のパルス信号のパルス幅期間、ＮＡＮＤ回路３１３の出力は“Ｌ”レベルとなる。よって、ＮＯＴ回路３１０の出力は“Ｈ”レベルとなる。入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９において、入出力線共有ビット線対１４１が選択されたときはＮＯＴ回路３１７の出力が“Ｌ”レベル、ＮＡＮＤ回路３１９の出力が“Ｈ”レベルとなって、入出力線共有ビット線選択トランスファーゲート１３７がオンされる。また、入出力線共有ビット線対１４１を介してデータラッチ１２３からのデータ転送が行なわれるときは、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９において、ＮＯＴ回路３２１の出力は“Ｌ”レベル、ＮＡＮＤ回路３１９の出力は“Ｈ”レベルとなって、入出力線共有ビット線選択トランスファーゲート１３７がオンされる。
【００６０】
一方、部分回路１０１′から出力された“Ｈ”レベルの信号は、データ転送ＡＴＤ選択回路のＮＭＯＳレジスタ３１１もまたオンする。これにより、部分回路１０５′から出力された第２のパルス信号が、ＮＭＯＳトランジスタ３１１を介したラッチデータ転送トランスファーゲート１２５と入出力バッファ接続トランスファーゲート１３１とに転送され、第２のパルス信号のパルス幅期間ラッチデータ転送トランスファーゲート１２５と入出力バッファ接続トランスファーゲート１３１とがオンされる。
【００６１】
データ書込時は、“Ｌ”レベルの書込モード設定信号が部分回路１０１′のＮＯＴ回路３０３により反転され“Ｈ”レベルとなって出力される。この“Ｈ”レベルの信号により、データ転送ＡＴＤ選択回路１０９のＮＭＯＳトランジスタ３０９がオンされる。これにより、部分回路１０５′から出力された第１のパルス信号が、ＮＭＯＳトランジスタ３０９を会してラッチデータ転送トランスファーゲート１２５と入出力バッファ接続トランスファーゲート１３１とに転送され、第１のパルス信号のパルス幅期間、ラッチデータ転送トランスファーゲート１２５と入出力バッファ接続トランスファーゲートとがオンされる。
【００６２】
一方、部分回路１０１′から出力された上記“Ｈ”レベルの信号により、デコードＡＴＤ選択回路１０７もまたオンされる。これにより、遅延回路３０３を会して部分回路１０５′から出力された第２のパルス信号が、ＮＭＯＳトランジスタ３０７を介して、ワード線選択デコーダ１１１と、ビット線選択デコーダ１１３のＮＡＮＤ回路３１３とに転送される。ＮＡＮＤ回路３１３には、選択時に“Ｈ”レベルとなるアドレスバッファ１０３の出力信号が入力されており、入力された第２のパルス信号のパルス幅期間、ＮＡＮＤ回路３１３の出力は“Ｌ”レベルとなる。よって、ＮＯＴ回路３１５の出力は“Ｈ”レベルとなる。データ読出時の場合と同様に、入出力線共有ビット線対１４１が書込メモリに接続されたビット線対として選択されたときは、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９において、ＮＯＴ回路３１７の出力が“Ｌ”レベル、ＮＡＮＤ回路３１９の出力が“Ｈ”レベルとなって、入出力線共有ビット線選択トランスファーゲート１３７がオンされる。また、入出力線共有ビット線対１４１を介してデータラッチ１２３へのデータ転送が行なわれるときは、入出力線共有ビット線選択トランスファーゲート制御信号発生回路１１９において、ＮＯＴ回路３２１の出力が“Ｌ”レベル、ＮＡＮＤ回路３１９の出力が“Ｈ”レベルとなって、入出力線共有ビット線選択トランスファーゲート１３７がオンされる。
【００６３】
図４は、図１のビット線負荷１１５と、ＡＴＤ発生回路１０５の部分回路１０５″に含まれているビット線負荷制御信号発生回路４００の例を示す回路図である。
【００６４】
図４を参照して、ビット線負荷制御信号発生回路４００は、ＮＯＲ回路４０１を含み、図３に示した部分回路１０５′から出力される第１または第２のパルス信号が、ＮＯＲ回路４０１の入力ノードに与えられる。
【００６５】
ビット線負荷１１５は、複数のビット線対ＢＬの各々に対応する複数の単位負荷１１５′を含み、図４には、対応して、あるビット線対ＢＬに対応して設けられた単位負荷１１５′を示す。単位負荷１１５′は、ＮＭＯＳトランジスタ４０３，４０５，４０７を含み、ＮＭＯＳトランジスタ４０３，４０５のドレイン電極はＶｃｃ電源に接続され、ゲート電極はビット線負荷制御信号発生回路４００のＮＯＲ回路４０１の出力ノードに接続されている。ＮＭＯＳトランジスタ４０７のゲート電極もまた、ＮＯＲ回路４０１の出力ノードに接続され、ソース／ドレイン電極は、ＮＭＯＳトランジスタ４０３，４０５のソース電極と対応するビット線ＢＬとに接続されている。
【００６６】
ビット線負荷制御信号発生回路４００において、ＮＯＲ回路４０１から第１または第２のパルス信号が与えられていない（パルス変化のない）とき、ＮＯＲ回路４０１の出力は“Ｈ”レベルとなり、この出力はビット線負荷１１５のＮＭＯＳトランジスタ４０３，４０５，４０７のゲート電極に与えられる。これにより、ＮＭＯＳトランジスタ４０３，４０５，４０７はオンし、ＮＭＯＳトランジスタ４０７によりビット線対ＢＬはビット線に与えられていた相補な信号がイコライズされるとともに、Ｖｃｃ電源により電源電圧Ｖｃｃにプリチャージされる。
【００６７】
（２） 実施の形態２
図５は、本発明の半導体記憶装置の実施の形態２の同期式パイプライン方式ＳＲＡＭ５００の構成を示すブロック図である。
【００６８】
図５を参照して、同期式パイプライン方式ＳＲＡＭ５００は、図１に非同期式ＳＲＡＭ１００のＡＴＤ発生回路１０５の代わりにパルス発生回路５０１を含み、さらに、パルス発生回路５０１に接続され外部クロック信号Ｃｋが入力される外部クロック入力端子５０３と、データレジスタ５０５と、モードレジスタ５０７と、アドレス信号Ａｄｄが入力されるアドレスレジスタ５０９とを含む。
【００６９】
同期式パイプライン方式ＳＲＡＭ５００におけるその他の回路構成およびそれらの接続関係は、図１の非同期式ＳＲＡＭ１００と同様なので説明は省略する。
【００７０】
同期式パイプライン方式ＳＲＡＭ５０１は、デコードＡＴＤ選択回路１０７と、データ転送ＡＴＤ選択回路１０９と、ビット線負荷１１５とに接続されている。外部クロック入力端子５０３は、パルス発生回路５０１と、データレジスタ５０５と、モードレジスタ５０７と、アドレスレジスタ５０９とに接続されている。モードレジスタ５０７は、チップイネーブル信号ＣＥとリード／ライト設定信号Ｒ／Ｗとが入力され、デコードＡＴＤ選択回路１０７と、データ転送ＡＴＤ回路１０９と、センスアンプ１２１と、ライトドライバ１２７と、データ入出力バッファ１２９とに接続されている。アドレスレジスタ５０９は、ワード線選択デコーダ１１１と、ビット線選択デコーダ１１３とに接続されている。データ入出力バッファ１２９は、データレジスタ５０５を介して、入出力バッファ接続トランスファーゲート１３１に接続されている。
【００７１】
図６は、図５の同期式パイプライン方式ＳＲＡＭ５００の動作を説明するためのタイミングチャートである。
【００７２】
図６のタイミングチャートを参照しながら、図５の同期式パイプライン方式ＳＲＡＭ５００の動作を説明する。
【００７３】
チップイネーブル信号ＣＥでチップの動作状態が設定されると、外部から入力されたアドレス信号Ａｄｄおよびリード／ライト設定信号Ｒ／Ｗは、外部クロックＣｋの立上がりエッジで、アドレスレジスタ５０９およびモードレジスタ５０７にそれぞれラッチされる。外部クロック信号Ｃｋはパルス発生回路５０１に入力され、所望の内部パルス信号が発生される。このパルス信号は、図１の非同期式ＳＲＡＭ１００におけるＡＴＤ発生回路１０５により発生されたパルス信号と同様に機能する。
【００７４】
データ読出状態が設定されたときは、先に変化する第１の外部クロック信号Ｃｋ１をもとにパルス発生回路５０１で発生された第１のパルス信号の立上がりエッジに同期してビット線選択トランスファーゲートＴＧｘがオンされ、ビット線対ＢＬｘ、ビット線選択トランスファーゲートＴＧｘ、およびセンスアンプ１２１を介して、所望のメモリセルＭＣｘからの読出データがデータラッチ１２３にラッチされる。そして、第１のパルス信号の遅延信号である第２のパルス信号の立上がりによりラッチデータ転送トランジスタゲート１２５、入出力線共有ビット線選択トランスファーゲート１３７、および入出力バッファ接続トランスファーゲート１３１とがオンし、入出力線共有ビット線対を介してデータレジスタ５０５に読出データが転送される。さらに、第１の外部クロック信号Ｃｋ１の立下がり後に入力された第２の外部クロック信号Ｃｋ２の立上がりエッジに同期して、データレジスタ５０５からデータ入出力バッファ１２９にデータが転送され、データ入出力端子１３３から読出データが出力される。
【００７５】
データ書込状態が設定されたときは、第１の外部クロック信号Ｃｋ１をもとにパルス発生回路５０１で発生された第１のパルス信号の立上がりエッジに同期して、入出力バッファ接続トランスファーゲート１３１、入出力線共有ビット線選択トランスファーゲート１３７、およびラッチデータ転送トランスファーゲート１２５がオンし、データ入出力端子１３３から入力された書込データは、データ入出力バッファ１２９、データレジスタ５０５、および入出力線共有ビット線対１４１を介して転送され、データラッチ１２３にラッチされる。そして、第１のパルス信号の遅延信号である第２のパルス信号の立下がりに同期して、ビット線選択トランスファーゲートＢＬｘがオンし、ライトドライバ１２７およびビット線対ＢＬｘを介して、所望のメモリセルＭＣｘに書込みデータが書込まれる。
【００７６】
このように、同期式パイプライン方式ＳＲＡＭ５００においては、外部クロック信号に応答して、図１の非同期式ＳＲＡＭ１００の場合と同様な読出／書込動作が行なわれる。
【００７７】
データレジスタ５０５のないノンパイプライン方式の同期式ＳＲＡＭの場合、データ読出時は、入出力バッファ接続トランスファーゲート１３１を介して転送された読出データが、データ入出力バッファ１２９から直接データ入出力端子１３３に読出され、データ書込時は、データ入出力端子１３３から入力された書込データが、データ入出力バッファ１２９、入出力バッファ接続トランスファーゲート１３１、入出力線共有ビット線対１４１、入出力線共有ビット線選択トランジスタゲート１３７、およびラッチデータ転送トランスファーゲート１２５を介してデータラッチ１２３に取込まれるため、図５に示したような外部クロック信号Ｃｋによりデータレジスタ５０５の制御は不要である。
【００７８】
図１の非同期式ＳＲＡＭ１００の入出力バッファ接続トランスファーゲート１３１は、入出力線共有ビット線対の入出力線共有ビット線１４３，１４５に対応して設けられた２つのＮＭＯＳトランジスタ１５３，１５５とを有する。
【００７９】
ＮＭＯＳトランジスタ１５３のソース／ドレイン電極の一方電極は入出力線共有ビット線１４３に接続され、他方電極は入出力バッファ１２９に接続されている。ＮＭＯＳトランジスタ１５５のソース／ドレイン電極の一方電極は入出力線共有ビット線１４５に接続され、他方電極は入出力バッファ１２９に接続されている。ＮＭＯＳトランジスタ１５３，１５５のゲート電極はともにデータ転送ＡＴＤ選択回路１０９に接続されている。読出データや書込データの相補な信号が、入力共有ビット線１４３とＮＭＯＳトランジスタ１５３、入出力線共有ビット線１４５とＮＭＯＳトランジスタ１５５を介してそれぞれ転送される。
【００８０】
（３） 実施の形態３
図７は、本発明の半導体記憶装置の実施の形態３のシングルデータバス対応の非同期式ＳＲＡＭ７００の構成を示すブロック図である。
【００８１】
図７を参照して、シングルデータバス対応の非同期式ＳＲＡＭ７００は、図１の非同期式ＳＲＡＭ１００の入出力線共有ビット線対１４１と、入出力バッファ接続トランスファーゲート１３１と、ラッチデータ転送トランスファーゲート１２５とのかわりに、入出力線共有ビット線を１本のみ有し、その１本の入出力線共有ビット線１４５とデータ入出力バッファ１２９とを接続する入出力バッファ接続トランスファーゲート１３１′と、入出力線対１１７のうち、入出力線共有ビット線１４５と入出力線共有ビット線選択トランスファーゲート１３７を介して接続された入出力線とデータラッチ１２３とを接続するラッチデータ転送トランスファーゲート１２５′とを含む。
【００８２】
シングルデータバス対応の非同期式ＳＲＡＭ７００のその他の回路構成および接続関係は、図１の非同期式ＳＲＡＭ１００と同様なので説明は省略する。
【００８３】
図７の非同期式ＳＲＡＭ７００では、図１の非同期式ＳＲＡＭ１００の入出力線共有ビット線対１４１の入出力線共有ビット線１４３，１４５のうちどちらか１本のビット線を用いて、読出データや書込データの相補な信号のどちらかが転送されるようになっている。図７では、入出力ビット線１４５が入出力線共有ビット線として用いられ、入出力線共有ビット線１４３に対応して設けられていた入出力バッファ接続トランスファーゲート１３１のＮＭＯＳトランジスタ１５３が除かれた構成となっている。
【００８４】
すなわち、データ読出時は、データラッチ１２３にラッチされた読出データの相補な信号のどちらかが、１つのＮＭＯＳトランジスタにより構成されたラッチデータ転送トランスファーゲート１２５′に転送され、入出力線共有ビット線選択トランスファーゲート１３７、入出力線共有ビット線１４５、および入出力バッファ接続トランスファーゲート１３１（ＮＭＯＳトランジスタ１５５）を介して入出力バッファ１２９に伝えられる。ここで、ラッチデータ転送トランスファーゲート１２５′のオン／オフは、図１のラッチデータ転送トランスファーゲート１２５の場合と同様である。
【００８５】
さらに、データラッチ１２３から出力される読出データの相補な信号のどちらかが、入出力線対１１７の相補な信号と同相となるように接続されていれば、読出データの電位が入出力線対１１７に残っているため、高速にデータを減らすことが可能となる。
【００８６】
データ書込時は、入出力バッファ１２９に入力された書込データの相補な信号のどちらかが入出力バッファ接続トランスファーゲート１３１（ＮＭＯＳトランジスタ１５５）、入出力線共有ビット線１４５、入出力線共有ビット線選択トランスファーゲート１３７、およびラッチデータ転送トランスファーゲート１２５′を介して、データラッチ１２３にラッチされる。
【００８７】
さらに、データラッチ１２３からライトドライバ１２７に書込データが取込まれ、ライトドライバ１２７から出力される相補な信号のどちらかが、入出力線対１１７の相補な信号と同相になるように接続されていれば、書込データの電位が入出力線対に残っているため、高速に書込データを書込むことが可能となる。
【００８８】
なお、上記実施の形態３で述べたシングルデータバス方式は、実施の形態２の半導体記憶装置にも利用することができる。
【００８９】
（４） 実施の形態４
図８は、本発明の半導体記憶装置の実施の形態４の非同期式ＳＲＡＭ８００の構成を示すブロック図である。
【００９０】
図８を参照して、非同期式ＳＲＡＭ８００は、図１の非同期式ＳＲＡＭ１００において、入出力バッファ１２９と入出力バッファ接続トランスファーゲート１３１との間にセンスアンプ８０１を接続したものである。センスアンプ８０１はまた、モード設定信号発生回路１０１に接続されている。
【００９１】
モード設定信号発生回路１０１から読出モード設定信号が出力されると、入出力バッファ接続トランスファーゲート１３１を介して転送された読出データがセンスアンプ８０１で、さらに増幅される。
【００９２】
したがって、データ読出時に、入出力線共有ビット線対１４１を介して転送されてきた読出データが、メモリセルのドレイン容量や、対ビット線対の配線容量などの影響で、十分に振幅が出ていない場合があっても、センスアンプによりデータの振幅を増幅して、十分大きな振幅を有する読出データを得ることが可能となる。
【００９３】
なお、実施の形態１から３のすべての実施の形態の半導体記憶装置に、上記実施の形態４と同様なセンスアンプを設けることができる。
【００９４】
（５） 実施の形態５
図９は、本発明の半導体記憶装置の実施の形態５の非同期式ＳＲＡＭ９００の構成を示すブロック図である。
【００９５】
図９を参照して、非同期式ＳＲＡＭ９００は、図１の非同期式ＳＲＡＭ１００の入出力線共有ビット線対１４１（図７に示したシングルデータバス対応の非同期式ＳＲＡＭ７００の場合は入出力共有ビット線１４５）と隣り合う（または近傍の）ビット線対に電位固定回路９０１を接続したものである。
【００９６】
図９では、入出力線共有ビット線対１４１の一方側で隣り合うビット線対ＢＬｙに対応して設けられた電位固定回路９０１を代表して示す。また、図９中では、ＧＮＤ電位にビット線対の電位を固定しているが、一定電位であれば他の電位でもよい。
【００９７】
図９において、電位固定回路９０１は、ＮＭＯＳトランジスタ９０３，９０５を含み、ＮＭＯＳトランジスタ９０３，９０５のゲート電極は、ともにデータ転送ＡＴＤ選択回路１０９に接続さ、ドレイン電極は、各々が、ビット線対の対応する１つのビット線に接続され、ソース電極は、ともに実施されＧＮＤ電位が与えられている。
【００９８】
データ転送時、入出力バッファ接続トランスファーゲート１３１の制御ノードＮｂに与えられるデータ転送ＡＴＤ選択回路１０９からの制御信号が電位固定回路９０１のＮＭＯＳトランジスタ９０３，９０５のゲート電極に与えられ、入出力バッファ接続トランスファーゲート１３１がオンすると、ＮＭＯＳトランジスタ９０３，９０５もオンして、ビット線対ＢＬｙがＧＮＤ電位になる。
【００９９】
したがって、実施の形態４で述べたように、入出力線共有ビット線対１４１を介して転送されたデータは、対ビット線対の配線間容量のため、振幅が十分に出ていない場合があるが、前述のように、データ転送時、入出力線共有ビット線対１４１と隣り合うビット線対の電位を一定電位（たとえば、ＧＮＤ電位）に固定することにより、配線間容量を低減することが可能となる。
【０１００】
なお、実施の形態２から４のすべての実施の形態において、上記実施の形態５と同様な、ビット線プリチャージ／イコライズのための電位固定回路を設けることができる。
【０１０１】
また、上記すべての実施の形態において、データ入出力バッファ１２９、センスアンプ１２１、およびライトドライバ１２７などのデータ入出力回路のうちのいずれかから最短距離にあるビット線対を入出力線共有ビット線対とすることにより、データ転送時間を短縮することも可能である。
【０１０２】
以上のように、本発明の半導体記憶装置のすべての実施の形態において、データ読出時および書込時のタイミングマージンが低減され、また、誤動作することなく入出力線共有ビット線を介してデータ転送を行なうことが可能となる。
【０１０３】
したがって、従来のデータバス配線が不要となり、データバス配線のレイアウト面積が低減された半導体記憶装置を提供することが可能となる。また、これにより、設計時の自由度が増加する。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置の実施の形態１の非同期式ＳＲＡＭの構成を示すブロック図である。
【図２】 図１の非同期式ＳＲＡＭ１００の動作を説明するためのタイミングチャートである。
【図３】 図１のモード設定信号発生回路の部分回路、ＡＴＤ発生回路の部分回路、デコードＡＴＤ選択回路、データ転送ＡＴＤ選択回路、ビット線選択デコーダ、入出力線共有ビット線選択トランスファーゲート制御信号発生回路の例を示す詳細な回路図である。
【図４】 図１のビット線負荷のＡＴＤ発生回路の部分回路に含まれているビット線負荷制御信号発生回路の例を示す回路図である。
【図５】 本発明の半導体記憶装置の実施の形態２の同期式パイプライン方式ＳＲＡＭの構成を示すブロック図である。
【図６】 図５の同期式パイプライン方式ＳＲＡＭの動作を説明するためのタイミングチャートである。
【図７】 本発明の半導体記憶装置の実施の形態３のシングルデータバス対応の非同期式ＳＲＡＭの構成を示すブロック図である。
【図８】 本発明の半導体記憶装置の実施の形態４の非同期式ＳＲＡＭの構成を示すブロック図である。
【図９】 本発明の半導体記憶装置の実施の形態５の非同期式ＳＲＡＭの構成を示すブロック図である。
【図１０】 従来の非同期式ＳＲＡＭの構成を示すブロック図である。
【図１１】 従来の非同期式パイプライン方式ＳＲＡＭの構成を示すブロック図である。
【図１２】 図１１のパルス発生回路の例を示す回路図である。
【図１３】 図１２のパルス発生回路から出力されるパルス信号を示すタイミングチャートである。
【符号の説明】
１０７ デコードＡＴＤ選択回路、１０９ データ転送ＡＴＤ選択回路、１１９ 入出力線共有ビット線選択トランスファーゲート制御信号発生回路、１２３データラッチ、１２５ ラッチデータ転送トランスファーゲート、１３１ 入出力バッファ接続トランスファーゲート、１３７ 入出力線共有ビット線選択トランスファーゲート、５０３ 外部クロック入力端子、５０５ データレジスタ、５０７ モードレジスタ、５０９ アドレスレジスタ、１２１，８０１ センスアンプ、１４１ 入出力線共有ビット線対、１４３，１４５ 入出力線共有ビット線、１２９ データ入出力バッファ、１１３ ビット線選択デコーダ、１０５ ＡＴＤ発生回路、ＷＬ１，…，ＷＬｘ，…，ＷＬｍ（ＷＬ） ワード線、ＢＬ１，…，ＢＬｘ，…，ＢＬｙ，…，ＢＬｎ（ＢＬ） ビット線対、ＭＣ１，…，ＭＣｘ，…，ＭＣｙ，…，ＭＣｓ（ＭＣ） メモリセル。

Claims (11)

1. 入出力バッファと、
   複数のビット線と、
   入出力線と、
   各々が、前記複数のビット線の１つに対応して設けられ、前記複数のビット線と前記入出力線との間に接続された複数のコラム選択ゲートと、
   前記入出力線に接続されデータをラッチするデータラッチと、
   を備え、前記複数のビット線は、
   入出力線共有ビット線
   を含み、前記複数のコラム選択ゲートは、
   前記入出力線共有ビット線に接続された入出力線共有ビット線選択ゲート
   を含み、前記入出力バッファと前記入出力線共有ビット線との間に接続された入出力バッファ接続ゲートと、
   データ読出時には、入力されたコラムアドレス信号に対応する前記コラム選択ゲートを第１のタイミングでオンし、前記第１のタイミングでオンした前記コラム選択ゲートを前記第１のタイミングよりも遅い第２のタイミングでオフする第１のゲート制御手段と、
   データ読出時には、前記入出力線共有ビット線選択ゲートと前記入出力バッファ接続ゲートとを前記第２のタイミングよりも遅い第３のタイミングでオンし、データ書込時には、前記入出力バッファ接続ゲートと前記入出力線共有ビット線選択ゲートとを第４のタイミングでオンし、前記入出力バッファ接続ゲートと入出力線共有ビット線選択ゲートとを前記第４のタイミングよりも遅い第５のタイミングでオフする第２のゲート制御手段と、
   をさらに備え、前記第１のゲート制御手段は、データ書込時には、入力されたコラムアドレス信号に対応する前記コラム選択ゲートを前記第５のタイミングよりも遅い第６のタイミングでオンする半導体記憶装置。
2. 前記入出力線共有ビット線と隣り合うビット線の電圧を、データ読出時には前記第２のタイミングで、また、データ書込時には前記第４のタイミングで一定電圧に固定する固定手段を、さらに備えた請求項１に記載の半導体記憶装置。
3. 入出力バッファと、
   複数のビット線と、
   入出力線と、
   各々が、前記複数のビット線の１つに対応して設けられ、前記複数のビット線と前記入出力線との間に接続された複数のコラム選択ゲートと、
   前記入出力線に接続されデータをラッチするデータラッチと、
   を備え、前記複数のビット線は、
   入出力線共有ビット線
   を含み、前記複数のコラム選択ゲートは、前記入出力線共有ビット線に接続された入出力線共有ビット線選択ゲート
   を含み、前記入出力バッファと前記入出力線共有ビット線との間に接続された入出力バッファ接続ゲートと、
   第１のパルス信号と、第１のパルス信号の不活性化後に出力される第２のパルス信号とを出力するパルス信号出力手段と、
   前記第１または第２のパルス信号の活性化に応答して、入力されたコラムアドレス信号に対応する前記コラム選択ゲートをオンし、活性化した前記第１または第２のパルス信号の不活性化に応答して、オンした前記コラム選択ゲートをオフする第１のゲート制御手段と、
   前記第１または第２のパルス信号の活性化に応答して、前記入出力バッファ接続ゲートと前記入出力線共有ビット線選択ゲートとをオンし、活性化した前記第１または第２のパルス信号の不活性化に応答して、オンした前記入出力バッファ接続ゲートと前記入出力線共有ビット線選択ゲートとをオフする第２のゲート制御手段と、
   データ読出時には、前記第１のパルス信号を前記第１のゲート制御手段に転送し、前記第２のパルス信号を前記第２のゲート制御手段に転送し、データ書込時には、前記第１のパルス信号を前記第２のゲート制御手段に転送し、前記第２のパルス信号を前記第１のゲート制御手段に転送するパルス信号転送手段と、
   をさらに備えた半導体記憶装置。
4. 前記入出力線共有ビット線と隣り合うビット線の電圧を、前記第１および第２のパルス信号の活性化時に一定電圧に固定する電圧固定手段
   を、さらに備えた請求項３に記載の半導体記憶装置。
5. 前記複数のビット線と前記データラッチとの間に接続された第１のセンスアンプと、
   前記データラッチと前記複数のビット線との間に接続されたライトドライバと、
   をさらに備え、前記入出力線共有ビット線は、前記複数のビット線のうち、前記入出力バッファと第１のセンスアンプとライトドライバとのうち１つから最短距離にあるビット線である請求項１から４のいずれかに記載の半導体記憶装置。
6. 前記ビット線および入出力共有ビット線は対をなす、請求項１、２、５のいずれかに記載の半導体記憶装置。
7. 前記ビット線および入出力共有ビット線は対をなす、請求項３もしくは４に記載の半導体記憶装置。
8. 前記パルス信号出力手段は、外部から入力されたアドレス信号の変化を検知して前記第１および第２のパルス信号を出力する、請求項３、４、７のいずれかに記載の半導体記憶装置。
9. 前記パルス信号出力手段は、外部から入力されたクロック信号に同期して前記第１および第２のパルス信号を出力する請求項３、４、７、８のいずれかに記載の半導体記憶装置。
10. 前記第１のパルス信号の不活性化と前記第２のパルス信号の活性化との間で、前記複数のビット線をプリチャージかつイコライズするビット線プリチャージ／イコライズ手段を、さらに備えた、請求項３、４、７、８、９のいずれかに記載の半導体記憶装置。
11. 前記入出力バッファ接続ゲートと前記入出力バッファとの間に接続された第２のセンスアンプを、さらに備えた、請求項１から１０のいずれかに記載の半導体記憶装置。

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