JP2001338490A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001338490A JP2001338490A JP2000155512A JP2000155512A JP2001338490A JP 2001338490 A JP2001338490 A JP 2001338490A JP 2000155512 A JP2000155512 A JP 2000155512A JP 2000155512 A JP2000155512 A JP 2000155512A JP 2001338490 A JP2001338490 A JP 2001338490A
- Authority
- JP
- Japan
- Prior art keywords
- word
- redundancy
- signal
- transistor
- main
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000003213 activating effect Effects 0.000 claims description 10
- 230000000415 inactivating effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 11
- 102100033029 Carbonic anhydrase-related protein 11 Human genes 0.000 description 1
- 101000867841 Homo sapiens Carbonic anhydrase-related protein 11 Proteins 0.000 description 1
- 101001075218 Homo sapiens Gastrokine-1 Proteins 0.000 description 1
- 101100219325 Phaseolus vulgaris BA13 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高速動作を可能にした半導体記憶装置を提供
する。 【解決手段】 インバータ１段又は奇数段のインバータ
で構成したワードリセット回路７を設け、リダンダンシ
メインワードデコーダ２５が出力するリダンダンシメイ
ンワード信号ＲＷＬＰをワードリセット回路７に導き、
ワードリセット回路７の出力信号を、選択したワードド
ライバ回路１４及びリダンダンシワードドライバ回路２
４に入力すると共に、メインワード信号ＷＬＰとリダン
ダンシメインワード信号ＲＷＬＰとが同じタイミングで
立ち上がり、立ち下がるように制御することを特徴とす
る。
する。 【解決手段】 インバータ１段又は奇数段のインバータ
で構成したワードリセット回路７を設け、リダンダンシ
メインワードデコーダ２５が出力するリダンダンシメイ
ンワード信号ＲＷＬＰをワードリセット回路７に導き、
ワードリセット回路７の出力信号を、選択したワードド
ライバ回路１４及びリダンダンシワードドライバ回路２
４に入力すると共に、メインワード信号ＷＬＰとリダン
ダンシメインワード信号ＲＷＬＰとが同じタイミングで
立ち上がり、立ち下がるように制御することを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に、高速動作を可能にしたＤＲＡＭに好適な
半導体記憶装置に関する。
係わり、特に、高速動作を可能にしたＤＲＡＭに好適な
半導体記憶装置に関する。
【０００２】
【従来の技術】図６〜図１０を用いて、従来技術につい
て説明する。
て説明する。
【０００３】図６は、従来技術の構成を示すブロック図
である。
である。
【０００４】この図６は、メモリセルアレイをブロック
と呼ぶ一定単位の領域で分け、ブロックセレクト回路１
の出力であるブロックセレクト信号２で選択される領域
の一部を示している。
と呼ぶ一定単位の領域で分け、ブロックセレクト回路１
の出力であるブロックセレクト信号２で選択される領域
の一部を示している。
【０００５】このメモリセルアレイは、メモリセル１１
と、アドレス信号３に基づきワードデコード信号（Ｒ
Ａ、ＲＡ＋１の二つのみを代表として示した）を出力す
るワードデコーダ１３と、前記ワードデコード信号（Ｒ
Ａ、ＲＡ＋１）で所定のメモリセル１１を活性化するた
め、所定のワード線（ＷＬ、ＷＬ＋１の二つのみを代表
として示した）をドライブするために設けた複数のワー
ドドライバ回路１４と、前記複数のワードドライバ回路
１４から所定のワードドライバ回路１４を選択するため
のメインワード信号（ＷＬＰ〜ＷＬＰ＋ｎ）を出力する
メインワードデコーダ１５と、リダンダンシメモリセル
２１と、アドレス信号に基づきリダンダンシワードデコ
ード信号（ＲＲＡ、ＲＲＡ＋１の二つのみを代表として
示した）を出力するリダンダンシワードデコーダ２３
と、前記リダンダンシワードデコード信号（ＲＲＡ、Ｒ
ＲＡ＋１）で所定のリダンダンシメモリセル２１を活性
化するため、所定のリダンダンシワード線（ＲＷＬ、Ｒ
ＷＬ＋１の二つのみを代表として示した）をドライブす
るために設けたリダンダンシワードドライバ回路２４
と、前記リダンダンシワードドライバ回路２４を選択す
るためのリダンダンシメインワード信号ＲＷＬＰを出力
するリダンダンシメインワードデコーダ２５と、ブロッ
クセレクト信号２からワードリセット信号ＷＬＲを生成
し、選択したワードドライバ回路１４及びリダンダンシ
ワードドライバ回路２４を制御するワードリセット回路
２７と、ビット線を１／２ＶＣＣにチャージするプリチ
ャージ回路３１と、ビット線（ＢＬ、ＢＬＢ）に読み出
したセルデータを増幅するセンスアンプ３２とを有して
いる。
と、アドレス信号３に基づきワードデコード信号（Ｒ
Ａ、ＲＡ＋１の二つのみを代表として示した）を出力す
るワードデコーダ１３と、前記ワードデコード信号（Ｒ
Ａ、ＲＡ＋１）で所定のメモリセル１１を活性化するた
め、所定のワード線（ＷＬ、ＷＬ＋１の二つのみを代表
として示した）をドライブするために設けた複数のワー
ドドライバ回路１４と、前記複数のワードドライバ回路
１４から所定のワードドライバ回路１４を選択するため
のメインワード信号（ＷＬＰ〜ＷＬＰ＋ｎ）を出力する
メインワードデコーダ１５と、リダンダンシメモリセル
２１と、アドレス信号に基づきリダンダンシワードデコ
ード信号（ＲＲＡ、ＲＲＡ＋１の二つのみを代表として
示した）を出力するリダンダンシワードデコーダ２３
と、前記リダンダンシワードデコード信号（ＲＲＡ、Ｒ
ＲＡ＋１）で所定のリダンダンシメモリセル２１を活性
化するため、所定のリダンダンシワード線（ＲＷＬ、Ｒ
ＷＬ＋１の二つのみを代表として示した）をドライブす
るために設けたリダンダンシワードドライバ回路２４
と、前記リダンダンシワードドライバ回路２４を選択す
るためのリダンダンシメインワード信号ＲＷＬＰを出力
するリダンダンシメインワードデコーダ２５と、ブロッ
クセレクト信号２からワードリセット信号ＷＬＲを生成
し、選択したワードドライバ回路１４及びリダンダンシ
ワードドライバ回路２４を制御するワードリセット回路
２７と、ビット線を１／２ＶＣＣにチャージするプリチ
ャージ回路３１と、ビット線（ＢＬ、ＢＬＢ）に読み出
したセルデータを増幅するセンスアンプ３２とを有して
いる。
【０００６】メモリセル１１、リダンダンシメモリセル
２１は、図９に示したように、ｎＭＯＳＦＥＴと容量素
子とで構成されている。基準電位は、１／２ＶＣＣであ
る。
２１は、図９に示したように、ｎＭＯＳＦＥＴと容量素
子とで構成されている。基準電位は、１／２ＶＣＣであ
る。
【０００７】図７に従来のリセット回路２７を示した。
【０００８】ここで、ワードリセット回路２７は、ディ
レイ回路２７ａと、ＮＡＮＤ２７ｂと，インバータ２７
ｃ、２７ｄで構成されている。
レイ回路２７ａと、ＮＡＮＤ２７ｂと，インバータ２７
ｃ、２７ｄで構成されている。
【０００９】また、ワードドライバ回路１４は、トラン
ジスタＴ３を介して、メインワード線ＷＬＰの電位で制
御され、ワード線ＷＬをワードデコード信号ＲＡにより
活性化するトランジスタＴ１と、活性化したワード線Ｗ
Ｌをプルダウン信号１４ａで非活性化するトランジスタ
Ｔ２と、ドレインが高位側電源ＶＣＣに接続され、ソー
スがプルダウン信号１４ａ用のプルダウン信号線１４Ｌ
に接続され、ゲートが前記ワードリセット回路２７の出
力に接続されるトランジスタＴ４と、ドレインがプルダ
ウン信号線１４Ｌに接続され、ソースが低位側電源ＧＮ
Ｄに接続され、ゲートが前記メインワード線ＷＬＰに接
続されるトランジスタＴ５とで構成している。
ジスタＴ３を介して、メインワード線ＷＬＰの電位で制
御され、ワード線ＷＬをワードデコード信号ＲＡにより
活性化するトランジスタＴ１と、活性化したワード線Ｗ
Ｌをプルダウン信号１４ａで非活性化するトランジスタ
Ｔ２と、ドレインが高位側電源ＶＣＣに接続され、ソー
スがプルダウン信号１４ａ用のプルダウン信号線１４Ｌ
に接続され、ゲートが前記ワードリセット回路２７の出
力に接続されるトランジスタＴ４と、ドレインがプルダ
ウン信号線１４Ｌに接続され、ソースが低位側電源ＧＮ
Ｄに接続され、ゲートが前記メインワード線ＷＬＰに接
続されるトランジスタＴ５とで構成している。
【００１０】また、リダンダンシワードドライバ回路２
４も、ワードドライバ回路１４と同様に構成され、ワー
ドリセット回路２７のワードリセット信号ＷＬＲで、リ
ダンダンシドライバ回路２４が選択されるように構成さ
れている。
４も、ワードドライバ回路１４と同様に構成され、ワー
ドリセット回路２７のワードリセット信号ＷＬＲで、リ
ダンダンシドライバ回路２４が選択されるように構成さ
れている。
【００１１】次に、このように構成した従来の動作タイ
ミングを図１０を用いて説明する。
ミングを図１０を用いて説明する。
【００１２】従来の回路では、リダンダンシメインワー
ド線ＲＷＬＰは、本セル（メモリセル１１）を選択する
場合は動作せず、リダンダンシセル２１を選択する時の
み動作する。従って、ワードリセット回路２７の入力
は、ブロックセレクト信号２を用いていた。
ド線ＲＷＬＰは、本セル（メモリセル１１）を選択する
場合は動作せず、リダンダンシセル２１を選択する時の
み動作する。従って、ワードリセット回路２７の入力
は、ブロックセレクト信号２を用いていた。
【００１３】ワードリセット信号ＷＬＲとメインワード
線ＷＬＰのタイミングにおいて、図７のトランジスタＴ
４、Ｔ５の貫通電流を防ぐ必要がある。
線ＷＬＰのタイミングにおいて、図７のトランジスタＴ
４、Ｔ５の貫通電流を防ぐ必要がある。
【００１４】又、デコーダ回路は、図８に一例を示すよ
うに、論理ゲート数段で構成し、一般にアドレスの数が
増えるとゲート段数も増え、ゲート遅延も加算する。
うに、論理ゲート数段で構成し、一般にアドレスの数が
増えるとゲート段数も増え、ゲート遅延も加算する。
【００１５】ワードリセット回路２７は、メインデコー
ダ回路の構成に合わせて、ディレイ回路を備えている。
ダ回路の構成に合わせて、ディレイ回路を備えている。
【００１６】設計者は、ディレイ回路を調整して、図７
のトランジスタＴ４、Ｔ５が同時オンしないようにして
いる。
のトランジスタＴ４、Ｔ５が同時オンしないようにして
いる。
【００１７】この時の動作タイミング関係は、ブロック
セレクト信号２がＨＩＧＨになり、時間ｔ１後、ワード
リセット信号ＷＬＲがＬＯＷになる。更に、時間ｔ３
後、メインワード線ＷＬＰがＨＩＧＨになり、更に、時
間ｔ５後、接点ＲがＬＯＷになる。
セレクト信号２がＨＩＧＨになり、時間ｔ１後、ワード
リセット信号ＷＬＲがＬＯＷになる。更に、時間ｔ３
後、メインワード線ＷＬＰがＨＩＧＨになり、更に、時
間ｔ５後、接点ＲがＬＯＷになる。
【００１８】また、ブロックセレクト信号がＬＯＷにな
るときは、メインワード線ＷＬＰがＬＯＷになってか
ら、時間ｔ４後、ワードリセット信号ＷＬＲがＨＩＧＨ
になり、更に、時間ｔ６後に、接点ＲがＨＩＧＨにな
る。
るときは、メインワード線ＷＬＰがＬＯＷになってか
ら、時間ｔ４後、ワードリセット信号ＷＬＲがＨＩＧＨ
になり、更に、時間ｔ６後に、接点ＲがＨＩＧＨにな
る。
【００１９】尚、図６において、時間ｔ１において、ト
ランジスタＴ４はＯＮ、Ｔ５はＯＦＦ、時間ｔ３におい
て、トランジスタＴ４、Ｔ５が共にＯＦＦ、時間ｔ５以
降において、トランジスタＴ４はＯＦＦ、Ｔ５はＯＮ、
又、時間ｔ４において、トランジスタＴ４、Ｔ５が共に
ＯＦＦ、時間ｔ６において、トランジスタＴ４はＯＮ、
Ｔ５はＯＦＦであり、特に、ばらつきを考慮し、ディレ
イ回路２７ａで時間ｔ４にマージンを持たせた設計を行
っていた。
ランジスタＴ４はＯＮ、Ｔ５はＯＦＦ、時間ｔ３におい
て、トランジスタＴ４、Ｔ５が共にＯＦＦ、時間ｔ５以
降において、トランジスタＴ４はＯＦＦ、Ｔ５はＯＮ、
又、時間ｔ４において、トランジスタＴ４、Ｔ５が共に
ＯＦＦ、時間ｔ６において、トランジスタＴ４はＯＮ、
Ｔ５はＯＦＦであり、特に、ばらつきを考慮し、ディレ
イ回路２７ａで時間ｔ４にマージンを持たせた設計を行
っていた。
【００２０】このように、上記した回路では、ディレイ
回路２７ａを使うことにより期待した動作の実現が可能
であるが、動作マージンを確保するため、ワードリセッ
ト信号ＷＬＲの立ち上がりタイミングを遅らせるので、
高速化が困難であった。
回路２７ａを使うことにより期待した動作の実現が可能
であるが、動作マージンを確保するため、ワードリセッ
ト信号ＷＬＲの立ち上がりタイミングを遅らせるので、
高速化が困難であった。
【００２１】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、高速動作を可能に
した新規な半導体記憶装置を提供することにある。
した従来技術の欠点を改良し、特に、高速動作を可能に
した新規な半導体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００２３】即ち、本発明に係わる半導体記憶装置の第
１態様は、メモリセルと、アドレス信号に基づきワード
デコード信号を出力するワードデコーダと、前記ワード
デコード信号で所定のメモリセルを活性化するため、所
定のワード線をドライブするために設けた複数のワード
ドライバ回路と、前記複数のワードドライバ回路から所
定のワードドライバ回路を選択するためのメインワード
信号を出力するメインワードデコーダと、リダンダンシ
メモリセルと、アドレス信号に基づきリダンダンシワー
ドデコード信号を出力するリダンダンシワードデコーダ
と、前記リダンダンシワードデコード信号で所定のリダ
ンダンシメモリセルを活性化するため、所定のリダンダ
ンシワード線をドライブするために設けたリダンダンシ
ワードドライバ回路と、前記リダンダンシワードドライ
バ回路を選択するためのリダンダンシメインワード信号
を出力するリダンダンシメインワードデコーダとを少な
くとも含む半導体記憶装置において、インバータ１段又
は奇数段のインバータで構成したワードリセット回路を
設け、前記リダンダンシメインワードデコーダが出力す
るリダンダンシメインワード信号を前記ワードリセット
回路に導き、前記ワードリセット回路の出力信号を、選
択した前記ワードドライバ回路及びリダンダンシワード
ドライバ回路に入力すると共に、前記メインワード信号
とリダンダンシメインワード信号とが同じタイミングで
立ち上がり、立ち下がるように制御することを特徴とす
るものであり、叉、第２態様は、メモリセルと、アドレ
ス信号に基づきワードデコード信号を出力するワードデ
コーダと、前記ワードデコード信号で所定のメモリセル
を活性化するため、所定のワード線をドライブするため
に設けた複数のワードドライバ回路と、前記複数のワー
ドドライバ回路から所定のワードドライバ回路を選択す
るためのメインワード信号を出力するメインワードデコ
ーダと、リダンダンシメモリセルと、アドレス信号に基
づきリダンダンシワードデコード信号を出力するリダン
ダンシワードデコーダと、前記リダンダンシワードデコ
ード信号で所定のリダンダンシメモリセルを活性化する
ため、所定のリダンダンシワード線をドライブするため
に設けたリダンダンシワードドライバ回路と、前記リダ
ンダンシワードドライバ回路を選択するためのリダンダ
ンシメインワード信号を出力するリダンダンシメインワ
ードデコーダとを少なくとも含む半導体記憶装置におい
て、それぞれの前記ワードドライバ回路に対応してイン
バータ１段又は奇数段のインバータで構成したワードリ
セット回路を設け、前記メインワードデコーダが出力す
るメインワード信号を前記ワードリセット回路に導き、
前記ワードリセット回路の出力信号を、選択した前記ワ
ードドライバ回路に入力するように構成すると共に、前
記メインワード信号とリダンダンシメインワード信号と
が同じタイミングで立ち上がり、立ち下がるように制御
することを特徴とするものであり、叉、第３態様は、イ
ンバータ１段又は奇数段のインバータで構成したリダン
ダンシワードリセット回路を設け、前記リダンダンシメ
インワードデコーダが出力するリダンダンシメインワー
ド信号を前記リダンダンシワードリセット回路に導き、
前記リダンダンシワードリセット回路の出力信号を、前
リダンダンシワードドライバ回路に入力するように構成
したことを特徴とするものであり、叉、第４態様は、前
記ワードドライバ回路は、前記メインワード線の電位で
制御され、前記ワード線を前記ワードデコード信号によ
り活性化する第１のトランジスタと、前記活性化したワ
ード線をプルダウン信号で非活性化する第２のトランジ
スタと、ドレインが高位側電源に接続され、ソースが前
記プルダウン信号用のプルダウン信号線に接続され、ゲ
ートが前記ワードリセット回路に接続される第３のトラ
ンジスタと、ドレインが前記プルダウン信号線に接続さ
れ、ソースが低位側電源に接続され、ゲートが前記メイ
ンワード線に接続される第４のトランジスタとで構成
し、前記第４のトランジスタのトランジスタサイズを、
前記第３のトランジスタのトランジスタサイズより小さ
く形成したことを特徴とするものであり、叉、第５態様
は、前記リダンダンシワードドライバ回路は、前記リダ
ンダンシメインワード線の電位で制御され、前記リダン
ダンシワード線を前記リダンダンシワードデコード信号
により活性化する第５のトランジスタと、前記活性化し
たリダンダンシワード線をプルダウン信号で非活性化す
る第６のトランジスタと、ドレインが高位側電源に接続
され、ソースが前記プルダウン信号用のプルダウン信号
線に接続され、ゲートが前記リダンダンシワードリセッ
ト回路に接続される第７のトランジスタと、ドレインが
前記プルダウン信号線に接続され、ソースが低位側電源
に接続され、ゲートが前記リダンダンシメインワード線
に接続される第８のトランジスタとで構成し、前記第８
のトランジスタのトランジスタサイズを、前記第７のト
ランジスタのトランジスタサイズより小さく形成したこ
とを特徴とするものである。
１態様は、メモリセルと、アドレス信号に基づきワード
デコード信号を出力するワードデコーダと、前記ワード
デコード信号で所定のメモリセルを活性化するため、所
定のワード線をドライブするために設けた複数のワード
ドライバ回路と、前記複数のワードドライバ回路から所
定のワードドライバ回路を選択するためのメインワード
信号を出力するメインワードデコーダと、リダンダンシ
メモリセルと、アドレス信号に基づきリダンダンシワー
ドデコード信号を出力するリダンダンシワードデコーダ
と、前記リダンダンシワードデコード信号で所定のリダ
ンダンシメモリセルを活性化するため、所定のリダンダ
ンシワード線をドライブするために設けたリダンダンシ
ワードドライバ回路と、前記リダンダンシワードドライ
バ回路を選択するためのリダンダンシメインワード信号
を出力するリダンダンシメインワードデコーダとを少な
くとも含む半導体記憶装置において、インバータ１段又
は奇数段のインバータで構成したワードリセット回路を
設け、前記リダンダンシメインワードデコーダが出力す
るリダンダンシメインワード信号を前記ワードリセット
回路に導き、前記ワードリセット回路の出力信号を、選
択した前記ワードドライバ回路及びリダンダンシワード
ドライバ回路に入力すると共に、前記メインワード信号
とリダンダンシメインワード信号とが同じタイミングで
立ち上がり、立ち下がるように制御することを特徴とす
るものであり、叉、第２態様は、メモリセルと、アドレ
ス信号に基づきワードデコード信号を出力するワードデ
コーダと、前記ワードデコード信号で所定のメモリセル
を活性化するため、所定のワード線をドライブするため
に設けた複数のワードドライバ回路と、前記複数のワー
ドドライバ回路から所定のワードドライバ回路を選択す
るためのメインワード信号を出力するメインワードデコ
ーダと、リダンダンシメモリセルと、アドレス信号に基
づきリダンダンシワードデコード信号を出力するリダン
ダンシワードデコーダと、前記リダンダンシワードデコ
ード信号で所定のリダンダンシメモリセルを活性化する
ため、所定のリダンダンシワード線をドライブするため
に設けたリダンダンシワードドライバ回路と、前記リダ
ンダンシワードドライバ回路を選択するためのリダンダ
ンシメインワード信号を出力するリダンダンシメインワ
ードデコーダとを少なくとも含む半導体記憶装置におい
て、それぞれの前記ワードドライバ回路に対応してイン
バータ１段又は奇数段のインバータで構成したワードリ
セット回路を設け、前記メインワードデコーダが出力す
るメインワード信号を前記ワードリセット回路に導き、
前記ワードリセット回路の出力信号を、選択した前記ワ
ードドライバ回路に入力するように構成すると共に、前
記メインワード信号とリダンダンシメインワード信号と
が同じタイミングで立ち上がり、立ち下がるように制御
することを特徴とするものであり、叉、第３態様は、イ
ンバータ１段又は奇数段のインバータで構成したリダン
ダンシワードリセット回路を設け、前記リダンダンシメ
インワードデコーダが出力するリダンダンシメインワー
ド信号を前記リダンダンシワードリセット回路に導き、
前記リダンダンシワードリセット回路の出力信号を、前
リダンダンシワードドライバ回路に入力するように構成
したことを特徴とするものであり、叉、第４態様は、前
記ワードドライバ回路は、前記メインワード線の電位で
制御され、前記ワード線を前記ワードデコード信号によ
り活性化する第１のトランジスタと、前記活性化したワ
ード線をプルダウン信号で非活性化する第２のトランジ
スタと、ドレインが高位側電源に接続され、ソースが前
記プルダウン信号用のプルダウン信号線に接続され、ゲ
ートが前記ワードリセット回路に接続される第３のトラ
ンジスタと、ドレインが前記プルダウン信号線に接続さ
れ、ソースが低位側電源に接続され、ゲートが前記メイ
ンワード線に接続される第４のトランジスタとで構成
し、前記第４のトランジスタのトランジスタサイズを、
前記第３のトランジスタのトランジスタサイズより小さ
く形成したことを特徴とするものであり、叉、第５態様
は、前記リダンダンシワードドライバ回路は、前記リダ
ンダンシメインワード線の電位で制御され、前記リダン
ダンシワード線を前記リダンダンシワードデコード信号
により活性化する第５のトランジスタと、前記活性化し
たリダンダンシワード線をプルダウン信号で非活性化す
る第６のトランジスタと、ドレインが高位側電源に接続
され、ソースが前記プルダウン信号用のプルダウン信号
線に接続され、ゲートが前記リダンダンシワードリセッ
ト回路に接続される第７のトランジスタと、ドレインが
前記プルダウン信号線に接続され、ソースが低位側電源
に接続され、ゲートが前記リダンダンシメインワード線
に接続される第８のトランジスタとで構成し、前記第８
のトランジスタのトランジスタサイズを、前記第７のト
ランジスタのトランジスタサイズより小さく形成したこ
とを特徴とするものである。
【００２４】
【発明の実施の形態】本発明に係わる半導体記憶装置
は、メモリセルと、アドレス信号に基づきワードデコー
ド信号を出力するワードデコーダと、前記ワードデコー
ド信号で所定のメモリセルを活性化するため、所定のワ
ード線をドライブするために設けた複数のワードドライ
バ回路と、前記複数のワードドライバ回路から所定のワ
ードドライバ回路を選択するためのメインワード信号を
出力するメインワードデコーダと、リダンダンシメモリ
セルと、アドレス信号に基づきリダンダンシワードデコ
ード信号を出力するリダンダンシワードデコーダと、前
記リダンダンシワードデコード信号で所定のリダンダン
シメモリセルを活性化するため、所定のリダンダンシワ
ード線をドライブするために設けたリダンダンシワード
ドライバ回路と、前記リダンダンシワードドライバ回路
を選択するためのリダンダンシメインワード信号を出力
するリダンダンシメインワードデコーダとを少なくとも
含む半導体記憶装置において、インバータ１段又は奇数
段のインバータで構成したワードリセット回路を設け、
前記リダンダンシメインワードデコーダが出力するリダ
ンダンシメインワード信号を前記ワードリセット回路に
導き、前記ワードリセット回路の出力信号を、選択した
前記ワードドライバ回路及びリダンダンシワードドライ
バ回路に入力すると共に、前記メインワード信号とリダ
ンダンシメインワード信号とが同じタイミングで立ち上
がり、立ち下がるように制御することを特徴とするもの
である。
は、メモリセルと、アドレス信号に基づきワードデコー
ド信号を出力するワードデコーダと、前記ワードデコー
ド信号で所定のメモリセルを活性化するため、所定のワ
ード線をドライブするために設けた複数のワードドライ
バ回路と、前記複数のワードドライバ回路から所定のワ
ードドライバ回路を選択するためのメインワード信号を
出力するメインワードデコーダと、リダンダンシメモリ
セルと、アドレス信号に基づきリダンダンシワードデコ
ード信号を出力するリダンダンシワードデコーダと、前
記リダンダンシワードデコード信号で所定のリダンダン
シメモリセルを活性化するため、所定のリダンダンシワ
ード線をドライブするために設けたリダンダンシワード
ドライバ回路と、前記リダンダンシワードドライバ回路
を選択するためのリダンダンシメインワード信号を出力
するリダンダンシメインワードデコーダとを少なくとも
含む半導体記憶装置において、インバータ１段又は奇数
段のインバータで構成したワードリセット回路を設け、
前記リダンダンシメインワードデコーダが出力するリダ
ンダンシメインワード信号を前記ワードリセット回路に
導き、前記ワードリセット回路の出力信号を、選択した
前記ワードドライバ回路及びリダンダンシワードドライ
バ回路に入力すると共に、前記メインワード信号とリダ
ンダンシメインワード信号とが同じタイミングで立ち上
がり、立ち下がるように制御することを特徴とするもの
である。
【００２５】
【実施例】以下に、本発明に係わる半導体記憶装置の具
体例を図面を参照しながら詳細に説明する。
体例を図面を参照しながら詳細に説明する。
【００２６】尚、以下の説明では、従来例と同一部分に
は、同一符号を付して、その説明を省略した。
は、同一符号を付して、その説明を省略した。
【００２７】（第１の具体例）図１〜図３は、本発明に
係わる半導体記憶装置の第１の具体例を示す図であっ
て、これらの図には、メモリセル１１と、アドレス信号
３に基づきワードデコード信号（ＲＡ、ＲＡ＋１）を出
力するワードデコーダ１３と、前記ワードデコード信号
（ＲＡ、ＲＡ＋１）で所定のメモリセル１１を活性化す
るため、所定のワード線（ＷＬ、ＷＬ＋１）をドライブ
するために設けた複数のワードドライバ回路１４と、前
記複数のワードドライバ回路１４から所定のワードドラ
イバ回路を選択するためのメインワード信号（ＷＬＰ〜
ＷＬＰ＋１）を出力するメインワードデコーダ１５と、
リダンダンシメモリセル２１と、アドレス信号３に基づ
きリダンダンシワードデコード信号（ＲＲＡ、ＲＲＡ＋
１）を出力するリダンダンシワードデコーダ２３と、前
記リダンダンシワードデコード信号（ＲＲＡ、ＲＲＡ＋
１）で所定のリダンダンシメモリセル２１を活性化する
ため、所定のリダンダンシワード線（ＲＷＬ、ＲＷＬ＋
１）をドライブするために設けたリダンダンシワードド
ライバ回路２４と、前記リダンダンシワードドライバ回
路２４を選択するためのリダンダンシメインワード信号
ＲＷＬＰを出力するリダンダンシメインワードデコーダ
２５とを少なくとも含む半導体記憶装置において、イン
バータ１段又は奇数段のインバータで構成したワードリ
セット回路７を設け、前記リダンダンシメインワードデ
コーダ２５が出力するリダンダンシメインワード信号Ｒ
ＷＬＰを前記ワードリセット回路７に導き、前記ワード
リセット回路７の出力信号を、選択した前記ワードドラ
イバ回路１４及びリダンダンシワードドライバ回路２４
に入力すると共に、前記メインワード信号ＷＬＰとリダ
ンダンシメインワード信号ＲＷＬＰとが同じタイミング
で立ち上がり、立ち下がるように制御することを特徴と
する半導体記憶装置が示されている。
係わる半導体記憶装置の第１の具体例を示す図であっ
て、これらの図には、メモリセル１１と、アドレス信号
３に基づきワードデコード信号（ＲＡ、ＲＡ＋１）を出
力するワードデコーダ１３と、前記ワードデコード信号
（ＲＡ、ＲＡ＋１）で所定のメモリセル１１を活性化す
るため、所定のワード線（ＷＬ、ＷＬ＋１）をドライブ
するために設けた複数のワードドライバ回路１４と、前
記複数のワードドライバ回路１４から所定のワードドラ
イバ回路を選択するためのメインワード信号（ＷＬＰ〜
ＷＬＰ＋１）を出力するメインワードデコーダ１５と、
リダンダンシメモリセル２１と、アドレス信号３に基づ
きリダンダンシワードデコード信号（ＲＲＡ、ＲＲＡ＋
１）を出力するリダンダンシワードデコーダ２３と、前
記リダンダンシワードデコード信号（ＲＲＡ、ＲＲＡ＋
１）で所定のリダンダンシメモリセル２１を活性化する
ため、所定のリダンダンシワード線（ＲＷＬ、ＲＷＬ＋
１）をドライブするために設けたリダンダンシワードド
ライバ回路２４と、前記リダンダンシワードドライバ回
路２４を選択するためのリダンダンシメインワード信号
ＲＷＬＰを出力するリダンダンシメインワードデコーダ
２５とを少なくとも含む半導体記憶装置において、イン
バータ１段又は奇数段のインバータで構成したワードリ
セット回路７を設け、前記リダンダンシメインワードデ
コーダ２５が出力するリダンダンシメインワード信号Ｒ
ＷＬＰを前記ワードリセット回路７に導き、前記ワード
リセット回路７の出力信号を、選択した前記ワードドラ
イバ回路１４及びリダンダンシワードドライバ回路２４
に入力すると共に、前記メインワード信号ＷＬＰとリダ
ンダンシメインワード信号ＲＷＬＰとが同じタイミング
で立ち上がり、立ち下がるように制御することを特徴と
する半導体記憶装置が示されている。
【００２８】この場合、前記ワードドライバ回路１４
は、前記メインワード線ＷＬＰの電位で制御され、ワー
ド線（ＷＬ、ＷＬ＋１）を前記ワードデコード信号（Ｒ
Ａ、ＲＡ＋１）により活性化する第１のトランジスタＴ
１と、前記活性化したワード線（ＷＬ、ＷＬ＋１）をプ
ルダウン信号１４ａで非活性化する第２のトランジスタ
Ｔ２と、ドレインが高位側電源ＶＣＣに接続され、ソー
スが前記プルダウン信号１４ａ用のプルダウン信号線１
４Ｌに接続され、ゲートが前記ワードリセット回路７に
接続される第３のトランジスタＴ４と、ドレインが前記
プルダウン信号線１４Ｌに接続され、ソースが低位側電
源ＧＮＤに接続され、ゲートが前記メインワード線ＷＬ
Ｐに接続される第４のトランジスタＴ５とで構成し、前
記第４のトランジスタＴ５のトランジスタサイズを、前
記第３のトランジスタＴ４のトランジスタサイズより小
さく形成したものである。
は、前記メインワード線ＷＬＰの電位で制御され、ワー
ド線（ＷＬ、ＷＬ＋１）を前記ワードデコード信号（Ｒ
Ａ、ＲＡ＋１）により活性化する第１のトランジスタＴ
１と、前記活性化したワード線（ＷＬ、ＷＬ＋１）をプ
ルダウン信号１４ａで非活性化する第２のトランジスタ
Ｔ２と、ドレインが高位側電源ＶＣＣに接続され、ソー
スが前記プルダウン信号１４ａ用のプルダウン信号線１
４Ｌに接続され、ゲートが前記ワードリセット回路７に
接続される第３のトランジスタＴ４と、ドレインが前記
プルダウン信号線１４Ｌに接続され、ソースが低位側電
源ＧＮＤに接続され、ゲートが前記メインワード線ＷＬ
Ｐに接続される第４のトランジスタＴ５とで構成し、前
記第４のトランジスタＴ５のトランジスタサイズを、前
記第３のトランジスタＴ４のトランジスタサイズより小
さく形成したものである。
【００２９】なお、リダンダンシワードドライバ回路２
４も、ワードドライバ回路１４と同様に構成され、リダ
ンダンシセル２１を選択するときは、本セル用のメイン
ワードデコーダ１５、及びワードデコーダ１３をリダン
ダンシ切り換え信号により非選択状態に制御する。
４も、ワードドライバ回路１４と同様に構成され、リダ
ンダンシセル２１を選択するときは、本セル用のメイン
ワードデコーダ１５、及びワードデコーダ１３をリダン
ダンシ切り換え信号により非選択状態に制御する。
【００３０】以下に、第１の具体例の動作を図３のタイ
ミング図を用いて詳細に説明する。
ミング図を用いて詳細に説明する。
【００３１】アドレスバッファ出力からのブロックセレ
クト信号２がＨＩＧＨになり、その後、選択したメイン
ワード線ＷＬＰがＨＩＧＨになり、図２のトランジスタ
Ｔ１、Ｔ６、Ｔ５がオンする。
クト信号２がＨＩＧＨになり、その後、選択したメイン
ワード線ＷＬＰがＨＩＧＨになり、図２のトランジスタ
Ｔ１、Ｔ６、Ｔ５がオンする。
【００３２】そして、この回路では、リダンダンシメイ
ンワード線ＲＷＬＰと本セルのメインワード線ＷＬＰ
は、リダンダンシセル使用時の不具合を防ぐため、ほぼ
同じタイミングで立ち上がり、立ち下がるように調整さ
れている。
ンワード線ＲＷＬＰと本セルのメインワード線ＷＬＰ
は、リダンダンシセル使用時の不具合を防ぐため、ほぼ
同じタイミングで立ち上がり、立ち下がるように調整さ
れている。
【００３３】上記したリダンダンシメインワード線ＲＷ
ＬＰを反転させたワードリセット信号ＷＬＲが、時間ｔ
１後にＬＯＷになり、トランジスタＴ４がオフする。こ
の結果、図２の接点ＲはＬＯＷになり、トランジスタＴ
２、Ｔ７はオフする。
ＬＰを反転させたワードリセット信号ＷＬＲが、時間ｔ
１後にＬＯＷになり、トランジスタＴ４がオフする。こ
の結果、図２の接点ＲはＬＯＷになり、トランジスタＴ
２、Ｔ７はオフする。
【００３４】トランジスタＴ５がオンして接点ＲがＬＯ
Ｗになるタイミングと、トランジスタＴ４がオフ、即
ち、ワードリセット信号ＷＬＲがＬＯＷになるタイミン
グは、トランジスタゲート１段とインバータ１段＋配線
負荷の遅延差になり、この差がトランジスタＴ５の閾値
Ｖｔを超えるとトランジスタＴ４、Ｔ５間に電流が流れ
るが（図３の時間ｔ１）、トランジスタＴ５のトランジ
スタサイズを小さくすることで、トランジスタＴ５の電
流能力を小さくし、接点ＲをＬＯＷにするスピードを遅
らせることで、トランジスタＴ４、Ｔ５の電流を小さく
している。
Ｗになるタイミングと、トランジスタＴ４がオフ、即
ち、ワードリセット信号ＷＬＲがＬＯＷになるタイミン
グは、トランジスタゲート１段とインバータ１段＋配線
負荷の遅延差になり、この差がトランジスタＴ５の閾値
Ｖｔを超えるとトランジスタＴ４、Ｔ５間に電流が流れ
るが（図３の時間ｔ１）、トランジスタＴ５のトランジ
スタサイズを小さくすることで、トランジスタＴ５の電
流能力を小さくし、接点ＲをＬＯＷにするスピードを遅
らせることで、トランジスタＴ４、Ｔ５の電流を小さく
している。
【００３５】次に、アドレスにより選択したワードデコ
ード信号ＲＡがＨＩＧＨになり、ワード線ＷＬがＨＩＧ
Ｈになり所望のセルを選択する。
ード信号ＲＡがＨＩＧＨになり、ワード線ＷＬがＨＩＧ
Ｈになり所望のセルを選択する。
【００３６】図３の例は、本セル１１を選択する場合な
ので、リダンダンシワードデコード信号ＲＲＡ、ＲＲＡ
＋１はＬＯＷのままである。
ので、リダンダンシワードデコード信号ＲＲＡ、ＲＲＡ
＋１はＬＯＷのままである。
【００３７】ワード線ＷＬを非選択にするには、まずワ
ードデコード信号ＲＡをＬＯＷにして、ワードドライバ
回路１４を介してワード線ＷＬをＬＯＷにする。
ードデコード信号ＲＡをＬＯＷにして、ワードドライバ
回路１４を介してワード線ＷＬをＬＯＷにする。
【００３８】次に、メインワード線ＷＬＰ、リダンダン
シメインワード線ＲＷＬＰをほぼ同時にＬＯＷにして、
トランジスタＴ１、Ｔ６、Ｔ５はオフし、これにより、
時間ｔ２後に、ワードリセット信号ＷＬＲをＨＩＧＨに
する。従って、時間ｔ２後に、トランジスタＴ４がオン
して、時間ｔ４後に、接点ＲはＨＩＧＨになり、トラン
ジスタＴ２、Ｔ７がオンし、ワード線ＷＬはＬＯＷを保
持する。
シメインワード線ＲＷＬＰをほぼ同時にＬＯＷにして、
トランジスタＴ１、Ｔ６、Ｔ５はオフし、これにより、
時間ｔ２後に、ワードリセット信号ＷＬＲをＨＩＧＨに
する。従って、時間ｔ２後に、トランジスタＴ４がオン
して、時間ｔ４後に、接点ＲはＨＩＧＨになり、トラン
ジスタＴ２、Ｔ７がオンし、ワード線ＷＬはＬＯＷを保
持する。
【００３９】この場合、トランジスタＴ５が先にオフ
し、次にトランジスタＴ４がオンするので、トランジス
タＴ４、Ｔ５間に電流は流れない。
し、次にトランジスタＴ４がオンするので、トランジス
タＴ４、Ｔ５間に電流は流れない。
【００４０】なお、図３では本セルを選択する場合につ
いてのみ説明したが、リダンダンシセルを選択する場合
も全く同様なタイミングで動作する。
いてのみ説明したが、リダンダンシセルを選択する場合
も全く同様なタイミングで動作する。
【００４１】（第２の具体例）図４は、本発明の第２の
具体例の構成を示すブロック図である。
具体例の構成を示すブロック図である。
【００４２】この第２の具体例では、ワードリセット回
路７への入力は、リダンダンシメインワード線ＲＷＬＰ
の代わりに、本セルのメインワード線ＷＬＰを用いてい
る。
路７への入力は、リダンダンシメインワード線ＲＷＬＰ
の代わりに、本セルのメインワード線ＷＬＰを用いてい
る。
【００４３】従って、メインワード線ＷＬＰと同じ数だ
けワードリセット回路７を配置する。そして、各ワード
ドライバ回路１４は、それぞれのワードドライバ回路１
４に対応して設けられたワードリセット回路７で制御さ
れる。
けワードリセット回路７を配置する。そして、各ワード
ドライバ回路１４は、それぞれのワードドライバ回路１
４に対応して設けられたワードリセット回路７で制御さ
れる。
【００４４】この場合も、勿論、リダンダンシワードド
ライバ回路も、ワードドライバ回路と同様に構成する。
ライバ回路も、ワードドライバ回路と同様に構成する。
【００４５】このように、この具体例では、メモリセル
と、アドレス信号に基づきワードデコード信号を出力す
るワードデコーダと、前記ワードデコード信号で所定の
メモリセルを活性化するため、所定のワード線をドライ
ブするために設けた複数のワードドライバ回路と、前記
複数のワードドライバ回路から所定のワードドライバ回
路を選択するためのメインワード信号を出力するメイン
ワードデコーダと、リダンダンシメモリセルと、アドレ
ス信号に基づきリダンダンシワードデコード信号を出力
するリダンダンシワードデコーダと、前記リダンダンシ
ワードデコード信号で所定のリダンダンシメモリセルを
活性化するため、所定のリダンダンシワード線をドライ
ブするために設けたリダンダンシワードドライバ回路
と、前記リダンダンシワードドライバ回路を選択するた
めのリダンダンシメインワード信号を出力するリダンダ
ンシメインワードデコーダとを少なくとも含む半導体記
憶装置において、それぞれの前記ワードドライバ回路に
対応してインバータ１段又は奇数段のインバータで構成
したワードリセット回路を設け、前記メインワードデコ
ーダが出力するメインワード信号を前記ワードリセット
回路に導き、前記ワードリセット回路の出力信号を、選
択した前記ワードドライバ回路に入力するように構成す
ると共に、前記メインワード信号とリダンダンシメイン
ワード信号とが同じタイミングで立ち上がり、立ち下が
るように制御するように構成したものであり、この場
合、インバータ１段又は奇数段のインバータで構成した
リダンダンシワードリセット回路を設け、前記リダンダ
ンシメインワードデコーダが出力するリダンダンシメイ
ンワード信号を前記リダンダンシワードリセット回路に
導き、前記リダンダンシワードリセット回路の出力信号
を、前リダンダンシワードドライバ回路に入力するよう
に構成したものである。
と、アドレス信号に基づきワードデコード信号を出力す
るワードデコーダと、前記ワードデコード信号で所定の
メモリセルを活性化するため、所定のワード線をドライ
ブするために設けた複数のワードドライバ回路と、前記
複数のワードドライバ回路から所定のワードドライバ回
路を選択するためのメインワード信号を出力するメイン
ワードデコーダと、リダンダンシメモリセルと、アドレ
ス信号に基づきリダンダンシワードデコード信号を出力
するリダンダンシワードデコーダと、前記リダンダンシ
ワードデコード信号で所定のリダンダンシメモリセルを
活性化するため、所定のリダンダンシワード線をドライ
ブするために設けたリダンダンシワードドライバ回路
と、前記リダンダンシワードドライバ回路を選択するた
めのリダンダンシメインワード信号を出力するリダンダ
ンシメインワードデコーダとを少なくとも含む半導体記
憶装置において、それぞれの前記ワードドライバ回路に
対応してインバータ１段又は奇数段のインバータで構成
したワードリセット回路を設け、前記メインワードデコ
ーダが出力するメインワード信号を前記ワードリセット
回路に導き、前記ワードリセット回路の出力信号を、選
択した前記ワードドライバ回路に入力するように構成す
ると共に、前記メインワード信号とリダンダンシメイン
ワード信号とが同じタイミングで立ち上がり、立ち下が
るように制御するように構成したものであり、この場
合、インバータ１段又は奇数段のインバータで構成した
リダンダンシワードリセット回路を設け、前記リダンダ
ンシメインワードデコーダが出力するリダンダンシメイ
ンワード信号を前記リダンダンシワードリセット回路に
導き、前記リダンダンシワードリセット回路の出力信号
を、前リダンダンシワードドライバ回路に入力するよう
に構成したものである。
【００４６】（第３の具体例）図５は、本発明の第３の
具体例の構成を示すブロック図であるこの第３の具体例
では、ワードドライバ回路１４のワード線（ＷＬ、ＷＬ
＋１）をＬＯＷに固定するトランジスタＴ２、Ｔ７を制
御するトランジスタをそれぞれ個別に配置し、トランジ
スタＴ２をトランジスタＴ４、Ｔ５で制御し、トランジ
スタＴ７をトランジスタＴ９、Ｔ１０で制御するように
構成したものである。
具体例の構成を示すブロック図であるこの第３の具体例
では、ワードドライバ回路１４のワード線（ＷＬ、ＷＬ
＋１）をＬＯＷに固定するトランジスタＴ２、Ｔ７を制
御するトランジスタをそれぞれ個別に配置し、トランジ
スタＴ２をトランジスタＴ４、Ｔ５で制御し、トランジ
スタＴ７をトランジスタＴ９、Ｔ１０で制御するように
構成したものである。
【００４７】
【発明の効果】本発明に係わる半導体記憶装置は、上述
のように構成したので、以下のような効果を奏する。 （１）従来技術では、素子のばらつきを考慮して、マー
ジンを確保するように設計していたので、ディレイ回路
を入れた分動作が遅くなっていた。しかし、本発明で
は、リダンダンシメインワード線を使うので、ばらつき
の考慮は必要なくなり、その結果、高速動作が可能にな
った。 （２）従来技術では、ディレイ回路を用いていたが、本
発明では、ディレイ回路素子を削減することにより、電
流を減らすことができ、その結果、消費電力を削減する
こともできた。 （３）ディレイ回路が不要になり、その結果、安価に製
造することが可能になった。
のように構成したので、以下のような効果を奏する。 （１）従来技術では、素子のばらつきを考慮して、マー
ジンを確保するように設計していたので、ディレイ回路
を入れた分動作が遅くなっていた。しかし、本発明で
は、リダンダンシメインワード線を使うので、ばらつき
の考慮は必要なくなり、その結果、高速動作が可能にな
った。 （２）従来技術では、ディレイ回路を用いていたが、本
発明では、ディレイ回路素子を削減することにより、電
流を減らすことができ、その結果、消費電力を削減する
こともできた。 （３）ディレイ回路が不要になり、その結果、安価に製
造することが可能になった。
【図１】本発明の第１の具体例の構成を示すブロック図
である。
である。
【図２】第１の具体例のリセット回路の回路図である。
【図３】図２のタイミング図である。
【図４】本発明の第２の具体例のリセット回路の回路図
である。
である。
【図５】本発明の第３の具体例のリセット回路の回路図
である。
である。
【図６】従来の構成を示すブロック図である。
【図７】従来のリセット回路の回路図である。
【図８】デコーダ回路の一例を示す図である。
【図９】メモリセルの一例を示す図である。
【図１０】図９のタイミング図である。
１ ブロックセレクト回路 ２ ブロックセレクト用アドレス信号 ７、２７ ワードリセット回路 １１ メインセル １３ ワードデコーダ １４ ワードドライバ回路 １５ メインワードデコーダ ２１ リダンダンシメインセル ２３ リダンダンシワードデコーダ ２４ リダンダンシワードドライバ回路 ２５ リダンダンシメインワードデコーダ ３１ プリチャージ回路 ３２ センスアンプ ＢＬ、ＢＬＢ ビット線 Ｔ１〜Ｔ７ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山越 啓之 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA13 BA21 CA11 CA17
Claims (5)
- 【請求項１】 メモリセルと、アドレス信号に基づきワ
ードデコード信号を出力するワードデコーダと、前記ワ
ードデコード信号で所定のメモリセルを活性化するた
め、所定のワード線をドライブするために設けた複数の
ワードドライバ回路と、前記複数のワードドライバ回路
から所定のワードドライバ回路を選択するためのメイン
ワード信号を出力するメインワードデコーダと、 リダンダンシメモリセルと、アドレス信号に基づきリダ
ンダンシワードデコード信号を出力するリダンダンシワ
ードデコーダと、前記リダンダンシワードデコード信号
で所定のリダンダンシメモリセルを活性化するため、所
定のリダンダンシワード線をドライブするために設けた
リダンダンシワードドライバ回路と、前記リダンダンシ
ワードドライバ回路を選択するためのリダンダンシメイ
ンワード信号を出力するリダンダンシメインワードデコ
ーダとを少なくとも含む半導体記憶装置において、 インバータ１段又は奇数段のインバータで構成したワー
ドリセット回路を設け、前記リダンダンシメインワード
デコーダが出力するリダンダンシメインワード信号を前
記ワードリセット回路に導き、前記ワードリセット回路
の出力信号を、選択した前記ワードドライバ回路及びリ
ダンダンシワードドライバ回路に入力すると共に、前記
メインワード信号とリダンダンシメインワード信号とが
同じタイミングで立ち上がり、立ち下がるように制御す
ることを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルと、アドレス信号に基づきワ
ードデコード信号を出力するワードデコーダと、前記ワ
ードデコード信号で所定のメモリセルを活性化するた
め、所定のワード線をドライブするために設けた複数の
ワードドライバ回路と、前記複数のワードドライバ回路
から所定のワードドライバ回路を選択するためのメイン
ワード信号を出力するメインワードデコーダと、 リダンダンシメモリセルと、アドレス信号に基づきリダ
ンダンシワードデコード信号を出力するリダンダンシワ
ードデコーダと、前記リダンダンシワードデコード信号
で所定のリダンダンシメモリセルを活性化するため、所
定のリダンダンシワード線をドライブするために設けた
リダンダンシワードドライバ回路と、前記リダンダンシ
ワードドライバ回路を選択するためのリダンダンシメイ
ンワード信号を出力するリダンダンシメインワードデコ
ーダとを少なくとも含む半導体記憶装置において、 それぞれの前記ワードドライバ回路に対応してインバー
タ１段又は奇数段のインバータで構成したワードリセッ
ト回路を設け、前記メインワードデコーダが出力するメ
インワード信号を前記ワードリセット回路に導き、前記
ワードリセット回路の出力信号を、選択した前記ワード
ドライバ回路に入力するように構成すると共に、前記メ
インワード信号とリダンダンシメインワード信号とが同
じタイミングで立ち上がり、立ち下がるように制御する
ことを特徴とする半導体記憶装置。 - 【請求項３】 インバータ１段又は奇数段のインバータ
で構成したリダンダンシワードリセット回路を設け、前
記リダンダンシメインワードデコーダが出力するリダン
ダンシメインワード信号を前記リダンダンシワードリセ
ット回路に導き、前記リダンダンシワードリセット回路
の出力信号を、前リダンダンシワードドライバ回路に入
力するように構成したことを特徴とする請求項２記載の
半導体記憶装置。 - 【請求項４】 前記ワードドライバ回路は、前記メイン
ワード線の電位で制御され、前記ワード線を前記ワード
デコード信号により活性化する第１のトランジスタと、
前記活性化したワード線をプルダウン信号で非活性化す
る第２のトランジスタと、ドレインが高位側電源に接続
され、ソースが前記プルダウン信号用のプルダウン信号
線に接続され、ゲートが前記ワードリセット回路に接続
される第３のトランジスタと、ドレインが前記プルダウ
ン信号線に接続され、ソースが低位側電源に接続され、
ゲートが前記メインワード線に接続される第４のトラン
ジスタとで構成し、前記第４のトランジスタのトランジ
スタサイズを、前記第３のトランジスタのトランジスタ
サイズより小さく形成したことを特徴とする請求項１乃
至３のいずれかに記載の半導体記憶装置。 - 【請求項５】 前記リダンダンシワードドライバ回路
は、前記リダンダンシメインワード線の電位で制御さ
れ、前記リダンダンシワード線を前記リダンダンシワー
ドデコード信号により活性化する第５のトランジスタ
と、前記活性化したリダンダンシワード線をプルダウン
信号で非活性化する第６のトランジスタと、ドレインが
高位側電源に接続され、ソースが前記プルダウン信号用
のプルダウン信号線に接続され、ゲートが前記リダンダ
ンシワードリセット回路に接続される第７のトランジス
タと、ドレインが前記プルダウン信号線に接続され、ソ
ースが低位側電源に接続され、ゲートが前記リダンダン
シメインワード線に接続される第８のトランジスタとで
構成し、前記第８のトランジスタのトランジスタサイズ
を、前記第７のトランジスタのトランジスタサイズより
小さく形成したことを特徴とする請求項４記載の半導体
記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155512A JP2001338490A (ja) | 2000-05-25 | 2000-05-25 | 半導体記憶装置 |
| DE10124112A DE10124112B4 (de) | 2000-05-25 | 2001-05-17 | Halbleiterspeicher für Hochgeschwindigkeitsbetrieb und Verfahren zum Antreiben einer Wortleitung |
| US09/863,322 US6392956B2 (en) | 2000-05-25 | 2001-05-24 | Semiconductor memory that enables high speed operation |
| KR10-2001-0028742A KR100415955B1 (ko) | 2000-05-25 | 2001-05-24 | 고속 동작을 가능하게 하는 반도체 메모리 및 워드 라인구동 방법 |
| TW090112730A TW509940B (en) | 2000-05-25 | 2001-05-24 | Semiconductor memory that enables high speed operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155512A JP2001338490A (ja) | 2000-05-25 | 2000-05-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001338490A true JP2001338490A (ja) | 2001-12-07 |
Family
ID=18660445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000155512A Pending JP2001338490A (ja) | 2000-05-25 | 2000-05-25 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6392956B2 (ja) |
| JP (1) | JP2001338490A (ja) |
| KR (1) | KR100415955B1 (ja) |
| DE (1) | DE10124112B4 (ja) |
| TW (1) | TW509940B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4459527B2 (ja) * | 2002-12-18 | 2010-04-28 | パナソニック株式会社 | 半導体記憶装置 |
| KR100700147B1 (ko) * | 2005-12-13 | 2007-03-28 | 삼성전자주식회사 | 반도체 메모리 장치의 서브 워드라인 구동회로 및 서브워드라인 구동 방법 |
| JP2007293933A (ja) * | 2006-04-21 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US8159899B2 (en) * | 2010-05-13 | 2012-04-17 | Micron Technology, Inc. | Wordline driver for memory |
| JP2012168998A (ja) * | 2011-02-10 | 2012-09-06 | Elpida Memory Inc | 半導体記憶装置 |
| US8477555B2 (en) * | 2011-06-30 | 2013-07-02 | Intel Corporation | Deselect drivers for a memory array |
| JP6963480B2 (ja) * | 2017-12-01 | 2021-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN113129976B (zh) * | 2021-06-17 | 2021-09-03 | 中天弘宇集成电路有限责任公司 | 行译码电路及存储器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130173A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体メモリ装置 |
| JPH1083694A (ja) * | 1996-09-06 | 1998-03-31 | Nec Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
| JP2002529877A (ja) * | 1998-10-29 | 2002-09-10 | ヒュンダイ エレクトロニクス アメリカ インコーポレーテッド | 半導体メモリ用ワードライン駆動器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0113252Y1 (ko) * | 1991-12-24 | 1998-04-14 | 문정환 | 워드라인 전압 공급회로 |
| JP3337564B2 (ja) | 1994-09-16 | 2002-10-21 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5761148A (en) * | 1996-12-16 | 1998-06-02 | Cypress Semiconductor Corp. | Sub-word line driver circuit for memory blocks of a semiconductor memory device |
| EP0884735B1 (en) * | 1997-05-30 | 2004-03-17 | Fujitsu Limited | Semiconductor memory device capable of multiple word-line selection and method of testing same |
| JPH11144458A (ja) | 1997-11-04 | 1999-05-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPH11203858A (ja) | 1998-01-05 | 1999-07-30 | Mitsubishi Electric Corp | ワード線駆動回路および半導体記憶装置 |
| JPH11288587A (ja) | 1998-04-01 | 1999-10-19 | Hitachi Ltd | 半導体集積回路装置 |
| KR100287019B1 (ko) * | 1998-08-12 | 2001-04-16 | 윤종용 | 트루/컴플리먼트 리던던시 스킴을 가지는 반도체 메모리 장치 |
-
2000
- 2000-05-25 JP JP2000155512A patent/JP2001338490A/ja active Pending
-
2001
- 2001-05-17 DE DE10124112A patent/DE10124112B4/de not_active Expired - Fee Related
- 2001-05-24 TW TW090112730A patent/TW509940B/zh not_active IP Right Cessation
- 2001-05-24 KR KR10-2001-0028742A patent/KR100415955B1/ko not_active IP Right Cessation
- 2001-05-24 US US09/863,322 patent/US6392956B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130173A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体メモリ装置 |
| JPH1083694A (ja) * | 1996-09-06 | 1998-03-31 | Nec Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
| JP2002529877A (ja) * | 1998-10-29 | 2002-09-10 | ヒュンダイ エレクトロニクス アメリカ インコーポレーテッド | 半導体メモリ用ワードライン駆動器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10124112B4 (de) | 2008-12-18 |
| US20010055236A1 (en) | 2001-12-27 |
| DE10124112A1 (de) | 2001-11-29 |
| TW509940B (en) | 2002-11-11 |
| US6392956B2 (en) | 2002-05-21 |
| KR100415955B1 (ko) | 2004-01-24 |
| KR20010107736A (ko) | 2001-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100507379B1 (ko) | 워드라인 구동 회로 | |
| KR19980044155A (ko) | 반도체 메모리 장치를 구동하는 방법 및 회로 | |
| US6055194A (en) | Method and apparatus for controlling column select lines in a synchronous memory device | |
| JPH11250664A (ja) | 同期形半導体メモリ装置のためのカラム選択ライン制御回路 | |
| US6963518B2 (en) | Semiconductor memory having a pulse generator for generating column pulses | |
| JP3259764B2 (ja) | 半導体記憶装置 | |
| US7852694B2 (en) | Semiconductor memory device for reducing precharge time | |
| JPH09231767A (ja) | スタティック型半導体記憶装置 | |
| US6765842B2 (en) | Hole driver in semiconductor memory device | |
| JP2001338490A (ja) | 半導体記憶装置 | |
| US7107500B2 (en) | Test mode circuit of semiconductor memory device | |
| US6229755B1 (en) | Wordline driving apparatus in semiconductor memory devices | |
| US6930952B2 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
| JP6797010B2 (ja) | 半導体装置 | |
| JP4163476B2 (ja) | 半導体メモリ装置 | |
| JP3953681B2 (ja) | カラムデコーダ | |
| US6487138B2 (en) | Semiconductor memory | |
| US6169702B1 (en) | Memory device having a chip select speedup feature and associated methods | |
| KR20080040207A (ko) | 반도체 메모리 장치 | |
| US6580656B2 (en) | Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof | |
| US5812485A (en) | Synchronous graphic RAM having block write control function | |
| US7099225B2 (en) | Semiconductor memory device with reduced leak current | |
| JP2001035184A (ja) | 半導体記憶装置 | |
| JP2008299907A (ja) | 半導体記憶装置 | |
| JP3766710B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060817 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060817 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070207 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100615 |