JPH1083694A - 半導体記憶装置および半導体記憶装置の駆動方法 - Google Patents
半導体記憶装置および半導体記憶装置の駆動方法Info
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- JPH1083694A JPH1083694A JP8236280A JP23628096A JPH1083694A JP H1083694 A JPH1083694 A JP H1083694A JP 8236280 A JP8236280 A JP 8236280A JP 23628096 A JP23628096 A JP 23628096A JP H1083694 A JPH1083694 A JP H1083694A
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Abstract
(57)【要約】
【課題】 主ワードに不良が発生した場合であっても内
部昇圧電源電圧レベルが低下することなく、正常動作す
る半導体記憶装置を実現すること。 【解決手段】 複数のメモリセルと、複数のメモリセル
のうちの欠陥が生じたメモリセルと置換されて用いられ
るリダンダンシメモリセルと、メモリセルを選択するた
めに設けられ、主ワードと副ワードとに分割されたワー
ドラインと、複数のメモリセルのうちの欠陥が生じたメ
モリセルのアドレスを記憶し、欠陥が生じたメモリセル
のアドレスが入力された場合にはその旨を示す信号を出
力するリダンダンシ判定回路と、リダンダンシ判定回路
の出力に応じて使用するメモリセルを選択する分割ワー
ドドライバ回路とを備え、リダンダンシ判定回路は主ワ
ードの欠陥を示す信号を出力し、分割ワードドライバ回
路は、リダンダンシ判定回路から主ワードの欠陥を示す
信号が出力された場合には、主ワードを非活性化する。
部昇圧電源電圧レベルが低下することなく、正常動作す
る半導体記憶装置を実現すること。 【解決手段】 複数のメモリセルと、複数のメモリセル
のうちの欠陥が生じたメモリセルと置換されて用いられ
るリダンダンシメモリセルと、メモリセルを選択するた
めに設けられ、主ワードと副ワードとに分割されたワー
ドラインと、複数のメモリセルのうちの欠陥が生じたメ
モリセルのアドレスを記憶し、欠陥が生じたメモリセル
のアドレスが入力された場合にはその旨を示す信号を出
力するリダンダンシ判定回路と、リダンダンシ判定回路
の出力に応じて使用するメモリセルを選択する分割ワー
ドドライバ回路とを備え、リダンダンシ判定回路は主ワ
ードの欠陥を示す信号を出力し、分割ワードドライバ回
路は、リダンダンシ判定回路から主ワードの欠陥を示す
信号が出力された場合には、主ワードを非活性化する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、ワードラインが主ワードと該主ワードの下位
となる副ワードとに分割された分割ワードドライバ方式
の半導体記憶装置に関する。
し、特に、ワードラインが主ワードと該主ワードの下位
となる副ワードとに分割された分割ワードドライバ方式
の半導体記憶装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置に用いられる配線
として、メモリセルのゲートに接続される配線としては
ポリシリコン配線が用いられ、また、ワードドライバの
配線には、配線の時定数を下げるためにポリシリコン配
線にＡｌ等が裏打ちされた金属配線が用いられている。
として、メモリセルのゲートに接続される配線としては
ポリシリコン配線が用いられ、また、ワードドライバの
配線には、配線の時定数を下げるためにポリシリコン配
線にＡｌ等が裏打ちされた金属配線が用いられている。
【０００３】上記のような金属配線の場合、Ａｌ配線は
ゲートに接続するポリシリコン配線と同一ピッチで形成
されるが、ＬＳＩの大容量化に伴ってパターンの微細化
が進み、メモリセルのゲートに接続されるポリシリコン
配線のピッチでＡｌをパターニングすることが困難とな
ってきている。メモリセルアレイ部の寸法は上記のよう
な微細加工を実現するために高くなり、その境界で生じ
る段差がＡｌのパターニングを難しくしている。このよ
うな加工の困難性を解決するための策として、ワードラ
インを主ワードと、該主ワードの下位となる副ワードに
分けてそれぞれを駆動する分割ワードドライバ方式が近
年使われ始めている。
ゲートに接続するポリシリコン配線と同一ピッチで形成
されるが、ＬＳＩの大容量化に伴ってパターンの微細化
が進み、メモリセルのゲートに接続されるポリシリコン
配線のピッチでＡｌをパターニングすることが困難とな
ってきている。メモリセルアレイ部の寸法は上記のよう
な微細加工を実現するために高くなり、その境界で生じ
る段差がＡｌのパターニングを難しくしている。このよ
うな加工の困難性を解決するための策として、ワードラ
インを主ワードと、該主ワードの下位となる副ワードに
分けてそれぞれを駆動する分割ワードドライバ方式が近
年使われ始めている。
【０００４】図１１は分割ワードドライバ方式の従来例
の構成を示す回路図、図１２は図１１中のＡｌ等の金属
配線で形成される主ワードＭＷＬ０、ＭＷＬ１をドライ
ブする主ワードドライバＭＷＤ０，ＭＷＤ１，・・・・
の構成を示す回路図であり、主ワードドライバＭＷＤ０
が代表して示されている。
の構成を示す回路図、図１２は図１１中のＡｌ等の金属
配線で形成される主ワードＭＷＬ０、ＭＷＬ１をドライ
ブする主ワードドライバＭＷＤ０，ＭＷＤ１，・・・・
の構成を示す回路図であり、主ワードドライバＭＷＤ０
が代表して示されている。
【０００５】図１３は図１１中のリダンダンシ用主ワー
ドＲＭＷＬをドライブするリダンダンシ主ワードドライ
バＲＭＷＤの構成を示す回路図、図１４は主ワードドラ
イバＭＷＤ０，ＭＷＤ１，・・・・，リダンダンシ主ワ
ードドライバＲＭＷＤを制御する主ワードドライバ制御
信号ＰＸを生成する回路の構成を示す回路図である。
ドＲＭＷＬをドライブするリダンダンシ主ワードドライ
バＲＭＷＤの構成を示す回路図、図１４は主ワードドラ
イバＭＷＤ０，ＭＷＤ１，・・・・，リダンダンシ主ワ
ードドライバＲＭＷＤを制御する主ワードドライバ制御
信号ＰＸを生成する回路の構成を示す回路図である。
【０００６】図１２に示される主ワードドライバＭＷＤ
０は、内部昇圧電源電圧ＶBOOTの供給を受けるものであ
り、主ワードドライバ制御信号ＰＸおよびＸアドレスデ
コード信号
０は、内部昇圧電源電圧ＶBOOTの供給を受けるものであ
り、主ワードドライバ制御信号ＰＸおよびＸアドレスデ
コード信号
【０００７】
【外１】 を入力し、これらの内容に応じて主ワードＭＷＬ０を活
性化する。
性化する。
【０００８】図１３に示されるリダンダンシ主ワードド
ライバＲＭＷＤは内部昇圧電源電圧ＶBOOTの供給を受け
るものであり、主ワードドライバ制御信号ＰＸおよびＸ
アドレスデコード信号
ライバＲＭＷＤは内部昇圧電源電圧ＶBOOTの供給を受け
るものであり、主ワードドライバ制御信号ＰＸおよびＸ
アドレスデコード信号
【０００９】
【外２】 を入力し、これらの内容に応じてリダンダンシ用主ワー
ドＲＭＷＬを活性化する。
ドＲＭＷＬを活性化する。
【００１０】図１４に示される主ワードドライバ制御信
号ＰＸを生成する回路は、Ｘアドレスがラッチされてい
るときにＨｉｇｈとなり、Ｘアドレスが取り込まれてい
ることを示す信号ＹＥＳＴＡと
号ＰＸを生成する回路は、Ｘアドレスがラッチされてい
るときにＨｉｇｈとなり、Ｘアドレスが取り込まれてい
ることを示す信号ＹＥＳＴＡと
【００１１】
【外３】 と同期する内部信号であるＲＡＳ２Ｂとを入力し、主ワ
ードドライバ制御信号ＰＸの状態を変化させる。
ードドライバ制御信号ＰＸの状態を変化させる。
【００１２】図１１中、ＢＷＤ０〜ＢＷＤ７は、ポリシ
リコン材で形成される副ワードＷＬ０〜ＷＬ７をドライ
ブする分割ワードドライバ、ＲＢＷＤ０〜ＲＢＷＤ３は
リダンダンシ用副ワードＲＷＬ０〜ＲＷＬ３をドライブ
するリダンダンシ用分割ワードドライバ、ＭＣｉおよび
ＲＭＣｉのそれぞれメモリセルおよびリダンダンシ用メ
モリセル、ＳＡ０、ＳＡ１はセンスアンプ、ＲＡ０〜Ｒ
Ａ３は図６に示す回路にて生成される分割ワードドライ
バ制御信号、ＲＲＡ０〜ＲＲＡ３は図７に示す回路にて
生成されるリダンダンシ用分割ワードドライバ制御信
号、
リコン材で形成される副ワードＷＬ０〜ＷＬ７をドライ
ブする分割ワードドライバ、ＲＢＷＤ０〜ＲＢＷＤ３は
リダンダンシ用副ワードＲＷＬ０〜ＲＷＬ３をドライブ
するリダンダンシ用分割ワードドライバ、ＭＣｉおよび
ＲＭＣｉのそれぞれメモリセルおよびリダンダンシ用メ
モリセル、ＳＡ０、ＳＡ１はセンスアンプ、ＲＡ０〜Ｒ
Ａ３は図６に示す回路にて生成される分割ワードドライ
バ制御信号、ＲＲＡ０〜ＲＲＡ３は図７に示す回路にて
生成されるリダンダンシ用分割ワードドライバ制御信
号、
【００１３】
【外４】 は主ワードドライバ制御信号を示している。
【００１４】主ワードドライバＭＷＤ０，ＭＷＤ１、分
割ワードドライバＢＷＤ０〜ＢＷＤ７により活性化され
た副ワードＷＬ０〜ＷＬ７に付設されたメモリセルＭＣ
ｉおよびリダンダンシ主ワードドライバＲＭＷＤ、リダ
ンダンシ用分割ワードドライバにより活性化されたリダ
ンダンシ用副ワードＲＷＬ０〜ＲＷＬ３に付設されたメ
モリセルＲＭＣｉの内容がセンスアンプＳＡ０，ＳＡ１
にて増幅されて不図示の外部装置へ出力される。
割ワードドライバＢＷＤ０〜ＢＷＤ７により活性化され
た副ワードＷＬ０〜ＷＬ７に付設されたメモリセルＭＣ
ｉおよびリダンダンシ主ワードドライバＲＭＷＤ、リダ
ンダンシ用分割ワードドライバにより活性化されたリダ
ンダンシ用副ワードＲＷＬ０〜ＲＷＬ３に付設されたメ
モリセルＲＭＣｉの内容がセンスアンプＳＡ０，ＳＡ１
にて増幅されて不図示の外部装置へ出力される。
【００１５】図１５、図１６は従来例の動作を示す動作
波形図である。各図中、動作波形でＨｉｇｈレベルの高
さに差があるが、Ｈｉｇｈレベルが低いものは外部電源
電圧Ｖｃｃドライブによるものを示し、高いものは内部
昇圧電源電圧ＶBOOTドライブによるものを示している。
具体的にはＲＡＳ２Ｂ、
波形図である。各図中、動作波形でＨｉｇｈレベルの高
さに差があるが、Ｈｉｇｈレベルが低いものは外部電源
電圧Ｖｃｃドライブによるものを示し、高いものは内部
昇圧電源電圧ＶBOOTドライブによるものを示している。
具体的にはＲＡＳ２Ｂ、
【００１６】
【外５】 ＹＥＳＴＡ、ＶＲＥＤ、ＲＥＤ０は外部電源電圧Ｖｃｃ
レベルであり、ＰＸ、ＭＷＬ０、ＭＷＬ１、ＲＭＷＬ、
ＲＡ０、ＲＲＡ０、ＷＬ０、ＷＬ４、ＲＷＬ０は内部昇
圧電源電圧ＶBOOTレベルである。ロウアドレスストロー
ブ信号
レベルであり、ＰＸ、ＭＷＬ０、ＭＷＬ１、ＲＭＷＬ、
ＲＡ０、ＲＲＡ０、ＷＬ０、ＷＬ４、ＲＷＬ０は内部昇
圧電源電圧ＶBOOTレベルである。ロウアドレスストロー
ブ信号
【００１７】
【外６】 は外部から入力される。
【００１８】以下に図１５および図１６を参照して従来
例の動作について説明する。動作の説明を行う前に、各
図中の各信号について説明する。
例の動作について説明する。動作の説明を行う前に、各
図中の各信号について説明する。
【００１９】
【外７】 ：チップを活性とし、かつ、ロウアドレスを取り込むた
めの外部信号であるロウアドレレス ストローブ信号
めの外部信号であるロウアドレレス ストローブ信号
【００２０】
【外８】 ：外部より与えられるロウ（Ｘ）アドレス信号に対する
内部アドレス信号
内部アドレス信号
【００２１】
【外９】 等のアドレス信号の部分デコード信号 ＹＥＳＴＡ：ＸアドレスがラッチされているときにＨｉ
ｇｈとなり、Ｘアドレスが取り込まれていることを示す
信号 ＵＲＥＤ：外部より入力されたアドレスがリダンダンシ
により置換されたリダンダンシアドレスではないと判定
されたときに活性化される信号 ＲＥＤ０：リダンダンシアドレスか否かの判定ではな
く、リダンダンシワードそのものを活性化する信号 ＰＸ：主ワードドライバ制御信号 次に、図１５および図１６を参照して従来例の動作につ
いて説明する。
ｇｈとなり、Ｘアドレスが取り込まれていることを示す
信号 ＵＲＥＤ：外部より入力されたアドレスがリダンダンシ
により置換されたリダンダンシアドレスではないと判定
されたときに活性化される信号 ＲＥＤ０：リダンダンシアドレスか否かの判定ではな
く、リダンダンシワードそのものを活性化する信号 ＰＸ：主ワードドライバ制御信号 次に、図１５および図１６を参照して従来例の動作につ
いて説明する。
【００２２】ノーマルワードＷＬ４がアクセスされた
場合（図１５参照）： 外部入力
場合（図１５参照）： 外部入力
【００２３】
【外１０】 のＶIL（入力Ｌｏｗレベル）によりＲＡＳ２Ｂ（
【００２４】
【外１１】 以外はすべて内部信号）はＬｏｗ、主ワードドライバ制
御信号ＰＸはＨｉｇｈとなり、一方、
御信号ＰＸはＨｉｇｈとなり、一方、
【００２５】
【外１２】 のＶIL時にラッチされたＸアドレスにより内部アドレス
信号
信号
【００２６】
【外１３】 、および、その部分デコード信号
【００２７】
【外１４】 等が活性化され、例えばノーマル用主ワードＭＷＬ１と
リダンダンシ用主ワードＲＭＷＬで活性化される。前記
内部アドレス信号は、リダンダンシ判定回路を構成する
リダンダンシデコーダ（不図示）へも入力され、リダン
ダンシアドレスであるかが判定される。リダンダンシア
ドレスではないと判定された場合には信号ＵＲＥＤが活
性化される。信号ＵＲＥＤと下位Ｘアドレス信号
リダンダンシ用主ワードＲＭＷＬで活性化される。前記
内部アドレス信号は、リダンダンシ判定回路を構成する
リダンダンシデコーダ（不図示）へも入力され、リダン
ダンシアドレスであるかが判定される。リダンダンシア
ドレスではないと判定された場合には信号ＵＲＥＤが活
性化される。信号ＵＲＥＤと下位Ｘアドレス信号
【００２８】
【外１５】 によりノーマル用分割ワードドライバ制御信号ＲＡ０が
活性化され、ノーマル用副ワードＷＬ４が活性化され
る。このときリダンダンシ用主ワード活性化されていて
もリダンダンシデコーダによる判定でリダンダンシ用分
割ワードドライバ制御信号ＲＲＡ０〜ＲＡ３は活性化さ
れないためにリダンダンシ用副ワードＲＷＬ０〜ＲＷＬ
３も活性化されない。
活性化され、ノーマル用副ワードＷＬ４が活性化され
る。このときリダンダンシ用主ワード活性化されていて
もリダンダンシデコーダによる判定でリダンダンシ用分
割ワードドライバ制御信号ＲＲＡ０〜ＲＡ３は活性化さ
れないためにリダンダンシ用副ワードＲＷＬ０〜ＲＷＬ
３も活性化されない。
【００２９】副ワードＷＬ０が不良で、ＲＷＬ０がア
クセスされた場合（図１５参照）：副ワードＷＬ０が隣
接するＷＬ１とショートしたり、ＷＬ０自身が異物によ
ってリークパスを持ってしまう等の不良が発生した場
合、前述の、ノーマルワードＷＬ４がアクセスされた
場合と同様、外部より与えられたＸアドレスにより、例
えばノーマル用主ワードＭＷＬ０とリダンダンシ用主ワ
ードＲＭＷＬが活性化される。前記Ｘアドレスはリダン
ダンシデコーダによりリダンダンシ判定され、例えばリ
ダンダンシ活性化信号ＲＥＤ０が活性化される。リダン
ダンシ活性化信号ＲＥＤ０と下位Ｘアドレス信号
クセスされた場合（図１５参照）：副ワードＷＬ０が隣
接するＷＬ１とショートしたり、ＷＬ０自身が異物によ
ってリークパスを持ってしまう等の不良が発生した場
合、前述の、ノーマルワードＷＬ４がアクセスされた
場合と同様、外部より与えられたＸアドレスにより、例
えばノーマル用主ワードＭＷＬ０とリダンダンシ用主ワ
ードＲＭＷＬが活性化される。前記Ｘアドレスはリダン
ダンシデコーダによりリダンダンシ判定され、例えばリ
ダンダンシ活性化信号ＲＥＤ０が活性化される。リダン
ダンシ活性化信号ＲＥＤ０と下位Ｘアドレス信号
【００３０】
【外１６】 によりリダンダンシ用分割ワードドライバ制御信号ＲＲ
Ａ０が活性化され、リダンダンシ用副ワードＲＷＬ０が
活性化される。このときＷＬ０に不良が生じてもノーマ
ル用分割ワードドライバ制御信号が活性化されないた
め、ＷＬ０が活性化されること、および、内部昇圧電源
電圧ＶBOOTからリークが生じることはなく、そのレベル
も低下しない。
Ａ０が活性化され、リダンダンシ用副ワードＲＷＬ０が
活性化される。このときＷＬ０に不良が生じてもノーマ
ル用分割ワードドライバ制御信号が活性化されないた
め、ＷＬ０が活性化されること、および、内部昇圧電源
電圧ＶBOOTからリークが生じることはなく、そのレベル
も低下しない。
【００３１】主ワードＭＷＬ０が不良でＲＷＬ０がア
クセスされた場合（図１６参照）：次に、主ワードＭＷ
Ｌ０が異物によりリークパスを持ってしまう等の不良が
発生した場合、前述の、の項目の場合と同様、外部
より与えられたＸアドレスにより、例えば、ノーマル用
主ワードＭＷＬ０とリダンダンシ用主ワードＲＭＷＬが
活性化されるが、リークによりノーマル用主ワードＭＷ
Ｌ０はレベルダウンが起きる。これにより内部昇圧電源
電圧ＶBOOTレベルも落ちるため、このとき活性化される
内部昇圧電源電圧ＶBOOTドライブの信号すべてがレベル
ダウンし、リダンダンシ用副ワードＲＷＬ０によるメモ
リセルの読み出し／書き込み不良が発生してしまう。
クセスされた場合（図１６参照）：次に、主ワードＭＷ
Ｌ０が異物によりリークパスを持ってしまう等の不良が
発生した場合、前述の、の項目の場合と同様、外部
より与えられたＸアドレスにより、例えば、ノーマル用
主ワードＭＷＬ０とリダンダンシ用主ワードＲＭＷＬが
活性化されるが、リークによりノーマル用主ワードＭＷ
Ｌ０はレベルダウンが起きる。これにより内部昇圧電源
電圧ＶBOOTレベルも落ちるため、このとき活性化される
内部昇圧電源電圧ＶBOOTドライブの信号すべてがレベル
ダウンし、リダンダンシ用副ワードＲＷＬ０によるメモ
リセルの読み出し／書き込み不良が発生してしまう。
【００３２】
【発明が解決しようとする課題】上述した従来の分割ワ
ードドライバ方式では、例えば、副ワード４本に対して
主ワード１本というように、それぞれのワードピッチに
大きな差を持たせることができる。例えば、６４Ｍ Ｄ
ＲＡＭクラスの設計ルールでは副ワードは約０．８μピ
ッチ、主ワード約３．２μピッチとすることが一般的で
ある。このため、主ワードの不良発生率は少なくなる
が、主ワードにリークパスによる不良が生じた場合に
は、リダンダンシ回路に置換しても内部昇圧電源電圧Ｖ
BOOTレベルが低下して動作不良となるという問題点があ
る。
ードドライバ方式では、例えば、副ワード４本に対して
主ワード１本というように、それぞれのワードピッチに
大きな差を持たせることができる。例えば、６４Ｍ Ｄ
ＲＡＭクラスの設計ルールでは副ワードは約０．８μピ
ッチ、主ワード約３．２μピッチとすることが一般的で
ある。このため、主ワードの不良発生率は少なくなる
が、主ワードにリークパスによる不良が生じた場合に
は、リダンダンシ回路に置換しても内部昇圧電源電圧Ｖ
BOOTレベルが低下して動作不良となるという問題点があ
る。
【００３３】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、主ワードに不
良が発生した場合であっても内部昇圧電源電圧レベルが
低下することなく、正常な動作を行うことのできる半導
体記憶装置の駆動方法および装置を実現することを目的
とする。
る問題点に鑑みてなされたものであって、主ワードに不
良が発生した場合であっても内部昇圧電源電圧レベルが
低下することなく、正常な動作を行うことのできる半導
体記憶装置の駆動方法および装置を実現することを目的
とする。
【００３４】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルと、前記複数のメモリセルのうち
の欠陥が生じたメモリセルと置換されて用いられるリダ
ンダンシメモリセルと、前記メモリセルまたはリダンダ
ンシメモリセルを選択するために設けられ、主ワードと
該主ワードの下位となる副ワードとに分割されたワード
ラインと、前記複数のメモリセルのうちの欠陥が生じた
メモリセルのアドレスを記憶し、欠陥が生じたメモリセ
ルのアドレスが入力された場合にはその旨を示す信号を
出力するリダンダンシ判定回路と、前記リダンダンシ判
定回路の出力に応じて使用するメモリセルを前記主ワー
ドと副ワードにより選択する分割ワードドライバ回路と
を備えた半導体記憶装置において、前記リダンダンシ判
定回路は主ワードの欠陥を示す信号を出力可能に構成さ
れ、前記分割ワードドライバ回路は、前記リダンダンシ
判定回路から主ワードの欠陥を示す信号が出力された場
合には、欠陥が生じた主ワードを非活性化することを特
徴とする。
は、複数のメモリセルと、前記複数のメモリセルのうち
の欠陥が生じたメモリセルと置換されて用いられるリダ
ンダンシメモリセルと、前記メモリセルまたはリダンダ
ンシメモリセルを選択するために設けられ、主ワードと
該主ワードの下位となる副ワードとに分割されたワード
ラインと、前記複数のメモリセルのうちの欠陥が生じた
メモリセルのアドレスを記憶し、欠陥が生じたメモリセ
ルのアドレスが入力された場合にはその旨を示す信号を
出力するリダンダンシ判定回路と、前記リダンダンシ判
定回路の出力に応じて使用するメモリセルを前記主ワー
ドと副ワードにより選択する分割ワードドライバ回路と
を備えた半導体記憶装置において、前記リダンダンシ判
定回路は主ワードの欠陥を示す信号を出力可能に構成さ
れ、前記分割ワードドライバ回路は、前記リダンダンシ
判定回路から主ワードの欠陥を示す信号が出力された場
合には、欠陥が生じた主ワードを非活性化することを特
徴とする。
【００３５】この場合、分割ワードドライバ回路は、前
記リダンダンシ判定回路から主ワードの欠陥を示す信号
が出力された場合には、欠陥が生じた主ワードを一度活
性化した後に非活性化することとしてもよい。
記リダンダンシ判定回路から主ワードの欠陥を示す信号
が出力された場合には、欠陥が生じた主ワードを一度活
性化した後に非活性化することとしてもよい。
【００３６】本発明の半導体装置の駆動方法は、複数の
メモリセルと、前記複数のメモリセルのうちの欠陥が生
じたメモリセルと置換されて用いられるリダンダンシメ
モリセルと、前記メモリセルまたはリダンダンシメモリ
セルを選択するために設けられ、主ワードと該主ワード
の下位となる副ワードとに分割されたワードラインと、
を備える半導体記憶装置の駆動方法であって、前記主ワ
ードに欠陥が生じた場合には欠陥が生じた主ワードを非
活性化することを特徴とする。
メモリセルと、前記複数のメモリセルのうちの欠陥が生
じたメモリセルと置換されて用いられるリダンダンシメ
モリセルと、前記メモリセルまたはリダンダンシメモリ
セルを選択するために設けられ、主ワードと該主ワード
の下位となる副ワードとに分割されたワードラインと、
を備える半導体記憶装置の駆動方法であって、前記主ワ
ードに欠陥が生じた場合には欠陥が生じた主ワードを非
活性化することを特徴とする。
【００３７】この場合、主ワードに欠陥が生じた場合に
は欠陥が生じた主ワードを一度活性化した後に非活性化
することとしてもよい。
は欠陥が生じた主ワードを一度活性化した後に非活性化
することとしてもよい。
【００３８】「作用」上記のように構成される本発明に
おいては、主ワードのリークパスにより不良が発生し、
リダンダンシメモリセルに置換された場合には、主ワー
ドが速やかに非活性化されるので内部昇圧電源電圧Ｖ
BOOTがレベルダウンを起こさないものとなっている。
おいては、主ワードのリークパスにより不良が発生し、
リダンダンシメモリセルに置換された場合には、主ワー
ドが速やかに非活性化されるので内部昇圧電源電圧Ｖ
BOOTがレベルダウンを起こさないものとなっている。
【００３９】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００４０】図１は本発明の分割ワードドライバ方式に
よる半導体記憶装置の一実施例の構成を示す回路図であ
る。本実施例が図１１に示した従来例と異なる点は主ワ
ードドライバ制御信号としてノーマル用ＰＸの他に、リ
ダンダンシ用主ワードドライバ制御信号ＰＸＲを用いる
点である。
よる半導体記憶装置の一実施例の構成を示す回路図であ
る。本実施例が図１１に示した従来例と異なる点は主ワ
ードドライバ制御信号としてノーマル用ＰＸの他に、リ
ダンダンシ用主ワードドライバ制御信号ＰＸＲを用いる
点である。
【００４１】図２は主ワードドライバ、図３はリダンダ
ンシ用主ワードドライバの構成を示す図である。
ンシ用主ワードドライバの構成を示す図である。
【００４２】図２に示す、主ワードドライバは、ノーマ
ル用制御信号ＰＸおよび部分デコード信号
ル用制御信号ＰＸおよび部分デコード信号
【００４３】
【外１７】 を入力し、その内容に応じてノーマル用主ワードＭＷＬ
０を活性化する。
０を活性化する。
【００４４】図３に示すリダンダンシ用主ワードドライ
バは、リダンダンシ用主ワードドライバ制御信号ＰＸＲ
および部分デコード信号
バは、リダンダンシ用主ワードドライバ制御信号ＰＸＲ
および部分デコード信号
【００４５】
【外１８】 を入力し、これらの内容に応じてリダンダンシ用主ワー
ドＲＭＷＬを活性化する。
ドＲＭＷＬを活性化する。
【００４６】図４はノーマル用主ワードドライバ制御信
号ＰＸの生成回路の構成を示す図であり、図５は本実施
例の特徴となるリダンダンシ用主ワードドライバ制御信
号ＰＸＲの生成回路の構成を示す図である。
号ＰＸの生成回路の構成を示す図であり、図５は本実施
例の特徴となるリダンダンシ用主ワードドライバ制御信
号ＰＸＲの生成回路の構成を示す図である。
【００４７】図４中のＲＥＤは、外部より与えられたＸ
アドレスがリダンダンシアドレスであると判定され、そ
の被置換ワードが１主ワード分（１主ワードにより活性
化され４副ワード分）が不良である、つまり、隣接する
４副ワード分が不良であるとされたときに活性化される
信号である。
アドレスがリダンダンシアドレスであると判定され、そ
の被置換ワードが１主ワード分（１主ワードにより活性
化され４副ワード分）が不良である、つまり、隣接する
４副ワード分が不良であるとされたときに活性化される
信号である。
【００４８】図１０は、本実施例において上記の信号Ｒ
ＥＤを生成するリダンダンシ判定回路の構成を示す回路
図である。
ＥＤを生成するリダンダンシ判定回路の構成を示す回路
図である。
【００４９】節点ＮＯＲ０、ＮＯＲ１はリダンダンシ判
定を出力するための節点で、内部アドレス信号
定を出力するための節点で、内部アドレス信号
【００５０】
【外１９】 、Ｘ１〜Ｘ７がゲートに入力されるＮチャネルトランジ
スタがヒューズＦ１１〜Ｆ１５、Ｆ２１〜Ｆ２５を介し
て接続されている。例えば、製造直後にウエハの状態で
行なわれる動作テスト時に
スタがヒューズＦ１１〜Ｆ１５、Ｆ２１〜Ｆ２５を介し
て接続されている。例えば、製造直後にウエハの状態で
行なわれる動作テスト時に
【００５１】
【外２０】 のアドレスが不良であると確認され、不良アドレスを設
定する場合には、該アドレスに対応する、例えばヒュー
ズＦ１１〜Ｆ１５がレーザにより切断される。その後の
実際の使用時に該アドレスが選択された場合には、ヒュ
ーズが切断されているため、節点ＮＯＲ０は放電するこ
となくプリチャージ状態を保ち信号ＲＥＤ０が活性化さ
れる。
定する場合には、該アドレスに対応する、例えばヒュー
ズＦ１１〜Ｆ１５がレーザにより切断される。その後の
実際の使用時に該アドレスが選択された場合には、ヒュ
ーズが切断されているため、節点ＮＯＲ０は放電するこ
となくプリチャージ状態を保ち信号ＲＥＤ０が活性化さ
れる。
【００５２】また、節点ＮＯＲ１によって信号ＲＥＤ１
が活性化されるが、信号ＲＥＤ０、ＲＥＤ１およびヒュ
ーズＦ３０により設定される信号を用いて上記の信号Ｒ
ＥＤが生成される。
が活性化されるが、信号ＲＥＤ０、ＲＥＤ１およびヒュ
ーズＦ３０により設定される信号を用いて上記の信号Ｒ
ＥＤが生成される。
【００５３】ヒューズＦ３０は、例えば不良アドレスが
【００５４】
【外２１】 のように隣接するアドレスであり、主ワードに連なる副
ワードが不良のときに切断される。図１０に示すリダン
ダンシ判定回路においては、ヒューズＦ３０が切断さ
れ、信号ＲＥＤ０もしくはＲＥＤ１が活性化されたとき
に信号ＲＥＤが活性化する。
ワードが不良のときに切断される。図１０に示すリダン
ダンシ判定回路においては、ヒューズＦ３０が切断さ
れ、信号ＲＥＤ０もしくはＲＥＤ１が活性化されたとき
に信号ＲＥＤが活性化する。
【００５５】図６はノーマル用分割ワードドライバ制御
回路、図７はリダンダンシ用分割ワードドライバ制御回
路を示しており、図６および図７に示す各回路は従来例
の場合と同様に用いられている。
回路、図７はリダンダンシ用分割ワードドライバ制御回
路を示しており、図６および図７に示す各回路は従来例
の場合と同様に用いられている。
【００５６】図６に示すノーマル用分割ワードドライバ
制御回路は、部分デコード信号
制御回路は、部分デコード信号
【００５７】
【外２２】 、Ｘ０、Ｘ１および信号ＵＲＥＤを入力し、これらの内
容に応じて分割ワードドライバ制御信号ＲＡ０〜ＲＡ３
のそれぞれを内部昇圧電源電圧ＶBOOTレベルで活性化す
る。
容に応じて分割ワードドライバ制御信号ＲＡ０〜ＲＡ３
のそれぞれを内部昇圧電源電圧ＶBOOTレベルで活性化す
る。
【００５８】図７に示すリダンダンシ用分割ワードドラ
イバ制御回路は、部分デコード信号
イバ制御回路は、部分デコード信号
【００５９】
【外２３】 、Ｘ０、および信号ＲＥＤ０、ＲＥＤ１を入力し、これ
らの内容に応じてリダンダンシ用分割ワードドライバ制
御信号ＲＲＡ０〜ＲＲＡ３のそれぞれを内部昇圧電源電
圧ＶBOOTレベルで活性化する。
らの内容に応じてリダンダンシ用分割ワードドライバ制
御信号ＲＲＡ０〜ＲＲＡ３のそれぞれを内部昇圧電源電
圧ＶBOOTレベルで活性化する。
【００６０】図８、図９は本実施例の動作波形図であ
り、各図を参照して本実施例の動作について説明する。
信号名で、
り、各図を参照して本実施例の動作について説明する。
信号名で、
【００６１】
【外２４】 は外部入力信号、ＲＡＳ２Ｂ、
【００６２】
【外２５】 、ＹＥＳＴＡ、ＵＲＥＤ、ＲＥＤ０、ＲＥＤはＶCCドラ
イブの内部信号、ＰＸ、ＰＸＲ、ＭＷＬ０、ＭＷＬ１、
ＲＭＷＬ、ＲＡ０、ＲＲＡ０、ＷＬ０、ＷＬ４、ＲＷＬ
０はＶBOOTドライブの内部信号である。
イブの内部信号、ＰＸ、ＰＸＲ、ＭＷＬ０、ＭＷＬ１、
ＲＭＷＬ、ＲＡ０、ＲＲＡ０、ＷＬ０、ＷＬ４、ＲＷＬ
０はＶBOOTドライブの内部信号である。
【００６３】上記のように構成される本実施例において
は、図２乃至図７に示される回路により分割ワードドラ
イバ回路が構成されることとなる。
は、図２乃至図７に示される回路により分割ワードドラ
イバ回路が構成されることとなる。
【００６４】次に、図８および図９を参照して従来例の
動作について説明する。
動作について説明する。
【００６５】ノーマルワードＷＬ４がアクセスされた
場合（図８参照）： 外部入力
場合（図８参照）： 外部入力
【００６６】
【外２６】 のＶIL（入力Ｌｏｗレベル）によりＲＡＳ２ＢはＬｏ
ｗ、ノーマル用主ワードドライバ制御信号ＰＸとリダン
ダンシ用主ワードドライバ制御信号ＰＸＲは共にＨｉｇ
ｈとなり、一方
ｗ、ノーマル用主ワードドライバ制御信号ＰＸとリダン
ダンシ用主ワードドライバ制御信号ＰＸＲは共にＨｉｇ
ｈとなり、一方
【００６７】
【外２７】 のＶIL時にラッチされたＸアドレスにより内部アドレス
信号
信号
【００６８】
【外２８】 、その部分デコード信号
【００６９】
【外２９】 等が活性化され、例えばノーマル用主ワードＭＷＬ１と
リダンダンシ用主ワードＲＭＷＬが活性化される（リダ
ンダンシによる置換が１主ワード分におよばない場合の
ためと高速化のため）。前記内部アドレス信号は、リダ
ンダンシデコーダへも入力され、リダンダンシアドレス
かどうか判定されるが、リダンダンシアドレスでないと
判定されＵＲＥＤが活性化される。ＵＲＥＤと下位Ｘア
ドレス信号
リダンダンシ用主ワードＲＭＷＬが活性化される（リダ
ンダンシによる置換が１主ワード分におよばない場合の
ためと高速化のため）。前記内部アドレス信号は、リダ
ンダンシデコーダへも入力され、リダンダンシアドレス
かどうか判定されるが、リダンダンシアドレスでないと
判定されＵＲＥＤが活性化される。ＵＲＥＤと下位Ｘア
ドレス信号
【００７０】
【外３０】 によりノーマル用分割ワードドライバ制御信号ＲＡ０が
活性化され、ノーマル用副ワードＷＬ４が活性化され
る。このときリダンダンシ用主ワードは活性化されてい
てもリダンダンシデコーダによる判定でリダンダンシ用
分割ワードドライバ制御信号ＲＲＡ０〜ＲＡ３は活性化
されないため、リダンダンシ用副ワードＲＷＬ０〜ＲＷ
Ｌ３も活性化されない。
活性化され、ノーマル用副ワードＷＬ４が活性化され
る。このときリダンダンシ用主ワードは活性化されてい
てもリダンダンシデコーダによる判定でリダンダンシ用
分割ワードドライバ制御信号ＲＲＡ０〜ＲＡ３は活性化
されないため、リダンダンシ用副ワードＲＷＬ０〜ＲＷ
Ｌ３も活性化されない。
【００７１】副カードＷＬ０が不良でＲＷＬ０がアク
セスされた場合（図８参照）：副ワードＷＬ０が隣接す
るＷＬ１とショートしたり、ＷＬ０自身が異物によって
リークパスを持ってしまう等の不良が発生した場合、前
述のノーマルワードＷＬ４がアクセスされた場合と同
様、外部より与えられたＸアドレスにより、例えばノー
マル用主ワードＭＷＬ０とリダンダンシ用主ワードＲＭ
ＷＬが活性化される。前記Ｘアドレスはリダンダンシデ
コーダによりリダンダンシ判定され、例えば、リダンダ
ンシ活性化信号ＲＥＤ０が活性化される。この場合、不
良箇所は１主ワード分、すなわち、１主ワードにより活
性化される４副ワード分（例えば、ＷＬ０〜ＷＬ３の４
副ワード）に及んでないので内部信号ＲＥＤは非活性で
ある。ＲＥＤ０と下位Ｘアドレス信号
セスされた場合（図８参照）：副ワードＷＬ０が隣接す
るＷＬ１とショートしたり、ＷＬ０自身が異物によって
リークパスを持ってしまう等の不良が発生した場合、前
述のノーマルワードＷＬ４がアクセスされた場合と同
様、外部より与えられたＸアドレスにより、例えばノー
マル用主ワードＭＷＬ０とリダンダンシ用主ワードＲＭ
ＷＬが活性化される。前記Ｘアドレスはリダンダンシデ
コーダによりリダンダンシ判定され、例えば、リダンダ
ンシ活性化信号ＲＥＤ０が活性化される。この場合、不
良箇所は１主ワード分、すなわち、１主ワードにより活
性化される４副ワード分（例えば、ＷＬ０〜ＷＬ３の４
副ワード）に及んでないので内部信号ＲＥＤは非活性で
ある。ＲＥＤ０と下位Ｘアドレス信号
【００７２】
【外３１】 によりリダンダンシ用分割ワードドライバ制御信号ＲＲ
Ａ０が活性化され、リダンダンシ用副ワードＲＷＬ０が
活性化される。このときＷＬ０に不良が生じてもノーマ
ル用分割ワードドライバ制御信号が活性化されないた
め、ＷＬ０も活性化されることがなく、内部昇圧電源電
圧ＶBOOTからのリークは生じずそのレベルダウンも起き
ない。
Ａ０が活性化され、リダンダンシ用副ワードＲＷＬ０が
活性化される。このときＷＬ０に不良が生じてもノーマ
ル用分割ワードドライバ制御信号が活性化されないた
め、ＷＬ０も活性化されることがなく、内部昇圧電源電
圧ＶBOOTからのリークは生じずそのレベルダウンも起き
ない。
【００７３】主ワードＭＷＬ０が不良でＲＷＬ０がア
クセスされた場合（図９参照）：主ワードＭＷＬ０が異
物によりリークパスを持つ等の不良が発生した場合、前
述の、の項目の場合と同様、外部より与えられたＸ
アドレスにより例えばノーマル用主ワードＭＷＬ０とリ
ダンダンシ用主ワードＲＭＷＬが活性化されるが、リー
クによりＭＷＬ０はレベルが下がりはじめる。
クセスされた場合（図９参照）：主ワードＭＷＬ０が異
物によりリークパスを持つ等の不良が発生した場合、前
述の、の項目の場合と同様、外部より与えられたＸ
アドレスにより例えばノーマル用主ワードＭＷＬ０とリ
ダンダンシ用主ワードＲＭＷＬが活性化されるが、リー
クによりＭＷＬ０はレベルが下がりはじめる。
【００７４】ところが、前記Ｘアドレスにより１主ワー
ド分が不良でリダンダンシにより置換されたとリダンダ
ンシ判定されるためにＲＥＤが活性化され、ノーマル用
主ワードドライバ制御信号ＰＸが速やかに非活性化され
る。ＰＸの非活性化に応じて主ワードドライバＭＷＤ０
も速やかに非活性化され主ワードＭＷＬ０を介した内部
昇圧電源電圧ＶBOOTからのリーク、内部昇圧電源電圧Ｖ
BOOTドライブによるすべての信号のレベルダウンも抑え
られる。すなわちリダンダンシ用副ワードＲＷＬ０によ
りメモリセルの読み出し／書き込みは正常に行われる。
ド分が不良でリダンダンシにより置換されたとリダンダ
ンシ判定されるためにＲＥＤが活性化され、ノーマル用
主ワードドライバ制御信号ＰＸが速やかに非活性化され
る。ＰＸの非活性化に応じて主ワードドライバＭＷＤ０
も速やかに非活性化され主ワードＭＷＬ０を介した内部
昇圧電源電圧ＶBOOTからのリーク、内部昇圧電源電圧Ｖ
BOOTドライブによるすべての信号のレベルダウンも抑え
られる。すなわちリダンダンシ用副ワードＲＷＬ０によ
りメモリセルの読み出し／書き込みは正常に行われる。
【００７５】上記のように構成される本実施例において
は、外部よりＸアドレスが与えられるとノーマル用主ワ
ードＭＷＬ０とリダンダンシ用主ワードＲＭＷＬが活性
化される。これらの活性化はＸアドレスに対するリダン
ダンシ判定の結果に関わらずに行われる。ノーマル用主
ワードＭＷＬ０は、リダンダンシ判定の結果が不良であ
る場合には非活性化され、正常である場合には活性化状
態が継続される。
は、外部よりＸアドレスが与えられるとノーマル用主ワ
ードＭＷＬ０とリダンダンシ用主ワードＲＭＷＬが活性
化される。これらの活性化はＸアドレスに対するリダン
ダンシ判定の結果に関わらずに行われる。ノーマル用主
ワードＭＷＬ０は、リダンダンシ判定の結果が不良であ
る場合には非活性化され、正常である場合には活性化状
態が継続される。
【００７６】リダンダンシ判定結果を待って活性化を行
なうように構成した場合には、判定結果を待つ時間分活
性化が遅れることとなるが、本実施例はリダンダンシ置
換が行なわれる場合であっても、ノーマル用主ワードＭ
ＷＬ０を一度活性化した後に非活性化することにより、
活性化が遅れることを防いでいる。
なうように構成した場合には、判定結果を待つ時間分活
性化が遅れることとなるが、本実施例はリダンダンシ置
換が行なわれる場合であっても、ノーマル用主ワードＭ
ＷＬ０を一度活性化した後に非活性化することにより、
活性化が遅れることを防いでいる。
【００７７】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００７８】主ワードのリークパスにより不良が発生
し、リダンダンシメモリセルに置換された場合には主ワ
ードが速やかに非活性化されるので内部昇圧電源電圧Ｖ
BOOTのレベルダウンを起こすことがなく、動作不良が発
生しないという効果を有する。
し、リダンダンシメモリセルに置換された場合には主ワ
ードが速やかに非活性化されるので内部昇圧電源電圧Ｖ
BOOTのレベルダウンを起こすことがなく、動作不良が発
生しないという効果を有する。
【図１】本発明の実施例の回路構成を示す図である。
【図２】本発明の実施例のノーマル用主ワードドライバ
の構成を示す図である。
の構成を示す図である。
【図３】本発明の実施例のリダンダンシ用主ワードドラ
イバの構成を示す図である。
イバの構成を示す図である。
【図４】本発明の実施例のノーマル用主ワードドライバ
制御回路の構成を示す図である。
制御回路の構成を示す図である。
【図５】本発明の実施例のリダンダンシ用主ワードドラ
イバ制御回路の構成を示す図である。
イバ制御回路の構成を示す図である。
【図６】ノーマル用分割ドライバ制御回路の構成を示す
図である。
図である。
【図７】リンダダンシ用分割ドライバ制御回路の構成を
示す図である。
示す図である。
【図８】本発明の実施例の動作を説明するための動作波
形図である。
形図である。
【図９】本発明の実施例の動作を説明するための動作波
形図である。
形図である。
【図１０】本発明の実施例に用いられるリダンダンシ判
定回路の構成を示す図である。
定回路の構成を示す図である。
【図１１】従来例の回路構成を示す図である。
【図１２】従来例のノーマル用主ワードドライバの構成
を示す図である。
を示す図である。
【図１３】従来例のリダンダンシ用主ワードドライバの
構成を示す図である。
構成を示す図である。
【図１４】従来例の主ワードドライバ制御回路の構成を
示す図である。
示す図である。
【図１５】従来例の動作を説明するための動作波形図で
ある。
ある。
【図１６】従来例の動作を説明するための動作波形図で
ある。
ある。
ＭＷＬ０，１ 主ワード ＲＭＷＬ リダンダンシ用主ワード ＷＬ０，１，２ 副ワード ＲＷＬ０，１ リダンダンシ用副ワード ＭＣｉ メモリセル ＲＭＣｉ リダンダンシ用メモリセル ＳＡ０，１ センスアンプ ＲＡ０，１ 分割ワードドライバ制御信号 ＲＲＡ０，１ リダンダンシ用分割ワードドライバ制
御信号 ＢＷＤ０，１ 分割ワードドライバ ＲＢＷＤ０，１ リダンダンシ用分割ワードドライバ ＭＷＤ０，１ 主ワードドライバ ＲＭＷＤ リダンダンシ用主ワードドライバ
御信号 ＢＷＤ０，１ 分割ワードドライバ ＲＢＷＤ０，１ リダンダンシ用分割ワードドライバ ＭＷＤ０，１ 主ワードドライバ ＲＭＷＤ リダンダンシ用主ワードドライバ
【外３２】 Ｘアドレスデコード信号 ＰＸ 主ワードドライバ制御信号 ＰＸＲ リダンダンシ用主ワードドライバ制御信号
Claims (4)
- 【請求項１】 複数のメモリセルと、 前記複数のメモリセルのうちの欠陥が生じたメモリセル
と置換されて用いられるリダンダンシメモリセルと、 前記メモリセルまたはリダンダンシメモリセルを選択す
るために設けられ、主ワードと該主ワードの下位となる
副ワードとに分割されたワードラインと、 前記複数のメモリセルのうちの欠陥が生じたメモリセル
のアドレスを記憶し、欠陥が生じたメモリセルのアドレ
スが入力された場合にはその旨を示す信号を出力するリ
ダンダンシ判定回路と、 前記リダンダンシ判定回路の出力に応じて使用するメモ
リセルを前記主ワードと副ワードにより選択する分割ワ
ードドライバ回路とを備えた半導体記憶装置において、 前記リダンダンシ判定回路は主ワードの欠陥を示す信号
を出力可能に構成され、 前記分割ワードドライバ回路は、前記リダンダンシ判定
回路から主ワードの欠陥を示す信号が出力された場合に
は、欠陥が生じた主ワードを非活性化することを特徴と
する半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 分割ワードドライバ回路は、前記リダンダンシ判定回路
から主ワードの欠陥を示す信号が出力された場合には、
欠陥が生じた主ワードを一度活性化した後に非活性化す
ることを特徴とする半導体記憶装置。 - 【請求項３】 複数のメモリセルと、 前記複数のメモリセルのうちの欠陥が生じたメモリセル
と置換されて用いられるリダンダンシメモリセルと、 前記メモリセルまたはリダンダンシメモリセルを選択す
るために設けられ、主ワードと該主ワードの下位となる
副ワードとに分割されたワードラインと、を備える半導
体記憶装置の駆動方法であって、 前記主ワードに欠陥が生じた場合には欠陥が生じた主ワ
ードを非活性化することを特徴とする半導体記憶装置の
駆動方法。 - 【請求項４】 請求項３記載の半導体記憶装置の駆動方
法において、 主ワードに欠陥が生じた場合には欠陥が生じた主ワード
を一度活性化した後に非活性化することを特徴とする半
導体記憶装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236280A JPH1083694A (ja) | 1996-09-06 | 1996-09-06 | 半導体記憶装置および半導体記憶装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236280A JPH1083694A (ja) | 1996-09-06 | 1996-09-06 | 半導体記憶装置および半導体記憶装置の駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083694A true JPH1083694A (ja) | 1998-03-31 |
Family
ID=16998453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236280A Pending JPH1083694A (ja) | 1996-09-06 | 1996-09-06 | 半導体記憶装置および半導体記憶装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083694A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338490A (ja) * | 2000-05-25 | 2001-12-07 | Nec Corp | 半導体記憶装置 |
| US6414887B2 (en) | 1999-04-07 | 2002-07-02 | Nec Corporation | Semiconductor memory device |
| EP1335383A1 (en) * | 2000-08-31 | 2003-08-13 | NEC Electronics Corporation | Semiconductor storage and its refreshing method |
| KR100448708B1 (ko) * | 2001-06-19 | 2004-09-13 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 워드 라인 선택방법 |
-
1996
- 1996-09-06 JP JP8236280A patent/JPH1083694A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414887B2 (en) | 1999-04-07 | 2002-07-02 | Nec Corporation | Semiconductor memory device |
| JP2001338490A (ja) * | 2000-05-25 | 2001-12-07 | Nec Corp | 半導体記憶装置 |
| EP1335383A1 (en) * | 2000-08-31 | 2003-08-13 | NEC Electronics Corporation | Semiconductor storage and its refreshing method |
| EP1335383A4 (en) * | 2000-08-31 | 2004-09-15 | Nec Electronics Corp | SEMICONDUCTOR MEMORY AND RELATED COOLING METHOD |
| US6944081B2 (en) | 2000-08-31 | 2005-09-13 | Nec Electronics Corporation | Semiconductor storage and its refreshing method |
| KR100448708B1 (ko) * | 2001-06-19 | 2004-09-13 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 워드 라인 선택방법 |
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