JPH11288587A

JPH11288587A - 半導体集積回路装置

Info

Publication number: JPH11288587A
Application number: JP10088992A
Authority: JP
Inventors: Yasushi Kawase; 靖川瀬; Masatoshi Hasegawa; 雅俊長谷川; Hiroki Fujisawa; 宏樹藤澤; Yoshinobu Nakagome; 儀延中込
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1998-04-01
Filing date: 1998-04-01
Publication date: 1999-10-19

Abstract

(57)【要約】【課題】複数のワード線のリセットタイミングを最適
化して負電圧レベルの変動を低減させ、メモリセルの情
報保持特性を大幅に向上させる。【解決手段】非選択負ワード線方式のメモリには、ワ
ード線のリセットタイミングを制御するマット選択制御
部１４が設けられている。ワード線のリセットは、通常
動作の場合、動作モード制御信号ＲＣＴＬがＨｉとなり
タイミング制御信号ＭＴの立ち下がりで決まる。複数ワ
ード線選択モードでは、動作モード制御信号ＲＣＴＬが
Ｌｏとなり、タイミング制御信号ＭＴの立ち下がり遅延
時間が加えられたマット制御信号ＭＡＣ１〜ＭＡＣ３が
生成され、遅延時間△ｔ〜３△ｔのタイミングでワード
線がリセットされる。たとえば、ワード線Ｗ０１は遅延
なし、ワード線Ｗ２１は２△ｔの遅延時間によって立ち
下がり、リセット時の電荷放電による負電圧Ｖ_NNの電位
上昇を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、非選択負ワード線方式のＤＲＡＭ（Ｄ
ｙｎａｍｉｃＲａｍｄｏｍＡｃｃｅｓｓＭｅｍｏ
ｒｙ）におけるワード線のリセットタイミングの最適化
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、た
とえば、大容量のＤＲＡＭなどの半導体集積回路装置で
は、メモリセルのサブスレッショルドリークを低減し、
リフレッシュ特性を向上させるために、非選択のワード
線のレベルを負電圧Ｖ_NNにする、いわゆる、非選択負ワ
ード線方式が知られている。

【０００３】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、特開平２−５２９０号
公報があり、この文献には、半導体メモリにおける非選
択負ワード線方式の構成が記載されている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
な非選択負ワード線方式の半導体集積回路装置では、次
のような問題点があることが本発明者により見い出され
た。

【０００５】近年のメモリの大容量化ならびに半導体チ
ップの小型化に伴い、電源配線などの配線抵抗も大きく
なる傾向にある。たとえば、複数のワード線を同時に選
択した場合、選択ワード線のプルダウン（以下、リセッ
トという）時に、電源配線における配線抵抗の電荷放電
のために非選択負ワード線のＬｏレベルが十分に下がら
ず、非選択負ワード線のメモリセルの情報保持特性を劣
化させてしまう恐れがある。

【０００６】本発明の目的は、複数のワード線が選択さ
れた場合のリセットタイミングを最適化して負電圧レベ
ルの変動を低減させることにより、メモリセルの情報保
持特性を大幅に向上することのできる半導体集積回路装
置を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の半導体集積回路装置
は、ワード線振幅の低電圧レベルを基準電圧よりも低い
負電圧にする非選択負ワード線方式において、メモリア
レイを仮想的に区切って構成されたメモリマットにおけ
るワード線のリセットタイミングの制御を行い、複数の
ワード線が選択された場合にワード線のリセットタイミ
ングを遅延させるマット制御手段を設けたものである。

【００１０】また、本発明の半導体集積回路装置は、前
記マット制御手段が、マット制御信号とメモリマットの
選択を行うマットセレクト信号とに基づいてメモリマッ
トの選択を行うマット選択回路と、セルフリフレッシュ
などのリフレッシュ動作、全メモリマットプリチャージ
動作のいずれかの動作モードの制御を行う動作モード制
御信号とワード線の動作タイミングを制御するタイミン
グ制御信号に基づいて、選択された複数のワード線のリ
セットを所定の時間だけそれぞれ遅延させ、該マット選
択回路に出力するマット制御信号を生成するマット制御
回路とよりなるものである。

【００１１】さらに、本発明の半導体集積回路装置は、
前記マット制御回路が、遅延されていないマット制御信
号を生成する第１の信号生成部と、複数のメモリマット
におけるワード線のリセットタイミングを遅延するマッ
ト制御信号を生成する第２の信号生成部と、動作モード
制御信号に基づいて、第１の信号生成部または第２の信
号生成部によって生成されたマット制御信号を選択的に
出力するスイッチング出力部とよりなるものである。

【００１２】以上のことにより、複数のワード線をリセ
ットする場合に、それぞれのワード線のリセットタイミ
ングをずらすことができるので、半導体集積回路装置の
信頼性ならびに性能を大幅に向上することができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１４】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられたマット選択制御部の説明図、図３
は、本発明の一実施の形態によるメモリに設けられたマ
ット制御回路の回路図、図４は、本発明の一実施の形態
によるメモリに設けられたマット制御回路の他の例の回
路図、図５は、マット制御回路に設けられたディレイ回
路の回路図、図６は、マット選択制御部ならびにワード
線における各部信号のタイミングチャート、図７は、通
常動作モードのマット選択制御部における各部信号のタ
イミングチャート、図８は、複数ワード線の選択モード
のマット選択制御部における各部信号のタイミングチャ
ートである。

【００１５】本実施の形態において、ＤＲＡＭであるメ
モリ（半導体集積回路装置）１は、非選択のワード線を
負電圧Ｖ_NNまで振幅させる非選択負ワード線方式となっ
ている。

【００１６】メモリ１には、記憶の最小単位であるメモ
リセルが規則正しくアレイ状に並べられてメモリアレイ
２が設けられている。このメモリアレイ２は、該メモリ
アレイ２が仮想的に区切られたメモリマットＭＡ０〜Ｍ
Ａ３から構成されている。

【００１７】また、メモリアレイ２には、センスアンプ
３が接続されており、このセンスアンプ３は、メモリア
レイ２のセル読み出し信号を増幅する。センスアンプ３
には、カラムドライバ４が接続され、該カラムドライバ
４の後段には、カラムデコーダ５が接続されている。

【００１８】カラムデコーダ５は、列方向におけるビッ
ト線の選択を行い、カラムドライバ４は、該カラムデコ
ーダ５からの出力を受けてビット線に選択パルス電圧を
与える。

【００１９】さらに、カラムデコーダ５には、カラムア
ドレスバッファ６が接続されており、このカラムアドレ
スバッファ６は、列方向のアドレス信号が入力され、そ
れぞれの内部アドレス信号を発生させて出力を行う。

【００２０】また、メモリアレイ２には、ワード線に選
択パルス電圧を与えるロードライバ７が接続され、その
前段には、メモリアレイ２の内、ロー（行）方向のワー
ド線を選択し、該ロードライバにその選択信号を出力す
るローデコーダ８が接続されている。

【００２１】ローデコーダ８には、ローアドレスバッフ
ァ９が接続されており、該ローアドレスバッファ９に
は、ロー方向のアドレス信号がメモリ１外部から入力さ
れており、それぞれの内部アドレス信号を発生させてロ
ーデコーダ４に出力を行っている。

【００２２】また、センスアンプ３には、入出力制御回
路１０が接続されている。この入出力制御回路１０は、
データ入力バッファ１１とデータ出力バッファ１２とも
接続されている。データ入力バッファ１１は、メモリ１
外部から入力されたデータを所定のタイミングにより取
り込み、データ出力バッファ１２は、メモリ１外部に出
力されるデータを所定のタイミングによって出力する。

【００２３】入出力制御回路１０は、データ入力バッフ
ァ１１およびデータ出力バッファ１２により入出力され
るデータの制御を行う。この入出力制御回路１０を介し
てセンスアンプ３とデータ入力バッファ１１ならびにデ
ータ出力バッファ１２とのデータのやり取りが行われ
る。

【００２４】また、カラムアドレスバッファ６、ローア
ドレスバッファ９には、制御回路１３が接続されてい
る。この制御回路１３には、ローアドレスストローブＲ
ＡＳ、クロックＣＬＫ、カラムアドレスストローブＣＡ
Ｓ、チップセレクトＣＳなどの信号が入力されており、
それらの信号に基づいてカラムアドレスバッファ６なら
びにローアドレスバッファ９に所定のコマンドを出力す
る。

【００２５】さらに、ローアドレスバッファ９は、制御
回路１３のコマンドに基づいてローデコーダ８に、マッ
トセレクト信号ＭＳｉ（ｉ＝０〜３）、動作モード制御
信号ＲＣＴＬおよびタイミング制御信号ＭＴを出力す
る。

【００２６】マットセレクト信号ＭＳｉはメモリマット
ＭＡ０〜ＭＡ３を選択する信号、動作モード制御信号Ｒ
ＣＴＬは通常動作、セルフリフレッシュなどのリフレッ
シュ動作、全メモリマットプリチャージ動作の時に、Ｈ
ｉレベルまたはＬｏレベルとなる。また、タイミング制
御信号ＭＴは、ワード線の動作タイミングを制御する信
号である。

【００２７】次に、ローデコーダ８に設けられたマット
選択制御部（マット制御手段）１４の構成について、図
２を用いて説明する。ここで、図２は、簡単化のために
ロードライバ７において、ワードドライバならびに昇圧
電圧Ｖ_CHと負電源Ｖ_NNとからなる電源のみの記載とし
た。

【００２８】マット選択制御部１４は、ワード線のリセ
ットタイミングを制御する回路であり、それぞれのメモ
リマットＭＡ０〜ＭＡ３毎に設けられたマット制御回路
ＭＣ０〜ＭＣ３と論理積回路であるＡＮＤ回路（マット
選択回路）ＡＮ０〜ＡＮ３とにより構成されている。

【００２９】また、マット選択制御部１４の出力信号
は、後段のロードライバ７に入力されており、該ロード
ライバ７には、昇圧電圧Ｖ_CHならびに負電圧Ｖ_NNが供給
されており、それぞれのメモリマットＭＡ０〜ＭＡ３に
おけるワード線Ｗ００〜Ｗ０ｎ，Ｗ１０〜Ｗ１ｎ，Ｗ２
０〜Ｗ２ｎ，Ｗ３０〜Ｗ３ｎを昇圧電圧Ｖ_CH〜負電圧Ｖ
_NNに振幅させる。

【００３０】このマット制御回路ＭＣ０〜ＭＣ３は、ロ
ーアドレスバッファ９から出力される前述した動作モー
ド制御信号ＲＣＴＬおよびタイミング制御信号ＭＴが入
力され、これらの信号に基づいてマット制御回路ＭＣ０
〜ＭＣ３がワード線の動作タイミングの制御を行う。

【００３１】また、ＡＮＤ回路ＡＮ０〜ＡＮ３の一方の
入力部には、マットセレクト信号ＭＳｉが入力され、他
方の入力部には、前段に接続されているマット制御回路
ＭＣ０〜ＭＣ３からのマット制御信号ＭＡＣ０〜ＭＡＣ
３が入力されるように接続され、これらＡＮＤ回路ＡＮ
０〜ＡＮ３の出力によりメモリマットＭＡ０〜ＭＡ３が
選択的に動作することになる。

【００３２】マット制御回路ＭＣ１〜ＭＣ３は、複数ワ
ード線選択モード（セルフリフレッシュなどのリフレッ
シュ動作、全メモリマットプリチャージ動作のいずれか
の動作モード）の時にワード線のリセット動作を遅延さ
せるディレイ回路ＤＫが設けられている。マット制御回
路ＭＣ０は、ディレイ回路ＤＫが設けられていない。

【００３３】マット制御回路ＭＣ１〜ＭＣ３の回路構成
について図３を用いて説明する。

【００３４】マット制御回路ＭＣ１〜ＭＣ３は、否定論
理積回路であるＮＡＮＤ回路Ｎ１、否定論理和回路であ
るＮＯＲ回路ＮＲ１、ディレイ回路ＤＫ、インバータＩ
ｖ１〜Ｉｖ５、ＰチャネルＭＯＳであるトランジスタＴ
１，Ｔ２ならびにＮチャネルＭＯＳであるトランジスタ
Ｔ３，Ｔ４により構成されている。

【００３５】そして、ＮＡＮＤ回路Ｎ１およびインバー
タＩｖ１によって第１の信号生成部ＳＥ１が構成され、
ＮＯＲ回路ＮＲ１、ディレイ回路ＤＫ、インバータＩｖ
２〜Ｉｖ４により第２の信号生成部ＳＥ２が構成され、
トランジスタＴ１〜Ｔ４ならびにインバータＩｖ５によ
ってスイッチング出力部ＳＷが構成されている。

【００３６】ＮＡＮＤ回路Ｎ１の一方の入力部、インバ
ータＩｖ２の入力部には、タイミング制御信号ＭＴが入
力されるように電気的な接続が行われている。ＮＡＮＤ
回路Ｎ１の他方の入力部、ＮＯＲ回路ＮＲ１の一方の入
力部、インバータＩｖ５の入力部、トランジスタＴ２，
Ｔ３のゲートには、動作モード制御信号ＲＣＴＬが入力
されているように電気的な接続が行われている。

【００３７】ＮＡＮＤ回路Ｎ１の出力部は、インバータ
Ｉｖ１の入力部と電気的に接続されており、インバータ
Ｉｖ１の出力部は、トランジスタＴ１，Ｔ３の一方の接
続部と電気的に接続されている。

【００３８】インバータＩｖ２の出力部は、ＮＯＲ回路
ＮＲ１の他方の入力部と電気的に接続されており、この
ＮＯＲ回路ＮＲ１の出力部は、インバータＩｖ３の入力
部と電気的に接続が行われている。

【００３９】また、インバータＩｖ３の出力部は、ディ
レイ回路ＤＫの入力部と電気的に接続され、該ディレイ
回路ＤＫの出力部は、インバータＩｖ４の入力部と電気
的に接続されている。

【００４０】インバータＩｖ４の出力部は、トランジス
タＴ２，Ｔ４の一方の接続部と電気的に接続されてお
り、トランジスタＴ１〜Ｔ４の他方の接続部が、マット
制御信号ＭＡＣｉ（ｉ＝１〜３）の出力部となってい
る。インバータＩｖ５の出力部は、トランジスタＴ１，
Ｔ４のゲートと電気的に接続されている。

【００４１】また、マット制御回路ＭＣ１におけるディ
レイ回路ＤＫの遅延時間は△ｔ、マット制御回路ＭＣ２
の遅延時間は２△ｔ、マット制御回路ＭＣ３の遅延時間
は３△ｔとなっている。

【００４２】さらに、ディレイ回路ＤＫが設けられてい
ないマット制御回路ＭＣ０の回路構成を図４に示す。

【００４３】マット制御回路ＭＣ０は、図４に示すよう
に、否定論理積回路であるＮＡＮＤ回路Ｎ１ならびにイ
ンバータＩｖ１により構成されている。

【００４４】ＮＡＮＤ回路Ｎ１の一方の入力部には、動
作モード制御信号ＲＣＴＬが入力されているように電気
的な接続が行われ、他方の入力部には、タイミング制御
信号ＭＴが入力されるように電気的な接続が行われてい
る。

【００４５】また、ＮＡＮＤ回路Ｎ１の出力部は、イン
バータＩｖ１の入力部と電気的に接続されており、イン
バータＩｖ１の出力部が、マット制御信号ＭＡＣ０の出
力部となっている。

【００４６】次に、ディレイ回路ＤＫは、たとえば、図
５に示すように、ＰチャネルＭＯＳのトランジスタＴ５
〜Ｔ８、ＮチャネルＭＯＳのトランジスタＴ９〜Ｔ１
２、コンデンサＣ１，Ｃ２、抵抗Ｒ１，Ｒ２ならびにイ
ンバータＩｖ６により構成されており、抵抗とコンデン
サの静電容量を用いてノードＯの入力信号に対して、ノ
ードＯＤから信号の立ち上がりのみｎ△ｔだけ遅延する
遅延信号を得るための回路となっている。

【００４７】よって、ディレイ回路ＤＫにおける遅延時
間ｎ△ｔは、抵抗、静電容量の値を任意に変更すること
によって所望の遅延時間となるように設定するればよ
い。

【００４８】次に、非選択負ワード線方式におけるメモ
リ１の動作タイミングを、図１、図２ならびに図６のタ
イミングチャートを用いて説明する。

【００４９】なお、図６においては、セルフリフレッシ
ュ動作を仮定しており、メモリマットＭＡ０とメモリマ
ットＭＡ２とが同時に選択され、それらのメモリマット
ＭＡ０、ＭＡ２におけるワード線Ｗ０１，Ｗ２１が各々
１本づつ選択された場合である。

【００５０】図６は、上方から下方にかけて、動作モー
ド制御信号ＲＣＴＬ、マットセレクト信号ＭＳｉ、タイ
ミング制御信号ＭＴ、マット制御信号ＭＡＣ０，ＭＡＣ
２、ワード線Ｗ０１、ワード線Ｗ２１、ワード線Ｗ０
１，Ｗ２１のリセット時における負電圧Ｖ_NN０１，Ｖ_NN
２１の電位上昇、非選択ワード線Ｗ１１における負電圧
Ｖ_NN１１の電位上昇における信号のタイミングを示して
いる。

【００５１】ワード線のセット（立ち上がり）とリセッ
ト（立ち下がり）は、タイミング制御信号ＭＴと動作モ
ード制御信号ＲＣＴＬとによって決まる。ワード線のセ
ットは、動作モード制御信号ＲＣＴＬのＨｉレベル、Ｌ
ｏレベルにかかわらず、タイミング制御信号ＭＴの立ち
上がりタイミングで決まる。

【００５２】一方、ワード線のリセットは以下に示すよ
うにきまる。

【００５３】通常動作では、動作モード制御信号ＲＣＴ
ＬがＨｉレベルのままであり、この時はタイミング制御
信号ＭＴの立ち下がりタイミングによって決まることに
なる。また、複数ワード線選択モードでは、動作モード
制御信号ＲＣＴＬがＬｏレベルとなり、この時、タイミ
ング制御信号ＭＴの立ち下がりタイミングに遅延時間△
ｔ〜３△ｔを加えたタイミングでワード線がリセットさ
れることになる。

【００５４】いま、マットセレクト信号ＭＳ０，ＭＳ２
がＨｉレベル、マットセレクト信号ＭＳ１，ＭＳ３がＬ
ｏレベルであるので、メモリマットＭＡ０，ＭＡ２が選
択される。従って、選択されたワード線Ｗ０１，Ｗ２１
は、タイミング制御信号ＭＴのタイミングによって立ち
上がる。

【００５５】また、ワード線Ｗ０１，Ｗ２１のリセット
タイミングでは、動作モード制御信号ＲＣＴＬがＬｏレ
ベルであるので、ワード線Ｗ０１は遅延なし、ワード線
Ｗ２１は２△ｔの遅延時間の後に立ち下がることにな
る。よって、ワード線リセット時の電荷放電による負電
圧Ｖ_NNの電位上昇は、△Ｖ０程度に押さえることができ
る。

【００５６】次に、マット選択制御部１４の動作につい
て図１〜図３、図７、図８のタイミングチャートを用い
て説明する。

【００５７】通常、マット選択制御部１４に入力される
動作モード制御信号ＲＣＴＬは、Ｈｉレベルに固定され
ており、ワード線のセットおよびリセットのタイミング
は、どちらもタイミング制御信号ＭＴにより決まること
になる。

【００５８】しかし、複数ワード線選択モードにおい
て、図７に示すように、動作モード制御信号ＲＣＴＬ
は、タイミング制御信号ＭＴより前で立ち下げておく。
そのため、ワード線のセットのタイミングは、タイミン
グ制御信号ＭＴの立ち上がりで決まり、リセットのタイ
ミングは、タイミング制御信号ＭＴの立ち下がりからｎ
△ｔだけ遅延したタイミングで立ち下がることになる。
これらの動作を以下に説明する。

【００５９】図７は、上方から下方にかけて、動作モー
ド制御信号ＲＣＴＬ、タイミング制御信号ＭＴならびに
マット制御信号ＭＡＣｉの信号タイミングを示してい
る。

【００６０】図８は、上方から下方にかけて、動作モー
ド制御信号ＲＣＴＬ、タイミング制御信号ＭＴ、該タイ
ミング制御信号ＭＴの反転信号であるタイミング制御信
号ＭＴＢ、マット制御回路ＭＣｉにおけるノードＯ、ノ
ードＯＤ、ノードＯＤＢ、マット制御回路ＭＣｉの出力
であるマット制御信号ＭＡＣｉにおける信号のタイミン
グを示している。

【００６１】まず、通常の動作の場合、図７に示すよう
に、動作モード制御信号ＲＣＴＬはＨｉレベルに固定さ
れており、ノードＡ（図３）は、タイミング制御信号Ｍ
Ｔとほぼ同じタイミングによって立ち上がり、立ち下が
りが決まることになる。

【００６２】また、動作モード制御信号ＲＣＴＬは、Ｈ
ｉレベルであるので、トランジスタＴ１，Ｔ３によって
構成されたパスゲートは導通状態、トランジスタＴ２，
Ｔ４により構成されたパスゲートは非導通状態となって
おり、ノードＡの信号が、マット制御信号ＭＡＣｉとし
て出力される。

【００６３】一方、複数ワード線の選択モードの場合、
図８に示すように、動作モード制御信号ＲＣＴＬは、タ
イミング制御信号ＭＴより前でＬｏレベルとなってい
る。そのため、ノードＯ（図３）の論理は、タイミング
制御信号ＭＴの反転信号となる。

【００６４】そして、マット制御回路ＭＣ１〜ＭＣ３に
は、ノードＯの入力に対して立ち上がりのみｎ△ｔだけ
遅延させるディレイ回路ＤＫが設けられているので、こ
のディレイ回路ＤＫの出力であるノードＯＤは、ノード
Ｏに対して立ち上がりのみｎ△ｔだけ遅延した信号とな
る。

【００６５】また、ディレイ回路ＤＫの後段に接続され
ているインバータＩｖ４の出力であるノードＯＤＢは、
タイミング制御信号ＭＴのタイミングに対して、立ち上
がりはタイミング制御信号ＭＴとほぼ同じタイミング、
立ち下がりはタイミング制御信号ＭＴからｎ△ｔだけ遅
延したタイミングで立ち下がる信号となる。

【００６６】タイミング制御信号ＭＴが立ち上がる前に
動作モード制御信号ＲＣＴＬは、Ｌｏレベルであるの
で、トランジスタＴ１，Ｔ３により構成されたパスゲー
トは非導通状態、トランジスタＴ２，Ｔ４によって構成
されたパスゲートは導通状態にあるので、ノードＯＤＢ
の信号がそのままマット制御信号ＭＡＣｉとなって出力
される。

【００６７】それにより、本実施の形態においては、マ
ット選択制御部１４に設けられたマット制御回路ＭＣ０
〜ＭＣ３により、複数の選択ワード線のリセットタイミ
ングをずらすことができるので、負電圧Ｖ_NNの特定ノー
ドに電荷放電が集中するリセットノイズを低減すること
ができる。

【００６８】また、リセットノイズを低減できるのでメ
モリセルのリークが少なくなり、情報保持特性を大幅に
向上でき、かつリフレッシュ時間の短時間化を防止でき
るので、メモリ１の信頼性を大幅に向上することができ
る。

【００６９】また、本実施の形態では、マット制御回路
ＭＣ１〜ＭＣ３における遅延時間をディレイ回路ＤＫの
抵抗、静電容量の値を変更することによって設定してい
たが、図９（ａ）〜（ｃ）に示すように、遅延時間△ｔ
が設定されたディレイ回路ＤＫを直列に接続することに
より、マット制御回路ＭＣ１〜ＭＣ３の遅延時間を調節
するようにしてもよい。

【００７０】たとえば、遅延時間が△ｔのマット制御回
路ＭＣ１では、図９（ａ）に示すように、ディレイ回路
ＤＫを１つだけ設る。また、遅延時間が２△ｔのマット
制御回路ＭＣ２においては、図９（ｂ）に示すように、
遅延時間が△ｔのディレイ回路ＤＫを２つ直列に接続す
ることによって遅延時間２△ｔの設定を行い、遅延時間
が３△ｔのマット制御回路ＭＣ３では、図９（ｃ）に示
すように、遅延時間が△ｔのディレイ回路ＤＫを３つ直
列に接続することによって遅延時間３△ｔの設定を行う
ようにしてもよい。

【００７１】それにより、ディレイ回路ＤＫにおける遅
延時間の設定を容易に行うことができる。

【００７２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７４】（１）本発明によれば、マット制御手段に
より、複数のワード線をリセットする場合に、それぞれ
のワード線のリセットタイミングをずらすことができる
ので、非選択ワード線の負電圧レベルの変動を少なくす
ることができる。

【００７５】（２）また、本発明では、メモリセルのリ
ークを少なくすることができるので情報保持特性を大幅
に向上でき、かつリフレッシュ時間の短時間化を防止す
ることができる。

【００７６】（３）さらに、本発明においては、上記
（１）、（２）により、半導体集積回路装置の性能なら
びに信頼性を大幅に向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリのブロック
図である。

【図２】本発明の一実施の形態によるメモリに設けられ
たマット選択制御部の説明図である。

【図３】本発明の一実施の形態によるメモリに設けられ
たマット制御回路の回路図である。

【図４】本発明の一実施の形態によるメモリに設けられ
たマット制御回路の他の例の回路図である。

【図５】マット制御回路に設けられたディレイ回路の回
路図である。

【図６】マット選択制御部ならびにワード線における各
部信号のタイミングチャートである。

【図７】通常動作モードのマット選択制御部における各
部信号のタイミングチャートである。

【図８】複数ワード線の選択モードのマット選択制御部
における各部信号のタイミングチャートである。

【図９】（ａ）〜（ｃ）は、本発明の他の実施の形態に
よるメモリに設けられたマット制御回路の回路図であ
る。

【符号の説明】

１メモリ（半導体集積回路装置）２メモリアレイ３センスアンプ４カラムドライバ５カラムデコーダ６カラムアドレスバッファ７ロードライバ８ローデコーダ９ローアドレスバッファ１０入出力制御回路１１データ入力バッファ１２データ出力バッファ１３制御回路１４マット選択制御部（マット制御手段）ＭＡ０〜ＭＡ３メモリマットＭＣ０〜ＭＣ３マット制御回路ＡＮ０〜ＡＮ３ＡＮＤ回路（マット選択回路）ＤＫディレイ回路Ｎ１ＮＡＮＤ回路ＮＲ１ＮＯＲ回路Ｉｖ１〜Ｉｖ６インバータＴ１〜Ｔ１２トランジスタＳＥ１第１の信号生成部ＳＥ２第２の信号生成部ＳＷスイッチング出力部Ｃ１，Ｃ２コンデンサＲ１，Ｒ２抵抗Ｗ００〜Ｗ０ｎワード線Ｗ１０〜Ｗ１ｎワード線Ｗ２０〜Ｗ２ｎワード線Ｗ３０〜Ｗ３ｎワード線Ｖ_CH 昇圧電圧Ｖ_NN 負電源ＭＳ０〜ＭＳ３マットセレクト信号ＲＣＴＬ動作モード制御信号ＭＴタイミング制御信号ＭＡＣ０〜ＭＡＣ３マット制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤澤宏樹東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者中込儀延東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】ワード線振幅の低電圧レベルを基準電圧
よりも低い負電圧にする非選択負ワード線方式の半導体
集積回路装置であって、メモリアレイを仮想的に区切っ
て構成されたメモリマットにおける前記ワード線のリセ
ットタイミングの制御を行い、複数の前記ワード線が選
択された場合に前記ワード線のリセットタイミングを遅
延させるマット制御手段を設けたことを特徴とする半導
体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記マット制御手段が、マット制御信号と前記メ
モリマットの選択を行うマットセレクト信号とに基づい
て前記メモリマットの選択を行うマット選択回路と、リ
フレッシュ動作、全メモリマットプリチャージ動作のい
ずれかの動作モードの制御を行う動作モード制御信号と
前記ワード線の動作タイミングを制御するタイミング制
御信号とに基づいて、選択された複数の前記ワード線の
リセットを所定の時間だけそれぞれ遅延させ、前記マッ
ト選択回路に出力するマット制御信号を生成するマット
制御回路とよりなることを特徴とする半導体集積回路装
置。
【請求項３】請求項２記載の半導体集積回路装置にお
いて、前記マット制御回路が、遅延されていないマット
制御信号を生成する第１の信号生成部と、前記複数のメ
モリマットにおけるワード線のリセットタイミングを遅
延するマット制御信号を生成する第２の信号生成部と、
動作モード制御信号に基づいて、前記第１の信号生成部
または前記第２の信号生成部によって生成されたマット
制御信号を選択的に出力するスイッチング出力部とより
なることを特徴とする半導体集積回路装置。