JP2001184866A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 プリチャージ制御信号の１周期及びセンス開
始から最初の読み出し又は書き込みまでの時間を共に短
縮することができる半導体記憶装置を提供する。 【解決手段】 信号ＲＡＳＢが立ち下がった時点では、
入出力線は電圧Ｖａにプリチャージされる。その後、プ
リチャージ制御信号ＰＩＯが立ち下がると、入出力線の
電位はメモリセルに接続されたビット線の電位に引きず
られる。このときの動作が選択されたメモリセルからの
データの読み出しの場合であっても、プリチャージレベ
ルである電圧Ｖａがバランスレベルよりも高いので、一
方のビット線の電位と入出力線の電位との差が大きくな
り、その入出力線の電位は大きく下降する。次にプリチ
ャージ制御信号ＰＩＯが立ち上がると、入出力線が電圧
Ｖｂ（バランスレベル）にプリチャージされる。このた
め、このプリチャージ前の動作が書き込みであった場合
であっても、入出力線の電位は速やかに電圧Ｖｂに達す
る。
始から最初の読み出し又は書き込みまでの時間を共に短
縮することができる半導体記憶装置を提供する。 【解決手段】 信号ＲＡＳＢが立ち下がった時点では、
入出力線は電圧Ｖａにプリチャージされる。その後、プ
リチャージ制御信号ＰＩＯが立ち下がると、入出力線の
電位はメモリセルに接続されたビット線の電位に引きず
られる。このときの動作が選択されたメモリセルからの
データの読み出しの場合であっても、プリチャージレベ
ルである電圧Ｖａがバランスレベルよりも高いので、一
方のビット線の電位と入出力線の電位との差が大きくな
り、その入出力線の電位は大きく下降する。次にプリチ
ャージ制御信号ＰＩＯが立ち上がると、入出力線が電圧
Ｖｂ（バランスレベル）にプリチャージされる。このた
め、このプリチャージ前の動作が書き込みであった場合
であっても、入出力線の電位は速やかに電圧Ｖｂに達す
る。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミック・ラン
ダム・アクセス・メモリ等の半導体記憶装置に関し、特
に、動作の高速化を図った半導体記憶装置に関する。
ダム・アクセス・メモリ等の半導体記憶装置に関し、特
に、動作の高速化を図った半導体記憶装置に関する。
【０００２】
【従来の技術】従来、シンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ（ＳＤＲＡＭ）等の半導体記
憶装置には、複数のメモリセルに接続されたビット線対
が列選択回路を介して共通接続された入出力線をプリチ
ャージするためのプリチャージ回路が一般に設けられて
いる。ここで対象とするプリチャージ回路は、データの
読み出し又は書き込みを行う前後に入出力線を所定の電
位にするもので、データの読み書きを高速化すると共
に、誤書き込み及び誤読み出しを防止するためのもので
ある。図１４は従来の半導体記憶装置におけるプリチャ
ージ回路を示す回路図である。
ンダム・アクセス・メモリ（ＳＤＲＡＭ）等の半導体記
憶装置には、複数のメモリセルに接続されたビット線対
が列選択回路を介して共通接続された入出力線をプリチ
ャージするためのプリチャージ回路が一般に設けられて
いる。ここで対象とするプリチャージ回路は、データの
読み出し又は書き込みを行う前後に入出力線を所定の電
位にするもので、データの読み書きを高速化すると共
に、誤書き込み及び誤読み出しを防止するためのもので
ある。図１４は従来の半導体記憶装置におけるプリチャ
ージ回路を示す回路図である。
【０００３】従来の半導体記憶装置におけるプリチャー
ジ回路１０１には、夫々ドレインが入出力線ＩＯＴ及び
ＩＯＮに接続された２個のＰチャネルトランジスタＴｒ
１０１ａ及びＴｒ１０１ｂが設けられている。トランジ
スタＴｒ１０１ａ及びＴｒ１０１ｂの各ソースには定電
位Ｖｃが供給されており、各ゲートにはプリチャージ制
御信号ＰＩＯが供給されている。プリチャージ時には、
トランジスタＴｒ１０１ａ及びＴｒ１０１ｂが共にオン
して、２つの入出力線ＩＯＴ及びＩＯＮの電位は定電位
Ｖｃとなる。また、プリチャージ回路にイコライズ用ト
ランジスタを設け、プリチャージ時にイコライズ用トラ
ンジスタにより２つの入出力線ＩＯＴ及びＩＯＮは短絡
され、これらは同電位（バランスレベル）になるように
設計されることもある。
ジ回路１０１には、夫々ドレインが入出力線ＩＯＴ及び
ＩＯＮに接続された２個のＰチャネルトランジスタＴｒ
１０１ａ及びＴｒ１０１ｂが設けられている。トランジ
スタＴｒ１０１ａ及びＴｒ１０１ｂの各ソースには定電
位Ｖｃが供給されており、各ゲートにはプリチャージ制
御信号ＰＩＯが供給されている。プリチャージ時には、
トランジスタＴｒ１０１ａ及びＴｒ１０１ｂが共にオン
して、２つの入出力線ＩＯＴ及びＩＯＮの電位は定電位
Ｖｃとなる。また、プリチャージ回路にイコライズ用ト
ランジスタを設け、プリチャージ時にイコライズ用トラ
ンジスタにより２つの入出力線ＩＯＴ及びＩＯＮは短絡
され、これらは同電位（バランスレベル）になるように
設計されることもある。
【０００４】次に、このように構成されたプリチャージ
回路を備えた従来の半導体装置の動作について説明す
る。図１５は従来の半導体記憶装置の動作を示す図であ
って、（ａ）は定電位Ｖｃ、即ちバランスレベルを高く
（Ｖｃｃ／２＜Ｖｃ１＜Ｖｃｃ）した場合のタイミング
チャート（以下、従来例１とする）、（ｂ）は定電位Ｖ
ｃ２を電源電位Ｖｃｃの１／２とした場合のタイミング
チャート（以下、従来例２とする）である。ここで、Ｖ
ｃｃはプリチャージ回路に接続された入出力回路（図示
せず）に供給される電源電圧である。また、バランスレ
ベルとは、夫々トランジスタＴｒ１０１ａ及びＴｒ１０
１ｂを介して入出力線ＩＯＴ及びＩＯＮに供給された電
位、又は夫々２つの入出力線ＩＯＴ及びＩＯＮをイコラ
イズ用トランジスタ（図示せず）で短絡したときに収束
する入出力線ＩＯＴ及びＩＯＮの電位を意味する。
回路を備えた従来の半導体装置の動作について説明す
る。図１５は従来の半導体記憶装置の動作を示す図であ
って、（ａ）は定電位Ｖｃ、即ちバランスレベルを高く
（Ｖｃｃ／２＜Ｖｃ１＜Ｖｃｃ）した場合のタイミング
チャート（以下、従来例１とする）、（ｂ）は定電位Ｖ
ｃ２を電源電位Ｖｃｃの１／２とした場合のタイミング
チャート（以下、従来例２とする）である。ここで、Ｖ
ｃｃはプリチャージ回路に接続された入出力回路（図示
せず）に供給される電源電圧である。また、バランスレ
ベルとは、夫々トランジスタＴｒ１０１ａ及びＴｒ１０
１ｂを介して入出力線ＩＯＴ及びＩＯＮに供給された電
位、又は夫々２つの入出力線ＩＯＴ及びＩＯＮをイコラ
イズ用トランジスタ（図示せず）で短絡したときに収束
する入出力線ＩＯＴ及びＩＯＮの電位を意味する。
【０００５】図１５（ａ）に示すように、定電位Ｖｃが
Ｖｃｃ／２＜Ｖｃ１＜Ｖｃｃを満たすように設定されて
いる場合（従来例１）、書き込み及び読み出し前のプリ
チャージ時には、プリチャージ制御信号ＰＩＯがハイと
なっており、入出力線ＩＯＴ及びＩＯＮは電圧Ｖｃ１に
プリチャージされている。
Ｖｃｃ／２＜Ｖｃ１＜Ｖｃｃを満たすように設定されて
いる場合（従来例１）、書き込み及び読み出し前のプリ
チャージ時には、プリチャージ制御信号ＰＩＯがハイと
なっており、入出力線ＩＯＴ及びＩＯＮは電圧Ｖｃ１に
プリチャージされている。
【０００６】その後、プリチャージ制御信号ＰＩＯが立
ち下がって書き込み又は読み出しが開始されると、入出
力線ＩＯＴ及びＩＯＮの電位は、選択された列をなすメ
モリセルに接続されたビット線対の電位に引きずられ
る。この結果、読み書きされるデータに応じて、入出力
線ＩＯＴの電位は上昇（又は下降）し、入出力線ＩＯＮ
の電位は下降（又は上昇）する。即ち、入出力線ＩＯＴ
に与えられる信号と入出力線ＩＯＮに与えられる信号と
は、互いに相補関係にある。このときの動作がデータの
書き込みであれば、ライトアンプ（図示せず）による信
号増幅があるので、各電位の上昇及び下降は大きなもの
となり、一方の入出力線の電位は内部電源電位Ｖｃｃに
収束し、他方の入出力線の電位は接地電位ＧＮＤに収束
する。
ち下がって書き込み又は読み出しが開始されると、入出
力線ＩＯＴ及びＩＯＮの電位は、選択された列をなすメ
モリセルに接続されたビット線対の電位に引きずられ
る。この結果、読み書きされるデータに応じて、入出力
線ＩＯＴの電位は上昇（又は下降）し、入出力線ＩＯＮ
の電位は下降（又は上昇）する。即ち、入出力線ＩＯＴ
に与えられる信号と入出力線ＩＯＮに与えられる信号と
は、互いに相補関係にある。このときの動作がデータの
書き込みであれば、ライトアンプ（図示せず）による信
号増幅があるので、各電位の上昇及び下降は大きなもの
となり、一方の入出力線の電位は内部電源電位Ｖｃｃに
収束し、他方の入出力線の電位は接地電位ＧＮＤに収束
する。
【０００７】一方、動作がデータの読み出しの場合に
は、ＤＲＡＭのビット線対は通常Ｖｃｃ／２にプリチャ
ージされており、読み出し直後においてビット線対は読
み出しデータに対応してＶｃｃ／２を中心に差電位が広
がっていく。しかし、ビット線対の差電位のセンスアン
プ（図示せず）による増幅が十分ではないため、一方の
ビット線の電位と入出力線ＩＯＴ（又はＩＯＮ）の電位
との差が小さく、入出力線ＩＯＴ（又はＩＯＮ）の電位
の上昇（又は下降）は小さい。これに対して、プリチャ
ージレベルである電圧Ｖｃ１がＶｃｃ／２よりも高いの
で、他方のビット線の電位と入出力線ＩＯＮ（又はＩＯ
Ｔ）の電位との差は大きいので、入出力線ＩＯＮ（又は
ＩＯＴ）の電位は大きく下降（又は上昇）する。このた
め、十分な入出力線ＩＯＴ及びＩＯＮの差電位が得られ
る。これは、ゲート−ソース間電圧とドレイン電流との
関係が二乗特性を有しており、ゲート−ソース間の電位
差が大きいほど、ドレイン電流は大きく変化するためで
ある。
は、ＤＲＡＭのビット線対は通常Ｖｃｃ／２にプリチャ
ージされており、読み出し直後においてビット線対は読
み出しデータに対応してＶｃｃ／２を中心に差電位が広
がっていく。しかし、ビット線対の差電位のセンスアン
プ（図示せず）による増幅が十分ではないため、一方の
ビット線の電位と入出力線ＩＯＴ（又はＩＯＮ）の電位
との差が小さく、入出力線ＩＯＴ（又はＩＯＮ）の電位
の上昇（又は下降）は小さい。これに対して、プリチャ
ージレベルである電圧Ｖｃ１がＶｃｃ／２よりも高いの
で、他方のビット線の電位と入出力線ＩＯＮ（又はＩＯ
Ｔ）の電位との差は大きいので、入出力線ＩＯＮ（又は
ＩＯＴ）の電位は大きく下降（又は上昇）する。このた
め、十分な入出力線ＩＯＴ及びＩＯＮの差電位が得られ
る。これは、ゲート−ソース間電圧とドレイン電流との
関係が二乗特性を有しており、ゲート−ソース間の電位
差が大きいほど、ドレイン電流は大きく変化するためで
ある。
【０００８】次に、プリチャージ制御信号ＰＩＯが立ち
上がると、入出力線ＩＯＴ及びＩＯＮが電圧Ｖｃ１にプ
リチャージされる。その後、プリチャージ制御信号ＰＩ
Ｏの立ち上がり及び立ち下がりに同期してデータの書き
込み又は読み出しとプリチャージとが交互に行われる。
そして、読み出し及び書き込みが終了すると、プリチャ
ージ制御信号ＰＩＯがハイに固定される。
上がると、入出力線ＩＯＴ及びＩＯＮが電圧Ｖｃ１にプ
リチャージされる。その後、プリチャージ制御信号ＰＩ
Ｏの立ち上がり及び立ち下がりに同期してデータの書き
込み又は読み出しとプリチャージとが交互に行われる。
そして、読み出し及び書き込みが終了すると、プリチャ
ージ制御信号ＰＩＯがハイに固定される。
【０００９】一方、図１５（ｂ）に示すように、定電位
ＶｃがＶｃｃ／２である電圧Ｖｃ２に設定されている場
合（従来例２）、書き込み及び読み出し前のプリチャー
ジ時には、プリチャージ制御信号ＰＩＯがハイとなって
おり、入出力線ＩＯＴ及びＩＯＮは電圧Ｖｃ２にプリチ
ャージされている。
ＶｃがＶｃｃ／２である電圧Ｖｃ２に設定されている場
合（従来例２）、書き込み及び読み出し前のプリチャー
ジ時には、プリチャージ制御信号ＰＩＯがハイとなって
おり、入出力線ＩＯＴ及びＩＯＮは電圧Ｖｃ２にプリチ
ャージされている。
【００１０】その後、プリチャージ制御信号ＰＩＯが立
ち下がって書き込み又は読み出しが開始されると、入出
力線ＩＯＴ及びＩＯＮの電位は、選択された列をなすメ
モリセルに接続されたビット線対の電位に引きずられ
る。この結果、読み書きされるデータに応じて、入出力
線ＩＯＴの電位は上昇（又は下降）し、入出力線ＩＯＮ
の電位は下降（又は上昇）する。このときの動作がデー
タの書き込みであれば、ライトアンプ（図示せず）によ
る信号増幅があるので、各電位の上昇及び下降は大きな
ものとなり、一方の入出力線ＩＯＴ又はＩＯＮの電位は
内部電源電位Ｖｃｃに収束し、他方の入出力線ＩＯＮ又
はＩＯＴの電位は接地電位ＧＮＤに収束する。一方、動
作がデータの読み出しの場合には、ビット線対の差電位
のセンスアンプ（図示せず）による増幅が十分ではない
ため、両ビット線の電位と入出力線ＩＯＴ及びＩＯＮの
電位との差が小さく、入出力線ＩＯＴ及びＩＯＮの電位
の上昇は小さい。
ち下がって書き込み又は読み出しが開始されると、入出
力線ＩＯＴ及びＩＯＮの電位は、選択された列をなすメ
モリセルに接続されたビット線対の電位に引きずられ
る。この結果、読み書きされるデータに応じて、入出力
線ＩＯＴの電位は上昇（又は下降）し、入出力線ＩＯＮ
の電位は下降（又は上昇）する。このときの動作がデー
タの書き込みであれば、ライトアンプ（図示せず）によ
る信号増幅があるので、各電位の上昇及び下降は大きな
ものとなり、一方の入出力線ＩＯＴ又はＩＯＮの電位は
内部電源電位Ｖｃｃに収束し、他方の入出力線ＩＯＮ又
はＩＯＴの電位は接地電位ＧＮＤに収束する。一方、動
作がデータの読み出しの場合には、ビット線対の差電位
のセンスアンプ（図示せず）による増幅が十分ではない
ため、両ビット線の電位と入出力線ＩＯＴ及びＩＯＮの
電位との差が小さく、入出力線ＩＯＴ及びＩＯＮの電位
の上昇は小さい。
【００１１】次にプリチャージ制御信号ＰＩＯが立ち上
がると、入出力線ＩＯＴ及びＩＯＮが電圧Ｖｃ２にプリ
チャージされる。このとき、プリチャージレベルがＶｃ
ｃ／２となっているので、入出力線ＩＯＴ及びＩＯＮの
電位は速やかに電圧Ｖｃ２に達する。その後、プリチャ
ージ制御信号ＰＩＯの立ち上がり及び立ち下がりに同期
してデータの書き込み又は読み出しとプリチャージとが
交互に行われる。そして、読み出し及び書き込みが終了
すると、プリチャージ制御信号ＰＩＯがハイに固定され
る。
がると、入出力線ＩＯＴ及びＩＯＮが電圧Ｖｃ２にプリ
チャージされる。このとき、プリチャージレベルがＶｃ
ｃ／２となっているので、入出力線ＩＯＴ及びＩＯＮの
電位は速やかに電圧Ｖｃ２に達する。その後、プリチャ
ージ制御信号ＰＩＯの立ち上がり及び立ち下がりに同期
してデータの書き込み又は読み出しとプリチャージとが
交互に行われる。そして、読み出し及び書き込みが終了
すると、プリチャージ制御信号ＰＩＯがハイに固定され
る。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
従来例１の半導体記憶装置では、定電位Ｖｃが電位Ｖｃ
１（Ｖｃｃ／２＜Ｖｃ＜Ｖｃｃ）に設定されているの
で、書き込み動作直後にＧＮＤ側に振られた入出力線Ｉ
ＯＴ又はＩＯＮをプリチャージするとき、プリチャージ
レベルＶｃ１に戻すのに時間がかかる。この復帰時間ｔ
ｂが長いため、プリチャージ制御信号ＰＩＯを活性化し
ている期間（図１５（ａ）でハイの期間）を長く設定す
る必要があり、ひいては、プリチャージ制御信号ＰＩＯ
の１周期ｔｃｋを長く設定する必要がある。
従来例１の半導体記憶装置では、定電位Ｖｃが電位Ｖｃ
１（Ｖｃｃ／２＜Ｖｃ＜Ｖｃｃ）に設定されているの
で、書き込み動作直後にＧＮＤ側に振られた入出力線Ｉ
ＯＴ又はＩＯＮをプリチャージするとき、プリチャージ
レベルＶｃ１に戻すのに時間がかかる。この復帰時間ｔ
ｂが長いため、プリチャージ制御信号ＰＩＯを活性化し
ている期間（図１５（ａ）でハイの期間）を長く設定す
る必要があり、ひいては、プリチャージ制御信号ＰＩＯ
の１周期ｔｃｋを長く設定する必要がある。
【００１３】逆に、従来例２のように、定電位Ｖｃが電
位Ｖｃ２（Ｖｃｃ／２）に設定されたときの問題点は以
下のとおりである。外部から半導体記憶装置に行アドレ
スが与えられると、ワード線の１つが活性化され、メモ
リセルに記憶されたデータがビット線に出力される。セ
ンスアンプはビット線対の差電位を増幅して、記憶デー
タを判定すると共に、判定結果を入出力線に出力する。
位Ｖｃ２（Ｖｃｃ／２）に設定されたときの問題点は以
下のとおりである。外部から半導体記憶装置に行アドレ
スが与えられると、ワード線の１つが活性化され、メモ
リセルに記憶されたデータがビット線に出力される。セ
ンスアンプはビット線対の差電位を増幅して、記憶デー
タを判定すると共に、判定結果を入出力線に出力する。
【００１４】しかし、読み出し開始直後でセンスアンプ
による増幅が不十分の場合には、ビット線と入出力線Ｉ
ＯＴ又はＩＯＮとの間の差電位がほとんどないので、入
出力線ＩＯＴと入出力線ＩＯＮとの間に生ずる差電位Δ
Ｖも極めて小さい。バースト読み出し等、１つのワード
線に接続された複数のメモリセルを順次読み出す場合に
は、最初に読み出すデータの電位差ΔＶが最も小さく、
後のデータになるほど電位差ΔＶは大きくなる。出力バ
ッファは電位差ΔＶが極めて小さい間に読み出しを開始
することになり、正常な読み出し動作が行われなくなっ
てしまうことがある。
による増幅が不十分の場合には、ビット線と入出力線Ｉ
ＯＴ又はＩＯＮとの間の差電位がほとんどないので、入
出力線ＩＯＴと入出力線ＩＯＮとの間に生ずる差電位Δ
Ｖも極めて小さい。バースト読み出し等、１つのワード
線に接続された複数のメモリセルを順次読み出す場合に
は、最初に読み出すデータの電位差ΔＶが最も小さく、
後のデータになるほど電位差ΔＶは大きくなる。出力バ
ッファは電位差ΔＶが極めて小さい間に読み出しを開始
することになり、正常な読み出し動作が行われなくなっ
てしまうことがある。
【００１５】これを防止するために、センス開始から最
初の読み出しまでの時間、即ち、ロウアドレスストロー
ブ信号（ＲＡＳ）が入力されてからカラムアドレススト
ローブ信号（ＣＡＳ）が入力されるまでの時間ｔ
RCD（ＲＡＳ−ｔｏ−ＣＡＳディレイ）を長く設定し、
センスアンプの出力が読み出しデータを十分大きく増幅
している必要があるという問題点がある。この結果、半
導体記憶装置がアクセスされてからデータが読み出され
るまでの時間（アクセス時間）が長くなるという問題点
がある。
初の読み出しまでの時間、即ち、ロウアドレスストロー
ブ信号（ＲＡＳ）が入力されてからカラムアドレススト
ローブ信号（ＣＡＳ）が入力されるまでの時間ｔ
RCD（ＲＡＳ−ｔｏ−ＣＡＳディレイ）を長く設定し、
センスアンプの出力が読み出しデータを十分大きく増幅
している必要があるという問題点がある。この結果、半
導体記憶装置がアクセスされてからデータが読み出され
るまでの時間（アクセス時間）が長くなるという問題点
がある。
【００１６】つまり、従来例１の場合には、連続書き込
み時間が長くなるという問題点はあるが、初期読み出し
時間は短縮できる。逆に、従来例２の場合には、初期読
み出し時間が長くなるという問題点はあるが、連続書き
込み時間は短縮できる。
み時間が長くなるという問題点はあるが、初期読み出し
時間は短縮できる。逆に、従来例２の場合には、初期読
み出し時間が長くなるという問題点はあるが、連続書き
込み時間は短縮できる。
【００１７】このように、従来の半導体記憶装置におい
ては、製品の仕様に応じて、一方の特性を優先して設計
し、他方の特性を犠牲にしていた。即ち、初期読み出し
時間を優先するか、連続書き込み時間を優先するかによ
って、プリチャージレベルを選択し、設定していた。こ
のため、これらの時間を同時に短縮することはできなか
った。また、クロック信号を高速化しても、これに追従
することができないという問題点がある。
ては、製品の仕様に応じて、一方の特性を優先して設計
し、他方の特性を犠牲にしていた。即ち、初期読み出し
時間を優先するか、連続書き込み時間を優先するかによ
って、プリチャージレベルを選択し、設定していた。こ
のため、これらの時間を同時に短縮することはできなか
った。また、クロック信号を高速化しても、これに追従
することができないという問題点がある。
【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、プリチャージ制御信号の１周期及びセンス
開始から最初の読み出し又は書き込みまでの時間を共に
短縮することができる半導体記憶装置を提供することを
目的とする。
のであって、プリチャージ制御信号の１周期及びセンス
開始から最初の読み出し又は書き込みまでの時間を共に
短縮することができる半導体記憶装置を提供することを
目的とする。
【００１９】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、メモリセルアレイと、このメモリセルアレイに
おいて列をなす複数個のメモリセルが共通接続された複
数のビット線対と、前記複数のビット線対が共通接続さ
れた入出力線対と、この入出力線対をプリチャージする
プリチャージ回路と、を有し、前記プリチャージ回路
は、前記入出力線対のプリチャージレベルを複数の電圧
から選択する選択手段を有することを特徴とする。
装置は、メモリセルアレイと、このメモリセルアレイに
おいて列をなす複数個のメモリセルが共通接続された複
数のビット線対と、前記複数のビット線対が共通接続さ
れた入出力線対と、この入出力線対をプリチャージする
プリチャージ回路と、を有し、前記プリチャージ回路
は、前記入出力線対のプリチャージレベルを複数の電圧
から選択する選択手段を有することを特徴とする。
【００２０】本発明においては、最初のデータの読み出
し時には、選択手段により入手力線対のプリチャージレ
ベルを一方のビット線の電位から大きく離れたものとす
ることにより、入出力線対に大きな差電位を得ることが
できる。また、データの読み出し後には、選択手段によ
り入手力線対のプリチャージレベルを、例えば書き込み
時における入出力線対の差電位の中心電位又はこれに近
い電位とすることにより、書き込み後のバランスを速や
かに行うことができる。
し時には、選択手段により入手力線対のプリチャージレ
ベルを一方のビット線の電位から大きく離れたものとす
ることにより、入出力線対に大きな差電位を得ることが
できる。また、データの読み出し後には、選択手段によ
り入手力線対のプリチャージレベルを、例えば書き込み
時における入出力線対の差電位の中心電位又はこれに近
い電位とすることにより、書き込み後のバランスを速や
かに行うことができる。
【００２１】なお、前記選択手段は、前記メモリセルア
レイにおいて行をなしデータの書き込み又は読み出しが
行われる複数個のメモリセルが選択されてから最初に前
記書き込み又は読み出しが行われる前までの前記プリチ
ャージレベルを第１のレベルとし、書き込み終了後から
次のデータの書き込み又は読み出しまでの前記プリチャ
ージレベルを第２のレベルとするものであってもよい。
レイにおいて行をなしデータの書き込み又は読み出しが
行われる複数個のメモリセルが選択されてから最初に前
記書き込み又は読み出しが行われる前までの前記プリチ
ャージレベルを第１のレベルとし、書き込み終了後から
次のデータの書き込み又は読み出しまでの前記プリチャ
ージレベルを第２のレベルとするものであってもよい。
【００２２】また、前記第１のレベルをＶａ、前記第２
のレベルをＶｂ、データの書き込み時における前記入出
力線対の差電位の中心電位をＶｂａｌとすると、数式│
Ｖａ−Ｖｂａｌ│により得られる値は、数式│Ｖｂ−Ｖ
ｂａｌ│により得られる値よりも大きいことが望まし
く、この場合、前記第１のレベルＶｂが前記中心電位Ｖ
ｂａｌと等しいことがより一層望ましい。
のレベルをＶｂ、データの書き込み時における前記入出
力線対の差電位の中心電位をＶｂａｌとすると、数式│
Ｖａ−Ｖｂａｌ│により得られる値は、数式│Ｖｂ−Ｖ
ｂａｌ│により得られる値よりも大きいことが望まし
く、この場合、前記第１のレベルＶｂが前記中心電位Ｖ
ｂａｌと等しいことがより一層望ましい。
【００２３】また、前記第２のレベルは、内部回路に供
給される電圧の半分の電圧であってもよく、前記第１の
レベルは、内部回路に供給される電圧を降圧して得られ
た電圧であってもよい。
給される電圧の半分の電圧であってもよく、前記第１の
レベルは、内部回路に供給される電圧を降圧して得られ
た電圧であってもよい。
【００２４】更に、前記選択手段は、前記メモリセルア
レイにおいて行をなしデータの書き込み又は読み出しが
行われる複数個のメモリセルが選択されてから２回目以
降の前記書き込み又は読み出しが行われた後の前記プリ
チャージレベルを前記第２のレベルとするものであって
もよい。
レイにおいて行をなしデータの書き込み又は読み出しが
行われる複数個のメモリセルが選択されてから２回目以
降の前記書き込み又は読み出しが行われた後の前記プリ
チャージレベルを前記第２のレベルとするものであって
もよい。
【００２５】
【発明の実施の形態】以下、本発明の実施例に係る半導
体記憶装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係る半導体記憶
装置の構成を示すブロック図である。
体記憶装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係る半導体記憶
装置の構成を示すブロック図である。
【００２６】第１の実施例には、メモリセルが格子状に
配列して構成されたメモリセルアレイ１が設けられてい
る。このメモリセルアレイ１の読み出しアドレス又は書
き込みアドレスを指定するアドレス信号ＡＤＤは行アド
レス及び列アドレスを夫々デコードするＸデコーダ２及
びＹデコーダ３に接続されている。Ｙデコーダ３には列
選択回路４が接続されている。そして、メモリセルアレ
イ１を構成する各列のメモリセルにビット線ＢＬＴ及び
ＢＬＮからなるビット線対が接続されており、各ビット
線対上に１個ずつセンスアンプ５が設けられている。ま
た、各ビット線対を構成する複数のビット線ＢＬＴは列
選択回路４を介して入出力線ＩＯＴに共通接続され、各
ビット線対を構成する複数のビット線ＢＬＮは列選択回
路４を介して入出力線ＩＯＮに共通接続される。入出力
線ＩＯＴ及びＩＯＮは、相補関係をなす信号線対を構成
している。各ビット線ＢＬＴと入出力線ＩＯＴとの間及
び各ビット線ＢＬＮと入出力線ＩＯＮとの間には列選択
回路４の一部として夫々トランジスタからなるスイッチ
ＳＷが接続されており、各ビット線対のスイッチＳＷに
おいて２個のトランジスタのゲートが共通接続されてい
る。そして、これらの各共通接続点の電位がＹデコーダ
３からの選択信号ＹＳＥＬにより制御される。
配列して構成されたメモリセルアレイ１が設けられてい
る。このメモリセルアレイ１の読み出しアドレス又は書
き込みアドレスを指定するアドレス信号ＡＤＤは行アド
レス及び列アドレスを夫々デコードするＸデコーダ２及
びＹデコーダ３に接続されている。Ｙデコーダ３には列
選択回路４が接続されている。そして、メモリセルアレ
イ１を構成する各列のメモリセルにビット線ＢＬＴ及び
ＢＬＮからなるビット線対が接続されており、各ビット
線対上に１個ずつセンスアンプ５が設けられている。ま
た、各ビット線対を構成する複数のビット線ＢＬＴは列
選択回路４を介して入出力線ＩＯＴに共通接続され、各
ビット線対を構成する複数のビット線ＢＬＮは列選択回
路４を介して入出力線ＩＯＮに共通接続される。入出力
線ＩＯＴ及びＩＯＮは、相補関係をなす信号線対を構成
している。各ビット線ＢＬＴと入出力線ＩＯＴとの間及
び各ビット線ＢＬＮと入出力線ＩＯＮとの間には列選択
回路４の一部として夫々トランジスタからなるスイッチ
ＳＷが接続されており、各ビット線対のスイッチＳＷに
おいて２個のトランジスタのゲートが共通接続されてい
る。そして、これらの各共通接続点の電位がＹデコーダ
３からの選択信号ＹＳＥＬにより制御される。
【００２７】また、入出力線ＩＯＴ及びＩＯＮの一端に
はプリチャージ（ＰＣ）回路６が接続されており、他端
にはデータアンプ７及びライトアンプ８が互いに並列に
接続されている。更にデータアンプ７にはデータ出力回
路（ＤＯＵＴ）９が接続され、ライトアンプ８にはデー
タ入力回路（ＤＩＮ）１０が接続され、データ出力回路
９及びデータ入力回路１０が端子ＤＱに共通接続されて
いる。
はプリチャージ（ＰＣ）回路６が接続されており、他端
にはデータアンプ７及びライトアンプ８が互いに並列に
接続されている。更にデータアンプ７にはデータ出力回
路（ＤＯＵＴ）９が接続され、ライトアンプ８にはデー
タ入力回路（ＤＩＮ）１０が接続され、データ出力回路
９及びデータ入力回路１０が端子ＤＱに共通接続されて
いる。
【００２８】第１の実施例には、更に、制御信号／ＲＡ
Ｓ、／ＣＡＳ及び／ＷＥが外部より入力される端子を有
し、クロック信号ＣＬＫの立ち上がりに同期してワード
線選択信号ＲＡＳＢ、リードライト制御信号ＲＷＣＭＤ
及びライト制御信号ＷＣＭＤを出力するコマンドデコー
ダ１１が設けられている。
Ｓ、／ＣＡＳ及び／ＷＥが外部より入力される端子を有
し、クロック信号ＣＬＫの立ち上がりに同期してワード
線選択信号ＲＡＳＢ、リードライト制御信号ＲＷＣＭＤ
及びライト制御信号ＷＣＭＤを出力するコマンドデコー
ダ１１が設けられている。
【００２９】リードライト制御信号ＲＷＣＭＤは、コマ
ンドデコーダ１１に制御信号／ＣＡＳがロウレベルにな
ると、ロウレベルからハイレベルに変化する信号であ
る。リードライト制御信号ＲＷＣＭＤは、データアンプ
７、ライトアンプ８、ＤＯＵＴ回路９及びＤＩＮ回路１
０に入力される。
ンドデコーダ１１に制御信号／ＣＡＳがロウレベルにな
ると、ロウレベルからハイレベルに変化する信号であ
る。リードライト制御信号ＲＷＣＭＤは、データアンプ
７、ライトアンプ８、ＤＯＵＴ回路９及びＤＩＮ回路１
０に入力される。
【００３０】ライト制御信号ＷＣＭＤは、コマンドデコ
ーダ１１に制御信号／ＣＡＳがロウレベルで、制御信号
／ＷＥがロウレベルのとき、ロウレベルからハイレベル
に変化する信号である。
ーダ１１に制御信号／ＣＡＳがロウレベルで、制御信号
／ＷＥがロウレベルのとき、ロウレベルからハイレベル
に変化する信号である。
【００３１】ワード線選択信号ＲＡＳＢは、行アドレス
を取り込むときにハイレベルからロウレベルに変化し、
一連の読み出し又は書き込みが終了したときにロウレベ
ルからハイレベルに変化する信号である。ワード線選択
信号ＲＡＳＢの派生信号はＸデコーダ２に入力され、そ
の変化によりメモリセルアレイ１中のワード線の１つが
活性化される。
を取り込むときにハイレベルからロウレベルに変化し、
一連の読み出し又は書き込みが終了したときにロウレベ
ルからハイレベルに変化する信号である。ワード線選択
信号ＲＡＳＢの派生信号はＸデコーダ２に入力され、そ
の変化によりメモリセルアレイ１中のワード線の１つが
活性化される。
【００３２】また、ワード線選択信号ＲＡＳＢを入力し
センス指示信号ＳＥＳＴＰを出力するセンスイネーブル
（ＳＥ）回路１２、リードライト制御信号ＲＷＣＭＤを
入力しカラム系活性化信号ＹＢＳを出力するカラム系活
性化回路１３及びライト制御信号ＷＣＭＤを入力しライ
トイネーブル信号ＷＥを出力するライトイネーブル（Ｗ
Ｅ）回路１４が設けられている。
センス指示信号ＳＥＳＴＰを出力するセンスイネーブル
（ＳＥ）回路１２、リードライト制御信号ＲＷＣＭＤを
入力しカラム系活性化信号ＹＢＳを出力するカラム系活
性化回路１３及びライト制御信号ＷＣＭＤを入力しライ
トイネーブル信号ＷＥを出力するライトイネーブル（Ｗ
Ｅ）回路１４が設けられている。
【００３３】センス指示信号ＳＥＳＴＰは、ワード線選
択信号ＲＡＳＢの遅延信号であるセンスアンプ活性化信
号（図示せず）を遅延させた信号であり、プリチャージ
回路６のみに入力される。なお、センスアンプ活性化信
号は、センスアンプＳＡに入力され、ハイレベルとなる
ことによりセンスアンプ５をアクティブにする信号であ
る。
択信号ＲＡＳＢの遅延信号であるセンスアンプ活性化信
号（図示せず）を遅延させた信号であり、プリチャージ
回路６のみに入力される。なお、センスアンプ活性化信
号は、センスアンプＳＡに入力され、ハイレベルとなる
ことによりセンスアンプ５をアクティブにする信号であ
る。
【００３４】カラム系活性化信号ＹＢＳは、カラム系回
路に入力され、ハイレベルとなることによりこれらのカ
ラム系回路をアクティブにする信号である。ここでのカ
ラム系回路とは、例えばＹデコーダ３、列選択回路４、
データアンプ７及びライトアンプ８である。カラム系活
性化信号ＹＢＳは後述のプリチャージ制御信号ＰＩＯの
生成にも使用される。
路に入力され、ハイレベルとなることによりこれらのカ
ラム系回路をアクティブにする信号である。ここでのカ
ラム系回路とは、例えばＹデコーダ３、列選択回路４、
データアンプ７及びライトアンプ８である。カラム系活
性化信号ＹＢＳは後述のプリチャージ制御信号ＰＩＯの
生成にも使用される。
【００３５】また、ライトイネーブル信号ＷＥは、ライ
トアンプ８及びＤＩＮ回路１０に入力され、ハイレベル
となることによりデータの書き込み時にライトアンプ８
及びＤＩＮ回路１０をアクティブにする信号である。リ
ードライト制御信号ＲＷＣＭＤがハイレベルのときにラ
イトイネーブル信号ＷＥもハイレベルになると、ライト
アンプ８及びＤＩＮ回路１０が活性化され、メモリセル
アレイ１へのデータの書き込みが行われる。一方、リー
ドライト制御信号ＲＷＣＭＤがハイレベルのときにライ
トイネーブル信号ＷＥがロウレベルであると、データア
ンプ７及びＤＯＵＴ回路９が活性化され、メモリセルア
レイ１からのデータの読み出しが行われる。
トアンプ８及びＤＩＮ回路１０に入力され、ハイレベル
となることによりデータの書き込み時にライトアンプ８
及びＤＩＮ回路１０をアクティブにする信号である。リ
ードライト制御信号ＲＷＣＭＤがハイレベルのときにラ
イトイネーブル信号ＷＥもハイレベルになると、ライト
アンプ８及びＤＩＮ回路１０が活性化され、メモリセル
アレイ１へのデータの書き込みが行われる。一方、リー
ドライト制御信号ＲＷＣＭＤがハイレベルのときにライ
トイネーブル信号ＷＥがロウレベルであると、データア
ンプ７及びＤＯＵＴ回路９が活性化され、メモリセルア
レイ１からのデータの読み出しが行われる。
【００３６】そして、本実施例においては、プリチャー
ジ回路６にセンス指示信号ＳＥＳＴＰ並びに入出力線Ｉ
ＯＴ及びＩＯＮのプリチャージを制御するプリチャージ
制御信号ＰＩＯが入力される。
ジ回路６にセンス指示信号ＳＥＳＴＰ並びに入出力線Ｉ
ＯＴ及びＩＯＮのプリチャージを制御するプリチャージ
制御信号ＰＩＯが入力される。
【００３７】プリチャージ制御信号ＰＩＯは、クロック
信号ＣＬＫのＩＣＬＫ生成回路１６からの内部クロック
信号ＩＣＬＫ及び前述のカラム系活性化信号ＹＢＳを入
力するＰＩＯ生成回路１５により生成される信号であ
り、入出力線ＩＯＴ及びＩＯＮのプリチャージのタイミ
ングを制御する信号である。
信号ＣＬＫのＩＣＬＫ生成回路１６からの内部クロック
信号ＩＣＬＫ及び前述のカラム系活性化信号ＹＢＳを入
力するＰＩＯ生成回路１５により生成される信号であ
り、入出力線ＩＯＴ及びＩＯＮのプリチャージのタイミ
ングを制御する信号である。
【００３８】図２はＰＩＯ生成回路におけるプリチャー
ジ制御信号ＰＩＯの生成を示すタイミングチャートであ
る。
ジ制御信号ＰＩＯの生成を示すタイミングチャートであ
る。
【００３９】クロック信号ＣＬＫに遅延して内部クロッ
ク信号ＩＣＬＫが生成され、カラム系活性化信号ＹＢＳ
の立ち上がりに同期してプリチャージ制御信号ＰＩＯが
立ち下がる。そして、プリチャージ制御信号ＰＩＯは内
部クロック信号ＩＣＬＫの遅延信号としてハイレベル及
びロウレベルを切り替える。
ク信号ＩＣＬＫが生成され、カラム系活性化信号ＹＢＳ
の立ち上がりに同期してプリチャージ制御信号ＰＩＯが
立ち下がる。そして、プリチャージ制御信号ＰＩＯは内
部クロック信号ＩＣＬＫの遅延信号としてハイレベル及
びロウレベルを切り替える。
【００４０】図３は第１の実施例におけるセンスイネー
ブル回路１２の構成を示すブロック図である。センスイ
ネーブル回路１２には、ワード線選択信号ＲＡＳＢを入
力する入力端子に入力端が接続された遅延回路１２ａ及
びこの遅延回路１２ａの出力端に入力端が接続された遅
延回路１２ｂが設けられている。更に、遅延回路１２ａ
及び１２ｂの出力信号の否定論理和をとる否定論理和ゲ
ートＮＯＲ１２が設けられており、この否定論理和ゲー
トＮＯＲ１２の出力信号がセンス指示信号ＳＥＳＴＰと
なる。このセンスイネーブル回路１２内では、前述のセ
ンスアンプ活性化信号が、例えば遅延回路１２ａの出力
信号として生成される。
ブル回路１２の構成を示すブロック図である。センスイ
ネーブル回路１２には、ワード線選択信号ＲＡＳＢを入
力する入力端子に入力端が接続された遅延回路１２ａ及
びこの遅延回路１２ａの出力端に入力端が接続された遅
延回路１２ｂが設けられている。更に、遅延回路１２ａ
及び１２ｂの出力信号の否定論理和をとる否定論理和ゲ
ートＮＯＲ１２が設けられており、この否定論理和ゲー
トＮＯＲ１２の出力信号がセンス指示信号ＳＥＳＴＰと
なる。このセンスイネーブル回路１２内では、前述のセ
ンスアンプ活性化信号が、例えば遅延回路１２ａの出力
信号として生成される。
【００４１】なお、遅延回路１２ａ及び１２ｂによる遅
延量は、ワード線選択信号ＲＡＳＢが立ち下がってから
センス指示信号ＳＥＳＴＰが立ち上がるまでの時間が、
ワード線選択信号ＲＡＳＢが立ち下がってから最初にプ
リチャージ制御信号ＰＩＯが立ち下がるまでの時間より
も長く、かつプリチャージ制御信号ＰＩＯが次に立ち上
がるまでの時間よりも短くなるように設定されている。
また、センスイネーブル回路１２において、センス指示
信号ＳＥＳＴＰが、ワード線選択信号ＲＡＳＢの立ち下
がりからは遅く反応し、ワード線選択信号ＲＡＳＢの立
ち上がりからは比較的早く反応するように遅延回路１２
ａ及び１２ｂが設定されている。
延量は、ワード線選択信号ＲＡＳＢが立ち下がってから
センス指示信号ＳＥＳＴＰが立ち上がるまでの時間が、
ワード線選択信号ＲＡＳＢが立ち下がってから最初にプ
リチャージ制御信号ＰＩＯが立ち下がるまでの時間より
も長く、かつプリチャージ制御信号ＰＩＯが次に立ち上
がるまでの時間よりも短くなるように設定されている。
また、センスイネーブル回路１２において、センス指示
信号ＳＥＳＴＰが、ワード線選択信号ＲＡＳＢの立ち下
がりからは遅く反応し、ワード線選択信号ＲＡＳＢの立
ち上がりからは比較的早く反応するように遅延回路１２
ａ及び１２ｂが設定されている。
【００４２】図４は第１の実施例におけるプリチャージ
回路６並びに入出力線ＩＯＴ及びＩＯＮを示すブロック
図である。プリチャージ回路６には、プリチャージ制御
信号ＰＩＯ及びセンス指示信号ＳＥＳＴＰの否定論理積
をとる否定論理積ゲートＮＡＮＤ６ａ及びこの否定論理
積ゲートＮＡＮＤ６ａの出力信号を反転するインバータ
ＩＶ６ａが設けられている。更に、センス指示信号ＳＥ
ＳＴＰを反転するインバータＩＶ６ｂ、このインバータ
ＩＶ６ｂの出力信号及びプリチャージ制御信号ＰＩＯの
否定論理積をとる否定論理積ゲートＮＡＮＤ６ｂ並びに
この否定論理積ゲートＮＡＮＤ６ｂの出力信号を反転す
るインバータＩＶ６ｃが設けられている。
回路６並びに入出力線ＩＯＴ及びＩＯＮを示すブロック
図である。プリチャージ回路６には、プリチャージ制御
信号ＰＩＯ及びセンス指示信号ＳＥＳＴＰの否定論理積
をとる否定論理積ゲートＮＡＮＤ６ａ及びこの否定論理
積ゲートＮＡＮＤ６ａの出力信号を反転するインバータ
ＩＶ６ａが設けられている。更に、センス指示信号ＳＥ
ＳＴＰを反転するインバータＩＶ６ｂ、このインバータ
ＩＶ６ｂの出力信号及びプリチャージ制御信号ＰＩＯの
否定論理積をとる否定論理積ゲートＮＡＮＤ６ｂ並びに
この否定論理積ゲートＮＡＮＤ６ｂの出力信号を反転す
るインバータＩＶ６ｃが設けられている。
【００４３】プリチャージ回路６には、更に、インバー
タＩＶ６ａの出力信号がゲートに供給されるＰチャネル
トランジスタＴｒ６ａ及びＴｒ６ｂが設けられている。
トランジスタＴｒ６ａ及びＴｒ６ｂのソースには電圧Ｖ
ｂが供給されており、ドレインは夫々入出力線ＩＯＴ及
びＩＯＮに接続されている。また、インバータＩＶ６ｃ
の出力信号がゲートに供給されるＰチャネルトランジス
タＴｒ６ｃ及びＴｒ６ｄが設けられている。トランジス
タＴｒ６ａ及びＴｒ６ｂのソースには電圧Ｖａが供給さ
れており、ドレインは夫々入出力線ＩＯＴ及びＩＯＮに
接続されている。なお、電圧Ｖｂは、メモリセルからの
読み出し時における振幅の平均値（バランスレベル）Ｖ
ｂａｌであり、電圧Ｖａは電圧Ｖｂよりも高い電圧であ
って、例えばメモリセルアレイ１及び／又はセンスアン
プ５等の内部回路に供給される電圧を降圧回路で降圧し
たものである。
タＩＶ６ａの出力信号がゲートに供給されるＰチャネル
トランジスタＴｒ６ａ及びＴｒ６ｂが設けられている。
トランジスタＴｒ６ａ及びＴｒ６ｂのソースには電圧Ｖ
ｂが供給されており、ドレインは夫々入出力線ＩＯＴ及
びＩＯＮに接続されている。また、インバータＩＶ６ｃ
の出力信号がゲートに供給されるＰチャネルトランジス
タＴｒ６ｃ及びＴｒ６ｄが設けられている。トランジス
タＴｒ６ａ及びＴｒ６ｂのソースには電圧Ｖａが供給さ
れており、ドレインは夫々入出力線ＩＯＴ及びＩＯＮに
接続されている。なお、電圧Ｖｂは、メモリセルからの
読み出し時における振幅の平均値（バランスレベル）Ｖ
ｂａｌであり、電圧Ｖａは電圧Ｖｂよりも高い電圧であ
って、例えばメモリセルアレイ１及び／又はセンスアン
プ５等の内部回路に供給される電圧を降圧回路で降圧し
たものである。
【００４４】次に、上述のように構成された第１の実施
例の動作について説明する。図５は本発明の第１の実施
例に係る半導体記憶装置の動作を示すタイミングチャー
トである。なお、図５には、ＩＯ（Ｒｅａｄ）とＩＯ
（Ｗｒｉｔｅ）とを個別に記載しているが、これは各動
作のみが連続して行われる場合の電圧変化を分かりやす
くするためであり、読み出し動作と書き込み動作とが混
在していてもよい。なお、図５では、同一図面中に読み
出し及び書き込みを示したが、読み出しと書き込みとが
同時に発生することはありえないことはいうまでもな
い。また、以下に示す動作は、メモリセルアレイ１にお
いて行をなしデータの書き込み又は読み出しが行われる
メモリセルが選択され、即ち、ワード線が選択されてか
ら、連続するデータの読み出し又は書き込みが終了する
までの動作である。更に、信号ＲＡＳＢ、ＲＷＣＭＤ、
ＷＣＭＤ、ＳＥＳＴＰ、ＹＢＳ及びＷＥの変化は第１の
実施例と後述の第２及び第３の実施例とで共通してお
り、信号ＲＷＣＭＤ、ＷＣＭＤ、ＹＢＳ及びＷＥの具体
的な変化については、後述する。
例の動作について説明する。図５は本発明の第１の実施
例に係る半導体記憶装置の動作を示すタイミングチャー
トである。なお、図５には、ＩＯ（Ｒｅａｄ）とＩＯ
（Ｗｒｉｔｅ）とを個別に記載しているが、これは各動
作のみが連続して行われる場合の電圧変化を分かりやす
くするためであり、読み出し動作と書き込み動作とが混
在していてもよい。なお、図５では、同一図面中に読み
出し及び書き込みを示したが、読み出しと書き込みとが
同時に発生することはありえないことはいうまでもな
い。また、以下に示す動作は、メモリセルアレイ１にお
いて行をなしデータの書き込み又は読み出しが行われる
メモリセルが選択され、即ち、ワード線が選択されてか
ら、連続するデータの読み出し又は書き込みが終了する
までの動作である。更に、信号ＲＡＳＢ、ＲＷＣＭＤ、
ＷＣＭＤ、ＳＥＳＴＰ、ＹＢＳ及びＷＥの変化は第１の
実施例と後述の第２及び第３の実施例とで共通してお
り、信号ＲＷＣＭＤ、ＷＣＭＤ、ＹＢＳ及びＷＥの具体
的な変化については、後述する。
【００４５】クロック信号ＣＬＫが立ち上がったときに
制御信号／ＲＡＳがロウ、制御信号／ＣＡＳがハイ、制
御信号／ＷＥがハイであると、コマンドデコーダ１１は
これをデコードして動作命令ＡＣＴを出力し、これに遅
延してワード線選択信号ＲＡＳＢを立ち下げる。この時
点では、センス指示信号ＳＥＳＴＰがロウであるため、
トランジスタＴｒ６ａ及びＴｒ６ｂが非導通状態にあ
り、トランジスタＴｒ６ｃ及びＴｒ６ｄが導通状態にあ
り、入出力線ＩＯＴ及びＩＯＮは電圧Ｖａにプリチャー
ジされる。
制御信号／ＲＡＳがロウ、制御信号／ＣＡＳがハイ、制
御信号／ＷＥがハイであると、コマンドデコーダ１１は
これをデコードして動作命令ＡＣＴを出力し、これに遅
延してワード線選択信号ＲＡＳＢを立ち下げる。この時
点では、センス指示信号ＳＥＳＴＰがロウであるため、
トランジスタＴｒ６ａ及びＴｒ６ｂが非導通状態にあ
り、トランジスタＴｒ６ｃ及びＴｒ６ｄが導通状態にあ
り、入出力線ＩＯＴ及びＩＯＮは電圧Ｖａにプリチャー
ジされる。
【００４６】その後、クロック信号ＣＬＫが立ち上がっ
たときに制御信号／ＲＡＳがハイ、制御信号／ＣＡＳが
ロウ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１が書込命令Ｗを出力し、クロック信号ＣＬＫが立
ち上がったときに制御信号／ＲＡＳがハイ、制御信号／
ＣＡＳがロウ、制御信号／ＷＥがハイであると、コマン
ドデコーダ１１が読出命令Ｒを出力する。
たときに制御信号／ＲＡＳがハイ、制御信号／ＣＡＳが
ロウ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１が書込命令Ｗを出力し、クロック信号ＣＬＫが立
ち上がったときに制御信号／ＲＡＳがハイ、制御信号／
ＣＡＳがロウ、制御信号／ＷＥがハイであると、コマン
ドデコーダ１１が読出命令Ｒを出力する。
【００４７】次いで、プリチャージ制御信号ＰＩＯが立
ち下がると、入出力線ＩＯＴ及びＩＯＮの電位は、夫々
列選択回路４により選択された列をなすメモリセルに接
続されたビット線ＢＬＴ及びＢＬＮの電位に引きずられ
る。この結果、入出力線ＩＯＴの電位は上昇し、入出力
線ＩＯＮの電位は下降する。このときの動作が選択され
たメモリセルへのデータの書き込みであれば、ライトア
ンプ８による信号増幅があるので、各電位の上昇及び下
降は大きなものとなり、入出力線ＩＯＴの電位は内部電
源電位Ｖｃｃに収束し、入出力線ＩＯＮの電位は接地電
位ＧＮＤに収束する。一方、動作が選択されたメモリセ
ルからのデータの読み出しの場合には、ビット線対の差
電位のセンスアンプ５による増幅が十分ではないため、
ビット線ＢＬＴの電位と入出力線ＩＯＴの電位との差が
小さく、入出力線ＩＯＴの電位の上昇は小さい。但し、
本実施例においては、プリチャージレベルである電圧Ｖ
ａがバランスレベルＶｂａｌよりも高いので、ビット線
ＢＬＮの電位と入出力線ＩＯＮの電位との差が大きくな
って、入出力線ＩＯＮの電位は大きく下降するので、十
分な入出力線ＩＯＴ及びＩＯＮの差電位が得られる。
ち下がると、入出力線ＩＯＴ及びＩＯＮの電位は、夫々
列選択回路４により選択された列をなすメモリセルに接
続されたビット線ＢＬＴ及びＢＬＮの電位に引きずられ
る。この結果、入出力線ＩＯＴの電位は上昇し、入出力
線ＩＯＮの電位は下降する。このときの動作が選択され
たメモリセルへのデータの書き込みであれば、ライトア
ンプ８による信号増幅があるので、各電位の上昇及び下
降は大きなものとなり、入出力線ＩＯＴの電位は内部電
源電位Ｖｃｃに収束し、入出力線ＩＯＮの電位は接地電
位ＧＮＤに収束する。一方、動作が選択されたメモリセ
ルからのデータの読み出しの場合には、ビット線対の差
電位のセンスアンプ５による増幅が十分ではないため、
ビット線ＢＬＴの電位と入出力線ＩＯＴの電位との差が
小さく、入出力線ＩＯＴの電位の上昇は小さい。但し、
本実施例においては、プリチャージレベルである電圧Ｖ
ａがバランスレベルＶｂａｌよりも高いので、ビット線
ＢＬＮの電位と入出力線ＩＯＮの電位との差が大きくな
って、入出力線ＩＯＮの電位は大きく下降するので、十
分な入出力線ＩＯＴ及びＩＯＮの差電位が得られる。
【００４８】また、最初のメモリセルからの読み出し又
はメモリセルへの書き込みが行われている間に、センス
指示信号ＳＥＳＴＰが立ち上がる。従って、次にプリチ
ャージ制御信号ＰＩＯが立ち上がると、トランジスタＴ
ｒ６ａ及びＴｒ６ｂが導通状態になり、トランジスタＴ
ｒ６ｃ及びＴｒ６ｄが非導通状態になる。この結果、入
出力線ＩＯＴ及びＩＯＮが電圧Ｖｂ（バランスレベルＶ
ｂａｌ）にプリチャージされる。このため、このプリチ
ャージ前の動作が書き込みであった場合であっても、入
出力線ＩＯＴ及びＩＯＮの電位は速やかに電圧Ｖｂ（バ
ランスレベルＶｂａｌ）に達する。
はメモリセルへの書き込みが行われている間に、センス
指示信号ＳＥＳＴＰが立ち上がる。従って、次にプリチ
ャージ制御信号ＰＩＯが立ち上がると、トランジスタＴ
ｒ６ａ及びＴｒ６ｂが導通状態になり、トランジスタＴ
ｒ６ｃ及びＴｒ６ｄが非導通状態になる。この結果、入
出力線ＩＯＴ及びＩＯＮが電圧Ｖｂ（バランスレベルＶ
ｂａｌ）にプリチャージされる。このため、このプリチ
ャージ前の動作が書き込みであった場合であっても、入
出力線ＩＯＴ及びＩＯＮの電位は速やかに電圧Ｖｂ（バ
ランスレベルＶｂａｌ）に達する。
【００４９】その後、プリチャージ制御信号ＰＩＯの立
ち上がり及び立ち下がりに同期してデータの書き込み又
は読み出しとプリチャージとが交互に行われる。
ち上がり及び立ち下がりに同期してデータの書き込み又
は読み出しとプリチャージとが交互に行われる。
【００５０】そして、クロック信号ＣＬＫが立ち上がっ
たときに制御信号／ＲＡＳがロウ、制御信号／ＣＡＳが
ハイ、制御信号／ＷＥがロウが入力されると、コマンド
デコーダ１１がプリチャージ命令ＰＲＥを出力し、これ
に遅延してワード線選択信号ＲＡＳＢが立ち上がる。す
ると、選択されていたワード線が非選択状態に戻り、メ
モリセルとビット線との接続が遮断される。その後、プ
リチャージ制御信号ＰＩＯは次のクロック信号ＣＬＫの
立ち下がりに同期してハイに固定され、読み出し及び書
き込みが終了する。また、ワード線選択信号ＲＡＳＢの
立ち上がりから一定の遅延の後、センス指示信号ＳＥＳ
ＴＰが立ち下がって入出力線ＩＯＴ及びＩＯＮが電圧Ｖ
ａにプリチャージされる。
たときに制御信号／ＲＡＳがロウ、制御信号／ＣＡＳが
ハイ、制御信号／ＷＥがロウが入力されると、コマンド
デコーダ１１がプリチャージ命令ＰＲＥを出力し、これ
に遅延してワード線選択信号ＲＡＳＢが立ち上がる。す
ると、選択されていたワード線が非選択状態に戻り、メ
モリセルとビット線との接続が遮断される。その後、プ
リチャージ制御信号ＰＩＯは次のクロック信号ＣＬＫの
立ち下がりに同期してハイに固定され、読み出し及び書
き込みが終了する。また、ワード線選択信号ＲＡＳＢの
立ち上がりから一定の遅延の後、センス指示信号ＳＥＳ
ＴＰが立ち下がって入出力線ＩＯＴ及びＩＯＮが電圧Ｖ
ａにプリチャージされる。
【００５１】このように、本実施例によれば、最初にプ
リチャージ制御信号ＰＩＯが立ち下がる直前の入出力線
ＩＯＴ及びＩＯＮのプリチャージレベルが電圧Ｖａとな
っているので、ビット線対の差電位がセンスアンプ５に
より十分に増幅されていなくても、入出力線ＩＯＴ及び
ＩＯＮ間の差電位を読み出し可能な程度まで大きなもの
とすることができる。また、その後最初にプリチャージ
制御信号ＰＩＯが立ち上がるまでに、センス指示信号Ｓ
ＥＳＴＰの立ち上がりにより入出力線ＩＯＴ及びＩＯＮ
のプリチャージレベルがバランスレベルＶｂａｌである
電圧Ｖｂに変更されるので、その後に書き込みが行われ
ても、その直後のプリチャージまでの時間ｔｂは極めて
短い。従って、センスアンプ５によるセンス開始からプ
リチャージ制御信号ＰＩＯの立ち下がりまでの時間ｔ
RCDを短縮しながら、連続書き込み時のバランスまでの
時間ｔｂを短縮してプリチャージ制御信号ＰＩＯの１周
期ｔ ckを短縮することができる。このため、クロック信
号ＣＬＫの高速化に対応することができる。
リチャージ制御信号ＰＩＯが立ち下がる直前の入出力線
ＩＯＴ及びＩＯＮのプリチャージレベルが電圧Ｖａとな
っているので、ビット線対の差電位がセンスアンプ５に
より十分に増幅されていなくても、入出力線ＩＯＴ及び
ＩＯＮ間の差電位を読み出し可能な程度まで大きなもの
とすることができる。また、その後最初にプリチャージ
制御信号ＰＩＯが立ち上がるまでに、センス指示信号Ｓ
ＥＳＴＰの立ち上がりにより入出力線ＩＯＴ及びＩＯＮ
のプリチャージレベルがバランスレベルＶｂａｌである
電圧Ｖｂに変更されるので、その後に書き込みが行われ
ても、その直後のプリチャージまでの時間ｔｂは極めて
短い。従って、センスアンプ５によるセンス開始からプ
リチャージ制御信号ＰＩＯの立ち下がりまでの時間ｔ
RCDを短縮しながら、連続書き込み時のバランスまでの
時間ｔｂを短縮してプリチャージ制御信号ＰＩＯの１周
期ｔ ckを短縮することができる。このため、クロック信
号ＣＬＫの高速化に対応することができる。
【００５２】また、従来のプリチャージレベルが常に高
く設定されている半導体記憶装置と比較すると、書き込
み後のバランスが容易になるので、動作電流を低減する
こともできる。
く設定されている半導体記憶装置と比較すると、書き込
み後のバランスが容易になるので、動作電流を低減する
こともできる。
【００５３】次に、本発明の第２の実施例について説明
する。第２の実施例においては、プリチャージ回路６に
センス指示信号ＳＥＳＴＰの代わりにカラム系活性化信
号ＹＢＳが入力される。図６は本発明の第２の実施例に
係る半導体記憶装置の構成を示すブロック図である。図
７は第２の実施例におけるカラム系活性化回路１３の構
成を示すブロック図である。図８は第２の実施例におけ
るプリチャージ回路６並びに入出力線ＩＯＴ及びＩＯＮ
を示すブロック図である。
する。第２の実施例においては、プリチャージ回路６に
センス指示信号ＳＥＳＴＰの代わりにカラム系活性化信
号ＹＢＳが入力される。図６は本発明の第２の実施例に
係る半導体記憶装置の構成を示すブロック図である。図
７は第２の実施例におけるカラム系活性化回路１３の構
成を示すブロック図である。図８は第２の実施例におけ
るプリチャージ回路６並びに入出力線ＩＯＴ及びＩＯＮ
を示すブロック図である。
【００５４】第２の実施例においては、カラム系活性化
回路１３に、リードライト制御信号ＲＷＣＭＤを入力す
る入力端子に入力端が接続された遅延回路１３ａ及びこ
の遅延回路１３ａの出力端に入力端が接続された遅延回
路１３ｂが設けられている。更に、遅延回路１３ａ及び
１３ｂの出力信号の否定論理積をとる否定論理積ゲート
ＮＡＮＤ１３及びこの否定論理積ゲートＮＡＮＤ１３の
出力信号を反転するインバータＩＶ１３が設けられてお
り、このインバータＩＶ１３の出力信号がカラム系活性
化信号ＹＢＳとなる。
回路１３に、リードライト制御信号ＲＷＣＭＤを入力す
る入力端子に入力端が接続された遅延回路１３ａ及びこ
の遅延回路１３ａの出力端に入力端が接続された遅延回
路１３ｂが設けられている。更に、遅延回路１３ａ及び
１３ｂの出力信号の否定論理積をとる否定論理積ゲート
ＮＡＮＤ１３及びこの否定論理積ゲートＮＡＮＤ１３の
出力信号を反転するインバータＩＶ１３が設けられてお
り、このインバータＩＶ１３の出力信号がカラム系活性
化信号ＹＢＳとなる。
【００５５】また、プリチャージ回路６については、図
６及び８に示すように、センス指示信号ＳＥＳＴＰでは
なくカラム系活性化信号ＹＢＳが入力されること以外
は、第１の実施例と同様に構成されている。
６及び８に示すように、センス指示信号ＳＥＳＴＰでは
なくカラム系活性化信号ＹＢＳが入力されること以外
は、第１の実施例と同様に構成されている。
【００５６】なお、遅延回路１３ａ及び１３ｂによる遅
延量は、リードライト制御信号ＲＷＣＭＤが立ち上がっ
てからカラム系活性化信号ＹＢＳが立ち上がるまでの時
間が、リードライト制御信号ＲＷＣＭＤが立ち上がって
から最初にプリチャージ制御信号ＰＩＯが立ち下がるま
での時間よりも長く、かつプリチャージ制御信号ＰＩＯ
が次に立ち上がるまでの時間よりも短くなるように設定
されている。また、カラム系活性化回路１３において、
カラム系活性化信号ＹＢＳが、リードライト制御信号Ｒ
ＷＣＭＤの立ち上がりからは遅く反応し、リードライト
制御信号ＲＷＣＭＤの立ち下がりからは比較的早く反応
するように遅延回路１３ａ及び１３ｂが設定されてい
る。但し、カラム系活性化信号ＹＢＳのリードライト制
御信号ＲＷＣＭＤの立ち上がりからの遅延量は、第１の
実施例におけるセンス指示信号ＳＥＳＴＰのワード線選
択信号ＲＡＳＢの立ち下がりからの遅延量よりも小さく
設定されている。
延量は、リードライト制御信号ＲＷＣＭＤが立ち上がっ
てからカラム系活性化信号ＹＢＳが立ち上がるまでの時
間が、リードライト制御信号ＲＷＣＭＤが立ち上がって
から最初にプリチャージ制御信号ＰＩＯが立ち下がるま
での時間よりも長く、かつプリチャージ制御信号ＰＩＯ
が次に立ち上がるまでの時間よりも短くなるように設定
されている。また、カラム系活性化回路１３において、
カラム系活性化信号ＹＢＳが、リードライト制御信号Ｒ
ＷＣＭＤの立ち上がりからは遅く反応し、リードライト
制御信号ＲＷＣＭＤの立ち下がりからは比較的早く反応
するように遅延回路１３ａ及び１３ｂが設定されてい
る。但し、カラム系活性化信号ＹＢＳのリードライト制
御信号ＲＷＣＭＤの立ち上がりからの遅延量は、第１の
実施例におけるセンス指示信号ＳＥＳＴＰのワード線選
択信号ＲＡＳＢの立ち下がりからの遅延量よりも小さく
設定されている。
【００５７】次に、上述のように構成された第２の実施
例の動作について説明する。図９は本発明の第２の実施
例に係る半導体記憶装置の動作を示すタイミングチャー
トである。なお、図９には、ＩＯ（Ｒｅａｄ）とＩＯ
（Ｗｒｉｔｅ）とを個別に記載しているが、これは各動
作のみが連続して行われる場合の電圧変化を分かりやす
くするためであり、読み出し動作と書き込み動作とが混
在していてもよい。また、第１の実施例と同様、以下に
示す動作は、メモリセルアレイ１において行をなしデー
タの書き込み又は読み出しが行われるメモリセルが選択
された後のものである。即ち、ワード線が選択された後
の動作である。更に、信号ＲＡＳＢ、ＲＷＣＭＤ、ＷＣ
ＭＤ、ＹＢＳ及びＷＥの変化は第２の実施例と第１及び
第３の実施例とで共通しており、信号ＷＣＭＤ及びＷＥ
の具体的な変化については、後述する。
例の動作について説明する。図９は本発明の第２の実施
例に係る半導体記憶装置の動作を示すタイミングチャー
トである。なお、図９には、ＩＯ（Ｒｅａｄ）とＩＯ
（Ｗｒｉｔｅ）とを個別に記載しているが、これは各動
作のみが連続して行われる場合の電圧変化を分かりやす
くするためであり、読み出し動作と書き込み動作とが混
在していてもよい。また、第１の実施例と同様、以下に
示す動作は、メモリセルアレイ１において行をなしデー
タの書き込み又は読み出しが行われるメモリセルが選択
された後のものである。即ち、ワード線が選択された後
の動作である。更に、信号ＲＡＳＢ、ＲＷＣＭＤ、ＷＣ
ＭＤ、ＹＢＳ及びＷＥの変化は第２の実施例と第１及び
第３の実施例とで共通しており、信号ＷＣＭＤ及びＷＥ
の具体的な変化については、後述する。
【００５８】クロック信号ＣＬＫが立ち上がったときに
制御信号／ＲＡＳがロウ、制御信号／ＣＡＳがハイ、制
御信号／ＷＥがハイであると、コマンドデコーダ１１は
動作命令ＡＣＴを出力する。
制御信号／ＲＡＳがロウ、制御信号／ＣＡＳがハイ、制
御信号／ＷＥがハイであると、コマンドデコーダ１１は
動作命令ＡＣＴを出力する。
【００５９】その後、クロック信号ＣＬＫが立ち上がっ
たときに制御信号／ＲＡＳがハイ、制御信号／ＣＡＳが
ロウ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１は書込命令Ｗを出力し、クロック信号ＣＬＫが立
ち上がったときに制御信号／ＲＡＳがハイ、制御信号／
ＣＡＳがロウ、制御信号／ＷＥがハイであると、コマン
ドデコーダ１１は読出命令Ｒを出力し、この命令の出力
から一定の遅延の後、リードライト制御信号ＲＷＣＭＤ
を立ち上げる。この時点では、カラム系活性化信号ＹＢ
Ｓがロウであるため、トランジスタＴｒ６ａ及びＴｒ６
ｂが非導通状態にあり、トランジスタＴｒ６ｃ及びＴｒ
６ｄが導通状態にあり、入出力線ＩＯＴ及びＩＯＮは電
圧Ｖａにプリチャージされる。
たときに制御信号／ＲＡＳがハイ、制御信号／ＣＡＳが
ロウ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１は書込命令Ｗを出力し、クロック信号ＣＬＫが立
ち上がったときに制御信号／ＲＡＳがハイ、制御信号／
ＣＡＳがロウ、制御信号／ＷＥがハイであると、コマン
ドデコーダ１１は読出命令Ｒを出力し、この命令の出力
から一定の遅延の後、リードライト制御信号ＲＷＣＭＤ
を立ち上げる。この時点では、カラム系活性化信号ＹＢ
Ｓがロウであるため、トランジスタＴｒ６ａ及びＴｒ６
ｂが非導通状態にあり、トランジスタＴｒ６ｃ及びＴｒ
６ｄが導通状態にあり、入出力線ＩＯＴ及びＩＯＮは電
圧Ｖａにプリチャージされる。
【００６０】次いで、プリチャージ制御信号ＰＩＯが立
ち下がると、入出力線ＩＯＴ及びＩＯＮの電位は、夫々
列選択回路４により選択された列をなすメモリセルに接
続されたビット線ＢＬＴ及びＢＬＮの電位に引きずられ
る。この結果、入出力線ＩＯＴの電位は上昇し、入出力
線ＩＯＮの電位は下降する。このときの動作が選択され
たメモリセルへのデータの書き込みであれば、ライトア
ンプ８による信号増幅があるので、各電位の上昇及び下
降は大きなものとなり、入出力線ＩＯＴの電位は内部電
源電位Ｖｃｃに収束し、入出力線ＩＯＮの電位は接地電
位ＧＮＤに収束する。また、動作が選択されたメモリセ
ルからのデータの読み出しの場合であっても、第１の実
施例と同様に、ビット線ＢＬＮの電位と入出力線ＩＯＮ
の電位との差が大きくなって、入出力線ＩＯＮの電位は
大きく下降するので、十分な入出力線ＩＯＴ及びＩＯＮ
の差電位が得られる。
ち下がると、入出力線ＩＯＴ及びＩＯＮの電位は、夫々
列選択回路４により選択された列をなすメモリセルに接
続されたビット線ＢＬＴ及びＢＬＮの電位に引きずられ
る。この結果、入出力線ＩＯＴの電位は上昇し、入出力
線ＩＯＮの電位は下降する。このときの動作が選択され
たメモリセルへのデータの書き込みであれば、ライトア
ンプ８による信号増幅があるので、各電位の上昇及び下
降は大きなものとなり、入出力線ＩＯＴの電位は内部電
源電位Ｖｃｃに収束し、入出力線ＩＯＮの電位は接地電
位ＧＮＤに収束する。また、動作が選択されたメモリセ
ルからのデータの読み出しの場合であっても、第１の実
施例と同様に、ビット線ＢＬＮの電位と入出力線ＩＯＮ
の電位との差が大きくなって、入出力線ＩＯＮの電位は
大きく下降するので、十分な入出力線ＩＯＴ及びＩＯＮ
の差電位が得られる。
【００６１】また、最初のメモリセルからの読み出し又
はメモリセルへの書き込みが行われている間に、カラム
系活性化信号ＹＢＳが立ち上がる。従って、次にプリチ
ャージ制御信号ＰＩＯが立ち上がると、トランジスタＴ
ｒ６ａ及びＴｒ６ｂが導通状態になり、トランジスタＴ
ｒ６ｃ及びＴｒ６ｄが非導通状態になる。この結果、入
出力線ＩＯＴ及びＩＯＮが電圧Ｖｂ（バランスレベルＶ
ｂａｌ）にプリチャージされる。このため、このプリチ
ャージ前の動作が書き込みであった場合であっても、入
出力線ＩＯＴ及びＩＯＮの電位は速やかに電圧Ｖｂ（バ
ランスレベルｖｂａｌ）に達する。
はメモリセルへの書き込みが行われている間に、カラム
系活性化信号ＹＢＳが立ち上がる。従って、次にプリチ
ャージ制御信号ＰＩＯが立ち上がると、トランジスタＴ
ｒ６ａ及びＴｒ６ｂが導通状態になり、トランジスタＴ
ｒ６ｃ及びＴｒ６ｄが非導通状態になる。この結果、入
出力線ＩＯＴ及びＩＯＮが電圧Ｖｂ（バランスレベルＶ
ｂａｌ）にプリチャージされる。このため、このプリチ
ャージ前の動作が書き込みであった場合であっても、入
出力線ＩＯＴ及びＩＯＮの電位は速やかに電圧Ｖｂ（バ
ランスレベルｖｂａｌ）に達する。
【００６２】その後、プリチャージ制御信号ＰＩＯの立
ち上がり及び立ち下がりに同期してデータの書き込み又
は読み出しとプリチャージとが交互に行われる。
ち上がり及び立ち下がりに同期してデータの書き込み又
は読み出しとプリチャージとが交互に行われる。
【００６３】そして、クロック信号ＣＬＫが立ち上がっ
たときに制御信号／ＲＡＳがロウ、制御信号／ＣＡＳが
ハイ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１がプリチャージ命令ＰＲＥを出力し、これに遅延
して制御信号ＲＷＣＭＤが立ち下がる。その後、プリチ
ャージ制御信号ＰＩＯは次のクロック信号ＣＬＫの立ち
下がりに同期してハイに固定され、読み出し及び書き込
みが終了する。また、リードライト制御信号ＲＷＣＭＤ
の立ち下がりから一定の遅延の後、カラム系活性化信号
ＹＢＳが立ち下がって入出力線ＩＯＴ及びＩＯＮが電圧
Ｖａにプリチャージされる。
たときに制御信号／ＲＡＳがロウ、制御信号／ＣＡＳが
ハイ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１がプリチャージ命令ＰＲＥを出力し、これに遅延
して制御信号ＲＷＣＭＤが立ち下がる。その後、プリチ
ャージ制御信号ＰＩＯは次のクロック信号ＣＬＫの立ち
下がりに同期してハイに固定され、読み出し及び書き込
みが終了する。また、リードライト制御信号ＲＷＣＭＤ
の立ち下がりから一定の遅延の後、カラム系活性化信号
ＹＢＳが立ち下がって入出力線ＩＯＴ及びＩＯＮが電圧
Ｖａにプリチャージされる。
【００６４】このように、本実施例によっても、最初に
プリチャージ制御信号ＰＩＯが立ち下がる直前の入出力
線ＩＯＴ及びＩＯＮのプリチャージレベルが電圧Ｖａと
なっており、かつ最初の動作開始からその後最初にプリ
チャージ制御信号ＰＩＯが立ち上がるまでに、入出力線
ＩＯＴ及びＩＯＮのプリチャージレベルがバランスレベ
ルＶｂａｌである電圧Ｖｂに変更されるので、センスア
ンプ５によるセンス開始からプリチャージ制御信号ＰＩ
Ｏの立ち下がりまでの時間ｔRCDを短縮しながら、連続
書き込み時のバランスまでの時間ｔｂを短縮してプリチ
ャージ制御信号ＰＩＯの１周期ｔckを短縮することがで
きる。従って、クロック信号ＣＬＫの高速化に対応する
ことができる。
プリチャージ制御信号ＰＩＯが立ち下がる直前の入出力
線ＩＯＴ及びＩＯＮのプリチャージレベルが電圧Ｖａと
なっており、かつ最初の動作開始からその後最初にプリ
チャージ制御信号ＰＩＯが立ち上がるまでに、入出力線
ＩＯＴ及びＩＯＮのプリチャージレベルがバランスレベ
ルＶｂａｌである電圧Ｖｂに変更されるので、センスア
ンプ５によるセンス開始からプリチャージ制御信号ＰＩ
Ｏの立ち下がりまでの時間ｔRCDを短縮しながら、連続
書き込み時のバランスまでの時間ｔｂを短縮してプリチ
ャージ制御信号ＰＩＯの１周期ｔckを短縮することがで
きる。従って、クロック信号ＣＬＫの高速化に対応する
ことができる。
【００６５】次に、本発明の第３の実施例について説明
する。第３の実施例においては、プリチャージ回路６に
信号ＳＥＳＴＰ又はＹＢＳの代わりにライトイネーブル
信号ＷＥが入力される。図１０は本発明の第３の実施例
に係る半導体記憶装置の構成を示すブロック図である。
図１１は第３の実施例におけるライトイネーブル回路１
４の構成を示すブロック図である。図１２は第３の実施
例におけるプリチャージ回路６並びに入出力線ＩＯＴ及
びＩＯＮを示すブロック図である。
する。第３の実施例においては、プリチャージ回路６に
信号ＳＥＳＴＰ又はＹＢＳの代わりにライトイネーブル
信号ＷＥが入力される。図１０は本発明の第３の実施例
に係る半導体記憶装置の構成を示すブロック図である。
図１１は第３の実施例におけるライトイネーブル回路１
４の構成を示すブロック図である。図１２は第３の実施
例におけるプリチャージ回路６並びに入出力線ＩＯＴ及
びＩＯＮを示すブロック図である。
【００６６】第３の実施例においては、ライトイネーブ
ル回路１４に、ライト制御信号ＷＣＭＤを入力する入力
端子に入力端が接続された遅延回路１４ａが設けられて
いる。この遅延回路１４ａの出力信号がライトイネーブ
ル信号ＷＥとなる。
ル回路１４に、ライト制御信号ＷＣＭＤを入力する入力
端子に入力端が接続された遅延回路１４ａが設けられて
いる。この遅延回路１４ａの出力信号がライトイネーブ
ル信号ＷＥとなる。
【００６７】また、プリチャージ回路６については、図
１０及び１２に示すように、信号ＳＥＳＴＰ又はＹＢＳ
ではなくライトイネーブル信号ＷＥが入力されること以
外は、第１及び第２の実施例と同様に構成されている。
１０及び１２に示すように、信号ＳＥＳＴＰ又はＹＢＳ
ではなくライトイネーブル信号ＷＥが入力されること以
外は、第１及び第２の実施例と同様に構成されている。
【００６８】なお、遅延回路１４ａによる遅延量は、最
初の動作が書き込みだった場合にライト制御信号ＷＣＭ
Ｄが立ち上がってからライトイネーブル信号ＷＥが立ち
上がるまでの時間が、ライト制御信号ＷＣＭＤが立ち上
がってから最初にプリチャージ制御信号ＰＩＯが立ち下
がるまでの時間よりも長く、かつプリチャージ制御信号
ＰＩＯが次に立ち上がるまでの時間よりも短くなるよう
に設定されている。
初の動作が書き込みだった場合にライト制御信号ＷＣＭ
Ｄが立ち上がってからライトイネーブル信号ＷＥが立ち
上がるまでの時間が、ライト制御信号ＷＣＭＤが立ち上
がってから最初にプリチャージ制御信号ＰＩＯが立ち下
がるまでの時間よりも長く、かつプリチャージ制御信号
ＰＩＯが次に立ち上がるまでの時間よりも短くなるよう
に設定されている。
【００６９】次に、上述のように構成された第３の実施
例の動作について説明する。図１３は本発明の第２の実
施例に係る半導体記憶装置の動作を示す図であって、
（ａ）はデータの連続書き込み動作を示すタイミングチ
ャート、（ｂ）はデータの連続読み出し動作を示すタイ
ミングチャートである。なお、図１３（ａ）及び（ｂ）
には、ＩＯ（Ｗｒｉｔｅ）とＩＯ（Ｒｅａｄ）とを個別
に記載しているが、これは各動作のみが行われる場合の
電圧変化を分かりやすくするためであり、実際には読み
出し動作と書き込み動作とが混在していてもよい。ま
た、第１及び第２の実施例と同様、以下に示す動作は、
メモリセルアレイ１において行をなしデータの書き込み
又は読み出しが行われるメモリセルが選択された後のも
のである。即ち、ワード線が選択された後の動作であ
る。
例の動作について説明する。図１３は本発明の第２の実
施例に係る半導体記憶装置の動作を示す図であって、
（ａ）はデータの連続書き込み動作を示すタイミングチ
ャート、（ｂ）はデータの連続読み出し動作を示すタイ
ミングチャートである。なお、図１３（ａ）及び（ｂ）
には、ＩＯ（Ｗｒｉｔｅ）とＩＯ（Ｒｅａｄ）とを個別
に記載しているが、これは各動作のみが行われる場合の
電圧変化を分かりやすくするためであり、実際には読み
出し動作と書き込み動作とが混在していてもよい。ま
た、第１及び第２の実施例と同様、以下に示す動作は、
メモリセルアレイ１において行をなしデータの書き込み
又は読み出しが行われるメモリセルが選択された後のも
のである。即ち、ワード線が選択された後の動作であ
る。
【００７０】連続書き込み及び連続読み出しのいずれで
あっても、クロック信号ＣＬＫが立ち上がったときに制
御信号／ＲＡＳがロウ、制御信号／ＣＡＳがハイ、制御
信号／ＷＥがハイであると、コマンドデコーダ１１は動
作命令ＡＣＴを出力する。
あっても、クロック信号ＣＬＫが立ち上がったときに制
御信号／ＲＡＳがロウ、制御信号／ＣＡＳがハイ、制御
信号／ＷＥがハイであると、コマンドデコーダ１１は動
作命令ＡＣＴを出力する。
【００７１】その後、連続書き込みの場合には、図１３
（ａ）に示すように、クロック信号ＣＬＫが立ち上がっ
たときに制御信号／ＲＡＳがハイ、制御信号／ＣＡＳが
ロウ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１は書込命令ＷＲＴを出力し、この命令の出力から
一定の遅延の後、ライト制御信号ＷＣＭＤを立ち上げ
る。この時点では、ライトイネーブル信号ＷＥがロウで
あるため、トランジスタＴｒ６ａ及びＴｒ６ｂが非導通
状態にあり、トランジスタＴｒ６ｃ及びＴｒ６ｄが導通
状態にあり、入出力線ＩＯＴ及びＩＯＮは電圧Ｖａにプ
リチャージされる。
（ａ）に示すように、クロック信号ＣＬＫが立ち上がっ
たときに制御信号／ＲＡＳがハイ、制御信号／ＣＡＳが
ロウ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１は書込命令ＷＲＴを出力し、この命令の出力から
一定の遅延の後、ライト制御信号ＷＣＭＤを立ち上げ
る。この時点では、ライトイネーブル信号ＷＥがロウで
あるため、トランジスタＴｒ６ａ及びＴｒ６ｂが非導通
状態にあり、トランジスタＴｒ６ｃ及びＴｒ６ｄが導通
状態にあり、入出力線ＩＯＴ及びＩＯＮは電圧Ｖａにプ
リチャージされる。
【００７２】次いで、プリチャージ制御信号ＰＩＯが立
ち下がると、入出力線ＩＯＴ及びＩＯＮの電位は、夫々
列選択回路４により選択された列をなすメモリセルに接
続されたビット線ＢＬＴ及びＢＬＮの電位に引きずられ
る。この結果、入出力線ＩＯＴの電位は上昇し、入出力
線ＩＯＮの電位は下降する。このとき、ライトアンプ８
による信号増幅があるので、各電位の上昇及び下降は大
きなものとなり、入出力線ＩＯＴの電位は内部電源電位
Ｖｃｃに収束し、入出力線ＩＯＮの電位は接地電位ＧＮ
Ｄに収束する。
ち下がると、入出力線ＩＯＴ及びＩＯＮの電位は、夫々
列選択回路４により選択された列をなすメモリセルに接
続されたビット線ＢＬＴ及びＢＬＮの電位に引きずられ
る。この結果、入出力線ＩＯＴの電位は上昇し、入出力
線ＩＯＮの電位は下降する。このとき、ライトアンプ８
による信号増幅があるので、各電位の上昇及び下降は大
きなものとなり、入出力線ＩＯＴの電位は内部電源電位
Ｖｃｃに収束し、入出力線ＩＯＮの電位は接地電位ＧＮ
Ｄに収束する。
【００７３】また、最初のメモリセルへの書き込みが行
われている間に、ライトイネーブル信号ＷＥが立ち上が
る。従って、次にプリチャージ制御信号ＰＩＯが立ち上
がると、トランジスタＴｒ６ａ及びＴｒ６ｂが導通状態
になり、トランジスタＴｒ６ｃ及びＴｒ６ｄが非導通状
態になる。この結果、入出力線ＩＯＴ及びＩＯＮが電圧
Ｖｂ（バランスレベルＶｂａｌ）にプリチャージされ
る。このため、このプリチャージ前の動作が書き込みで
あっても、入出力線ＩＯＴ及びＩＯＮの電位は速やかに
電圧Ｖｂ（バランスレベルＶｂａｌ）に達する。
われている間に、ライトイネーブル信号ＷＥが立ち上が
る。従って、次にプリチャージ制御信号ＰＩＯが立ち上
がると、トランジスタＴｒ６ａ及びＴｒ６ｂが導通状態
になり、トランジスタＴｒ６ｃ及びＴｒ６ｄが非導通状
態になる。この結果、入出力線ＩＯＴ及びＩＯＮが電圧
Ｖｂ（バランスレベルＶｂａｌ）にプリチャージされ
る。このため、このプリチャージ前の動作が書き込みで
あっても、入出力線ＩＯＴ及びＩＯＮの電位は速やかに
電圧Ｖｂ（バランスレベルＶｂａｌ）に達する。
【００７４】その後、プリチャージ制御信号ＰＩＯの立
ち上がり及び立ち下がりに同期してデータの読み出しと
プリチャージとが交互に行われる。
ち上がり及び立ち下がりに同期してデータの読み出しと
プリチャージとが交互に行われる。
【００７５】そして、クロック信号ＣＬＫが立ち上がっ
たときに制御信号／ＲＡＳがロウ、制御信号／ＣＡＳが
ハイ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１がプリチャージ命令ＰＲＥを出力し、これに遅延
してライト制御信号ＷＣＭＤが立ち下がる。その後、プ
リチャージ制御信号ＰＩＯは次のクロック信号ＣＬＫの
立ち下がりに同期してハイに固定され、連続書き込みが
終了する。また、ライト制御信号ＷＣＭＤの立ち下がり
から一定の遅延の後、ライトイネーブル信号ＷＥが立ち
下がって入出力線ＩＯＴ及びＩＯＮが電圧Ｖａにプリチ
ャージされる。
たときに制御信号／ＲＡＳがロウ、制御信号／ＣＡＳが
ハイ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１がプリチャージ命令ＰＲＥを出力し、これに遅延
してライト制御信号ＷＣＭＤが立ち下がる。その後、プ
リチャージ制御信号ＰＩＯは次のクロック信号ＣＬＫの
立ち下がりに同期してハイに固定され、連続書き込みが
終了する。また、ライト制御信号ＷＣＭＤの立ち下がり
から一定の遅延の後、ライトイネーブル信号ＷＥが立ち
下がって入出力線ＩＯＴ及びＩＯＮが電圧Ｖａにプリチ
ャージされる。
【００７６】一方、連続読み出しの場合には、図１３
（ｂ）に示すように、クロック信号ＣＬＫが立ち上がっ
たときに制御信号／ＲＡＳがハイ、制御信号／ＣＡＳが
ロウ、制御信号／ＷＥがハイであると、コマンドデコー
ダ１１が読出命令ＲＥＡＤを出力する。この時点では、
ライトイネーブル信号ＷＥがロウであるため、トランジ
スタＴｒ６ａ及びＴｒ６ｂが非導通状態にあり、トラン
ジスタＴｒ６ｃ及びＴｒ６ｄが導通状態にあり、入出力
線ＩＯＴ及びＩＯＮは電圧Ｖａにプリチャージされる。
（ｂ）に示すように、クロック信号ＣＬＫが立ち上がっ
たときに制御信号／ＲＡＳがハイ、制御信号／ＣＡＳが
ロウ、制御信号／ＷＥがハイであると、コマンドデコー
ダ１１が読出命令ＲＥＡＤを出力する。この時点では、
ライトイネーブル信号ＷＥがロウであるため、トランジ
スタＴｒ６ａ及びＴｒ６ｂが非導通状態にあり、トラン
ジスタＴｒ６ｃ及びＴｒ６ｄが導通状態にあり、入出力
線ＩＯＴ及びＩＯＮは電圧Ｖａにプリチャージされる。
【００７７】次いで、プリチャージ制御信号ＰＩＯが立
ち下がると、入出力線ＩＯＴ及びＩＯＮの電位は、夫々
列選択回路４により選択された列をなすメモリセルに接
続されたビット線ＢＬＴ及びＢＬＮの電位に引きずられ
る。この結果、入出力線ＩＯＴの電位は上昇し、入出力
線ＩＯＮの電位は下降する。このとき、第１及び第２の
実施例と同様に、ビット線ＢＬＮの電位と入出力線ＩＯ
Ｎの電位との差が大きくなって、入出力線ＩＯＮの電位
は大きく下降するので、十分な入出力線ＩＯＴ及びＩＯ
Ｎの差電位が得られる。
ち下がると、入出力線ＩＯＴ及びＩＯＮの電位は、夫々
列選択回路４により選択された列をなすメモリセルに接
続されたビット線ＢＬＴ及びＢＬＮの電位に引きずられ
る。この結果、入出力線ＩＯＴの電位は上昇し、入出力
線ＩＯＮの電位は下降する。このとき、第１及び第２の
実施例と同様に、ビット線ＢＬＮの電位と入出力線ＩＯ
Ｎの電位との差が大きくなって、入出力線ＩＯＮの電位
は大きく下降するので、十分な入出力線ＩＯＴ及びＩＯ
Ｎの差電位が得られる。
【００７８】その後、プリチャージ制御信号ＰＩＯの立
ち上がり及び立ち下がりに同期してデータの書き込みと
プリチャージとが交互に行われる。この間、ライトイネ
ーブル信号ＷＥが立ち上がることはないため、プリチャ
ージレベルは常時電圧Ｖａとなる。
ち上がり及び立ち下がりに同期してデータの書き込みと
プリチャージとが交互に行われる。この間、ライトイネ
ーブル信号ＷＥが立ち上がることはないため、プリチャ
ージレベルは常時電圧Ｖａとなる。
【００７９】そして、クロック信号ＣＬＫが立ち上がっ
たときに制御信号／ＲＡＳがロウ、制御信号／ＣＡＳが
ハイ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１がプリチャージ命令ＰＲＥを出力し、プリチャー
ジ制御信号ＰＩＯは次のクロック信号ＣＬＫの立ち下が
りに同期してハイに固定され、連続読み出しが終了す
る。そして、入出力線ＩＯＴ及びＩＯＮが電圧Ｖａにプ
リチャージされる。
たときに制御信号／ＲＡＳがロウ、制御信号／ＣＡＳが
ハイ、制御信号／ＷＥがロウであると、コマンドデコー
ダ１１がプリチャージ命令ＰＲＥを出力し、プリチャー
ジ制御信号ＰＩＯは次のクロック信号ＣＬＫの立ち下が
りに同期してハイに固定され、連続読み出しが終了す
る。そして、入出力線ＩＯＴ及びＩＯＮが電圧Ｖａにプ
リチャージされる。
【００８０】このように、本実施例によっても、最初に
プリチャージ制御信号ＰＩＯが立ち下がる直前の入出力
線ＩＯＴ及びＩＯＮのプリチャージレベルが電圧Ｖａと
なっており、かつ最初の書き込み動作開始からその後最
初にプリチャージ制御信号ＰＩＯが立ち上がるまでに、
入出力線ＩＯＴ及びＩＯＮのプリチャージレベルがバラ
ンスレベルＶｂａｌである電圧Ｖｂに変更されるので、
センスアンプ５によるセンス開始からプリチャージ制御
信号ＰＩＯの立ち下がりまでの時間ｔRCDを短縮しなが
ら、連続書き込み時のバランスまでの時間ｔｂを短縮し
てプリチャージ制御信号ＰＩＯの１周期ｔckを短縮する
ことができる。従って、クロック信号ＣＬＫの高速化に
対応することができる。
プリチャージ制御信号ＰＩＯが立ち下がる直前の入出力
線ＩＯＴ及びＩＯＮのプリチャージレベルが電圧Ｖａと
なっており、かつ最初の書き込み動作開始からその後最
初にプリチャージ制御信号ＰＩＯが立ち上がるまでに、
入出力線ＩＯＴ及びＩＯＮのプリチャージレベルがバラ
ンスレベルＶｂａｌである電圧Ｖｂに変更されるので、
センスアンプ５によるセンス開始からプリチャージ制御
信号ＰＩＯの立ち下がりまでの時間ｔRCDを短縮しなが
ら、連続書き込み時のバランスまでの時間ｔｂを短縮し
てプリチャージ制御信号ＰＩＯの１周期ｔckを短縮する
ことができる。従って、クロック信号ＣＬＫの高速化に
対応することができる。
【００８１】なお、第１乃至第３の実施例においては、
書き込み後のプリチャージレベルを書き込み時のバラン
スレベルとしているが、本発明においては、これに限定
されるものではなく、書き込み後のプリチャージレベル
を内部回路に供給される電圧の半分の電圧としてもよ
い。
書き込み後のプリチャージレベルを書き込み時のバラン
スレベルとしているが、本発明においては、これに限定
されるものではなく、書き込み後のプリチャージレベル
を内部回路に供給される電圧の半分の電圧としてもよ
い。
【００８２】また、これらの実施例においては、入出力
線ＩＯＴの電位が上昇し、入出力線ＩＯＮの電位が下降
する場合の動作について説明しているが、書き込まれる
データ及び読み出されるデータに応じて電位が上昇又は
下降する入出力線が入れ替わる場合もある。但し、この
場合においても、両者は相補関係にある。
線ＩＯＴの電位が上昇し、入出力線ＩＯＮの電位が下降
する場合の動作について説明しているが、書き込まれる
データ及び読み出されるデータに応じて電位が上昇又は
下降する入出力線が入れ替わる場合もある。但し、この
場合においても、両者は相補関係にある。
【００８３】
【発明の効果】以上詳述したように、本発明によれば、
入出力線対のプリチャージレベルを複数の電圧から選択
する選択手段をプリチャージ回路に設けているので、最
初のデータの読み出し時とデータの読み出し後とでプリ
チャージレベルを切替えることができる。従って、最初
のデータの読み出し時には入出力線対の差電位が大きく
なるようにし、データの読み出し後にはバランスを容易
に行うことができるようにすれば、クロック信号を高速
化しても、これに追従することができる。更に、従来の
プリチャージレベルが常に高く設定されているものと比
較すると、書き込み後のバランスが容易になるので、動
作電流を低減することもできる。
入出力線対のプリチャージレベルを複数の電圧から選択
する選択手段をプリチャージ回路に設けているので、最
初のデータの読み出し時とデータの読み出し後とでプリ
チャージレベルを切替えることができる。従って、最初
のデータの読み出し時には入出力線対の差電位が大きく
なるようにし、データの読み出し後にはバランスを容易
に行うことができるようにすれば、クロック信号を高速
化しても、これに追従することができる。更に、従来の
プリチャージレベルが常に高く設定されているものと比
較すると、書き込み後のバランスが容易になるので、動
作電流を低減することもできる。
【図１】本発明の第１の実施例に係る半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】ＰＩＯ生成回路におけるプリチャージ制御信号
ＰＩＯの生成を示すタイミングチャートである。
ＰＩＯの生成を示すタイミングチャートである。
【図３】第１の実施例におけるセンスイネーブル回路１
２の構成を示すブロック図である。
２の構成を示すブロック図である。
【図４】第１の実施例におけるプリチャージ回路６並び
に入出力線ＩＯＴ及びＩＯＮを示すブロック図である。
に入出力線ＩＯＴ及びＩＯＮを示すブロック図である。
【図５】本発明の第１の実施例に係る半導体記憶装置の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図６】本発明の第２の実施例に係る半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図７】第２の実施例におけるカラム系活性化回路１３
の構成を示すブロック図である。
の構成を示すブロック図である。
【図８】第２の実施例におけるプリチャージ回路６並び
に入出力線ＩＯＴ及びＩＯＮを示すブロック図である。
に入出力線ＩＯＴ及びＩＯＮを示すブロック図である。
【図９】本発明の第２の実施例に係る半導体記憶装置の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図１０】本発明の第３の実施例に係る半導体記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１１】第３の実施例におけるライトイネーブル回路
１４の構成を示すブロック図である。
１４の構成を示すブロック図である。
【図１２】第３の実施例におけるプリチャージ回路６並
びに入出力線ＩＯＴ及びＩＯＮを示すブロック図であ
る。
びに入出力線ＩＯＴ及びＩＯＮを示すブロック図であ
る。
【図１３】（ａ）及び（ｂ）は本発明の第２の実施例に
係る半導体記憶装置の動作を示すタイミングチャートで
ある。
係る半導体記憶装置の動作を示すタイミングチャートで
ある。
【図１４】従来の半導体記憶装置におけるプリチャージ
回路を示す回路図である。
回路を示す回路図である。
【図１５】（ａ）及び（ｂ）は従来の半導体記憶装置の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
１；メモリセルアレイ ２；Ｘデコーダ ３；Ｙデコーダ ４；列選択回路 ５；センスアンプ ６；プリチャージ回路 ７；データアンプ ８；ライトアンプ ９；データ出力回路 １０；データ入力回路 １１；コマンドデコーダ １２；センスイネーブル回路 １３；カラム系活性化回路 １４；ライトイネーブル回路 １５；ＰＩＯ生成回路 １６；ＣＬＫ生成回路
Claims (7)
- 【請求項１】 メモリセルアレイと、このメモリセルア
レイにおいて列をなす複数個のメモリセルが共通接続さ
れた複数のビット線対と、前記複数のビット線対が共通
接続された入出力線対と、この入出力線対をプリチャー
ジするプリチャージ回路と、を有し、前記プリチャージ
回路は、前記入出力線対のプリチャージレベルを複数の
電圧から選択する選択手段を有することを特徴とする半
導体記憶装置。 - 【請求項２】 前記選択手段は、前記メモリセルアレイ
において行をなしデータの書き込み又は読み出しが行わ
れる複数個のメモリセルが選択されてから最初に前記書
き込み又は読み出しが行われる前までの前記プリチャー
ジレベルを第１のレベルとし、書き込み終了後から次の
データの書き込み又は読み出しまでの前記プリチャージ
レベルを第２のレベルとするものであることを特徴とす
る請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１のレベルをＶａ、前記第２のレ
ベルをＶｂ、データの書き込み時における前記入出力線
対の差電位の中心電位をＶｂａｌとすると、数式│Ｖａ
−Ｖｂａｌ│により得られる値は、数式│Ｖｂ−Ｖｂａ
ｌ│により得られる値よりも大きいことを特徴とする請
求項２に記載の半導体記憶装置。 - 【請求項４】 前記第１のレベルＶｂは、前記中心電位
Ｖｂａｌと等しいことを特徴とする請求項３に記載の半
導体記憶装置。 - 【請求項５】 前記第２のレベルは、内部回路に供給さ
れる電圧の半分の電圧であることを特徴とする請求項２
に記載の半導体記憶装置。 - 【請求項６】 前記第１のレベルは、内部回路に供給さ
れる電圧を降圧して得られた電圧であることを特徴とす
る請求項２に記載の半導体記憶装置。 - 【請求項７】 前記選択手段は、前記メモリセルアレイ
において行をなしデータの書き込み又は読み出しが行わ
れる複数個のメモリセルが選択されてから２回目以降の
前記書き込み又は読み出しが行われた後の前記プリチャ
ージレベルを前記第２のレベルとするものであることを
特徴とする請求項２乃至６のいずれか１項に記載の半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37254199A JP3447640B2 (ja) | 1999-12-28 | 1999-12-28 | 半導体記憶装置 |
| DE10064537A DE10064537A1 (de) | 1999-12-28 | 2000-12-22 | Halbleiterspeichervorrichtung |
| KR10-2000-0082593A KR100414414B1 (ko) | 1999-12-28 | 2000-12-27 | 반도체 기억장치 |
| US09/750,882 US6545922B2 (en) | 1999-12-28 | 2000-12-28 | Semiconductor memory device |
| TW089128251A TW472363B (en) | 1999-12-28 | 2000-12-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37254199A JP3447640B2 (ja) | 1999-12-28 | 1999-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001184866A true JP2001184866A (ja) | 2001-07-06 |
| JP3447640B2 JP3447640B2 (ja) | 2003-09-16 |
Family
ID=18500620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37254199A Expired - Fee Related JP3447640B2 (ja) | 1999-12-28 | 1999-12-28 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3447640B2 (ja) |
| KR (1) | KR100414414B1 (ja) |
| DE (1) | DE10064537A1 (ja) |
| TW (1) | TW472363B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030049003A (ko) * | 2001-12-13 | 2003-06-25 | 삼성전자주식회사 | 공유된 입출력 라인을 프리차지할 수 있는 반도체 메모리장치 |
| KR100762905B1 (ko) | 2006-06-30 | 2007-10-08 | 주식회사 하이닉스반도체 | 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 |
| US8213248B2 (en) | 2009-03-06 | 2012-07-03 | Samsung Electronics Co., Ltd. | Semiconductor memory device having improved local input/output line precharge scheme |
Families Citing this family (4)
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|---|---|---|---|---|
| US7959395B2 (en) * | 2002-07-22 | 2011-06-14 | Brooks Automation, Inc. | Substrate processing apparatus |
| KR100762906B1 (ko) | 2006-06-30 | 2007-10-08 | 주식회사 하이닉스반도체 | 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 |
| DE102007004638A1 (de) * | 2007-01-30 | 2008-08-07 | Qimonda Ag | Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines Datenpfads in einem Halbleiterspeicher |
| TWI423256B (zh) * | 2008-10-29 | 2014-01-11 | Etron Technology Inc | 資料感測裝置與方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940001644B1 (ko) | 1991-05-24 | 1994-02-28 | 삼성전자 주식회사 | 메모리 장치의 입출력 라인 프리차아지 방법 |
| JP3100849B2 (ja) * | 1994-11-11 | 2000-10-23 | 株式会社東芝 | 半導体記憶装置 |
| JP3672633B2 (ja) * | 1995-09-07 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体メモリ装置 |
| JP3359209B2 (ja) * | 1995-11-29 | 2002-12-24 | シャープ株式会社 | 半導体記憶装置及びメモリアクセス方法 |
| KR19980037951A (ko) * | 1996-11-22 | 1998-08-05 | 김광호 | 입출력 라인 프리차지 회로 |
| KR100224685B1 (ko) * | 1997-01-30 | 1999-10-15 | 윤종용 | 비트라인 제어회로 및 방법 |
| JP3088340B2 (ja) * | 1997-06-18 | 2000-09-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| KR100295041B1 (ko) * | 1998-02-28 | 2001-07-12 | 윤종용 | 프리차지제어회로를구비하는반도체장치및프리차지방법 |
| KR100301811B1 (ko) * | 1998-03-13 | 2001-09-22 | 김영환 | 칼럼 선택 회로 |
| DE19844479C1 (de) * | 1998-09-28 | 2000-04-13 | Siemens Ag | Integrierter Speicher mit einem differentiellen Leseverstärker |
| JP3913377B2 (ja) * | 1998-11-04 | 2007-05-09 | 富士通株式会社 | 半導体記憶装置 |
| JP2000231791A (ja) * | 1998-12-10 | 2000-08-22 | Fujitsu Ltd | 半導体記憶装置及びデータバスのリセット方法 |
| KR100290286B1 (ko) * | 1999-02-05 | 2001-05-15 | 윤종용 | 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치 |
| KR20000066730A (ko) * | 1999-04-20 | 2000-11-15 | 김영환 | 메모리의 워드라인 구동회로 |
| KR100343138B1 (ko) * | 1999-06-25 | 2002-07-05 | 윤종용 | 기입 마스킹 기능을 갖는 반도체 메모리 장치 및 그 기입 마스킹 방법 |
| US6366512B1 (en) * | 2000-11-30 | 2002-04-02 | Global Unichip Corporation | Error write protection circuit used in semiconductor memory device |
-
1999
- 1999-12-28 JP JP37254199A patent/JP3447640B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-22 DE DE10064537A patent/DE10064537A1/de not_active Withdrawn
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- 2000-12-28 TW TW089128251A patent/TW472363B/zh not_active IP Right Cessation
- 2000-12-28 US US09/750,882 patent/US6545922B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030049003A (ko) * | 2001-12-13 | 2003-06-25 | 삼성전자주식회사 | 공유된 입출력 라인을 프리차지할 수 있는 반도체 메모리장치 |
| KR100762905B1 (ko) | 2006-06-30 | 2007-10-08 | 주식회사 하이닉스반도체 | 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 |
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