JPH11328958A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11328958A JPH11328958A JP10137255A JP13725598A JPH11328958A JP H11328958 A JPH11328958 A JP H11328958A JP 10137255 A JP10137255 A JP 10137255A JP 13725598 A JP13725598 A JP 13725598A JP H11328958 A JPH11328958 A JP H11328958A
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【課題】 書き込み時間の高速化を図り、安定して動作
することができる半導体記憶装置を提供する。 【解決手段】 バランス制御信号ＰＩＯをライトアンプ
１２とＹスイッチ（ＹＳＷ）の間のＷＩ／Ｏ線対１１１
ｂに設けられたトランジスタに印加してＷＩ／Ｏ線対１
１１ｂをバランスする。Ｙスイッチ（ＹＳＷ）及び書き
込みデータの切り替え時にバランス処理を行うことによ
り、前のデータを誤って書き込むことを防止でき、さら
に書込み処理の高速化を図ることができる。
することができる半導体記憶装置を提供する。 【解決手段】 バランス制御信号ＰＩＯをライトアンプ
１２とＹスイッチ（ＹＳＷ）の間のＷＩ／Ｏ線対１１１
ｂに設けられたトランジスタに印加してＷＩ／Ｏ線対１
１１ｂをバランスする。Ｙスイッチ（ＹＳＷ）及び書き
込みデータの切り替え時にバランス処理を行うことによ
り、前のデータを誤って書き込むことを防止でき、さら
に書込み処理の高速化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、外部入力されるクロック信号に同期して動
作し、書き込み速度の安定と高速化を図る半導体記憶装
置に関する。
関し、特に、外部入力されるクロック信号に同期して動
作し、書き込み速度の安定と高速化を図る半導体記憶装
置に関する。
【０００２】
【従来の技術】従来から、電子回路を用いたシステムの
高速化に伴い、半導体記憶装置の高速化が要求されてい
る。この要求に対応する手段の一つとして、外部入力さ
れるクロック信号に同期して動作する同期式の半導体記
億装置が提案されている。この様な半導体装置は、外部
入力されるクロック信号に同期して記憶動作をさせるも
ので、最も多く用いられている半導体記憶装置として、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の一
種であるシンクロナスダイナミックランダムアクセスメ
モリ（以下、ＳＤＲＡＭという）が多く用いられてい
る。
高速化に伴い、半導体記憶装置の高速化が要求されてい
る。この要求に対応する手段の一つとして、外部入力さ
れるクロック信号に同期して動作する同期式の半導体記
億装置が提案されている。この様な半導体装置は、外部
入力されるクロック信号に同期して記憶動作をさせるも
ので、最も多く用いられている半導体記憶装置として、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の一
種であるシンクロナスダイナミックランダムアクセスメ
モリ（以下、ＳＤＲＡＭという）が多く用いられてい
る。
【０００３】図５は、従来の半導体装置であるＳＤＲＡ
Ｍの回路構成を示す。このＳＤＲＡＭは、クロック信号
発生回路１０１、コマンドデコーダー１０２、モードレ
ジスタ１０３、行アドレスバッファ１０４、列アドレス
バッファ１０５、制御回路１０６、メモリセル１０７、
行デコーダー１０８、列デコーダー１０９、センスアン
プ１１０、Ｉ／Ｏ線対１１１、データ制御回路１１２、
データバス１１３、ラッチ回路１１４、及び入出カバッ
ファ１１５で構成されている。行アドレスバッファ１０
４には、リフレッシュカウンタ回路（図示せず）が、列
アドレスパッファ回路１０５には、パーストカウンタ回
路（図示せず）が内蔵されている。
Ｍの回路構成を示す。このＳＤＲＡＭは、クロック信号
発生回路１０１、コマンドデコーダー１０２、モードレ
ジスタ１０３、行アドレスバッファ１０４、列アドレス
バッファ１０５、制御回路１０６、メモリセル１０７、
行デコーダー１０８、列デコーダー１０９、センスアン
プ１１０、Ｉ／Ｏ線対１１１、データ制御回路１１２、
データバス１１３、ラッチ回路１１４、及び入出カバッ
ファ１１５で構成されている。行アドレスバッファ１０
４には、リフレッシュカウンタ回路（図示せず）が、列
アドレスパッファ回路１０５には、パーストカウンタ回
路（図示せず）が内蔵されている。
【０００４】次に、図５に示した従来の半導体装置であ
るＳＤＲＡＭの基本的な動作について説明する。ＳＤＲ
ＡＭの内部動作は、外部から入力されるクロック信号Ｃ
ＬＫに同期して行われる。すなわち、外部入力されるク
ロック信号ＣＬＫの立ち上がり時に、その他の外部入力
信号（例えぱ、ＣＳＢ入力、ＲＡＳＢ入力、ＣＡＳＢ入
力、ＷＥＢ入力等）の電気的レベルが、ハイ（Ｈ）レペ
ルであるか、ロー（Ｌ）レペルであるかの組み合わせに
より、列アドレス制御動作、行アドレス制御動作、書き
込み動作、または読み出し動作等の動作内容が決定され
る。これら外部入力信号の組み合わせをコマンドと呼
ぶ。前述した外部入力信号はコマンドデコーダー１０２
に入力され、コマンドデコーダー１０２から内部動作制
御信号が制御回路１０５に出力される
るＳＤＲＡＭの基本的な動作について説明する。ＳＤＲ
ＡＭの内部動作は、外部から入力されるクロック信号Ｃ
ＬＫに同期して行われる。すなわち、外部入力されるク
ロック信号ＣＬＫの立ち上がり時に、その他の外部入力
信号（例えぱ、ＣＳＢ入力、ＲＡＳＢ入力、ＣＡＳＢ入
力、ＷＥＢ入力等）の電気的レベルが、ハイ（Ｈ）レペ
ルであるか、ロー（Ｌ）レペルであるかの組み合わせに
より、列アドレス制御動作、行アドレス制御動作、書き
込み動作、または読み出し動作等の動作内容が決定され
る。これら外部入力信号の組み合わせをコマンドと呼
ぶ。前述した外部入力信号はコマンドデコーダー１０２
に入力され、コマンドデコーダー１０２から内部動作制
御信号が制御回路１０５に出力される
【０００５】データの書き込みを行う時は、まず最初に
外部入力信号としてアクティブコマンドが入力され、外
部入力されたアドレス信号を行アドレスバッファ１０４
で行アドレスとしてラッチし、行デコーダー１０８でデ
コードして行アドレスを決定し、メモリセル１０７のワ
ード線（図示せず）を選択する。次に、外部入力として
ライトコマンドを入力し、外部入力されるアドレス信号
を列アドレスパッファ１０５で列アドレスとしてラッチ
し、列デコーダー１０９でデコードして列アドレスを決
定し、メモリセル１０７のＹスイッチ（図示せず）を選
択し、外部入力される書き込みデータをメモリセル１０
７に書き込む。最後に、外部入力信号としてプリチャー
ジコマンドを入力し、アクティブコマンドで選択された
ワード線を非選択状態にして、回路動作をスタンパイ状
態とする。データの読み出しを行う時は、アクティブコ
マンドを入力して行アドレスを決定した後、外部入力信
号としてリードコマンドを入力する。以降の動作は書き
込み時と同じように行われる。
外部入力信号としてアクティブコマンドが入力され、外
部入力されたアドレス信号を行アドレスバッファ１０４
で行アドレスとしてラッチし、行デコーダー１０８でデ
コードして行アドレスを決定し、メモリセル１０７のワ
ード線（図示せず）を選択する。次に、外部入力として
ライトコマンドを入力し、外部入力されるアドレス信号
を列アドレスパッファ１０５で列アドレスとしてラッチ
し、列デコーダー１０９でデコードして列アドレスを決
定し、メモリセル１０７のＹスイッチ（図示せず）を選
択し、外部入力される書き込みデータをメモリセル１０
７に書き込む。最後に、外部入力信号としてプリチャー
ジコマンドを入力し、アクティブコマンドで選択された
ワード線を非選択状態にして、回路動作をスタンパイ状
態とする。データの読み出しを行う時は、アクティブコ
マンドを入力して行アドレスを決定した後、外部入力信
号としてリードコマンドを入力する。以降の動作は書き
込み時と同じように行われる。
【０００６】図６は、図５のセンスアンプ１１０、及び
データ制御回路１１２を示す。データ制御回路１１２と
センスアンプ１１０はディジット線対４７、読み出し用
Ｉ／Ｏ線対（ＲＩ／Ｏ線対）１１１ａ、及び書き込み用
Ｉ／Ｏ線対（ＷＩ／Ｏ線対）１１１ｂで接続され、列ア
ドレス選択信号Ｙスイッチ（ＹＳＷ）をゲート入力とす
るトランジスタＮ４１、Ｎ４２がディジット線対４７に
設けられ、読み出し時にハイレベルとなるΦ２信号をゲ
ート入力とするトランスファゲートトランジスタＮ４
３、Ｎ４４がＲＩ／Ｏ線対１１１ａに設けられ、書き込
み時にハイレベルとなるΦ３信号をゲート入力とするト
ランスファゲートトランジスタＮ４５、Ｎ４６がＷＩ／
Ｏ線対１１１ｂに設けられている。
データ制御回路１１２を示す。データ制御回路１１２と
センスアンプ１１０はディジット線対４７、読み出し用
Ｉ／Ｏ線対（ＲＩ／Ｏ線対）１１１ａ、及び書き込み用
Ｉ／Ｏ線対（ＷＩ／Ｏ線対）１１１ｂで接続され、列ア
ドレス選択信号Ｙスイッチ（ＹＳＷ）をゲート入力とす
るトランジスタＮ４１、Ｎ４２がディジット線対４７に
設けられ、読み出し時にハイレベルとなるΦ２信号をゲ
ート入力とするトランスファゲートトランジスタＮ４
３、Ｎ４４がＲＩ／Ｏ線対１１１ａに設けられ、書き込
み時にハイレベルとなるΦ３信号をゲート入力とするト
ランスファゲートトランジスタＮ４５、Ｎ４６がＷＩ／
Ｏ線対１１１ｂに設けられている。
【０００７】データ制御回路１１２は、Ｐ型トランジス
タＰ４１、データアンプ４１、ライトアンブ４２、リー
ドライトバス対４３、及びデータ選択回路４４を備えて
いる。Ｐ型トランジスタＰ４１は、Ｌレベルのパランス
制御信号ＰＩＯによってオンし、ＲＩ／Ｏ線対１１１ａ
のＴｒｕｅとＮｏｔの逆データＴ／Ｎを等しくする。バ
ランス動作を行う。
タＰ４１、データアンプ４１、ライトアンブ４２、リー
ドライトバス対４３、及びデータ選択回路４４を備えて
いる。Ｐ型トランジスタＰ４１は、Ｌレベルのパランス
制御信号ＰＩＯによってオンし、ＲＩ／Ｏ線対１１１ａ
のＴｒｕｅとＮｏｔの逆データＴ／Ｎを等しくする。バ
ランス動作を行う。
【０００８】ここで、ＲＩ／Ｏ線対１１１ａ及びＷＩ／
Ｏ線対１１１ｂでＩ／Ｏ線対１１１（図５）を構成して
いる。また、データ選択回路４４は、多数のＩ／Ｏ線対
１１１から所定のＩ／Ｏ線対１１１を選択するものであ
り、データバス１１３を介してラッチ回路１１４（図
５）と接続されている。
Ｏ線対１１１ｂでＩ／Ｏ線対１１１（図５）を構成して
いる。また、データ選択回路４４は、多数のＩ／Ｏ線対
１１１から所定のＩ／Ｏ線対１１１を選択するものであ
り、データバス１１３を介してラッチ回路１１４（図
５）と接続されている。
【０００９】図７は、図６で示した構成における書き込
み動作のタイミングチャートを示す。まず、時刻ｔ１
で、前述のアクティブコマンドを入力する。アクティブ
コマンドは、ＲＡＳＢ入力とＣＳＢ入力（図示せず）を
Ｌレベルにする組み合わせの信号である。この時、ＡＤ
Ｄ信号のＸＡ１によって行アドレスが決定されている。
ライトコマンドは、ＣＡＳＢ入力とＷＥＢ入力をＬレベ
ルにする組み合わせの信号である。時刻ｔ２で、ライト
コマンドが入力されると、これを受けてΦ３信号がＨレ
ベルとなる。この時に列アドレスも同時に入力される。
このアドレスはＡＤＤ信号のＹＡ１に相当し、時刻ｔ２
のＣＬＫの立ち上がりでラッチされる。ＹＡ２、ＹＡ
３、・・・は、列アドレスパッファ１０５（図５）内の
アドレスバーストカウンタから出力されたアドレスであ
り、ＣＬＫの立ち上がり毎に列アドレスバッファ１０５
にラッチされる。時刻ｔ３で、書き込み動作が終了した
際には、前述したプリチャージコマンド（ＲＡＳＢ、Ｗ
ＥＢ、ＣＳＢ＝Ｌレベル）を入力する。これを受けて、
Φ３信号はＬレベルとなる。
み動作のタイミングチャートを示す。まず、時刻ｔ１
で、前述のアクティブコマンドを入力する。アクティブ
コマンドは、ＲＡＳＢ入力とＣＳＢ入力（図示せず）を
Ｌレベルにする組み合わせの信号である。この時、ＡＤ
Ｄ信号のＸＡ１によって行アドレスが決定されている。
ライトコマンドは、ＣＡＳＢ入力とＷＥＢ入力をＬレベ
ルにする組み合わせの信号である。時刻ｔ２で、ライト
コマンドが入力されると、これを受けてΦ３信号がＨレ
ベルとなる。この時に列アドレスも同時に入力される。
このアドレスはＡＤＤ信号のＹＡ１に相当し、時刻ｔ２
のＣＬＫの立ち上がりでラッチされる。ＹＡ２、ＹＡ
３、・・・は、列アドレスパッファ１０５（図５）内の
アドレスバーストカウンタから出力されたアドレスであ
り、ＣＬＫの立ち上がり毎に列アドレスバッファ１０５
にラッチされる。時刻ｔ３で、書き込み動作が終了した
際には、前述したプリチャージコマンド（ＲＡＳＢ、Ｗ
ＥＢ、ＣＳＢ＝Ｌレベル）を入力する。これを受けて、
Φ３信号はＬレベルとなる。
【００１０】以下に、ＹＡ２の列アドレスによってＹス
イッチ（ＹＳＷ）（図６）が選択されたものと仮定す
る。勿論、ＹＡ１及びＹＡ３の列アドレスによって図６
以外のディジット線対が選択されている。図５及び図６
において、書き込まれるデータは、ＤＱ（データキュ
ー）から入力され、入出カバッファ１１５を介してラッ
チ回路１１４でラッチされる。その後、データ選択回路
４４及びライトアンプ４２を経て、Ｗｌ／Ｏ線対１１１
ｂから、選択されたＹスイッチ（ＹＳＷ）が接続されて
いるトランジスタＮ４１またはＮ４２を介して、ディジ
ット線対４７にデータが書き込まれる。この時、Φ３信
号はＨレベル、Φ２信号はＬレベルになっているため、
ＰＩＯ信号によってバランス動作があってもＷＩ／Ｏ線
対１１１ｂへの影響はない。このとき、ＷＩ／Ｏ線対１
１１ｂには、ＹＡ１の列アドレスによって選択された他
のディジット線対を介してメモリセル１０７ヘ書き込ま
れたＬレベルのデータが残っている。
イッチ（ＹＳＷ）（図６）が選択されたものと仮定す
る。勿論、ＹＡ１及びＹＡ３の列アドレスによって図６
以外のディジット線対が選択されている。図５及び図６
において、書き込まれるデータは、ＤＱ（データキュ
ー）から入力され、入出カバッファ１１５を介してラッ
チ回路１１４でラッチされる。その後、データ選択回路
４４及びライトアンプ４２を経て、Ｗｌ／Ｏ線対１１１
ｂから、選択されたＹスイッチ（ＹＳＷ）が接続されて
いるトランジスタＮ４１またはＮ４２を介して、ディジ
ット線対４７にデータが書き込まれる。この時、Φ３信
号はＨレベル、Φ２信号はＬレベルになっているため、
ＰＩＯ信号によってバランス動作があってもＷＩ／Ｏ線
対１１１ｂへの影響はない。このとき、ＷＩ／Ｏ線対１
１１ｂには、ＹＡ１の列アドレスによって選択された他
のディジット線対を介してメモリセル１０７ヘ書き込ま
れたＬレベルのデータが残っている。
【００１１】以上の様な書き込み動作において、ＹＡ２
アドレスによって選択されたディジット線対４７の動作
は、対応するメモリセル１０７に記憶されている前デー
タＡと、次の書き込みデータＢと、ＷＩ／Ｏ線対１１１
ｂに残っているデータＣによって決定される。図７は、
メモリセル１０７に記憶されている前データＡがＨＩＧ
Ｈ（ハイ）データ、次の書き込みデータＢがＨＩＧＨデ
ータ、ＷＩ／Ｏ線対１１１ｂに残っているデータＣがＬ
ＯＷ（ロー）データであることを示している。
アドレスによって選択されたディジット線対４７の動作
は、対応するメモリセル１０７に記憶されている前デー
タＡと、次の書き込みデータＢと、ＷＩ／Ｏ線対１１１
ｂに残っているデータＣによって決定される。図７は、
メモリセル１０７に記憶されている前データＡがＨＩＧ
Ｈ（ハイ）データ、次の書き込みデータＢがＨＩＧＨデ
ータ、ＷＩ／Ｏ線対１１１ｂに残っているデータＣがＬ
ＯＷ（ロー）データであることを示している。
【００１２】図７において、前述したように、時刻ｔ１
でアクティブコマンドが入力される。この時、行アドレ
スＸＡ１が入力され、行アドレスバッファ１０４でラッ
チされる。これによって、行デコーダー１０８からメモ
リセル１０７のワード線（図示せず）を選択する。これ
を受けてＤ／ＤＢ線対４７にはそれまでメモリセル１０
７に記憶されていたデータＡが出力され、センスアンプ
１１０にて増幅される。従って、列アドレスＹＡ２によ
って選択されたＹスイッチ（ＹＳＷ）がＨレベルになっ
た時、Ｄ／ＤＢはセルデータが増幅された値になってお
り、その値はＨレベルとなる。
でアクティブコマンドが入力される。この時、行アドレ
スＸＡ１が入力され、行アドレスバッファ１０４でラッ
チされる。これによって、行デコーダー１０８からメモ
リセル１０７のワード線（図示せず）を選択する。これ
を受けてＤ／ＤＢ線対４７にはそれまでメモリセル１０
７に記憶されていたデータＡが出力され、センスアンプ
１１０にて増幅される。従って、列アドレスＹＡ２によ
って選択されたＹスイッチ（ＹＳＷ）がＨレベルになっ
た時、Ｄ／ＤＢはセルデータが増幅された値になってお
り、その値はＨレベルとなる。
【００１３】この状態の時にＨデータを書き込むとディ
ジット線対４７は次のように動作する。Ｙスイッチ（Ｙ
ＳＷ）がＨＩＧＨレベルになった時、同時にリードライ
トバス対（以下ＲＷＢＳという）４３のデータも切り替
えるようなタイミングになっており、列アドレスＹＡ１
で選択されるメモリセル１０７に書き込まれたデータ
Ｃ’（ＬＯＷデータ）から、列アドレスＹＡ２で選択さ
れるメモリセル１０７に書き込むデータＢ’（ＨＩＧＨ
データ）に切り替わる。ここで、ＲＷＢＳ４３のデータ
をあまり早く切り替えると前のＹスイッチ（ＹＳＷ）で
選尺されているメモリセル１０７に次のデータＢ、Ｂ’
を書き込んでしまう可能性があるため、Ｙスイッチ（Ｙ
ＳＷ）がＨＩＧＨレベルになるタイミングと同時に切り
替わるように設定されている。
ジット線対４７は次のように動作する。Ｙスイッチ（Ｙ
ＳＷ）がＨＩＧＨレベルになった時、同時にリードライ
トバス対（以下ＲＷＢＳという）４３のデータも切り替
えるようなタイミングになっており、列アドレスＹＡ１
で選択されるメモリセル１０７に書き込まれたデータ
Ｃ’（ＬＯＷデータ）から、列アドレスＹＡ２で選択さ
れるメモリセル１０７に書き込むデータＢ’（ＨＩＧＨ
データ）に切り替わる。ここで、ＲＷＢＳ４３のデータ
をあまり早く切り替えると前のＹスイッチ（ＹＳＷ）で
選尺されているメモリセル１０７に次のデータＢ、Ｂ’
を書き込んでしまう可能性があるため、Ｙスイッチ（Ｙ
ＳＷ）がＨＩＧＨレベルになるタイミングと同時に切り
替わるように設定されている。
【００１４】ここで、ＷＩ／Ｏ線対１１１ｂは、メモリ
セル１０７の領域で多数のディジット線対４７と接続さ
れているため配線負荷は大きい。従って、ＲＷＢＳ４３
のデータが切り替わってから所定の時間遅延してＷＩ／
Ｏ線対１１１ｂのデータが切り替わる。このため、列ア
ドレスＹＡ２によって選択されたＹスイッチ（ＹＳＷ）
がＨＩＧＨレペルになった時、ＷＩ／Ｏ線対１１１ｂは
まだ前の書き込みデータＣ（ここではＬＯＷデータ）が
残っている状態となっている。この時、ディジット線対
４７には、ＷＩ／Ｏ線対１１１ｂに残っているＬＯＷデ
ータが伝わるため、ＨレベルからＬレベルヘ変化する。
その後、指定の書き込みデータ（ここではＨＩＧＨデー
タ）に切り替わるので、再びＨレペルヘと変化する。図
７において、時刻ｔ２ａのＣＬＫから書き込み完了時間
ｔｗを設定することによって、ディジット線対４７に本
来書き込まれない逆データ（ＬＯＷデータ）が書き込ま
れるのを防止している。
セル１０７の領域で多数のディジット線対４７と接続さ
れているため配線負荷は大きい。従って、ＲＷＢＳ４３
のデータが切り替わってから所定の時間遅延してＷＩ／
Ｏ線対１１１ｂのデータが切り替わる。このため、列ア
ドレスＹＡ２によって選択されたＹスイッチ（ＹＳＷ）
がＨＩＧＨレペルになった時、ＷＩ／Ｏ線対１１１ｂは
まだ前の書き込みデータＣ（ここではＬＯＷデータ）が
残っている状態となっている。この時、ディジット線対
４７には、ＷＩ／Ｏ線対１１１ｂに残っているＬＯＷデ
ータが伝わるため、ＨレベルからＬレベルヘ変化する。
その後、指定の書き込みデータ（ここではＨＩＧＨデー
タ）に切り替わるので、再びＨレペルヘと変化する。図
７において、時刻ｔ２ａのＣＬＫから書き込み完了時間
ｔｗを設定することによって、ディジット線対４７に本
来書き込まれない逆データ（ＬＯＷデータ）が書き込ま
れるのを防止している。
【００１５】図８は、メモリセル１０７に記憶されてい
た前データＡがＬＯＷデータである場合を示す。Ｙスイ
ッチ（ＹＳＷ）、ＲＷＢＳ４３、及びＷＩ／Ｏ線対１１
１ｂのデータ切り替わりタイミングは、図７と同様であ
る。ここで、図７と異なる点は、ディジット線対４７の
前データＡがＬＯＷデータであるということであり、こ
の時の書き込み完了時間ｔｗは、時刻ｔ２ａのＣＬＫか
ら、ＷＩ／Ｏ線対１１１ｂのデータＢが伝わってディジ
ット線対４７がＬレベルからＨレベルに変わるまでであ
る。
た前データＡがＬＯＷデータである場合を示す。Ｙスイ
ッチ（ＹＳＷ）、ＲＷＢＳ４３、及びＷＩ／Ｏ線対１１
１ｂのデータ切り替わりタイミングは、図７と同様であ
る。ここで、図７と異なる点は、ディジット線対４７の
前データＡがＬＯＷデータであるということであり、こ
の時の書き込み完了時間ｔｗは、時刻ｔ２ａのＣＬＫか
ら、ＷＩ／Ｏ線対１１１ｂのデータＢが伝わってディジ
ット線対４７がＬレベルからＨレベルに変わるまでであ
る。
【００１６】
【発明が解決しようとする課題】しかし、従来の半導体
記憶装置によると、メモリセルに記憶されているデータ
のレベルに関係なく、他のメモリセルに書き込んだ後Ｗ
Ｉ／Ｏ線対に残っているデータと反対のデータを書き込
もうとするとき、Ｙスイッチがオンしてから所定の時間
だけ遅れてＷＩ／Ｏ線対上のデータが残っていたデータ
から書き込もうとするデータに切り替わるため、書き込
み完了時間が長くなり、書き込み動作の安定化と高速化
を阻害していた。
記憶装置によると、メモリセルに記憶されているデータ
のレベルに関係なく、他のメモリセルに書き込んだ後Ｗ
Ｉ／Ｏ線対に残っているデータと反対のデータを書き込
もうとするとき、Ｙスイッチがオンしてから所定の時間
だけ遅れてＷＩ／Ｏ線対上のデータが残っていたデータ
から書き込もうとするデータに切り替わるため、書き込
み完了時間が長くなり、書き込み動作の安定化と高速化
を阻害していた。
【００１７】従って、本発明の目的は、書き込み時間の
高速化を図り、安定して動作することができる半導体記
憶装置を提供することである。
高速化を図り、安定して動作することができる半導体記
憶装置を提供することである。
【００１８】
【課題を解決するための手段】本発明は、以上に述べた
目的を実現するため、書き込み用Ｉ／Ｏ線対からディジ
ット線対に供給されたデータをメモリセルに書き込む半
導体記憶装置において、書き込み用Ｉ／Ｏ線対の各線間
を接続して各線のレベルを等しくするバランス手段と、
バランス手段にバランス信号を供給してバランス手段を
動作させる制御手段を備えたことを特徴とする半導体記
憶装置を提供する。
目的を実現するため、書き込み用Ｉ／Ｏ線対からディジ
ット線対に供給されたデータをメモリセルに書き込む半
導体記憶装置において、書き込み用Ｉ／Ｏ線対の各線間
を接続して各線のレベルを等しくするバランス手段と、
バランス手段にバランス信号を供給してバランス手段を
動作させる制御手段を備えたことを特徴とする半導体記
憶装置を提供する。
【００１９】また、上記目的を実現するため、書き込み
用Ｉ／Ｏ線対からディジット線対に供給されたデータを
メモリセルに書き込み、メモリセルから読み出したデー
タをディジット線対から読み出し用Ｉ／Ｏ線対へ出力す
る半導体記憶装置において、書き込み用Ｉ／Ｏ線対の各
線間を接続して各線のレベルを等しくする第１のバラン
ス手段と、読み出し用Ｉ／Ｏ線対の各線を接続して各線
のレベルを等しくする第２のバランス手段と、第１およ
び第２のバランス手段にバランス信号を供給して第１お
よび第２のバランス手段を動作させる制御手段を備えた
ことを特徴とする半導体記憶装置を提供する。
用Ｉ／Ｏ線対からディジット線対に供給されたデータを
メモリセルに書き込み、メモリセルから読み出したデー
タをディジット線対から読み出し用Ｉ／Ｏ線対へ出力す
る半導体記憶装置において、書き込み用Ｉ／Ｏ線対の各
線間を接続して各線のレベルを等しくする第１のバラン
ス手段と、読み出し用Ｉ／Ｏ線対の各線を接続して各線
のレベルを等しくする第２のバランス手段と、第１およ
び第２のバランス手段にバランス信号を供給して第１お
よび第２のバランス手段を動作させる制御手段を備えた
ことを特徴とする半導体記憶装置を提供する。
【００２０】また、上記目的を実現するため、書き込み
用Ｉ／Ｏ線対からディジット線対に供給されたデータを
メモリセルに書き込み、メモリセルから読み出したデー
タをディジット線対から読み出し用Ｉ／Ｏ線対へ出力す
る半導体記憶装置において、書き込み用Ｉ／Ｏ線対、及
び読み出し用Ｉ／Ｏ線対を並列にしてディジット線対へ
接続する共通のスイッチ手段と、共通のスイッチ手段
と、書き込み用Ｉ／Ｏ線対と読み出し用Ｉ／Ｏ線対の共
通接続点を接続する線対の各線間を接続してそれぞれの
Ｉ／Ｏ線対の各線のレベルを等しくする共通のバランス
手段と、共通のバランス手段にバランス信号を供給して
共通のバランス手段を動作させる制御手段を備えたこと
を特徴とする半導体記憶装置を提供する。
用Ｉ／Ｏ線対からディジット線対に供給されたデータを
メモリセルに書き込み、メモリセルから読み出したデー
タをディジット線対から読み出し用Ｉ／Ｏ線対へ出力す
る半導体記憶装置において、書き込み用Ｉ／Ｏ線対、及
び読み出し用Ｉ／Ｏ線対を並列にしてディジット線対へ
接続する共通のスイッチ手段と、共通のスイッチ手段
と、書き込み用Ｉ／Ｏ線対と読み出し用Ｉ／Ｏ線対の共
通接続点を接続する線対の各線間を接続してそれぞれの
Ｉ／Ｏ線対の各線のレベルを等しくする共通のバランス
手段と、共通のバランス手段にバランス信号を供給して
共通のバランス手段を動作させる制御手段を備えたこと
を特徴とする半導体記憶装置を提供する。
【００２１】
【発明の実施の形態】以下本発明の半導体記憶装置を詳
細に説明する。
細に説明する。
【００２２】図１は、本発明の半導体記憶装置のセンス
アンプ１１０、及びデータ制御回路１１２を示す。デー
タ制御回路１１２とセンスアンプ１１０はディジット線
対１７、ＲＩ／Ｏ線対１１１ａ、及びＷＩ／Ｏ線対１１
１ｂで接続され、列アドレス選択信号Ｙスイッチ（ＹＳ
Ｗ）をゲート入力とするトランジスタＮ１１、Ｎ１２が
ディジット線対１７に設けられ、読み出し時にハイレペ
ルとなるΦ２信号をゲート入力とするトランスファゲー
トトランジスタＮ１３、Ｎ１４がＲＩ／Ｏ線対１１１ａ
に設けられ、書き込み時にハイレペルとなるΦ３信号を
ゲート入力とするトランスファゲートトランジスタＮ１
５、Ｎ１６がＷＩ／Ｏ線対１１１ｂに設けられている。
アンプ１１０、及びデータ制御回路１１２を示す。デー
タ制御回路１１２とセンスアンプ１１０はディジット線
対１７、ＲＩ／Ｏ線対１１１ａ、及びＷＩ／Ｏ線対１１
１ｂで接続され、列アドレス選択信号Ｙスイッチ（ＹＳ
Ｗ）をゲート入力とするトランジスタＮ１１、Ｎ１２が
ディジット線対１７に設けられ、読み出し時にハイレペ
ルとなるΦ２信号をゲート入力とするトランスファゲー
トトランジスタＮ１３、Ｎ１４がＲＩ／Ｏ線対１１１ａ
に設けられ、書き込み時にハイレペルとなるΦ３信号を
ゲート入力とするトランスファゲートトランジスタＮ１
５、Ｎ１６がＷＩ／Ｏ線対１１１ｂに設けられている。
【００２３】データ制御回路１１２は、Ｐ型トランジス
タＰ１１、Ｐ１２、データアンプ１１、ライトアンブ１
２、リードライトバス対１３、及びデータ選択回路１４
を備えている。
タＰ１１、Ｐ１２、データアンプ１１、ライトアンブ１
２、リードライトバス対１３、及びデータ選択回路１４
を備えている。
【００２４】Ｐ型トランジスタＰ１１は、バランス制御
信号ＰＩＯによってＲＩ／Ｏ線対１１１ａをバランス
し、Ｐ型トランジスタＰ１２は、バランス制御信号ＰＩ
ＯによってＷＩ／Ｏ線対１１１ｂをバランスする。
信号ＰＩＯによってＲＩ／Ｏ線対１１１ａをバランス
し、Ｐ型トランジスタＰ１２は、バランス制御信号ＰＩ
ＯによってＷＩ／Ｏ線対１１１ｂをバランスする。
【００２５】図２は、本発明の半導体記憶装置の書き込
み動作のタイミングチャートを示す。図２において、Ｃ
ＬＫ信号よりΦ３信号、及びＲＷＢＳ（リードライトバ
ス）Ｔ／Ｎまでの信号動作は従来と同じである。ＰＩＯ
信号は、Ｉ／Ｏ線対１１１ａ、１１１ｂをバランス動作
させる信号であり、ＣＬＫ信号と同期して発生し、ショ
ット型の信号が出力される。本発明では、ＰｌＯ信号が
ＬＯＷ期間中にＩ／Ｏ線対１１１ａ、１１１ｂをバラン
スするようにしている。ここで、バランス動作とは、対
の逆データとなっているＴＲＵＥ線とＮＯＴ線を接続さ
せて等しいレベルにすることをいう。これによって、Ｒ
Ｉ／Ｏ線対１１１ａ、ＷＩ／Ｏ線対１１１ｂ上のデータ
の切り替えが確実に行われる。
み動作のタイミングチャートを示す。図２において、Ｃ
ＬＫ信号よりΦ３信号、及びＲＷＢＳ（リードライトバ
ス）Ｔ／Ｎまでの信号動作は従来と同じである。ＰＩＯ
信号は、Ｉ／Ｏ線対１１１ａ、１１１ｂをバランス動作
させる信号であり、ＣＬＫ信号と同期して発生し、ショ
ット型の信号が出力される。本発明では、ＰｌＯ信号が
ＬＯＷ期間中にＩ／Ｏ線対１１１ａ、１１１ｂをバラン
スするようにしている。ここで、バランス動作とは、対
の逆データとなっているＴＲＵＥ線とＮＯＴ線を接続さ
せて等しいレベルにすることをいう。これによって、Ｒ
Ｉ／Ｏ線対１１１ａ、ＷＩ／Ｏ線対１１１ｂ上のデータ
の切り替えが確実に行われる。
【００２６】図２において、Φ３信号の立ち上がりに同
期してＰＩＯ信号がＬＯＷレベルになり、トランジスタ
Ｐ１２のオンによってＷＩ／Ｏ線対１１１ｂをバランス
する。次に、アドレス信号ＸＡ１とＹＡ１によって他の
メモリセルがアクセスされ、ＬＯＷレベルのデータが書
き込まれる。そのデータはＲＷＢＳ線対１３上にＣ’と
して、また、ＷＩ／Ｏ線対１１１ｂ上にＣとして残って
いる。この後、ＰＩＯ信号がＬＯＷレベルになってトラ
ンジスタＰ１２をオンし、ＷＩ／Ｏ線対１１１ｂをバラ
ンスする。その結果、ＷＩ／Ｏ線対１１１ｂからＬＯＷ
レベルのデータＣが消失する。次に、アドレス信号ＸＡ
１とＹＡ２によって当該メモリセルがアクセスされ、Ｒ
ＷＢＳ線対１３からＨＩＧＨレベルのデータＢ’が伝達
され、遅延時間ｔｄをもってＷＩ／Ｏ線対１１１ｂ上に
ＨＩＧＨレベルのデータＢが供給される。これより先に
ＹＳＷ信号がＨＩＧＨになり、トランジスタＮ１１、Ｎ
１２がオンする。トランジスタＮ１１、Ｎ１２がオンし
ても、ＷＩ／Ｏ線対１１１ｂからデータＣが消失してい
るので、ディジット線対１７はメモリセルが前から記憶
しているＨＩＧＨレベルのデータＡを維持する。ＷＩ／
Ｏ線対１１１ｂ上のＨＩＧＨレベルのデータＢはトラン
ジスタＮ１５、Ｎ１６を経てデイジット線対１７に伝達
され、センスアンプ１１０で増幅されて当該メモリセル
に書き込まれる。この時、従来の書き込み完了時間ｔｗ
を全く設定する必要がない。
期してＰＩＯ信号がＬＯＷレベルになり、トランジスタ
Ｐ１２のオンによってＷＩ／Ｏ線対１１１ｂをバランス
する。次に、アドレス信号ＸＡ１とＹＡ１によって他の
メモリセルがアクセスされ、ＬＯＷレベルのデータが書
き込まれる。そのデータはＲＷＢＳ線対１３上にＣ’と
して、また、ＷＩ／Ｏ線対１１１ｂ上にＣとして残って
いる。この後、ＰＩＯ信号がＬＯＷレベルになってトラ
ンジスタＰ１２をオンし、ＷＩ／Ｏ線対１１１ｂをバラ
ンスする。その結果、ＷＩ／Ｏ線対１１１ｂからＬＯＷ
レベルのデータＣが消失する。次に、アドレス信号ＸＡ
１とＹＡ２によって当該メモリセルがアクセスされ、Ｒ
ＷＢＳ線対１３からＨＩＧＨレベルのデータＢ’が伝達
され、遅延時間ｔｄをもってＷＩ／Ｏ線対１１１ｂ上に
ＨＩＧＨレベルのデータＢが供給される。これより先に
ＹＳＷ信号がＨＩＧＨになり、トランジスタＮ１１、Ｎ
１２がオンする。トランジスタＮ１１、Ｎ１２がオンし
ても、ＷＩ／Ｏ線対１１１ｂからデータＣが消失してい
るので、ディジット線対１７はメモリセルが前から記憶
しているＨＩＧＨレベルのデータＡを維持する。ＷＩ／
Ｏ線対１１１ｂ上のＨＩＧＨレベルのデータＢはトラン
ジスタＮ１５、Ｎ１６を経てデイジット線対１７に伝達
され、センスアンプ１１０で増幅されて当該メモリセル
に書き込まれる。この時、従来の書き込み完了時間ｔｗ
を全く設定する必要がない。
【００２７】図３は、図２と同一であるが、当該メモリ
セルが記憶していたデータがＬＯＷレベルであり、従っ
て、ディジット線対１７上にＬＯＷレベルのデータＡが
存在している点で相違する。ディジット線対１７上のＬ
ＯＷレベルのデータＡは、遅延時間ｔｄをもってＷＩ／
Ｏ線対１１１ｂ上に表れるＨＩＧＨレベルのデータＢに
よって消失させられ、短時間ｔｗｓでＨＩＧＨレベルの
データとなる。従って、書き込み完了時間ｔｗを短くす
ることができる。
セルが記憶していたデータがＬＯＷレベルであり、従っ
て、ディジット線対１７上にＬＯＷレベルのデータＡが
存在している点で相違する。ディジット線対１７上のＬ
ＯＷレベルのデータＡは、遅延時間ｔｄをもってＷＩ／
Ｏ線対１１１ｂ上に表れるＨＩＧＨレベルのデータＢに
よって消失させられ、短時間ｔｗｓでＨＩＧＨレベルの
データとなる。従って、書き込み完了時間ｔｗを短くす
ることができる。
【００２８】図４は、本発明の他の実施の形態を示し、
図１と同一の部分は同一の引用数字で示したので重複す
る説明は省略するが、ＲＩ／Ｏ線対１１１ａ、及びＷＩ
／Ｏ線対１１１ｂが共通のＰ型トランジスタＰ１１によ
ってバランスされる構成を有する。書き込み動作は図２
及び図３と同一であるが、構成の簡素化によってコスト
ダウンを図ることができる。
図１と同一の部分は同一の引用数字で示したので重複す
る説明は省略するが、ＲＩ／Ｏ線対１１１ａ、及びＷＩ
／Ｏ線対１１１ｂが共通のＰ型トランジスタＰ１１によ
ってバランスされる構成を有する。書き込み動作は図２
及び図３と同一であるが、構成の簡素化によってコスト
ダウンを図ることができる。
【００２９】図２及び図３から判るように、ＷＩ／Ｏ線
対１１１ｂはＬＯＷレベルからバランスレベル（電源レ
ベルの約半分）に変わり、それからＨＩＧＨレベルに変
わる。本来発生する遅延時間ｔｄを利用してバランス動
作を行っているので、バランス動作のために特別の時間
を要することはない。他のメモリセルにＬＯＷレベルの
データを書き込んだ後、当該メモリセルにＨＩＧＨレベ
ルのデータを書き込むときは、ＷＩ／Ｏ線対１１１ｂ
を、ＬＯＷレベルからではなく、バランスレベルからＨ
ＩＧＨレベルにすれば良いので、所要時間を約１／２に
することができる。
対１１１ｂはＬＯＷレベルからバランスレベル（電源レ
ベルの約半分）に変わり、それからＨＩＧＨレベルに変
わる。本来発生する遅延時間ｔｄを利用してバランス動
作を行っているので、バランス動作のために特別の時間
を要することはない。他のメモリセルにＬＯＷレベルの
データを書き込んだ後、当該メモリセルにＨＩＧＨレベ
ルのデータを書き込むときは、ＷＩ／Ｏ線対１１１ｂ
を、ＬＯＷレベルからではなく、バランスレベルからＨ
ＩＧＨレベルにすれば良いので、所要時間を約１／２に
することができる。
【００３０】図４において、Ｐ型トランジスタＰ１１を
Ｎ型トランジスタＮ１３によって置換すると、本発明の
第３の実施の形態が得られる。
Ｎ型トランジスタＮ１３によって置換すると、本発明の
第３の実施の形態が得られる。
【００３１】この第３の実施の形態において、図２ある
いは図３のＰＩＯ信号を図示されているものと逆相にす
ると、図２あるいは図３と同じ動作が得られる。
いは図３のＰＩＯ信号を図示されているものと逆相にす
ると、図２あるいは図３と同じ動作が得られる。
【００３２】
【発明の効果】以上説明した通り、本発明の半導体記憶
装置によると、ディジット線対に書き込み用Ｉ／Ｏ線対
をトランスファーゲートの導通によって接続するとき、
書き込み用Ｉ／Ｏ線対をバランスしてから導通するよう
にしたため、書き込み用Ｉ／Ｏ線対を短時間で書き込み
用データのレベルにすることができ、書き込み速度の安
定化と高速化を図ることができる。
装置によると、ディジット線対に書き込み用Ｉ／Ｏ線対
をトランスファーゲートの導通によって接続するとき、
書き込み用Ｉ／Ｏ線対をバランスしてから導通するよう
にしたため、書き込み用Ｉ／Ｏ線対を短時間で書き込み
用データのレベルにすることができ、書き込み速度の安
定化と高速化を図ることができる。
【図１】本発明による半導体記憶装置の実施の一形態を
示すブロック図である。
示すブロック図である。
【図２】本発明の半導体記憶装置の動作を示すタイミン
グチャートである。
グチャートである。
【図３】本発明の半導体記憶装置の動作を示すタイミン
グチャートである。
グチャートである。
【図４】本発明の半導体記憶装置の他の実施の形態を示
すブロック図である。
すブロック図である。
【図５】従来の半導体記憶装置を示すブロック図であ
る。
る。
【図６】従来の半導体記憶装置のセンスアンプ、及びデ
ータ制御回路を示すブロック図である。
ータ制御回路を示すブロック図である。
【図７】従来の半導体記憶装置の動作を示すタイミング
チャートである。
チャートである。
【図８】従来の半導体記憶装置の動作を示すタイミング
チャートである。
チャートである。
１３、４３ リードライトバス １７、４７ ディジット線対 １０１ クロック信号発生回路 １０２ コマンドデコーダー １０３ モードレジスタ １０４ 行アドレスバッファ １０５ 列アドレスバッファ １０６ 制御回路 １０７ メモリセル １０８ 行デコーダー １０９ 列デコーダー １１０ センスアンプ １１１ Ｉ／Ｏ線対 １１１ａ 読み出し用Ｉ／Ｏ線対 １１１ｂ 書き込み用Ｉ／Ｏ線対 １１２ データ制御回路 １１３ データバス １１４ ラッチ回路 １１５ 入出カバッファ１１５ Ｎ１１〜１６、Ｎ４１〜４６ トランスファゲートトラ
ンジスタＰ１１、Ｐ１２、Ｐ４１ Ｐ型トランジスタ
ンジスタＰ１１、Ｐ１２、Ｐ４１ Ｐ型トランジスタ
Claims (8)
- 【請求項１】書き込み用Ｉ／Ｏ線対からディジット線対
に供給されたデータをメモリセルに書き込む半導体記憶
装置において、 前記書き込み用Ｉ／Ｏ線対の各線間を接続して各線のレ
ベルを等しくするバランス手段と、 前記バランス手段にバランス信号を供給して前記バラン
ス手段を動作させる制御手段を備えたことを特徴とする
半導体記憶装置。 - 【請求項２】前記書き込み用Ｉ／Ｏ線対は、スイッチ手
段を介して前記ディジット線対と接続され、 前記制御手段は、前記スイッチ手段のオン直前に前記バ
ランス手段を動作させる構成の請求項１記載の半導体記
憶装置。 - 【請求項３】前記制御手段は、書き込み動作中にわたっ
てクロック信号に同期して前記バランス手段を動作させ
る構成の請求項１記載の半導体記憶装置。 - 【請求項４】前記バランス手段は、前記書き込み用Ｉ／
Ｏ線対の各線間に挿入されたトランジスタであり、 前記制御手段は、前記トランジスタのゲートに前記バラ
ンス信号を供給する構成の請求項１記載の半導体記憶装
置。 - 【請求項５】前記トランジスタは、Ｐ−ＭＯＳトランジ
スタであり、 前記制御手段は、ＬＯＷレベルの前記バランス信号を出
力する構成の請求項４記載の半導体記憶装置。 - 【請求項６】書き込み用Ｉ／Ｏ線対からディジット線対
に供給されたデータをメモリセルに書き込み、前記メモ
リセルから読み出したデータを前記ディジット線対から
読み出し用Ｉ／Ｏ線対へ出力する半導体記憶装置におい
て、 前記書き込み用Ｉ／Ｏ線対の各線間を接続して各線のレ
ベルを等しくする第１のバランス手段と、 前記読み出し用Ｉ／Ｏ線対の各線を接続して各線のレベ
ルを等しくする第２のバランス手段と、 前記第１および第２のバランス手段にバランス信号を供
給して前記第１および第２のバランス手段を動作させる
制御手段を備えたことを特徴とする半導体記憶装置。 - 【請求項７】前記書き込み用Ｉ／Ｏ線対、及び前記読み
出し用Ｉ／Ｏ線対は、共通のスイッチ手段を介して前記
ディジット線対に接続され、 前記制御手段は、前記共通のスイッチ手段のオン直前に
前記バランス手段を動作させる構成の請求項６記載の半
導体記憶装置。 - 【請求項８】書き込み用Ｉ／Ｏ線対からディジット線対
に供給されたデータをメモリセルに書き込み、前記メモ
リセルから読み出したデータを前記ディジット線対から
読み出し用Ｉ／Ｏ線対へ出力する半導体記憶装置におい
て、 前記書き込み用Ｉ／Ｏ線対、及び前記読み出し用Ｉ／Ｏ
線対を並列にして前記ディジット線対へ接続する共通の
スイッチ手段と、 前記共通のスイッチ手段と、前記書き込み用Ｉ／Ｏ線対
と前記読み出し用Ｉ／Ｏ線対の共通接続点を接続する線
対の各線間を接続してそれぞれのＩ／Ｏ線対の各線のレ
ベルを等しくする共通のバランス手段と、 前記共通の
バランス手段にバランス信号を供給して前記共通のバラ
ンス手段を動作させる制御手段を備えたことを特徴とす
る半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13725598A JP3244048B2 (ja) | 1998-05-19 | 1998-05-19 | 半導体記憶装置 |
| US09/314,156 US6330201B2 (en) | 1998-05-19 | 1999-05-19 | Semiconductor memory device exhibiting improved high speed and stable write operations |
| KR1019990017952A KR100321952B1 (ko) | 1998-05-19 | 1999-05-19 | 반도체 기억 장치 |
| DE69936611T DE69936611T2 (de) | 1998-05-19 | 1999-05-19 | Halbleiterspeichervorrichtung mit verbessertem stabilem Hochgeschwindigkeitsschreibverfahren |
| EP99109864A EP0961282B1 (en) | 1998-05-19 | 1999-05-19 | Semiconductor memory device exhibiting improved high speed and stable write operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13725598A JP3244048B2 (ja) | 1998-05-19 | 1998-05-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11328958A true JPH11328958A (ja) | 1999-11-30 |
| JP3244048B2 JP3244048B2 (ja) | 2002-01-07 |
Family
ID=15194397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13725598A Expired - Fee Related JP3244048B2 (ja) | 1998-05-19 | 1998-05-19 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6330201B2 (ja) |
| EP (1) | EP0961282B1 (ja) |
| JP (1) | JP3244048B2 (ja) |
| KR (1) | KR100321952B1 (ja) |
| DE (1) | DE69936611T2 (ja) |
Families Citing this family (4)
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| US7192888B1 (en) | 2000-08-21 | 2007-03-20 | Micron Technology, Inc. | Low selectivity deposition methods |
| US7094690B1 (en) * | 2000-08-31 | 2006-08-22 | Micron Technology, Inc. | Deposition methods and apparatuses providing surface activation |
| JP2011146116A (ja) * | 2010-01-18 | 2011-07-28 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5416743A (en) * | 1993-12-10 | 1995-05-16 | Mosaid Technologies Incorporated | Databus architecture for accelerated column access in RAM |
| KR0158027B1 (ko) | 1993-12-29 | 1999-02-01 | 모리시다 요이치 | 반도체집적회로 |
| US5625601A (en) * | 1994-04-11 | 1997-04-29 | Mosaid Technologies Incorporated | DRAM page copy method |
| JPH07282582A (ja) * | 1994-04-11 | 1995-10-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR0171954B1 (ko) * | 1995-06-30 | 1999-03-30 | 김주용 | 데이타 버스 구동 회로 |
| JP2740486B2 (ja) * | 1995-10-18 | 1998-04-15 | 三洋電機株式会社 | 半導体記憶装置 |
| JP3277112B2 (ja) | 1996-01-31 | 2002-04-22 | 株式会社東芝 | 半導体記憶装置 |
| JP3933769B2 (ja) * | 1997-10-20 | 2007-06-20 | 富士通株式会社 | 半導体記憶装置 |
| KR100295041B1 (ko) | 1998-02-28 | 2001-07-12 | 윤종용 | 프리차지제어회로를구비하는반도체장치및프리차지방법 |
-
1998
- 1998-05-19 JP JP13725598A patent/JP3244048B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-19 KR KR1019990017952A patent/KR100321952B1/ko not_active IP Right Cessation
- 1999-05-19 US US09/314,156 patent/US6330201B2/en not_active Expired - Lifetime
- 1999-05-19 DE DE69936611T patent/DE69936611T2/de not_active Expired - Lifetime
- 1999-05-19 EP EP99109864A patent/EP0961282B1/en not_active Expired - Lifetime
Also Published As
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| DE69936611D1 (de) | 2007-09-06 |
| JP3244048B2 (ja) | 2002-01-07 |
| US20010014044A1 (en) | 2001-08-16 |
| EP0961282B1 (en) | 2007-07-25 |
| EP0961282A3 (en) | 2000-05-10 |
| KR100321952B1 (ko) | 2002-02-04 |
| DE69936611T2 (de) | 2008-05-21 |
| US6330201B2 (en) | 2001-12-11 |
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