KR20080107559A - 반도체 메모리 장치 - Google Patents

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KR20080107559A KR1020070055458A KR20070055458A KR20080107559A KR 20080107559 A KR20080107559 A KR 20080107559A KR 1020070055458 A KR1020070055458 A KR 1020070055458A KR 20070055458 A KR20070055458 A KR 20070055458A KR 20080107559 A KR20080107559 A KR 20080107559A
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이한주
이강운
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 외부로부터 어드레스를 인가받아 래치하는 어드레스 입력부, 래치된 어드레스를 인가받아 내부 로우 어드레스 및 내부 컬럼 어드레스를 순차적으로 발생하는 카운터부, 내부 로우 어드레스 및 내부 컬럼 어드레스를 인가받아 미리 설정된 버스트 길이만큼 데이터가 리드되도록 출력 인에이블 신호를 발생하는 버스트 제어부, 래치된 어드레스 중 초기 칼럼 어드레스의 값을 판별하여 리드 데이터 증폭 여유 시간을 보장할 수 없는 어드레스인 경우 제2 워드 라인 선택 신호를 활성화시키는 인에이블 제어 신호를 발생하는 워드 라인 선택 제어부, 내부 로우 어드레스를 인가받아 디코딩하여 복수개의 워드 라인 선택 신호들 중 제1 워드 라인 선택 신호를 활성화하고 인에이블 제어 신호에 응답하여 제2 워드 라인 선택 신호를 활성화하는 로우 어드레스 디코더를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의할 경우 리드 데이터를 전달하고 증폭시키기 위해 추가적으로 더미 싸이클을 필요로 하지 않아 데이터 리드 시간의 지연을 방지하고 메모리 컨트롤러의 설계가 단순해져 반도체 메모리 장치의 대용량화와 칩 싸이즈의 증대가 용이하게 된다.

Description

반도체 메모리 장치{Semiconductor Memory Device}
도 1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2a 및 도 2b는 도1에 나타낸 종래의 반도체 메모리 장치의 데이터 라이트 및 리드 동작을 설명하기 위한 동작 타이밍도이다.
도 3은 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 도 3에 나타낸 본 발명의 반도체 메모리 장치의 데이터 라이트 및 리드 동작을 설명하기 위한 동작 타이밍도이다.
도 5는 도 3에 나타낸 본 발명의 반도체 메모리 장치에서 초기 어드레스를 판별하여 워드 라인을 인에이블하는 동작 흐름도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 연속적 버스트 동작을 지원하는 동기식 메모리 장치에서 초기 어드레스에 따라 워드 라인 선택을 안정적으로 하는 반도체 메모리 장치에 관한 것이다.
종래로부터 전자 회로를 사용한 시스템의 고속화에 수반하여 반도체 기억 장치의 고속화가 요구되고 있다. 이 요구에 대응하는 수단 중의 하나로서, 외부 입력 되는 클록 신호에 동기하여 동작하는 동기식 반도체 기억 장치가 있는데, 이는 외부 입력되는 클록 신호에 동기하여 기억 동작을 시키는 것으로서 현재 가장 많이 이용되고 있는 반도체 기억 장치이다.
이러한 반도체 기억 장치에서는 외부 클록 신호를 이용하여 생성된 내부 클럭의 주파수에 기초하여 열 어드레스 선택 신호(이하, YSW 신호라 칭함)가 생성되고, 생성된 YSW 신호의 펄스의 상승 기간 내에, YSW 신호에 의해 선택된 디지트선을 통해 CPU 등의 상위 장치와의 사이에서 데이터의 전송이 행해지고 있다.
한편, 연속적 버스트(Continuous burst) 동작을 지원하는 종래의 NOR 플래쉬 메모리나 PRAM 등과 같은 동기식 메모리 장치는 초기 어드레스에 따라 안정적인 리드 동작을 위한 더미 싸이클(dummy cycle)을 필요로 하는 경우가 있다. 여기에서 버스트 동작이란 로우 어드레스가 입력된 후 컬럼 어드레스가 입력되면 이후의 연속적인 컬럼 어드레스에 대한 데이터가 클록 신호에 동기되어 고속으로 출력되는 것을 말한다.
만일 버스트 길이가 4로 설정되었다면, 반도체 메모리 장치는 외부로부터 컬럼 어드레스가 입력되면 클록 신호에 동기되어 8개의 데이터를 연속적으로 출력하고, 컬럼 어드레스는 외부로부터 한번만 인가되며 나머지 7개의 컬럼 어드레스는 컬럼 어드레스 발생회로에 의해서 내부적으로 발생된다.
도 1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀 어레이(30), 센스 앰프(40), 어드레스 입력버퍼(10), 카운터 회로(18), 버스트 제어 회로(14), 명령어 디코더(12), 클럭 버퍼(16), 로우 어드레스 디코더(20), 컬럼 어드레스 디코더(22), 데이터 라이트 회로(24), 데이터 리드 회로(28)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
클럭버퍼(16)는 외부 클럭신호(CLK)를 인가받아 버퍼하여 버퍼된 클럭신호(PCLK)를 발생한다.
명령어 디코더(12)는 외부 명령어 신호(CMD)를 인가받아 버퍼된 클럭신호(PCLK)에 응답하여 디코딩하여 액티브 신호(ACT), 라이트 신호(WE), 리드 신호(RE), 모드 레지스터 셋 신호(MRS), 및 버스트 인에이블 신호(BURSTE)를 발생한다. 외부 명령어 신호(CMD)에는 DRAM이나 SRAM과 같은 반도체 메모리 장치의 경우 칩 인에에블 바(CEB), 라스 바(RASB), 카스 바(CASB), 라이트 인에이블 바(WEB) 등이 있다.
어드레스 입력버퍼(10)는 외부로부터 어드레스(ADD)를 인가받아 래치한다.
카운터 회로는 어드레스 입력버퍼(10)에서 래치된 어드레스(ADD_L)를 인가받아 연속 버스트 읽기 동작 (continuous burst read operation)을 위해 버퍼된 클럭신호(PCLK)에 따라 액티브 동작시에 액티브 신호(ACT)에 응답하여 내부 로우 어드레스(ra[14:0])를 순차적으로 발생하고, 라이트 또는 리드 동작시에 라이트 또는 리드 신호(WE, RE)에 응답하여 내부 컬럼 어드레스(ca[14:0])를 순차적으로 발생한다.
버스트 제어 회로 (300)는 카운터 회로 (220)에서 현재 발생된 내부 로우 어 드레스(ra[14:0]) 및 내부 컬럼 어드레스(ca[14:0])를 인가받아 모드 레지스터 셋 신호(MRS)에서 설정된 연속적 버스트 동작으로 데이터가 리드되도록 출력 인에이블 신호 (OE)를 발생한다.
로우 어드레스 디코더(20)는 내부 로우 어드레스(ra[14:0])와 액티브 신호(ACT)를 인가받아 디코딩하여 복수개의 워드 라인 선택 신호들(WL_1 내지 WL_L) 중 하나의 신호를 활성화한다.
컬럼 어드레스 디코더(22)는 버퍼된 내부 컬럼 어드레스(ca[14:0])와 라이트 또는 리드 신호(WE, RE)를 인가받아 디코딩하여 복수개의 컬럼 라인 선택 신호들(YSW_1 내지 YSW_M) 중 하나의 신호를 활성화한다.
센스 앰프(40)는 비트 라인으로 차지(Charge)된 작은 전압 신호를 외부로 전달할 구동 능력을 갖도록 전원 전압(VDD) 레벨로 증폭시키는데 있어서 복수개의 워드 라인 선택 신호들(WL_1 내지 WL_L) 중 활성화되어 있는 구간이 중복되어 리드해야 할 데이터에 충돌이 발생할 것을 방지하기 위하여 비공유적인 한정이 있다.
데이터 리드 회로(28)는 메모리 셀 어레이(30)로부터 출력되는 소정 비트의 병렬 리드 데이터를 입력하여 소정 갯수의 직렬 출력 데이터(Do)를 발생한다.
데이터 라이트 회로(24)는 직렬로 입력되는 소정 갯수의 라이트 데이터를 인가받아 병렬로 변환하여 소정 비트의 입력 데이터(Di)를 발생한다.
메모리 셀 어레이(30)는 데이터 라이트 신호(WE)에 응답하여 데이터 라이트 회로(24)로부터 라이트 데이터를 인가받아 각 메모리 셀에 입력하고, 데이터 리드 신호(RE)에 응답하여 각 메모리 셀로부터 리드 데이터를 인가받아 데이터 리드 회 로(28)에 출력한다.
여기에서 외부로부터 인가되는 로우 어드레스(RA)와 컬럼 어드레스(CA)는 어드레스 핀들을 통해 반도체 메모리 장치에 인가되고, 메모리 셀 어레이(30) 외부로부터의 입출력 데이터 (Di, Do)는 공통된 데이터 요청(Data Request : DQ) 핀 또는 패드를 통하여 반도체 메모리 장치에 라이트 또는 리드된다.
다음으로 도 2a 및 도 2b는 도1에 나타낸 종래의 반도체 메모리 장치의 데이터 리드 동작을 설명하기 위한 동작 타이밍도로서, 외부 클럭 신호(CLK), 내부 명령어 신호(ICMD), 입력 어드레스 신호(ADD), 버퍼된 클럭 신호(PCLK), 복수개의 워드 라인 선택 신호들(WL_1 내지 WL_L), 컬럼 라인 선택 신호(YSW)로 구성된다.
외부 클럭 신호(CLK)는 일정한 위상과 주기를 가지고 토글(toggle)되고, 버퍼된 클럭 신호(PCLK)는 외부 클럭신호(CLK)를 인가받아 버퍼하여 외부 클럭신호(CLK)와 동일한 일정한 주기를 가지고 토글된다.
내부 명령어 신호(ICMD)는 액티브 명령(ACT), 각 메모리 셀의 데이터 리드 명령(RE)들이 순차적으로 로드된다.
외부 어드레스 신호(ADD)는 액티브 명령(ACT)에 따라 어드레스 핀을 통해 로우 어드레스(RA_N)를 로드하고, 데이터 리드 명령(RE)에 따라 데이터를 리드할 컬럼 어드레스(CA_M-2 또는 CA_M)를 로드한다.
복수개의 워드 라인 선택 신호들 중 N번째 워드 라인 선택 신호(WL_N)는 로우 어드레스(RA_N)가 로드되면 시점(T1)에서 하이 레벨로 천이되어 활성화되고, 시 점(T2)에서 초기 칼럼 어드레스(CA)가 로드되면 N+1번째 워드 라인 선택 신호(WL_N+1)는 시점(T3)에서 하이 레벨로 천이되어 활성화된다.
컬럼 라인 선택 신호(YSW)은 N번째 워드 라인 선택 신호(WL_N)가 하이 레벨로 천이되어 활성화된 시점(T3)으로부터 소정의 코어 시간(tRD) 후에 순차적으로 펄스 형태로 각각 활성화된다. 여기에서 소정의 코어 시간(tRD)이란 첫번째 컬럼 라인을 선택하는 신호(1')가 시점(T5)에서 인에이블되기 전에 데이터를 센스 앰프에 전달하여 증폭시키기 위해 필요한 최소한의 시간적 마진을 말한다.
즉, L개의 워드 라인들 중 하나의 워드라인 당 M개의 컬럼 라인들이 연결되어 있고, 소정의 코어 시간(tRD)이 컬럼 라인 선택 펄스 신호의 3주기라고 가정할 경우, 초기 입력된 로우 어드레스가 N번째 워드라인이라면 도 2a와 같이 연속적 버스트 리드 동작을 위해 첫번째 컬럼 라인을 선택하는 신호(1')가 시점(T5)에서 인에이블하기 전에 N+1번째 워드라인은 이보다 컬럼 라인 선택 펄스 신호의 3주기 전인 시점(T3)에서 미리 인에이블되어야 한다. 이는 데이터를 센스 앰프에 전달하고 증폭시키기 위해 필요한 최소한의 시간 마진을 확보하기 위함이다.
또한, N+1번째 워드라인은 N번째 워드라인에 연결된 M개의 컬럼 라인들이 순차적으로 선택되는 중에 코어 시간(tRD)를 보장할 수 있는 컬럼 라인 선택 펄스 신호의 3주기 전인 M-2번째 컬럼 라인을 선택하는 신호(M-2)가 인에이블되는 시점(T3)에서 인에이블되어야 한다.
그런데, 만일 도 2b에서처럼 N+1번째 워드라인(WL_N+1)에 연결된 M개의 컬럼 라인들(1' 내지 M')이 모두 선택되기 전 3주기 이상을 확보하지 못하고 N번째 워드 라인(WL_N)에 연결된 M번째 컬럼 라인을 선택하는 신호(M)가 인에이블되는 시점(T3)에서 초기 칼럼 어드레스(CA_M)가 들어오면 N+1번째 워드라인(WL_N+1)은 이 워드라인에 연결된 M개의 컬럼 라인들(1' 내지 M')이 선택되기 시작되어야 할 시점(T4)에서 코어 시간(tRD)을 확보하지 못하므로 데이터를 센스 앰프에 전달하고 증폭시키기 위해 불가피하게 시점(T4)로부터 시점(T5)까지의 더미 싸이클이 필요하게 된다.
이로 인하여 추가된 더미 싸이클 시간만큼 데이터 리드 시간이 지연될 뿐 아니라 메모리 컨트롤러의 설계가 복잡해지는데 최근 CPU의 고속화에 따라 반도체 메모리 장치의 고속화의 필요성이 증가되고 반도체 메모리 장치의 대용량화로 인해 칩 싸이즈가 증대되는 추세에서 문제점이 발생할 수 있었다.
본 발명의 목적은 반도체 메모리 장치의 연속적 버스트 리드 동작에서 리드 데이터를 전달하고 증폭시키기 위해 필요한 최소한의 시간 마진을 확보하면서 워드 라인 선택을 제어하는 반도체 메모리 장치를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 어드레스를 인가받아 래치하는 어드레스 입력부, 래치된 어드레스를 인가받아 내부 로우 어드레스 및 내부 컬럼 어드레스를 순차적으로 발생하는 카운터부, 내부 로우 어드레스 및 내부 컬럼 어드레스를 인가받아 연속적 버스트 동작으로 데이터가 리드되도록 출력 인에이블 신호를 발생하는 버스트 제어부, 래치된 어드레스 중 초기 칼럼 어드레스의 값을 판별하여 리드 데이터 증폭 여유 시간을 보장할 수 없는 어 드레스인 경우 제1 워드 라인 선택 신호를 활성화시키는 인에이블 제어 신호를 발생하는 워드 라인 선택 제어부, 내부 로우 어드레스를 인가받아 디코딩하여 복수개의 워드 라인 선택 신호들 중 제2 워드 라인 선택 신호를 활성화하고 인에이블 제어 신호에 응답하여 제1 워드 라인 선택 신호를 활성화하는 로우 어드레스 디코더를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부 클럭신호를 인가받아 버퍼하여 동일한 위상과 주기를 가지고 토글되는 버퍼된 클럭신호를 발생하는 클럭 버퍼, 외부 명령어 신호를 인가받아 버퍼된 클럭신호에 응답하여 디코딩하여 액티브 신호, 라이트 신호, 리드 신호, 모드 레지스터 셋 신호 및 버스트 인에이블 신호를 발생하는 명령어 디코더, 내부 컬럼 어드레스를 인가받아 디코딩하여 복수개의 컬럼 라인 선택 신호들 중 하나의 신호를 활성화시키는 컬럼 어드레스 디코더를 더 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 직렬로 입력되는 소정 갯수의 라이트 데이터를 인가받아 병렬로 변환하여 소정 비트의 입력 데이터를 발생하는 데이터 라이트 회로, 라이트 신호에 응답하여 입력 데이터를 인가받아 활성화된 워드 라인과 칼럼 라인에 해당하는 메모리 셀에 입력하고, 리드 신호에 응답하여 메모리 셀로부터 리드 데이터를 인가받아 출력하는 메모리 셀 어레이, 출력된 리드 데이터를 인가받아 외부로 전달할 구동 능력을 갖도록 전원 전압 레벨로 증폭시키는 센스 앰프, 리드 데이터를 입력하여 출력 인에이블 신호에 응답하여 모드 레지스터 셋 신호에서 설정된 연속적 버스트 동작으로 소정 갯수의 직렬 출력 데이터를 발생하는 데이터 리드 회로를 더 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 컬럼 어드레스 디코더는 내부 컬럼 어드레스를 인가받고 라이트 신호 또는 리드 신호를 인가받아 디코딩하여 복수개의 컬럼 라인 선택 신호들 중 하나의 신호를 활성화하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 어드레스 입력부는 액티브 신호에 응답하여 로우 어드레스를 로드하고, 라이트 신호에 응답하여 데이터를 라이트할 컬럼 어드레스를 로드하며, 리드 신호에 응답하여 데이터를 리드할 컬럼 어드레스를 로드하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 카운터부는 래치된 어드레스를 인가받아 연속 버스트 리드 동작을 위해 버퍼된 클럭신호에 응답하여 액티브 동작시에 내부 로우 어드레스를 순차적으로 발생하고 라이트 또는 리드 동작시에 내부 컬럼 어드레스를 순차적으로 발생하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 버스트 제어부는 내부 로우 어드레스 및 내부 컬럼 어드레스를 인가받아 버스트 인에이블 신호 및 모드 레지스터 셋 신호에 응답하여 연속적 버스트 동작으로 데이터가 리드되도록 출력 인에이블 신호를 발생하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 로우 어드레스 디코더는 액티브 신호에 응답하여 내부 로우 어드레스를 인가받아 디코딩하여 복수개의 워드 라인 선택 신호들 중 제2 워드 라인 선택 신호를 제1 시점에서 하이 레벨로 천이시켜 활성화하고, 제2 시점에서 최종번째 초기 칼럼 어드레스가 로드되면 인에이블 제어 신호에 응답하여 제1 워드 라인 선택 신호를 제2 시점에서 바로 하이 레벨로 천이시켜 활성화하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 3은 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀 어레이(30), 센스 앰프(40), 어드레스 입력 버퍼(10), 워드 라인 선택 제어 회로(100), 카운터 회로(200), 버스트 제어 회로(14), 명령어 디코더(12), 클럭 버퍼(16), 로우 어드레스 디코더(20), 컬럼 어드레스 디코더(22), 데이터 라이트 회로(24), 데이터 리드 회로(28)를 구비한다.
도 1에 나타낸 종래의 반도체 메모리 장치의 구성과 차이점은 워드 라인 선택 제어 회로(100)만 추가되므로 이 블록 및 이 블록과 관련된 블럭들의 기능만 설명하면 다음과 같다.
워드 라인 선택 제어 회로(100)는 연속적 버스트 리드 동작을 위해 어드레스 입력버퍼(10)에서 래치되어 입력되는 초기 칼럼 어드레스의 값을 판별하여 로우 어드레스 디코더(20)에서 N번째 워드 라인 선택 신호(WL_N)가 활성화된 후에 어드레스 입력버퍼(10)에서 래치되어 입력되는 초기 칼럼 어드레스가 코어 시간(tRD)를 보장할 수 없는 컬럼 라인 선택 펄스 신호인지 여부를 판별하여 N+1번째 워드 라인 선택 신호(WL_N+1)를 활성화시키는 인에이블 제어 신호(en_con)를 발생한다.
로우 어드레스 디코더(20)는 내부 로우 어드레스를 인가받아 디코딩하여 복수개의 워드 라인 선택 신호들 중 제2 워드 라인 선택 신호를 활성화시키는 동시에 워드 라인 선택 제어 회로(100)로부터 인에이블 제어 신호를 인가받아 이에 응답하여 N+1번째 워드 라인 선택 신호(WL_N+1)를 활성화한다.
다음으로, 도 4는 도 3에 나타낸 본 발명의 반도체 메모리 장치의 데이터 리드 동작을 설명하기 위한 동작 타이밍도이고, 도 5는 도 3에 나타낸 본 발명의 반도체 메모리 장치에서 초기 어드레스를 판별하여 워드 라인을 인에이블하는 동작 흐름도이다.
도 4 및 도 5를 참조하여 본 발명의 반도체 메모리 장치의 워드 라인을 인에이블하는 동작을 설명하면 다음과 같다.
외부 클럭 신호(CLK), 버퍼된 클럭 신호(PCLK)의 일정한 위상과 주기를 가지고 토글하는 동작(S100), 내부 명령어 신호(ICMD)에 액티브 명령(ACT), 데이터 리드 명령(RE)이 순차적으로 로드되는 동작(S200)은 도 1 내지 도 2b에 나타낸 종래의 반도체 메모리 장치의 데이터 라이트 및 리드 동작에서와 동일하므로 여기에서는 상세한 설명을 생략하고 차이점이 있는 동작만 설명하도록 한다.
로우 어드레스(RA_N)가 로드되면(S300) 복수개의 워드 라인 선택 신호들 중 N번째 워드 라인 선택 신호(WL_N)는 하이 레벨로 천이되어 활성화된다.(S320)
외부 어드레스 신호(ADD)에 데이터를 리드할 컬럼 어드레스(CA_M)를 로드하면(S340) 입력되는 초기 칼럼 어드레스의 값을 판별하여 N+1번째 워드라인(WL_N+1) 의 인에이블 여부를 결정한다.(S400)
즉, 입력되는 초기 칼럼 어드레스의 값이 M-1번째 또는 M번째 컬럼 라인을 선택하는 신호(M-1, M)인 경우에는 N+1번째 워드라인(WL_N+1)에 연결된 M개의 컬럼 라인들(1' 내지 M')이 모두 선택되기 전 코어 시간(tRD)를 보장할 수 있는 컬럼 라인 선택 펄스 신호의 3주기 이상을 확보하지 못하므로 코어 시간(tRD)를 충분히 보장할 수 있는 시점에서 N+1번째 워드 라인 선택 신호(WL_N+1)를 강제로 인에이블시켜 활성화시키는 인에이블 제어 신호(en_con)를 발생한다.(S450)
만일 입력되는 초기 칼럼 어드레스의 값이 코어 시간(tRD)를 보장할 수 있는 컬럼 라인 선택 펄스 신호의 3주기 전인 M-2 번째(M-2) 이하의 컬럼 라인을 선택하는 신호인 경우에는 다시 M-2 번째 (M-2) 인지 여부를 판별하여 N+1번째 워드 라인 선택 신호(WL_N+1)의 활성화 여부를 결정한다.(S600)
즉, 입력되는 초기 칼럼 어드레스가 M-2 번째 (CA_M-2) 인 경우에는 N+1번째 워드 라인 선택 신호(WL_N+1)를 하이 레벨로 천이시켜 활성화하지만(S700), 입력되는 초기 칼럼 어드레스가 M-3 번째 이하(CA_1 내지 CA_M-3)인 경우에는 하나의 컬럼 라인씩 증가시켜(S650) 다시 입력되는 초기 칼럼 어드레스가 M-2 번째 (CA_M-2) 인지 여부 판단 동작을 반복하여(S600) M-2 번째 (CA_M-2) 가 된 경우에는 N+1번째 워드 라인 선택 신호(WL_N+1)를 하이 레벨로 천이시켜 활성화한다. (S700)
도 3 내지 도 5를 참조하여 본 발명의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
먼저, 종래의 반도체 메모리 장치의 동작에서와 동일하게 복수개의 워드 라인 선택 신호들(WL_1 내지 WL_L)은 L개로서 하나의 워드 라인 선택 신호 당 M개의 컬럼 라인들이 연결되어 있고, 소정의 코어 시간(tRD)이 컬럼 라인 선택 펄스 신호의 3주기라고 가정한다.
클럭버퍼(16)는 일정한 위상과 주기를 가지고 토글되는 외부 클럭신호(CLK)를 인가받아 버퍼하여 동일한 주기를 가지고 토글되는 버퍼된 클럭신호(PCLK)를 발생한다.
명령어 디코더(12)는 외부 명령어 신호(CMD)를 인가받아 버퍼된 클럭신호(PCLK)에 응답하여 디코딩하여 액티브 신호(ACT), 라이트 신호(WE), 및 리드 신호(RE), 모드 레지스터 셋 신호(MRS), 버스트 인에이블 신호(BURSTE)를 발생하여 내부 명령어 신호에 액티브 명령(ACT), 데이터 라이트 명령(WE), 데이터 리드 명령(RE)을 순차적으로 로드한다.
어드레스 입력버퍼(10)는 외부로부터 어드레스(ADD)를 인가받아 래치하는데, 액티브 명령(ACT)에 따라 어드레스 핀을 통해 로우 어드레스(RA_N)를 로드하고, 데이터 리드 명령(RE)에 따라 데이터를 리드할 컬럼 어드레스(CA_M)를 로드한다.
카운터 회로는 래치된 어드레스(ADD_L)를 인가받아 연속 버스트 읽기 동작을 위해 버퍼된 클럭신호(PCLK)에 따라 액티브 동작시에 액티브 신호(ACT)에 응답하여 내부 로우 어드레스(ra[14:0])를 순차적으로 발생하고, 라이트 또는 리드 동작시에 라이트 또는 리드 신호(WE, RE)에 응답하여 내부 컬럼 어드레스(ca[14:0])를 순차 적으로 발생한다.
버스트 제어 회로 (300)는 카운터 회로 (220)에서 현재 발생된 내부 로우 어드레스(ra[14:0]) 및 내부 컬럼 어드레스(ca[14:0])를 인가받아 명령어 디코더(12)로부터 인가된 버스트 인에이블 신호(BURSTE) 및 모드 레지스터 셋 신호(MRS)에 응답하여 연속적 버스트 동작으로 데이터가 리드되도록 출력 인에이블 신호 (OE)를 발생한다.
액티브 신호(ACT)에 의해 로우 어드레스(RA_N)가 로드되면 로우 어드레스 디코더(20)는 내부 로우 어드레스(ra[14:0])와 액티브 신호(ACT)를 인가받아 디코딩하여 복수개의 워드 라인 선택 신호들 중 N번째 워드 라인 선택 신호(WL_N)를 시점(T1)에서 하이 레벨로 천이시켜 활성화하고, 시점(T2')에서 M번째 초기 칼럼 어드레스(CA_M)가 로드되면 워드 라인 선택 제어 회로(100)의 인에이블 제어 신호(en_con)에 응답하여 N+1번째 워드 라인 선택 신호(WL_N+1)는 시점(T2')에서 바로 하이 레벨로 천이시켜 활성화한다.
컬럼 어드레스 디코더(22)는 카운터 회로로부터 버퍼된 내부 컬럼 어드레스(ca[14:0])를 인가받고 명령어 디코더(12)로부터 라이트 또는 리드 신호(WE, RE)를 인가받아 디코딩하여 복수개의 컬럼 라인 선택 신호들(YSW_1 내지 YSW_M) 중 하나의 신호를 활성화한다.
즉, 외부 어드레스 신호(ADD)에 로우 어드레스(RA_N)가 로드되면(S300) 복수개의 워드 라인 선택 신호들 중 N번째 워드 라인 선택 신호(WL_N)는 하이 레벨로 천이되어 활성화된다.(S320)
외부 어드레스 신호(ADD)에 데이터를 리드할 컬럼 어드레스(CA_M)를 로드하면(S340) 워드 라인 선택 제어 회로(100)는 입력되는 초기 칼럼 어드레스의 값을 판별하여 N+1번째 워드라인(WL_N+1)의 인에이블 여부를 결정한다.(S400)
즉, 입력되는 초기 칼럼 어드레스의 값이 M-1번째 또는 M번째 컬럼 라인을 선택하는 신호(M-1, M)인 경우에는 N+1번째 워드라인(WL_N+1)에 연결된 M개의 컬럼 라인들(1' 내지 M')이 모두 선택되기 전 코어 시간(tRD)를 보장할 수 있는 컬럼 라인 선택 펄스 신호의 3주기 이상을 확보하지 못하므로 코어 시간(tRD)를 충분히 보장할 수 있는 시점(T2)에서 워드 라인 선택 제어 회로(100)는 N+1번째 워드 라인 선택 신호(WL_N+1)를 강제로 인에이블시켜 활성화시키는 인에이블 제어 신호(en_con)를 발생한다.(S450)
시점(T1)에서 N번째 워드 라인 선택 신호(WL_N)가 활성화된 후에(S320) 만일 입력되는 초기 칼럼 어드레스의 값이 코어 시간(tRD)를 보장할 수 있는 컬럼 라인 선택 펄스 신호의 3주기 전인 M-2 번째(M-2) 이하의 컬럼 라인을 선택하는 신호인 경우에는 워드 라인 선택 제어 회로(100)는 어드레스 입력버퍼(10)에서 래치되어 입력되는 초기 칼럼 어드레스가 코어 시간(tRD)를 보장할 수 있는 최소한의 시간인 컬럼 라인 선택 펄스 신호의 3주기 전인 M-2 번째 (M-2) 인지 여부를 판별하여 N+1번째 워드 라인 선택 신호(WL_N+1)의 활성화 여부를 결정한다.(S600)
즉, 입력되는 초기 칼럼 어드레스가 M-2 번째 (CA_M-2) 인 경우에는 로우 어드레스 디코더(20)는 N+1번째 워드 라인 선택 신호(WL_N+1)를 시점(T2)에서 하이 레벨로 천이시켜 활성화하지만(S700), 입력되는 초기 칼럼 어드레스가 M-3 번째 이 하(CA_1 내지 CA_M-3)인 경우에는 카운터 회로에서 하나의 컬럼 라인씩 증가시켜(S500) 다시 입력되는 초기 칼럼 어드레스가 M-2 번째 (CA_M-2) 인지 여부 판단 동작을 워드 라인 선택 제어 회로(100)에서 반복하여(S600) M-2 번째 (CA_M-2) 가 된 경우에는 N+1번째 워드 라인 선택 신호(WL_N+1)를 하이 레벨로 천이시켜 활성화한다. (S700)
데이터 라이트 회로(24)가 직렬로 입력되는 소정 갯수의 라이트 데이터를 인가받아 병렬로 변환하여 소정 비트의 입력 데이터(Di)를 발생하면 메모리 셀 어레이(30)는 데이터 라이트 신호(WE)에 응답하여 데이터 라이트 회로(24)로부터 라이트 데이터를 인가받아 상기에서 활성화된 워드 라인과 칼럼 라인에 해당하는 메모리 셀에 입력한다.
그 후에 메모리 셀 어레이(30)는 데이터 리드 신호(RE)에 응답하여 상기에서 활성화된 워드 라인과 칼럼 라인에 해당하는 메모리 셀로부터 리드 데이터를 인가받아 데이터 리드 회로(28)에 출력하면 데이터 리드 회로(28)는 메모리 셀 어레이(30)로부터 출력되는 소정 비트의 병렬 리드 데이터를 입력하여 버스트 제어 회로 (300)로부터의 출력 인에이블 신호 (OE)에 응답하여 모드 레지스터 셋 신호(MRS)에서 설정된 연속적 버스트 동작으로 소정 갯수의 직렬 출력 데이터(Do)를 발생한다.
이와 같이 N+1번째 워드 라인에 연결된 첫번째 컬럼 라인을 선택하는 신호(1')가 시점(T4)에서 인에이블하기 전에 N+1번째 워드 라인 선택 신호(WL_N+1)을 이보다 컬럼 라인 선택 펄스 신호의 3주기 전인 시점(T2')에서 워드 라인 선택 제 어 회로(100)가 미리 강제로 인에이블시킴으로써 N번째 워드 라인에 연결된 M번째 컬럼 라인을 선택하는 신호(M) 후에 데이터를 센스 앰프에 전달하고 증폭시키기 위해 필요한 더미 싸이클을 제거하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 리드 데이터를 전달하고 증폭시키기 위해 추가적으로 더미 싸이클을 필요로 하지 않아 데이터 리드 시간의 지연을 방지하고 메모리 컨트롤러의 설계가 단순해져 반도체 메모리 장치의 대용량화와 칩 싸이즈의 증대가 용이하게 된다.

Claims (8)

  1. 외부로부터 어드레스를 인가받아 래치하는 어드레스 입력부;
    상기 래치된 어드레스를 인가받아 내부 로우 어드레스 및 내부 컬럼 어드레스를 순차적으로 발생하는 카운터부;
    상기 내부 로우 어드레스 및 상기 내부 컬럼 어드레스를 인가받아 연속적 버스트 동작으로 데이터가 리드되도록 출력 인에이블 신호를 발생하는 버스트 제어부;
    상기 래치된 어드레스 중 초기 칼럼 어드레스의 값을 판별하여 리드 데이터 증폭 여유 시간을 보장할 수 없는 어드레스인 경우 제1 워드 라인 선택 신호를 활성화시키는 인에이블 제어 신호를 발생하는 워드 라인 선택 제어부;
    상기 내부 로우 어드레스를 인가받아 디코딩하여 복수개의 워드 라인 선택 신호들 중 제2 워드 라인 선택 신호를 활성화하고 상기 인에이블 제어 신호에 응답하여 상기 제1 워드 라인 선택 신호를 활성화하는 로우 어드레스 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치는
    외부 클럭신호를 인가받아 버퍼하여 동일한 위상과 주기를 가지고 토글되는 버퍼된 클럭신호를 발생하는 클럭 버퍼;
    외부 명령어 신호를 인가받아 상기 버퍼된 클럭신호에 응답하여 디코딩하여 액티브 신호, 라이트 신호, 리드 신호, 모드 레지스터 셋 신호 및 버스트 인에이블 신호를 발생하는 명령어 디코더;
    상기 내부 컬럼 어드레스를 인가받아 디코딩하여 복수개의 컬럼 라인 선택 신호들 중 하나의 신호를 활성화시키는 컬럼 어드레스 디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 반도체 메모리 장치는
    직렬로 입력되는 소정 갯수의 라이트 데이터를 인가받아 병렬로 변환하여 소정 비트의 입력 데이터를 발생하는 데이터 라이트 회로;
    상기 라이트 신호에 응답하여 상기 입력 데이터를 인가받아 상기 활성화된 워드 라인과 칼럼 라인에 해당하는 메모리 셀에 입력하고, 상기 리드 신호에 응답하여 상기 메모리 셀로부터 리드 데이터를 인가받아 출력하는 메모리 셀 어레이;
    상기 출력된 리드 데이터를 인가받아 외부로 전달할 구동 능력을 갖도록 전원 전압 레벨로 증폭시키는 센스 앰프;
    상기 리드 데이터를 입력하여 상기 출력 인에이블 신호에 응답하여 상기 모드 레지스터 셋 신호에서 설정된 연속적 버스트 동작으로 소정 갯수의 직렬 출력 데이터를 발생하는 데이터 리드 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 컬럼 어드레스 디코더는
    상기 내부 컬럼 어드레스를 인가받고 상기 라이트 신호 또는 상기 리드 신호를 인가받아 디코딩하여 복수개의 컬럼 라인 선택 신호들 중 하나의 신호를 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 어드레스 입력부는
    상기 액티브 신호에 응답하여 로우 어드레스를 로드하고, 상기 라이트 신호에 응답하여 데이터를 라이트할 컬럼 어드레스를 로드하며, 상기 리드 신호에 응답하여 데이터를 리드할 컬럼 어드레스를 로드하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 카운터부는
    상기 래치된 어드레스를 인가받아 연속 버스트 리드 동작을 위해 상기 버퍼된 클럭신호에 응답하여 상기 액티브 동작시에 상기 내부 로우 어드레스를 순차적으로 발생하고 상기 라이트 또는 상기 리드 동작시에 상기 내부 컬럼 어드레스를 순차적으로 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제2항에 있어서,
    상기 버스트 제어부는
    상기 내부 로우 어드레스 및 상기 내부 컬럼 어드레스를 인가받아 상기 버스트 인에이블 신호 및 상기 모드 레지스터 셋 신호에 응답하여 연속적 버스트 동작으로 데이터가 리드되도록 상기 출력 인에이블 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서,
    상기 로우 어드레스 디코더는
    상기 액티브 신호에 응답하여 상기 내부 로우 어드레스를 인가받아 디코딩하여 상기 복수개의 워드 라인 선택 신호들 중 상기 제2 워드 라인 선택 신호를 제1 시점에서 하이 레벨로 천이시켜 활성화하고,
    제2 시점에서 최종번째 초기 칼럼 어드레스가 로드되면 상기 인에이블 제어 신호에 응답하여 상기 제1 워드 라인 선택 신호를 상기 제2 시점에서 바로 하이 레벨로 천이시켜 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
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US8750055B2 (en) 2010-11-15 2014-06-10 Samsung Electronics Co., Ltd. Nonvolatile memory device, read method for nonvolatile memory device, and memory system incorporating nonvolatile memory device
US9183901B2 (en) 2010-11-04 2015-11-10 Samsung Electronics, Co., Ltd. Nonvolatile memory devices with on die termination circuits and control methods thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9183901B2 (en) 2010-11-04 2015-11-10 Samsung Electronics, Co., Ltd. Nonvolatile memory devices with on die termination circuits and control methods thereof
US10171078B2 (en) 2010-11-04 2019-01-01 Samsung Electronics Co., Ltd. Nonvolatile memory devices with on die termination circuits and control methods thereof
US8750055B2 (en) 2010-11-15 2014-06-10 Samsung Electronics Co., Ltd. Nonvolatile memory device, read method for nonvolatile memory device, and memory system incorporating nonvolatile memory device
US9036431B2 (en) 2010-11-15 2015-05-19 Samsung Electronics Co., Ltd. Nonvolatile memory device, read method for nonvolatile memory device, and memory system incorporating nonvolatile memory device
US9318172B2 (en) 2010-11-15 2016-04-19 Samsung Electronics Co., Ltd. Nonvolatile memory device, read method for nonvolatile memory device, and memory system incorporating nonvolatile memory device
USRE48013E1 (en) 2010-11-15 2020-05-26 Samsung Electronics Co., Ltd. Nonvolatile memory device, read method for nonvolatile memory device, and memory system incorporating nonvolatile memory device
USRE48431E1 (en) 2010-11-15 2021-02-09 Samsung Electronics Co., Ltd. Nonvolatile memory device, read method for nonvolatile memory device, and memory system incorporating nonvolatile memory device
USRE49145E1 (en) 2010-11-15 2022-07-19 Samsung Electronics Co., Ltd. Nonvolatile memory device, read method for nonvolatile memory device, and memory system incorporating nonvolatile memory device

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