JP2006196166A - バースト動作が可能なｓｒａｍメモリ装置 - Google Patents

バースト動作が可能なｓｒａｍメモリ装置 Download PDF

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Abstract

【課題】一度のワードライン選択でｎ(ｎは自然数)ビットのデータを同時に書き込み／読み出しするバースト動作を行えるＳＲＡＭメモリ装置を提供する。
【解決手段】メモリ装置は、メモリブロック及びｊ(ｊは自然数)個の周辺回路部を備える。メモリブロックは、選択された一本のワードラインに応答して１ビットのデータを書き込み／読み出しするｊ個のサブメモリブロックを備える。ｊ個の周辺回路部は、ｊ個のサブメモリブロックにそれぞれ対応してデータ入出力を制御し、特にバースト動作完了前に新たな書き込み／読み出し命令が発生してｎビットのデータのうち一部のデータだけ周辺回路部に保存された場合、フラグ信号に応答して保存された一部のデータの読み出し／書き込みを制御する。その結果、別途の回路や複雑性の増加なしにバーストストップによるデータの入出力制御が可能となり、バースト動作の効率化と消費電流減少および動作速度改善をさせうる。
【選択図】 図５

Description

本発明は、バースト動作が可能なＳＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)メモリ装置に係り、特に、別途の制御信号や回路の付加なしに簡単な回路によって一度のワードライン選択に応答して複数ビットのデータを同時に読み出しまたは書き込みするバースト動作を行うことによって、消費電流及び動作速度を改善しうるメモリ装置に関する。
一回の外部アドレス印加に関連して前記アドレスとこれに伴う複数ビットのアドレスに対応する複数ビットのデータを読み出し／書き込みするバースト動作が主要な動作形態であるメモリ装置は、バースト動作の特性上、外部から印加される最初のアドレスが受信されると、バースト動作単位内の後続アドレスは予測可能なので、アドレスに対応するメモリセルを選択するデコーディング動作をクロックサイクルごとに行う必要がない。
例えば、バースト動作の単位(以下「バースト長」という。)が８ビットである場合、外部から印加された最初のアドレスが受信されると、最初に受信されたアドレスによって後続の７ビットのアドレスはバーストアドレス順序によって自動に指定される。
したがって、メモリ装置は、８ビットのアドレスをクロックサイクルごとに別途にデコーディング作業を行っても良く、一度のデコーディング作業で８ビットのアドレスに対応するメモリセルを全て選択することも可能である。
すなわち、バースト長に対応するメモリセルは、常に同じワードラインにより選択され、ビットラインは相異なっても同時に選択される。その後、読み出し動作時には一度にバースト長に当たる８ビットのデータがセンス増幅回路を通じて出力されてそれぞれの臨時保存手段に保存され、８ビットのデータはクロックサイクルごとに同期して外部に出力される。
この時、ワードラインはバースト長に当たる８ビットのデータが読み出されるにもかかわらず一つだけ活性化される。
また、データ書き込み動作時にも順次に入力されるバースト長に当たる８ビットのデータ全体を順次に臨時保存手段に保存した後、同時にメモリセルに書き込むことが可能であり、この場合にもワードラインは一つだけ活性化される。
したがって、前記のような一つのワードライン選択でバースト長に当たるデータを同時にアクセスできるバースト動作は、正常なデータアクセス動作に比べてワードライン選択動作が一度だけ行われるので、ワードラインを活性化するための消費電流を最小化し、読み出し／書き込み動作時間も短縮される。
図１は、一般的なＳＲＡＭメモリ装置を示すブロック図である。
図１を参照すると、メモリ装置１００は、メモリセルを備えるメモリブロックＭＢＬＫ、メモリセルに連結されたワードラインＷＬを選択するローデコーダ１１０、メモリブロックＭＢＬＫから出力されるデータを増幅して外部に出力するか、外部から入力されるデータをメモリブロックＭＢＬＫに書き込む周辺回路部１２０を備える。メモリブロックＭＢＬＫと周辺回路部１２０とはデータライン対ＤＬ、／ＤＬによって連結される。
メモリブロックＭＢＬＫは、i(ただし、ｉは自然数)個のカラムユニットＣ０〜Ｃｉ-１を備える。カラムユニットＣ０〜Ｃｉ-１は、それぞれビットライン対ＢＬ、／ＢＬを選択するカラムデコーダＣＤを備え、ビットライン対ＢＬ、／ＢＬとワードラインＷＬとにメモリセルが連結される。
図１のメモリ装置１００は、ｐ(ただし、ｐは自然数)本のワードラインＷＬのうち一つだけ選択され、ｉ本のビットライン対ＢＬ、／ＢＬのうち一本だけが選択されるので、メモリブロックＭＢＬＫで選択されるメモリセルは一つであり、一本のデータライン対ＤＬ、／ＤＬを通じてデータを周辺回路部１２０に印加して書き込み／読み出し動作を行う。
したがって、読み出し／書き込みのための回路の構成は比較的簡単であるが、メモリブロックＭＢＬＫで一つのメモリセルデータだけを処理するために常に一本のワードラインが活性化されるので、電流消費が大きいという問題がある。
このような問題を解決するための動作方法のうち一つがバースト動作である。しかし、図１のメモリ装置１００の回路構成ではクロックサイクルごとにメモリブロックＭＢＬＫと周辺回路部１２０などメモリ装置１００上の大部分の回路が動作しなければならない。
したがって、最初のバーストサイクルを除外した残りのバースト長に当たるサイクルでは選択しなければならないアドレスが分かっているので、最初のクロックサイクルに全体バースト長に当たる全体ビットのデータを同時に読み出してプリフェッチしておくか、書き込み動作時には順次に入力される全体ビットのデータを臨時保存手段に保存した後、全体データを同時にメモリセルに書き込むと、メモリ装置の一部の回路だけ動作させるので、電流消費を減らし、バースト動作速度も改善しうる。
図２は、図１の周辺回路部を説明するブロック図である。
図２を参照すると、図１の周辺回路部１２０は、読み出し制御信号ＰＳＡに応答して動作するセンス増幅回路Ｓ／Ａ及び書き込み制御信号ＰＷＤに応答して動作する書き込みドライバＷ／Ｄを備える。図２には、説明の便宜のためにデータ出力バッファ２１０とデータ入力バッファ２２０とをともに示す。
読み出し動作の場合、データライン対ＤＬ、／ＤＬを通じて伝えられたメモリセルのデータは、センス増幅回路Ｓ／Ａを通じて増幅されてデータ出力バッファ２１０に伝えられて外部Ｉ／Ｏ端子に出力される。書き込み動作の場合、外部Ｉ／Ｏ端子に印加されたデータがデータ入力バッファ２２０から書き込みドライバＷ／Ｄに伝えられると、データライン対ＤＬ、／ＤＬを通じて対応するメモリセルに書き込まれる。
図３Ａは、図１及び図２のメモリ装置の読み出し動作を説明するタイミング図である。
図３Ｂは、図１及び図２のメモリ装置の書き込み動作を説明するタイミング図である。
バースト長、すなわちデータを出力するメモリセルのアドレスを８ビットと仮定する。それにより、アドレスＡ０に対応するワードラインＷＬに連結された８ビットのデータが読み出される。最初の出力データＱ００が出力されるためにアドレスＡ０に対応するワードラインＷＬとカラムデコーダ選択信号Ｙ０及びセンス増幅回路Ｓ／Ａを活性化させる読み出し制御信号ＰＳＡ０が全て活性化される。
また、２番目の出力データＱ０１が出力されるために既に選択するメモリセルのアドレスを認知しているにもかかわらず、ワードラインＷＬ、カラムデコーダ選択信号Ｙ０１及び読み出し制御信号ＰＳＡ１が再度全て活性化される。
このような動作は、最後の出力データＱ０７が出力されるまで同一の方法で行われるので、全クロックサイクルでビットライン対をチャージ／ディスチャージさせるための電流消費は同一であり、バースト動作速度も一般的なデータ出力動作速度と同一である。ここで、／ＡＤＶは、アドレスに応答して発生する命令であって、書き込み命令または読み出し命令を発生させる。
図３Ａにおいて、クロックはクロック信号であり、Ａｄｄはアドレスであり、／ＡＤＶは制御命令であり、／ＷＥは書き込みイネーブル信号を意味する。以下でも同一である。
図３Ｂの書き込み動作も図３Ａの読み出し動作とほぼ同じである。全クロックサイクルでワードラインＷＬ、カラムデコーダ選択信号Ｙ及び書き込みドライバＷ／Ｄを活性化させる書き込み制御信号ＰＷＤが全て活性化される。
したがって、書き込み動作時にも読み出し動作時のように全クロックサイクルでビットライン対をチャージ／ディスチャージさせるための電流消費は同一であり、バースト動作速度も一般的なデータ出力動作速度と同一である。
図３Ａ及び図３Ｂは、アドレスが入力された後にデータが初めて入力または出力される時間(レイテンシー)を２クロックサイクルと仮定する。
上述のように、図１のメモリ装置１００の構造では消費電流を減少させ、データ入出力速度を改善させるためのバースト動作が大きな効果を発揮できない。
したがって、図１のようなＳＲＡＭメモリ装置でバースト動作を行うための回路構造が必要である。
また、上述のようなバースト動作は、一度のワードライン選択で複数のメモリセルに同時にデータが書き込まれるので、順次に入力される外部データが全て入力されてから次の実際的な書き込み動作が行われるべきである。
したがって、実際的なメモリセルへの書き込み動作は、次の書き込み命令による書き込み動作が行われるクロックサイクルに行われる。これを後書き込み(ｌａｔｅ ｗｒｉｔｅ)動作方式という。
この場合、メモリ装置に入力されたデータをメモリセルに書き込む前に読み出すべき場合が発生し、バースト長に対応するデータビットが完全に入力されていない状態でバーストストップ命令が印加されてバースト長の一部のデータはメモリ装置の臨時保存手段に保存され、メモリセルにはバーストストップサイクル以前のデータが保存される場合も発生しうる。
特に、このようなバースト長内の全体ビットが臨時保存手段とメモリセルとに分散されて保存されたデータに対して読み出し命令が発生すると、あるデータビットはメモリセルから読取り、あるデータビットは臨時保存手段から読み取らねばならないという問題が発生する。
書き込み動作自体も、あるデータビットは臨時保存手段に保存されたデータを正常にメモリセルに書き込む動作を行い、あるデータビットは書き込み動作を行ってはならない。
したがって、それぞれのデータビットの有効性をその都度確認されねばならないので、これを確認する回路手段をメモリ装置に備えなければならず、このような回路手段を具備することによるメモリ装置の回路面積の増加及び別途の制御信号の発生による回路の複雑性の増加はバースト動作を行うメモリ装置の消費電流特性や動作速度改善の長所を活かすことができない原因となる。
本発明が達成しようとする技術的課題は、バースト動作が効率的に行われ、別途の回路増加や回路複雑性の増加なしにバーストストップによるデータの入出力を制御できるメモリ装置を提供することである。
前記技術的課題を達成するための本発明の好適な実施の形態に係るメモリ装置は、一度のワードライン選択でｎ(ただし、ｎは自然数)ビットのデータを同時に書き込み／読み出しするバースト動作を行えるメモリ装置に関する。
前記メモリ装置は、メモリブロック及びｊ個の周辺回路部を備える。
メモリブロックは、前記選択された一本のワードラインに応答してそれぞれ１ビットのデータを書き込み／読み出しするｊ(ただし、ｊは自然数)個のサブメモリブロックを備える。ｊ個の周辺回路部は、前記ｊ個のサブメモリブロックにそれぞれ対応し、対応するサブメモリブロックのデータ入出力を制御する。
前記周辺回路部のそれぞれは、前記バースト動作の完了前に新たな書き込み／読み出し命令が発生して前記ｎビットのデータのうち一部のデータだけ前記周辺回路部に保存された場合、フラグ信号に応答して前記保存された一部のデータの読み出し／書き込みを制御する。
前記それぞれの周辺回路部は、書き込みドライバ、センス増幅回路、第１、第２、第３保存部を備えることが好ましい。書き込みドライバは、書き込み制御信号に応答して入力されるデータを前記メモリブロックに書き込む。センス増幅回路は、読み出し制御信号に応答して前記メモリブロックから出力されるデータを増幅して出力する。
第１保存部は、第１制御信号に応答して前記センス増幅回路から出力されるデータをラッチした後に外部に出力する。第２保存部は、第２制御信号に応答して外部からデータをラッチした後に前記書き込みドライバに印加する。
第３保存部は、第３制御信号に応答して前記第２保存部にラッチされたデータを外部に出力する。バースト動作時、前記第１保存部は、前記センス増幅回路から出力されるｎビットのデータをラッチした後に順次に出力し、バースト動作時、前記第２保存部は、外部から入力されるｎビットのデータを順次にラッチした後に同時に前記書き込みドライバに印加する。
前記バースト動作の完了前に新たな書き込み／読み出し命令が発生するバーストストップ動作が実行されると、前記ｎビットのデータのうち一部のデータは、前記第１または第２保存部に保存され、前記第１、第２、第３保存部は、前記フラグ信号に応答して前記第１または第２保存部に保存された前記一部のデータを前記メモリブロックに書き込むか、外部に出力する。
前記それぞれの周辺回路部は、バースト動作時、前記ｎビットのデータが全て入力される前にバーストストップ動作が実行されて前記ｎビットのデータのうち一部のデータだけ前記第２保存部に保存されると、次の書き込みサイクルの間に前記第２保存部に保存された前記一部のデータを選択して書き込みドライバに印加するように制御する前記フラグ信号を発生させるフラグ信号発生部をさらに備えることが好ましい。
前記フラグ信号発生部は、バースト動作時、前記ｎビットのデータが全て入力される前にバーストストップ動作が実行されて前記ｎビットのデータのうち一部のデータだけ前記第２保存部に保存され、次の読み出し命令によって以前に書き込まれたデータを読み出す必要がある場合、前記第２保存部に保存された前記一部のデータを選択して前記第３保存部を通じて外部に出力し、ｎビットのうち残りのデータは、前記メモリブロックから出力されるように制御する。
前記フラグ信号発生部は、第１及び第２トランジスタ、遅延部及び論理和演算手段を備えることが好ましい。第１トランジスタは、電源電圧と制御ノードとの間に連結され、ゲートに前記第２制御信号の反転信号が印加される。
第２トランジスタは、前記制御ノードと接地電圧との間に連結され、ゲートに前記書き込み制御信号が印加される。遅延部は、前記制御ノードの出力を遅延させて出力する。
論理和演算手段は、前記制御ノードの出力と前記遅延部の出力とを論理和演算して前記フラグ信号を発生させる。
前記それぞれの周辺回路部は、第１、第２、第３制御部をさらに備えることが好ましい。
第１制御部は、前記フラグ信号を反転させた信号と第１予備制御信号とを論理積演算して前記第１制御信号を発生させる。第２制御部は、前記フラグ信号と第２予備制御信号を論理積演算して前記書き込み制御信号を発生させる。
第３制御部は、前記フラグ信号と第３予備制御信号を論理積演算して前記第３制御信号を発生させる。
前記第１予備制御信号は、前記読み出し命令に応答して前記センス増幅回路がデータを出力する度に活性化されるパルス信号であり、前記第２予備制御信号は、前記書き込み命令に応答してデータが入力される度に活性化されるパルス信号であり、前記第３予備制御信号は、直前に入力された書き込みアドレスと入力された読み出しアドレスとが同一である場合に活性化されるパルス信号である。
前記第３制御信号は、前記書き込み命令に応答してデータが入力される度に活性化されるパルス信号であり、前記フラグ信号は、前記第２制御信号が活性化される間に第１レベルに活性化され、前記書き込み制御信号が第１レベルに活性化されると第２レベルに非活性化される。
前記メモリ装置は、ＳＲＡＭであることが好ましい。前記ｊは、前記ｎ以上であることが好ましい。
本発明に係るメモリ装置は、バースト動作が効率的に行われ、別途の回路増加や回路複雑性の増加なしにバーストストップによるデータの入出力を制御し、消費電流を減少させ、かつ動作速度を改善させうる。
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面に基づき、本発明の望ましい実施形態を説明することにより本発明を詳細に説明する。各図面に示された同じ参照符号は同様の構成要素を示す。
図４は、本発明の好適な実施の形態に係るバースト動作が可能なＳＲＡＭメモリ装置の構造を示すブロック図である。
図４は、ｒｅａｄ/ｗｒｉｔｅ ｐａｔｈ構成図、特にＳＲＡＭ製品における本発明の構成図である。
図４を参照すると、メモリ装置４００は、一度のワードラインＷＬ選択でｎ(ただし、ｎは自然数)ビットのデータを同時に書き込み／読み出しするバースト動作を行える。
メモリ装置４００は、メモリブロックＭＢＬＫ及びｊ個の周辺回路部４２０＿０、４２０＿１〜４２０＿ｊ−１を備える。
メモリブロックＭＢＬＫは、選択された一本のワードラインＷＬに応答してそれぞれ１ビットのデータを書き込み／読み出しするｊ(ただし、ｊは自然数)個のサブメモリブロックＳＭＢ０、ＳＭＢ１〜ＳＭＢｊ-１を備える。それぞれのサブメモリブロックＳＭＢ０、ＳＭＢ１〜ＳＭＢｊ-１は、内部にｋ個のカラムユニットＣ０〜Ｃｋ−１を備える。
図１のメモリ装置１００は、メモリブロックＭＢＬＫ内部にｉ個のカラムユニットＣ０〜Ｃｉ-１が存在する。図４のメモリ装置４００にも全てｉ個のカラムユニットが存在する。すなわち、ｊ個のサブメモリブロックＳＭＢ０、ＳＭＢ１〜ＳＭＢｊ-１は、それぞれｋ個のカラムユニットＣ０〜Ｃｋ−１を備え、ｋｘｊ＝ｉの関係が成立する。
それぞれのカラムユニットＣ０〜Ｃｋ−１は、一つのビットライン対ＢＬ、／ＢＬに連結されるメモリセルＣＥＬＬとカラムデコーダＣＤと、を備える。ｊ個の周辺回路部４２０＿０、４２０＿１〜４２０＿ｊ−１は、ｊ個のサブメモリブロックＳＭＢ０、ＳＭＢ１〜ＳＭＢｊ-１にそれぞれ対応し、対応するサブメモリブロックＳＭＢ０、ＳＭＢ１〜ＳＭＢｊ-１のデータ入出力を制御する。
周辺回路部４２０＿０、４２０＿１〜４２０＿ｊ−１のそれぞれは、前記バースト動作の完了前に新たな書き込み／読み出し命令が発生して前記ｎビットのデータのうち一部のデータだけ前記周辺回路部４２０＿０、４２０＿１〜４２０＿ｊ−１に保存された場合、フラグ信号(図示せず)に応答して保存された一部のデータの読み出し／書き込みを制御する。周辺回路部４２０＿０、４２０＿１〜４２０＿ｊ−１の構成及び動作は後述する。
それぞれの周辺回路部４２０＿０、４２０＿１〜４２０＿ｊ−１とこれに対応するそれぞれのサブメモリブロックＳＭＢ０、ＳＭＢ１〜ＳＭＢｊ-１は、対応するデータライン対ＤＬ０、／ＤＬ０、ＤＬ１、／ＤＬ１〜ＤＬｊ-１、／ＤＬｊ-１によって連結される。ここで、メモリ装置４００は、ＳＲＡＭである。そして、ｊは、ｎ以上である。すなわち、後述されるバースト動作で同時に入出力されるデータのビット数は、サブメモリブロックＳＭＢ０、ＳＭＢ１〜ＳＭＢｊ-１の個数以下である。
したがって、全体サブメモリブロックＳＭＢ０、ＳＭＢ１〜ＳＭＢｊ-１が何れも１ビットのデータを出力または入力し、または全体サブメモリブロックＳＭＢ０、ＳＭＢ１〜ＳＭＢｊ-１のうち一部のサブメモリブロックだけデータを入力または出力できる。
図４に示したように、ローデコーダ４１０に連結されるワードラインＷＬによってロー方向のメモリセルは同時に選択され、相異なるカラムデコーダＣＤにより発生したカラムデコーダ選択信号Ｙは、ｊ個のサブメモリブロックＳＭＢ０、ＳＭＢ１〜ＳＭＢｊ-１で同時に一つのビットライン対ＢＬ、／ＢＬを選択してメモリブロックＭＢＬＫでｊ個のメモリセルが同時に選択される。
また、一つのメモリブロックＭＢＬＫにデータライン対ＤＬ０、／ＤＬ０、ＤＬ１、／ＤＬ１〜ＤＬｊ-１、／ＤＬｊ-１と周辺回路部４２０＿０、４２０＿１〜４２０＿ｊ−１がj個あって、ｊ個の選択されたメモリセルデータは、それぞれの周辺回路部４２０＿０、４２０＿１〜４２０＿ｊ−１で並列に処理される。したがって、図４のメモリ装置４００は、バースト動作時に一本のワードラインを選択し、複数のビットライン対を同時に駆動して複数のデータを処理することが可能である。
図５は、図４の周辺回路部の構成を説明するブロック図である。
図４の周辺回路部４２０＿０、４２０＿１〜４２０＿ｊ−１は、何れも同一の構成を有する。したがって、説明の便宜のために図５には周辺回路部４２０＿０だけを示して説明する。
図５を参照すると、周辺回路部４２０＿０は、書き込みドライバＷ／Ｄ、センス増幅回路Ｓ／Ａ、第１〜第３保存部ＦＦ１〜ＦＦ３を備える。図５には説明の便宜のためにデータ出力バッファ４１０とデータ入力バッファ４３０とをともに示す。
書き込みドライバＷ／Ｄは、書き込み制御信号ＰＷＤに応答して入力されるデータをメモリブロックＭＢＬＫに書き込む。センス増幅回路Ｓ／Ａは、読み出し制御信号ＰＳＡに応答してメモリブロックＭＢＬＫから出力されるデータを増幅して出力する。
第１保存部ＦＦ１は、第１制御信号ＴＳＡに応答してセンス増幅回路Ｓ／Ａから出力されるデータをラッチした後に外部に出力する。第２保存部ＦＦ２は、第２制御信号ＴＷＤに応答して外部からデータをラッチした後に書き込みドライバＷ／Ｄに印加する。
第３保存部ＦＦ３は、第３制御信号ＢＹＰに応答して第２保存部ＦＦ２にラッチされたデータを外部に出力する。第１〜第３保存部ＦＦ１〜ＦＦ３は、レジスタやフリップフロップなど多様な保存装置でありうる。図５において、第１〜第３保存部ＦＦ１〜ＦＦ３は、フリップフロップとして示される。
メモリ装置４００のバースト動作時、第１保存部ＦＦ１は、センス増幅回路Ｓ／Ａから出力されるｎビットのデータをラッチした後に順次に出力し、第２保存部ＦＦ２は、外部から入力されるｎビットのデータを順次にラッチした後に同時に書き込みドライバＷ／Ｄに印加する。
メモリ装置４００のバースト動作の完了前に新たな書き込み／読み出し命令が発生するバーストストップ動作が実行されると、ｎビットのデータのうち一部のデータは、第１または第２保存部ＦＦ１、ＦＦ２に保存される。
この場合、第１〜第３保存部ＦＦ１〜ＦＦ３は、フラグ信号ＦＬＡＧに応答して第１または第２保存部ＦＦ１、ＦＦ２に保存された一部のデータをメモリブロックＭＢＬＫに書き込むか、外部に出力する。
図５に開示された周辺回路部４２０＿０は、図２の周辺回路部１２０とは少なくとも第１〜第３保存部ＦＦ１〜ＦＦ３が付加される点で相異する。第１保存部ＦＦ１は、読み出し動作時に選択された一本のワードラインに連結されたｊ個のメモリセルからそれぞれのセンス増幅回路Ｓ／Ａが同時にセンシングして出力したデータをそれぞれ保存し、対応するクロックサイクルに順次にデータをデータ出力バッファ４１０に出力する。
第２保存部ＦＦ２は、書き込み動作時に順次にデータ入力バッファ４３０を通じて伝えられるデータを一時的に保存する手段であって、全体バースト長に当たるデータが全て入力されると、書き込みドライバＷ／Ｄにデータを伝送して後書き込み方式で次の書き込み命令によるクロックサイクルに一本のワードラインを選択してｊ個のメモリセルにデータを同時に書き込む。
第３保存部ＦＦ３は、バイパス動作を支援するための臨時保存手段であって、書き込み動作が既に行われて第２保存部ＦＦ２にデータが保存されたが、メモリセルにはまだ書き込まれていない状態で同じアドレスからデータを読み出す必要がある場合、第２保存部ＦＦ２のデータを直接データ出力バッファ４１０に連結させるバイパス動作を行う。
図６は、バイパス比較部を説明するブロック図である。
図６は、図５の第３保存部ＦＦ３がバイパス機能を行うのに必要なバイパス比較部６００の構成を示す。バイパス比較部６００は、アドレスバッファ６１０、読み出しアドレスレジスタ６２０、書き込みアドレスレジスタ６３０、及び比較器６４０を備える。バイパス比較部６００は、図５の周辺回路部４２０＿０には示されていないが、周辺回路部４２０＿０に含まれてもよい。
直前にデータを書き込んだアドレスは、次の書き込み動作時のアドレスが入力されるまでは書き込みアドレスレジスタ６３０に入力され、比較器６４０でによって読み出しアドレスレジスタ６２０に保存された読み出し動作時のアドレスと比較されて同一であれば、比較器６４０の出力である第３予備制御信号ＢＹＰ’を第１レベルに発生させる。
第３予備制御信号ＢＹＰ’については後述するが、第３予備制御信号ＢＹＰ’が第１レベルであれば、第３保存部ＦＦ３を通じて第２保存部ＦＦ２のデータが直接データ出力バッファ４１０に伝えられて出力される。ここで、第１レベルは、説明の便宜のためにハイレベルであると仮定する。しかし、当業者ならば第１レベルが必ずしもハイレベルに限定されるものではないということを理解しうる。
図５における第１制御信号ＴＳＡと第２制御信号ＴＷＤとはそれぞれ第１保存部ＦＦ１と第２保存部ＦＦ２とを活性化させる信号であり、第３制御信号ＢＹＰは、第３保存部ＦＦ３を活性化させる信号である。第１〜第３制御信号ＴＳＡ、ＴＷＤ、ＢＹＰについては後述する。
図７Ａは、図４及び図５のメモリ装置の読み出し動作を説明するタイミング図である。
バースト長が８ビットであると仮定し、最初のクロックサイクルから印加されたアドレスＡ０を通じてメモリ装置４００がバーストアドレスを認識すると、選択されたワードラインＷＬと８個のカラムデコーダ選択信号Ｙ０−Ｙ７とが同時に選択されて８本のビットライン対が同時に活性化される。
また、８本のビットライン対に対応する８個のセンス増幅回路を活性化させる読み出し制御信号ＰＳＡ０−ＰＳＡ７も同時に活性化されてそれぞれのデータを増幅してそれぞれの周辺回路部４２０＿０〜４２０＿７の第１保存部ＦＦ１に保存する。
そして、予め定められたレイテンシーによって順次に第１保存部ＦＦ１を活性化させる第１制御信号ＴＳＡ０〜ＴＳＡ７に応答して第１保存部ＦＦ１に保存された８ビットのデータＱ００〜Ｑ０７は、データ出力バッファ４１０を通じて外部に出力される。
したがって、図１の従来のメモリ装置１００に比べて一度のワードライン選択で全体バースト長に当たる複数のデータを同時に読み出し可能であるので、特にＳＲＡＭメモリ装置において消費電流の大きい動作であるビットラインフリーチャージ/ディスチャージ動作による電流消費を減少させうる。
また、最初のデータ出力サイクル以外の読み出し動作は、第１保存部ＦＦ１以後の回路でのみ行われるので、読み出し動作の速度もデコーディング及びメモリコア動作が排除されて改善される。アドレスＡ０の後にアドレスＡ１が入力されると、新たなバースト読み出し動作が行われる。
図７Ｂは、図４及び図５のメモリ装置の書き込み動作を説明するタイミング図である。
図７Ｂの書き込み動作も図７Ａの読み出し動作と同様にメモリ装置４００は、アドレスＡ０と書き込み命令に応答して一定のレイテンシー後にクロックサイクルごどに８ビットのデータＤ００〜Ｄ０７を順次にデータ入力バッファ４３０を通じて受信してそれぞれの第２保存部ＦＦ２に保存する。
そして、後書き込み方式によって次の書き込みサイクルで一本のワードラインＷＬと８個のカラムデコーダ選択信号Ｙ０−Ｙ７とが同時に活性化されて８本のビットライン対が同時に活性化される。
また、８本のビットライン対にそれぞれ対応する８個の書き込みドライバＷ／Ｄを活性化させる書き込み制御信号ＰＷＤ０−ＰＷＤ７も同時に活性化されてそれぞれのデータを増幅してそれぞれのメモリセルに保存する。
したがって、図１の従来のメモリ装置１００に比べて一度のワードライン選択で全体バースト長に当たる複数のデータを同時に書き込みできるので、特にＳＲＡＭメモリ装置において消費電流の大きい動作であるビットラインフリーチャージ/ディスチャージ動作による電流消費を減少させ、動作速度も改善可能である。
バースト動作による書き込み動作は、後書き込み方式であるので、バースト長上のビットが完全に入力されていない状態でバーストストップ命令が印加されてバースト長上の一部のデータは、第２保存部ＦＦ２に保存され、残りのビットに対応するデータは、以前の書き込みサイクルのデータとしてメモリセルに保存される場合も発生しうる。
特に、書き込みバーストストップサイクル以後の同じアドレスに対してデータ読み出し命令が印加されると、あるデータはメモリセルから出力され、あるデータは第２保存部ＦＦ２から出力されねばならない。
また、書き込みバーストストップサイクル以後の同じアドレスに対してデータ書き込み命令が印加されると、あるビットに対しては第２保存部ＦＦ２に保存されたデータを正常にメモリセルに書き込み、あるビットに対しては書き込み動作を行ってはならない。
この場合、バースト長に対応するそれぞれのビットの有効性を確認してデータをメモリセルまたは第２保存部ＦＦ２のうちどこから読み出すか、またはデータをどこに書き込むかを決定しなければならない。これは、図４のフラグ信号発生部４２１及び第１〜第３制御部４２３、４２５、４２７で行われる。
図８は、図４のフラグ信号発生部の構成を示す回路図である。
図４の周辺回路部４２０＿０は、バースト動作時、ｎビットのデータが全て入力される前にバーストストップ動作が実行されて前記ｎビットのデータのうち一部のデータだけ第２保存部ＦＦ２に保存されると、次の書き込みサイクルの間、第２保存部ＦＦ２に保存された前記一部のデータを選択して書き込みドライバＷ／Ｄに印加するように制御するフラグ信号ＦＬＡＧを発生させるフラグ信号発生部４２１をさらに備える。
フラグ信号発生部４２１は、バースト動作時、ｎビットのデータが全て入力される前にバーストストップ動作が実行されて前記ｎビットのデータのうち一部のデータだけ第２保存部ＦＦ２に保存され、次の読み出し命令によって以前に書き込まれたデータを読み出す必要がある場合、第２保存部ＦＦ２に保存された一部のデータを選択して第３保存部ＦＦ３を通じて外部に出力し、ｎビットのうち残りのデータは、メモリブロックＭＢＬＫから出力されるように制御する。
このような機能を行うフラグ信号発生部４２１は、第１及び第２トランジスタＴＲ１、ＴＲ２、遅延部８１０及び論理和演算手段８２０を備える。第１トランジスタＴＲ１は、電源電圧ＶＤＤと制御ノードＮとの間に連結され、ゲートに第２制御信号ＴＷＤの反転信号が印加される。第２制御信号ＴＷＤの反転信号は、インバータ８０５によって発生する。
第２トランジスタＴＲ２は、制御ノードＮと接地電圧ＶＳＳとの間に連結され、ゲートに書き込み制御信号ＰＷＤが印加される。遅延部８１０は、制御ノードＮの出力を遅延させて出力する。遅延部８１０は、インバータ８１１、８１２を備える。図８には、２個のインバータ８１１、８１２だけ示されているが、遅延部８１０が備えるインバータの数はこれに限定されない。但し、入力と出力の論理レベルを同一に維持するためにインバータの個数は偶数である。
論理和演算手段８２０は、制御ノードＮの出力と遅延部８１０の出力とを論理和演算してフラグ信号ＦＬＡＧを発生させる。フラグ信号発生部４２１は、制御ノードＮの電圧レベルを維持させるラッチ部８３０をさらに備え得る。
周辺回路部４２０＿０は、第１〜第３制御部４２３、４２５、４２７をさらに備える。第１制御部４２３は、フラグ信号ＦＬＡＧを反転させた信号と第１予備制御信号ＴＳＡ’とを論理積演算して第１制御信号ＴＳＡを発生させる。
第２制御部４２５は、フラグ信号ＦＬＡＧと第２予備制御信号ＰＷＤ’とを論理積演算して書き込み制御信号ＰＷＤを発生させる。第３制御部４２７は、フラグ信号ＦＬＡＧと第３予備制御信号ＢＹＰ’とを論理積演算して第３制御信号ＢＹＰを発生させる。第２及び第３制御部４２５、４２７は、論理積演算手段である。第１制御部４２３は、フラグ信号ＦＬＡＧを反転させるインバータと論理積演算手段と、を備える。
第１予備制御信号ＴＳＡ’は、読み出し命令に応答してセンス増幅回路Ｓ／Ａがデータを出力する度に活性化されるパルス信号である。第２予備制御信号ＰＷＤ’は、書き込み命令に応答して第２保存部ＦＦ２に保存されたデータがメモリセルに入力される度に活性化されるパルス信号である。
第３予備制御信号ＢＹＰ’は、直前に入力された書き込みアドレスと入力された読み出しアドレスとが同一である場合に活性化されるパルス信号である。フラグ信号ＦＬＡＧは、第２制御信号ＴＷＤが活性化される間に第１レベルに活性化され、書き込み制御信号ＰＷＤが第１レベルに活性化されると、第２レベルに非活性化される。
図９Ａは、図４及び図５のメモリ装置がバースト書き込み動作中にバーストストップされ、さらに直前のアドレスに対して読み出し動作を行う場合の動作を説明するタイミング図である。
バースト長を８ビットと仮定する。書き込み動作中に４ビットのデータだけ入力された後にバーストストップされ、直前にデータが書き込まれたアドレスのデータをさらに読み出す場合である。
したがって、読み出すべき８ビットのデータのうち４ビットは、直前の書き込みサイクルで入力されたデータであるが、まだメモリセルには使われておらず、図５の第２保存部ＦＦ２に保存された状態であり、残りの４ビットは、バーストストップされたので、メモリセルに保存されたデータを読み出す必要があるので、第２保存部ＦＦ２とメモリセルとに保存されたそれぞれのデータが読み出されても良いかどうか、すなわち各データの有効性が決定されねばならない。
例えば、バースト書き込み動作サイクルでデータＤＯＯが入力されると、第２制御信号ＴＷＤ０信号がハイレベルに活性化されてデータＤＯＯが第２保存部ＦＦ２に保存される。ハイレベルの第２制御信号ＴＷＤ０は、図８のフラグ信号発生部４２１の第１トランジスタＴＲ１をターンオンさせてフラグ信号ＦＬＡＧをハイレベルに発生させる。
勿論、この時の書き込み制御信号ＰＷＤ０はローレベルであるので、第２トランジスタＴＲ２はターンオフ状態である。正常に書き込み動作が行われる場合、パルス信号の第２制御信号ＴＷＤ０〜ＴＷＤ３は、ハイレベルとローレベルとの間をトグルするので、第２保存部ＦＦ２に正常にデータが保存されるサイクルに発生するフラグ信号ＦＬＡＧ０〜ＦＬＡＧ３はハイレベルを維持する。
一方、中間にバーストストップによってデータが第２保存部ＦＦ２に入力されない場合には、第２制御信号ＴＷＤ４〜ＴＷＤ７も活性化されず、フラグ信号ＦＬＡＧ４〜ＦＬＡＧ７はローレベルを維持する。
メモリ装置４００は、最初のパワーアップ動作時に書き込み制御信号ＰＷＤが一度ハイレベルに活性化されて制御ノードＮの電圧レベルをローレベルに設定し、フラグ信号ＦＬＡＧをローレベルに維持させる。したがって、メモリ装置４００の動作中にデータが入力されず第２制御信号ＴＷＤ４〜ＴＷＤ７が活性化されなければ、フラグ信号ＦＬＡＧ４〜ＦＬＡＧ７はローレベルを維持する。
第２保存部ＦＦ２にデータＤ００〜Ｄ０３が保存される間、フラグ信号ＦＬＡＧ０〜ＦＬＡＧ３はハイレベルに発生し、第２及び第３制御部４２５、４２７は、第２及び第３予備制御信号ＰＷＤ'、ＢＹＰ'の論理レベルによって書き込み制御信号ＰＷＤ及び第３制御信号ＢＹＰの論理レベルを決定する。
図９Ａには、フラグ信号ＦＬＡＧ０とフラグ信号ＦＬＡＧ７との波形だけを例示的に示した。
バーストストップ後、直前に書き込んだアドレスを読み出すと、まず該当ワードラインＷＬ、カラムデコーダ選択信号Ｙ０−Ｙ７及び読み出し制御信号ＰＳＡ０−ＰＳＡ７が同時に活性化されてメモリセルに保存された８ビットのデータがデータの有効性と関係なくまずそれぞれの第１保存部ＦＦ１に保存される。
この時、前記図６のバイパス比較部６００によって第３予備制御信号ＢＹＰ’０〜ＢＹＰ’３は、ハイレベルに発生する。それにより、フラグ信号ＦＬＡＧ０〜ＦＬＡＧ３と第３予備制御信号ＢＹＰ’０〜ＢＹＰ’３とが論理積演算されて第３制御信号ＢＹＰ０〜ＢＹＰ３はハイレベルに発生する。
すなわち、第２保存部ＦＦ２に保存された４ビットのデータに対応する第３制御信号ＢＹＰ０〜ＢＹＰ３は、ハイレベルに発生し、メモリセルに保存された４ビットのデータに対応する第３制御信号ＢＹＰ４〜ＢＹＰ７は、ローレベルに発生する。
また、第１予備制御信号ＴＳＡ’０〜ＴＳＡ’７は、読み出し命令に応答して何れもハイレベルに発生するが、第２保存部ＦＦ２に保存された４ビットのデータに対応するフラグ信号ＦＬＡＧ０〜ＦＬＡＧ３は、ハイレベルに発生するので、第１制御部４２３は、第１予備制御信号ＴＳＡ’０〜ＴＳＡ’３の論理レベルに関係なく第２保存部ＦＦ２に保存された４ビットのデータに対応する第１制御信号ＴＳＡ０〜ＴＳＡ３をローレベルに発生させる。
そして、メモリセルに保存された４ビットのデータに対応するフラグ信号ＦＬＡＧ４〜ＦＬＡＧ７は、ローレベルで発生するので、第１制御部４２３は、ハイレベルの第１予備制御信号ＴＳＡ’４〜ＴＳＡ’７に応答してメモリセルに保存された４ビットのデータに対応する第１制御信号ＴＳＡ４〜ＴＳＡ７をハイレベルで発生させる。
したがって、第２保存部Ｆ／Ｆ２に保存された４ビットのデータ(例えば、Ｄ００、Ｄ０１、Ｄ０２、Ｄ０３)に対応する第１制御信号ＴＳＡ０〜ＴＳＡ３はローレベルであり、第３制御信号ＢＹＰ０〜ＢＹＰ３はハイレベルになって第２保存部ＦＦ２に保存された４ビットのデータＤ００、Ｄ０１、Ｄ０２、Ｄ０３がデータ出力バッファ４１０に出力される。
一方、メモリセルに保存された４ビットのデータ(例えば、Ｄ０４、Ｄ０５、Ｄ０６、Ｄ０７)に対応する第１制御信号ＴＳＡ４〜ＴＳＡ７はハイレベルであり、第３制御信号ＢＹＰ４〜ＢＹＰ７はローレベルになってメモリセルに保存された４ビットのデータＤ０４、Ｄ０５、Ｄ０６、Ｄ０７がデータ出力バッファ４１０に出力される。
上述したように、図９Ａには第２保存部ＦＦ２に保存されたデータＤ００、Ｄ０１、Ｄ０２、Ｄ０３に対応する第１制御信号ＴＳＡ、第３制御信号ＢＹＰ、第３予備制御信号ＢＹＰ’及びフラグ信号ＦＬＡＧとしてそれぞれＴＳＡ０、ＢＹＰ０、ＢＹＰ'０及びＦＬＡＧ０が示されており、メモリセルに保存されたデータＤ０４、Ｄ０５、Ｄ０６、Ｄ０７に対応する第１制御信号ＴＳＡ、第３制御信号ＢＹＰ及びフラグ信号ＦＬＡＧとしてそれぞれＴＳＡ７、ＢＹＰ７、及びＦＬＡＧ７が示されている。
図９Ｂは、図４及び図５のメモリ装置がバースト書き込み動作中にバーストストップされ、新たなアドレスに対して書き込み動作を行う場合の動作を説明するタイミング図である。
バースト長が８ビットであると仮定し、バースト書き込み動作によってアドレスＡ０に４ビットのデータＤ００、Ｄ０１、Ｄ０２、Ｄ０３が入力された後にバーストストップされ、新たなアドレスＡ１に連続してバースト書き込みする場合である。
４ビットのデータＤ００、Ｄ０１、Ｄ０２、Ｄ０３のみが第２保存部ＦＦ２に保存した状態でバーストストップされ、再度書き込みサイクルが始まるので、次の書き込みサイクル内に第２保存部ＦＦ２のデータをメモリセルに書き込む後書き込み動作が行わねばならない。
また、第２保存部ＦＦ２に保存されたデータはメモリセルに書き込み、バーストストップされてアップデートされない第２保存部ＦＦ２のデータはメモリセルに書き込んではならないので、やはり第２保存部ＦＦ２に保存された各データのメモリセルへの保存の如何、すなわち、データの有効性が各データ別に決定される必要がある。
以前の書き込みサイクルで４ビットのデータが第２保存部ＦＦ２に保存された状態は、図９Ａと同様なので第２保存部ＦＦ２に保存されたデータに対応するフラグ信号ＦＬＡＧ０〜ＦＬＡＧ３はハイレベルに発生し、残りの４ビットのデータに対応するフラグ信号ＦＬＡＧ４〜ＦＬＡＧ７はローレベルを維持する。
この時、連続して別のアドレスＡ１に書き込み動作を行うと、後書き込み動作によって以前書き込みサイクルアドレスＡ０の該当ワードラインＷＬ、カラムデコーダ選択信号Ｙ０−Ｙ７及び第２予備制御信号ＰＷＤ’０-ＰＷＤ’７が同時に活性化されるが、第２制御部４２５は、ハイレベルのフラグ信号ＦＬＡＧ０〜ＦＬＡＧ３が発生する間だけ書き込み制御信号ＰＷＤ０〜ＰＷＤ３をハイレベルに発生させ、ローレベルのフラグ信号ＦＬＡＧ４〜ＦＬＡＧ７が発生すると、第２制御部４２５は書き込み制御信号ＰＷＤ４〜ＰＷＤ７をローレベルに発生させる。
したがって、第２保存部ＦＦ２に保存された４ビットのデータは、書き込みドライバＷ／Ｄを通じて対応するメモリセルに書き込まれ、アップデートされない残りの４ビットのデータは、書き込みドライバＷ／Ｄが活性化されないので、対応するメモリセルは以前のデータをそのまま維持する。
また、第２保存部ＦＦ２に保存された４ビットのデータを書き込みドライバＷ／Ｄに伝えるために書き込み制御信号ＰＷＤ０〜ＰＷＤ３がハイレベルに発生すると、フラグ信号発生部４２１の第２トランジスタＴＲ２がターンオンになって制御ノードＮがローレベルになり、遅延部８１０によって一定の遅延時間後にフラグ信号ＦＬＡＧ０〜ＦＬＡＧ３もローレベルになる。
このように遅延部８１０によってフラグ信号ＦＬＡＧ０〜ＦＬＡＧ３がローレベルになる時間を遅延させる理由は、フラグ信号ＦＬＡＧ０〜ＦＬＡＧ３が迅速にローレベルに遷移される場合、ローレベルのフラグ信号が第２制御部４２５に影響を与えて書き込み制御信号ＰＷＤのハイレベル区間が影響されることを防止するためである。
図９Ｂには、第２保存部ＦＦ２に保存されたデータＤ００、Ｄ０１、Ｄ０２、Ｄ０３に対応する書き込み制御信号ＰＷＤ及びフラグ信号ＦＬＡＧとしてそれぞれＰＷＤ０及びＦＬＡＧ０が示されており、第２保存部ＦＦ２のアップデートされない残りの４ビットのデータに対応する書き込み制御信号ＰＷＤ及びフラグ信号ＦＬＡＧとしてそれぞれＰＷＤ７及びＦＬＡＧ７が示されている。
以上のように、バースト書き込み／読み出し動作中にバーストストップによるデータの有効性の決定が図５のフラグ信号発生部４２１のような比較的に簡単な回路によって実行可能である。
以上のように、図面と明細書において最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的として使われたものであり、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限したりするために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態の採用が可能であるという点を理解しうる。したがって、本発明の技術的範囲は特許請求の範囲の記載に基づいて定められるべきである。
本発明は、ＳＲＡＭメモリ装置の関連技術分野に好適に用いられる。
一般的なＳＲＡＭメモリ装置を示すブロック図である。 図１の周辺回路部を説明するブロック図である。 図１及び図２のメモリ装置の読み出し動作を説明するタイミング図である。 図１及び図２のメモリ装置の書き込み動作を説明するタイミング図である。 本発明の好適な実施の形態に係るバースト動作が可能なＳＲＡＭメモリ装置の構造を示すブロック図である。 図４の周辺回路部の構成を説明するブロック図である。 バイパス比較部を説明するブロック図である。 図４及び図５のメモリ装置の読み出し動作を説明するタイミング図である。 図４及び図５のメモリ装置の書き込み動作を説明するタイミング図である。 図４のフラグ信号発生部の構成を示す回路図である。 図４及び図５のメモリ装置がバースト書き込み動作中にバーストストップされ、さらに直前のアドレスに対して読み出し動作を行う場合の動作を説明するタイミング図である。 図４及び図５のメモリ装置がバースト書き込み動作中にバーストストップされ、新たなアドレスに対して書き込み動作を行う場合の動作を説明するタイミング図である。
符号の説明
４２０＿０ 周辺回路部
Ｗ／Ｄ 書き込みドライバ
Ｓ／Ａ センス増幅回路
ＦＦ１〜ＦＦ３ 第１〜第３保存部
４１０ データ出力バッファ
４３０ データ入力バッファ
４２１ フラグ信号発生部
４２３、４２５、４２７ 第１〜第３制御部
ＰＷＤ 書き込み制御信号
ＰＳＡ 読み出し制御信号
ＴＳＡ、ＴＷＤ、ＢＹＰ 第１〜第３制御信号
ＴＳＡ’、ＴＷＤ’、ＢＹＰ’ 第１〜第３予備制御信号
ＦＬＡＧ フラグ信号

Claims (11)

  1. 一度のワードライン選択でｎ(ただし、ｎは自然数)ビットのデータを同時に書き込み／読み出しするバースト動作を行えるメモリ装置において、
    前記メモリ装置は、
    前記選択された一つのワードラインに応答してそれぞれ１ビットのデータを書き込み／読み出しするｊ(ただし、ｊは自然数)個のサブメモリブロックを備えるメモリブロックと、
    前記ｊ個のサブメモリブロックにそれぞれ対応し、対応するサブメモリブロックのデータ入出力を制御するｊ個の周辺回路部と、を備え、
    前記周辺回路部のそれぞれは、
    前記バースト動作の完了前に新たな書き込み／読み出し命令が発生して前記ｎビットのデータのうち一部のデータのみが前記周辺回路部に保存された場合、フラグ信号に応答して前記保存された一部のデータの読み出し／書き込みを制御することを特徴とするメモリ装置。
  2. 前記それぞれの周辺回路部は、
    書き込み制御信号に応答して入力されるデータを前記メモリブロックに書き込む書き込みドライバと、
    読み出し制御信号に応答して前記メモリブロックから出力されるデータを増幅して出力するセンス増幅回路と、
    第１制御信号に応答して前記センス増幅回路から出力されるデータをラッチした後に外部に出力する第１保存部と、
    第２制御信号に応答して外部からデータをラッチした後に前記書き込みドライバに印加する第２保存部と、
    第３制御信号に応答して前記第２保存部にラッチされたデータを外部に出力する第３保存部と、を備え、
    バースト動作時、前記第１保存部は、前記センス増幅回路から出力されるｎビットのデータをラッチした後に順次に出力し、
    バースト動作時、前記第２保存部は外部から入力されるｎビットのデータを順次にラッチした後、同時に前記書き込みドライバに印加し、
    前記バースト動作の完了前に新たな書き込み／読み出し命令が発生するバーストストップ動作が実行されると、前記ｎビットのデータのうち一部のデータは、前記第１または第２保存部に保存され、
    前記第１、第２、第３保存部は、
    前記フラグ信号に応答して前記第１または第２保存部に保存された前記一部のデータを前記メモリブロックに書き込むか、外部に出力することを特徴とする請求項１に記載のメモリ装置。
  3. 前記それぞれの周辺回路部は、
    バースト動作時、前記ｎビットのデータが全て入力される前にバーストストップ動作が実行されて前記ｎビットのデータのうち一部のデータのみが前記第２保存部に保存されると、
    次の書き込みサイクルの間に前記第２保存部に保存された前記一部のデータを選択して書き込みドライバに印加するように制御する前記フラグ信号を発生させるフラグ信号発生部をさらに備えることを特徴とする請求項２に記載のメモリ装置。
  4. 前記フラグ信号発生部は、
    バースト動作時、前記ｎビットのデータが全て入力される前にバーストストップ動作が実行されて前記ｎビットのデータのうち一部のデータのみが前記第２保存部に保存され、次の読み出し命令によって以前に書き込まれたデータを読み出す必要がある場合、
    前記第２保存部に保存された前記一部のデータを選択して前記第３保存部を通じて外部に出力し、ｎビットのうち残りのデータは、前記メモリブロックから出力されるように制御することを特徴とする請求項３に記載のメモリ装置。
  5. 前記フラグ信号発生部は、
    電源電圧と制御ノードとの間に連結され、ゲートに前記第２制御信号の反転信号が印加される第１トランジスタと、
    前記制御ノードと接地電圧との間に連結され、ゲートに前記書き込み制御信号が印加される第２トランジスタと、
    前記制御ノードの出力を遅延させて出力する遅延部と、
    前記制御ノードの出力と前記遅延部の出力とを論理和演算して前記フラグ信号を発生させる論理和演算手段と、を備えることを特徴とする請求項４に記載のメモリ装置。
  6. 前記それぞれの周辺回路部は、
    前記フラグ信号を反転させた信号と第１予備制御信号とを論理積演算して前記第１制御信号を発生させる第１制御部と、
    前記フラグ信号と第２予備制御信号とを論理積演算して前記書き込み制御信号を発生させる第２制御部と、
    前記フラグ信号と第３予備制御信号とを論理積演算して前記第３制御信号を発生させる第３制御部と、をさらに備えることを特徴とする請求項５に記載のメモリ装置。
  7. 前記第１予備制御信号は、前記読み出し命令に応答して前記センス増幅回路がデータを出力する度に活性化されるパルス信号であり、
    前記第２予備制御信号は、前記書き込み命令に応答してデータが入力される度に活性化されるパルス信号であり、
    前記第３予備制御信号は、直前に入力された書き込みアドレスと入力された読み出しアドレスとが同一である場合に活性化されるパルス信号であることを特徴とする請求項６に記載のメモリ装置。
  8. 前記フラグ信号は、
    前記第２制御信号が活性化される間に第１レベルに活性化され、前記書き込み制御信号が第１レベルに活性化されると、第２レベルに非活性化されることを特徴とする請求項７に記載のメモリ装置。
  9. 前記第１、第２、第３保存部は、
    フリップフロップであることを特徴とする請求項８に記載のメモリ装置。
  10. 前記メモリ装置は、
    ＳＲＡＭであることを特徴とする請求項１に記載のメモリ装置。
  11. 前記ｊは、前記ｎ以上であることを特徴とする請求項１に記載のメモリ装置。
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