JP2008108417A - 低電力ｄｒａｍ及びその駆動方法 - Google Patents

低電力ｄｒａｍ及びその駆動方法 Download PDF

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Abstract

【課題】メモリアクセスに伴う電力の消費を低減できるＤＲＡＭ及びその駆動方法を提供すること。
【解決手段】本発明では、ローアドレス及びカラムアドレスを全て受信して格納した後、カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、アクティブにするページ領域を決定する方式を採用した。すなわち、ローアドレスに対応する１ページ全体をアクティブにするものではなく、実際にアクセスがなされるメモリセルを含む一部のページ領域を選択的にアクティブにする。近年、システムのメモリ活用機能のうち、付加レイテンシＡＬ（Ａｄｄｉｔｉｖｅ Ｌａｔｅｎｃｙ）規格によると、ローアドレスの入力後、次のクロックで直ちにカラムアドレスの入力がなされ、その後、ローアドレス及びカラムアドレスのデコードが可能となって、システムの環境を大きく変えなくとも本発明の実現が可能である。
【選択図】図１

Description

本発明は、半導体メモリ設計技術に関し、特に、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）構造（Ａｒｃｈｉｔｅｃｔｕｒｅ）に関する。
基本的に、ＤＲＡＭは、時分割アドレス方式（ｔｉｍｅ ｍｕｌｔｉｐｌｅｘｅｄ ａｄｄｒｅｓｓｉｎｇ ｍｅｔｈｏｄ）を採用している。すなわち、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号の入力時にローアドレスをラッチし、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号の入力時にカラムアドレスをラッチし、ＲＡＳ信号の入力時に予め定められている不良なセルアレイが選択されて、ワードライン及び感知増幅器がアクティブになる。また、ＣＡＳ信号の入力時に書き込み又は読み出し機能が決定され、このとき、アクセスすべきカラムアドレスをラッチして、入出力すべきデータの位置を最終的に決定する。
一般に、ＤＲＡＭのメモリアレイは、ＣＡＳ信号の入力前は接近すべきメモリセルの位置を判断することができない。また、ＲＡＳ信号とＣＡＳ信号との間には、守らなければならない時間差ｔＲＣＤが存在するが、これは、ワードラインと感知増幅器とのアクティブにおいて、時間を確保する必要があるためである。
言い換えれば、一般的なＤＲＡＭは、メモリアレイをアクティブにするローアドレスタイミングと、具体的な最終メモリセルの位置を判断するカラムアドレスタイミングとの間に時間の差が存在する。
したがって、ＤＲＡＭは、ローアドレス時点で具体的な最終メモリセルアレイが判断できないため、予め定められた規格のセルアレイの感知増幅器アレイをアクティブにしてローキャッシュ（ｒｏｗ ｃａｃｈｅ）の役割を果たすようにする。このとき、予め定められている規格のセルアレイの分量をページサイズ（ｐａｇｅ ｓｉｚｅ）と呼ぶ。ページサイズは、カラムアドレスの個数によって決まる。
つまり、ＲＡＳ信号に反応して１ページのメモリセルアレイがアクティブになるという意味であり、その次にＣＡＳ信号に反応して、そのページのうちの１つの領域を最終の入出力すべきデータの位置として判断するためにカラムアドレスが提供されるのである。
ところが、上記のような従来のＤＲＡＭは、１回のアクセスサイクルにおいて、最終的に入出力すべきデータのサイズに関係なく、通常１ページをアクティブにしなければならないという構造的な問題点を有しており、このときに発生する超過電力の消費は少ないものではない。
特開平２００６−１６４５１３ 特開２００６−３１９３３ 特開２００５−３４０３６７
本発明は、上記した従来の技術の問題点を解決するためになされたものであって、その目的は、メモリアクセスに伴う電力の消費を低減できるＤＲＡＭ及びその駆動方法を提供することにある。
そこで、上記の目的を達成するための本発明によるＤＲＡＭは、ＲＡＳ信号に応答してローアドレスをラッチし、ＣＡＳ信号に応答してカラムアドレスをラッチするアドレスラッチ手段と、前記ローアドレスをデコードするローデコード手段と、前記カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、前記ローアドレスに対応する１つのページ領域のうち、一部の領域を局部的にアクティブにする手段と、前記カラムアドレスをデコードするカラムデコード手段とを備えることを特徴とする。
また、上記の目的を達成するための本発明によるＤＲＡＭは、ＲＡＳ信号に応答してローアドレスをラッチし、ＣＡＳ信号に応答してカラムアドレスをラッチするアドレスラッチ手段と、前記ローアドレスをデコードするローデコード手段と、前記カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、ページ領域選択信号を生成するＭＳＢコードデコード手段と、前記ページ領域選択信号に応答して前記ローアドレスに対応する１つのページ領域のうち、一部の領域を局部的にアクティブにするロー要素と、前記カラムアドレスをデコードするカラムデコード手段とを備えることを特徴とする。
また、上記の目的を達成するための本発明によるＤＲＡＭの駆動方法は、 ＲＡＳ信号に応答してローアドレスをラッチするステップと、前記ローアドレスをデコードするステップと、ＣＡＳ信号に応答してカラムアドレスをラッチするステップと、前記カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、前記ローアドレスに対応する１つのページ領域のうち、一部の領域を局部的にアクティブにするステップと、前記カラムアドレスをデコードするステップとを含むことを特徴とする。
本発明では、ローアドレス及びカラムアドレスを全て受信して格納した後、カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、アクティブにするページ領域を決定する方式を採用した。すなわち、ローアドレスに対応する１ページ全体をアクティブにするものではなく、実際にアクセスがなされるメモリセルを含む一部のページ領域を選択的にアクティブにする。近年、システムのメモリ活用機能のうち、付加レイテンシＡＬ（Ａｄｄｉｔｉｖｅ Ｌａｔｅｎｃｙ）規格によると、ローアドレスの入力後、次のクロックで直ちにカラムアドレスの入力がなされ、その後、ローアドレス及びカラムアドレスのデコードが可能となって、システムの環境を大きく変えなくとも本発明の実現が可能である。
すなわち、第一発明では、ＲＡＳ信号に応答してローアドレスをラッチし、ＣＡＳ信号に応答してカラムアドレスをラッチするアドレスラッチ手段と、前記ローアドレスをデコードするローデコード手段と、前記カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち一部のビットをデコードして、前記ローアドレスに対応する１つのページ領域のうち、一部の領域を局部的にアクティブにする手段と、前記カラムアドレスをデコードするカラムデコード手段とを備えることを特徴とするＤＲＡＭを提供する。
第二発明では、第一発明を基本とし、さらに、前記アドレスラッチ手段が、付加レイテンシ規格を支援する遅延手段を備えることを特徴とするＤＲＡＭを提供する。
第三発明では、ＲＡＳ信号に応答してローアドレスをラッチし、ＣＡＳ信号に応答してカラムアドレスをラッチするアドレスラッチ手段と、前記ローアドレスをデコードするローデコード手段と、前記カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、ページ領域選択信号を生成するＭＳＢコードデコード手段と、前記ページ領域選択信号に応答して前記ローアドレスに対応する１つのページ領域のうち、一部の領域を局部的にアクティブにするロー要素と、前記カラムアドレスをデコードするカラムデコード手段とを備えることを特徴とするＤＲＡＭを提供する。
第四発明では、第三発明を基本とし、さらに、前記アドレスラッチ手段が、付加レイテンシ規格を支援する遅延手段を備えることを特徴とするＤＲＡＭを提供する。
第五発明では、第三発明を基本とし、さらに、前記アドレスラッチ手段が、内部クロックに応答してアドレスビットをラッチするラッチと、該ラッチ部から出力されるアドレスビット及び前記ＲＡＳ信号を入力とする第１のＮＡＮＤゲートと、該第１のＮＡＮＤゲートの出力信号を入力としてローアドレスビットを出力する第１のインバータと、前記内部クロックに応答して、前記ラッチから出力されるアドレスビットを前記付加レイテンシの分、遅延させて出力するフリップフロップ部と、該フリップフロップ部の出力信号及び前記ＣＡＳ信号を入力とする第２のＮＡＮＤゲートと、該第２のＮＡＮＤゲートの出力信号を入力としてカラムアドレスビットを出力する第２のインバータとを備えることを特徴とするＤＲＡＭを提供する。
第六発明では、第五発明を基本とし、さらに、前記ラッチから出力されるアドレスビット及び前記ＣＡＳ信号を入力とする第３のＮＡＮＤゲートと、該第３のＮＡＮＤゲートの出力信号を入力としてＭＳＢコードビットを出力する第３のインバータとを備えることを特徴とするＤＲＡＭを提供する。
第七発明では、第三発明を基本とし、さらに、前記ＭＳＢコードデコード手段が、前記カラムアドレスのＭＳＢのうち、２ビット以上をデコードすることを特徴とするＤＲＡＭを提供する。
第八発明では、第三発明を基本とし、さらに、前記ロー要素が、ワードラインドライバ及びビットライン感知増幅器イネーブラを備えることを特徴とするＤＲＡＭを提供する。
第九発明では、第八発明を基本とし、さらに、前記ビットライン感知増幅器イネーブラが、メモリブロックイネーブル信号及び前記ページ領域選択信号に応答してビットライン感知増幅器のプルアップ電源ラインとプルダウン電源ラインとに電源を供給することを特徴とするＤＲＡＭを提供する。
第十発明では、第八発明を基本とし、さらに、前記ワードラインドライバが、前記ローデコード手段の出力信号及び前記ページ領域選択信号に応答して該当サブワードラインを駆動することを特徴とするＤＲＡＭを提供する。
第十一発明では、ＲＡＳ信号に応答してローアドレスをラッチするステップと、前記ローアドレスをデコードするステップと、ＣＡＳ信号に応答してカラムアドレスをラッチするステップと、前記カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、前記ローアドレスに対応する１つのページ領域のうち、一部の領域を局部的にアクティブにするステップと、前記カラムアドレスをデコードするステップとを含むことを特徴とするＤＲＡＭの駆動方法を提供する。
第十二発明では、第十一発明を基本とし、さらに、前記ＭＳＢのうち、一部のビットをデコードするステップが、前記カラムアドレスのＭＳＢのうち、２ビット以上をデコードすることを特徴とするＤＲＡＭの駆動方法を提供する。
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
図１は、本発明の一実施形態に係るＤＲＡＭのブロック図である。
同図に示すように、本実施形態に係るＤＲＡＭは、外部とのインターフェイスのために、コマンド／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳを受信するコマンド入力チャネル１０、アドレスＡＤＤを受信するアドレス入力チャネル２０、バンクアドレスＢＳを受信するバンクアドレス入力チャネル３０、及びデータ入出力のための入出力ポート８０が備えられる。
このようなＤＲＡＭインターフェイスは、内部クロックＩＣＬＯＣＫ（外部クロックＣＬＫをバッファリングした信号である）に同期化して動作し、ＤＲＡＭをアクティブにし、アクセスするメモリセルの位置を指定し、データ入出力サイクルを行いながら、データ入出力位置を指定するためのアドレス情報を提供する。
そして、本実施形態に係るＤＲＡＭは、コマンド入力チャネル１０を介して入力されたコマンド／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳを解読して、内部ＲＡＳ信号ＩＲＡＳ及び内部ＣＡＳ信号ＩＣＡＳなどの内部コマンド信号を生成するコマンドデコーダ４０と、アドレス入力チャネル２０を介して入力されたアドレス信号を格納し、ＲＡＳサイクル又はＣＡＳサイクルに反応してアドレスを選別するアドレスフリップフロップ５０と、カラムアドレスのＭＳＢのうち、２ビットＣＡＩ、ＣＡＪをデコードしてページ領域選択信号ＨＩＴ＿ＣＯＬを生成するＨＩＴブロック７０と、バンクアドレス、内部ＲＡＳ信号ＩＲＡＳ、及び内部ＣＡＳ信号ＩＣＡＳに応答してローサイクル又はカラムサイクル、そして、データ経路を行うための制御信号（例えば、バンク制御信号ＣＴＲＬ＿ＢＡＮＫ、出力イネーブル信号ｏｅ）を生成するＲＡＳ／ＣＡＳ制御機６０とを備える。
一方、複数のメモリバンク（バンク<０：３>）が備えられ、入出力ポート８０とメモリバンク（バンク<０：３>）との間のデータ交換のための入出力増幅器アレイ９０が備えられる。また、各メモリバンク（バンク<０：３>）は、アドレスフリップフロップ５０から印加されたローアドレスＡＤＤ＿ＲＯＷをデコードするＸデコーダと、カラムアドレスＡＤＤ＿ＣＯＬをデコードするＹデコーダとを備える。
図２は、図１に示されている本発明の一実施形態に係るＤＲＡＭのタイミング図である。以下、図２を参照して本実施形態に係るＤＲＡＭの動作を説明する。
まず、アクティブコマンドＡＣＴが印加されるとともに、ローアドレスＲＡ及びバンクアドレスＢＳが提供される（Ｔ０）。ローアドレスＲＡは、アドレスフリップフロップ５０に格納され、ローデコーダに印加されてデコードされる。
次に、リードコマンドＲＤが印加されるとともに、カラムアドレスＣＡが提供される（Ｔ１）。カラムアドレスＣＡは、アドレスフリップフロップ５０に格納される。リードコマンドＲＤは、アクティブコマンドＡＣＴが印加された後、クロックに印加される。すなわち、ＣＡＳ信号は、ＲＡＳ信号のアクティブ時点のすぐ次のクロックでアクティブになることができる。これは、付加レイテンシＡＬを有するシステムで可能なものである。すなわち、正常なＲＡＳ−ＣＡＳ遅延タイムｔＲＣＤ（ＲＡＳ ｔｏ ＣＡＳ Ｄｅｌａｙ ｔｉｍｅ）は、３ｔＣＫであり、元々、ＲＡＳ信号のアクティブ時点から３ｔＣＫ以後にＣＡＳ信号がアクティブになり得るが、付加レイテンシＡＬが存在（ｔＡＬ＝２）するため、それだけ速くＣＡＳ信号がアクティブになり得るものである。このように、実際に、内部カラムサイクルが開始する前に、カラムアドレスＣＡが予め印加されているため、直ちにＩＴブロック７０でカラムアドレスのＭＳＢのうち、２ビットをデコードしてページ領域選択信号ＨＩＴ＿ＣＯＬを生成することができる。ページ領域選択信号ＨＩＴ＿ＣＯＬは、ワードラインドライバ及びビットライン感知増幅器イネーブラに印加されて、ローアドレスＲＡのデコードによって選択されたワードラインのうち、カラムアクセスがなされるページ領域のビットライン感知増幅器を選択的にアクティブにする。
次に、ＲＡＳ−ＣＡＳ遅延タイムｔＲＣＤを満たす時点で内部カラムサイクルを開始する（Ｔ３）。アドレスフリップフロップ５０に格納されていたカラムアドレスＣＡが、このときに初めてデコードされる。
次いで、ＣＡＳレイテンシＣＬ（ここでは、ｔＣＬ＝３）以後にデータが出力される。
図３Ａは、図１のアドレスフリップフロップ５０回路の実現例を示した図である。
同図に示すように、アドレスフリップフロップ５０は、内部クロックＩＣＬＯＣＫに応答してアドレス信号ＡＤＤ<Ｎ>をラッチするラッチ３１０と、当該ラッチ３１０から出力されるアドレス信号及び内部ＲＡＳ信号ＩＲＡＳを入力とするＮＡＮＤゲートＮＡＮＤ３０と、当該ＮＡＮＤゲートＮＡＮＤ３０の出力信号を入力としてローアドレス信号ＡＤＤ＿ＲＯＷ<Ｎ>を出力するインバータＩＮＶ３０と、内部クロックＩＣＬＯＣＫに応答してラッチ３１０から出力されるアドレス信号を２ｔＣＫ（＝ｔＡＬ）だけ遅延させて出力する第１のＤフリップフロップ３２０及び第２のＤフリップフロップ３３０と、第２のＤフリップフロップ３３０の出力信号及び内部ＣＡＳ信号ＩＣＡＳを入力とするＮＡＮＤゲートＮＡＮＤ３１と、当該ＮＡＮＤゲートＮＡＮＤ３１の出力信号を入力としてカラムアドレス信号ＡＤＤ＿ＣＯＬ<Ｎ>を出力するインバータＩＮＶ３１と、ラッチ３１０から出力されるアドレス信号及び内部ＣＡＳ信号ＩＣＡＳを入力とするＮＡＮＤゲートＮＡＮＤ３２と、当該ＮＡＮＤゲートＮＡＮＤ３２の出力信号を入力としてカラムアドレスのＭＳＢ信号ＣＡ<Ｎ>を出力するインバータＩＮＶ３２とを備える。
もちろん、ＮＡＮＤゲートＮＡＮＤ３２及びインバータＩＮＶ３２は、全てのアドレスビットに必要なものではなく、別途にデコードされるカラムアドレスのＭＳＢコードに対応するアドレスビットにのみ必要である。
一方、図３Ｂは、図３Ａの第１のＤフリップフロップ３２０及び第２のＤフリップフロップ３３０の回路図であり、図３Ｃは、図３Ａのラッチ３１０の回路図である。図示された回路は、一般的なラッチ回路及びＤフリップフロップ回路であるため、これに対する追加的な説明は省略する。
図４は、図１のＨＩＴブロック７０の回路実現例を示した図である。
同図に示すように、ＨＩＴブロック７０は、カラムアドレスのＭＳＢコードＣＡＩを入力として、差動対（ＣＡＩ２Ｂ信号及びＣＡＩ２信号）を生成するインバータＩＮＶ４０、ＩＮＶ４１と、カラムアドレスのＭＳＢコードＣＡＪを入力として、差動対（ＣＡＪ２Ｂ信号及びＣＡＪ２信号）を生成するインバータＩＮＶ４２、ＩＮＶ４３と、ＣＡＩ２Ｂ信号及びＣＡＪ２Ｂ信号を入力とするＮＡＮＤゲートＮＡＮＤ４０と、当該ＮＡＮＤゲートＮＡＮＤ４０の出力信号を入力として、ページ領域選択信号ＨＩＴ＿ＣＯＬ<０>を出力するインバータＩＮＶ４４と、ＣＡＩ２Ｂ信号及びＣＡＪ２信号を入力とするＮＡＮＤゲートＮＡＮＤ４１と、当該ＮＡＮＤゲートＮＡＮＤ４１の出力信号を入力として、ページ領域選択信号ＨＩＴ＿ＣＯＬ<１>を出力するインバータＩＮＶ４５と、ＣＡＩ２信号及びＣＡＪ２Ｂ信号を入力とするＮＡＮＤゲートＮＡＮＤ４２と、当該ＮＡＮＤゲートＮＡＮＤ４２の出力信号を入力として、ページ領域選択信号ＨＩＴ＿ＣＯＬ<２>を出力するインバータＩＮＶ４６と、ＣＡＩ２信号及びＣＡＪ２信号を入力とするＮＡＮＤゲートＮＡＮＤ４３と、当該ＮＡＮＤゲートＮＡＮＤ４３の出力信号を入力として、ページ領域選択信号ＨＩＴ＿ＣＯＬ<３>を出力するインバータＩＮＶ４７とを備える。
ＨＩＴブロック７０は、カラムアドレスのＭＳＢコードＣＡＩ、ＣＡＪを解釈する一種のデコーダであって、カラムアドレスが指定する特定領域のみでロー要素（ワードライン、ビットライン感知増幅器アレイ）をアクティブにする回路である。例え、同じページに含まれたロー要素であっても、ページ領域選択信号ＨＩＴ＿ＣＯＬが指定されなければアクティブになることができない。
図５は、メモリバンクの構成図である。
同図に示すように、各メモリバンク（バンク<０：３>）は、複数のメモリブロックを備え、それぞれのメモリブロックは、複数のメモリマトリックスで構成される。メモリマトリックスは、メモリセルアレイが構成される物理的な最小単位である。
各メモリマトリックスは、ワードラインドライバアレイ及びビットライン感知増幅器アレイに接続される。
ワードラインドライバアレイとビットライン感知増幅器アレイとの交差点をサブホール（ｓｕｂ ｈｏｌｅ）というが、サブホール領域には、感知増幅器アレイ及びワードラインドライバアレイを駆動するロジック（例えば、ビットライン感知増幅器イネーブラ）が位置する。
図６は、図５のセルマトリックス及びコアドライバを示した図である。
同図に示すように、本発明で採択したページ領域選択信号ＨＩＴ＿ＣＯＬは、ワードラインドライバ及びビットライン感知増幅器イネーブラに印加され、カラムアドレスによって各セルマトリックスのロー要素を選択し得ることが確認できる。
図７は、図５のビットライン感知増幅器イネーブラの実現例を示した図である。
同図に示すように、ビットライン感知増幅器イネーブラは、メモリブロックイネーブル信号ＢＬＯＣＫ＿ＥＮ及びページ領域選択信号ＨＩＴ＿ＣＯＬを入力とするＮＡＮＤゲートＮＡＮＤ７０と、当該ＮＡＮＤゲートＮＡＮＤ７０の出力信号を入力とするインバータＩＮＶ７０と、当該インバータＩＮＶ７０の出力信号を入力とするインバータＩＮＶ７１と、ＮＡＮＤゲートＮＡＮＤ７０の出力信号を入力とするインバータＩＮＶ７２と、インバータＩＮＶ７１の出力信号をゲート入力として、コア電圧端ＶＣＯＲＥにソースが接続され、ビットライン感知増幅器のプルアップ電源ラインＲＴＯにドレインが接続されたＰＭＯＳトランジスタＭＰ７０と、インバータＩＮＶ７１の出力信号をゲート入力として、ビットラインプリチャージ電圧端ＶＢＬＰにソースが接続され、ビットライン感知増幅器のプルアップ電源ラインＲＴＯにドレインが接続されたＮＭＯＳトランジスタＭＮ７０と、インバータＩＮＶ７２の出力信号をゲート入力として、ビットラインプリチャージ電圧端ＶＢＬＰにソースが接続され、ビットライン感知増幅器のプルダウン電源ラインＳＢにドレインが接続されたＰＭＯＳトランジスタＭＰ７１と、インバータＩＮＶ７２の出力信号をゲート入力として、接地電圧端ＶＳＳにソースが接続され、ビットライン感知増幅器のプルダウン電源ラインＳＢにドレインが接続されたＮＭＯＳトランジスタＭＮ７１とを備える。
図８は、図５のワードラインドライバの実現例を示した図である。
同図に示すように、ワードラインドライバは、大別してゲート端及びソース端で構成され、そのゲート端は、メモリブロックに属する１次ローデコーダの結果信号が入力として接続され、ソース端もまたメモリブロックに属する２次ローデコーダの出力信号が入力として接続される。１次デコーダはローデコーダ、２次デコーダはＰＸデコーダ８００とみなすことができる。
ワードラインドライバのゲート端は、ページ領域選択信号ＨＩＴ＿ＣＯＬ及びローデコーダの結果信号を入力とするＮＡＮＤゲートＮＡＮＤ８０と、メインワードライン信号ＭＷＬＢをゲート入力とし、ソースにてＮＡＮＤゲートＮＡＮＤ８０の出力信号を受信して、該当するサブワードラインＷＬにドレインが接続されたＰＭＯＳトランジスタＭＰ８０と、ローデコーダの結果信号ＭＷＬＢをゲート入力とし、ソースが接地電圧端ＶＳＳに接続され、ドレインが該当サブワードラインＷＬに接続されたＮＭＯＳトランジスタＭＮ８０と、ＰＸ信号ＰＸＢをゲート入力とし、ソースが接地電圧端ＶＳＳに接続され、ドレインが該当サブワードラインＷＬに接続されたＮＭＯＳトランジスタＭＮ８１とを備える。
また、ワードラインドライバのソース端は、ＰＸデコーダ８００の出力信号を入力として、ＰＸ信号を出力するＣＭＯＳインバータＭＰ８１、ＭＮ８２を備える。
以上で説明したように、本実施形態に係るＤＲＡＭの場合、アクティブコマンドの印加時、ローアドレスによって決定されたワードラインに接続された全てのメモリセル（ページ）をアクティブにせず、カラムアドレスのＭＳＢコードによって決定された領域のメモリセルが選択的にアクティブになるため、メモリアクセスに伴う電力の消費を最小化することができる。
本発明は、メモリアクセスの際にアクティブにしなければならないページの領域を最小化することによって、ＤＲＡＭのデータ処理速度の損失がほとんどなく（ただし、１クロック周期）、コア領域における消費電力を少なくとも５０％以上低減することができる。
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、前述した実施形態では、カラムアドレスのＭＳＢのうち、２ビットをカラムアドレスのＭＳＢコードとして使用する場合を一例に説明したが、カラムアドレスのＭＳＢコードとして使用されるＭＳＢのビット数は変更が可能である。
本発明の一実施形態に係るＤＲＡＭのブロック図である。 図１に示された本発明の一実施形態に係るＤＲＡＭのタイミング図である。 図１のアドレスフリップフロップ回路の実現例を示した図である。 図３Ａの第１のＤフリップフロップ及び第２のＤフリップフロップの回路図である。 図３Ａのラッチの回路図である。 図１のＨＩＴブロック回路の実現例を示した図である。 メモリバンクの構成図である。 図５のセルマトリックス及びコアドライバを示した図である。 図５のビットライン感知増幅器イネーブラの実現例を示した図である。 図５のワードラインドライバの実現例を示した図である。
符号の説明
５０ アドレスフリップフロップ
７０ ＨＩＴブロック

Claims (12)

  1. ＲＡＳ信号に応答してローアドレスをラッチし、ＣＡＳ信号に応答してカラムアドレスをラッチするアドレスラッチ手段と、
    前記ローアドレスをデコードするローデコード手段と、
    前記カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち一部のビットをデコードして、前記ローアドレスに対応する１つのページ領域のうち、一部の領域を局部的にアクティブにする手段と、
    前記カラムアドレスをデコードするカラムデコード手段と
    を備えることを特徴とするＤＲＡＭ。
  2. 前記アドレスラッチ手段が、
    付加レイテンシ規格を支援する遅延手段を備えることを特徴とする請求項１に記載のＤＲＡＭ。
  3. ＲＡＳ信号に応答してローアドレスをラッチし、ＣＡＳ信号に応答してカラムアドレスをラッチするアドレスラッチ手段と、
    前記ローアドレスをデコードするローデコード手段と、
    前記カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、ページ領域選択信号を生成するＭＳＢコードデコード手段と、
    前記ページ領域選択信号に応答して前記ローアドレスに対応する１つのページ領域のうち、一部の領域を局部的にアクティブにするロー要素と、
    前記カラムアドレスをデコードするカラムデコード手段と
    を備えることを特徴とするＤＲＡＭ。
  4. 前記アドレスラッチ手段が、
    付加レイテンシ規格を支援する遅延手段を備えることを特徴とする請求項３に記載のＤＲＡＭ。
  5. 前記アドレスラッチ手段が、
    内部クロックに応答してアドレスビットをラッチするラッチと、
    該ラッチ部から出力されるアドレスビット及び前記ＲＡＳ信号を入力とする第１のＮＡＮＤゲートと、
    該第１のＮＡＮＤゲートの出力信号を入力としてローアドレスビットを出力する第１のインバータと、
    前記内部クロックに応答して、前記ラッチから出力されるアドレスビットを前記付加レイテンシの分、遅延させて出力するフリップフロップ部と、
    該フリップフロップ部の出力信号及び前記ＣＡＳ信号を入力とする第２のＮＡＮＤゲートと、
    該第２のＮＡＮＤゲートの出力信号を入力としてカラムアドレスビットを出力する第２のインバータと
    を備えることを特徴とする請求項３に記載のＤＲＡＭ。
  6. 前記ラッチから出力されるアドレスビット及び前記ＣＡＳ信号を入力とする第３のＮＡＮＤゲートと、
    該第３のＮＡＮＤゲートの出力信号を入力としてＭＳＢコードビットを出力する第３のインバータと
    を更に備えることを特徴とする請求項５に記載のＤＲＡＭ。
  7. 前記ＭＳＢコードデコード手段が、前記カラムアドレスのＭＳＢのうち、２ビット以上をデコードすることを特徴とする請求項３に記載のＤＲＡＭ。
  8. 前記ロー要素が、ワードラインドライバ及びビットライン感知増幅器イネーブラを備えることを特徴とする請求項３に記載のＤＲＡＭ。
  9. 前記ビットライン感知増幅器イネーブラが、メモリブロックイネーブル信号及び前記ページ領域選択信号に応答してビットライン感知増幅器のプルアップ電源ラインとプルダウン電源ラインとに電源を供給することを特徴とする請求項８に記載のＤＲＡＭ。
  10. 前記ワードラインドライバが、前記ローデコード手段の出力信号及び前記ページ領域選択信号に応答して該当サブワードラインを駆動することを特徴とする請求項８に記載のＤＲＡＭ。
  11. ＲＡＳ信号に応答してローアドレスをラッチするステップと、
    前記ローアドレスをデコードするステップと、
    ＣＡＳ信号に応答してカラムアドレスをラッチするステップと、
    前記カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、前記ローアドレスに対応する１つのページ領域のうち、一部の領域を局部的にアクティブにするステップと、
    前記カラムアドレスをデコードするステップと
    を含むことを特徴とするＤＲＡＭの駆動方法。
  12. 前記ＭＳＢのうち、一部のビットをデコードするステップが、前記カラムアドレスのＭＳＢのうち、２ビット以上をデコードすることを特徴とする請求項１１に記載のＤＲＡＭの駆動方法。
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