KR0183538B1 - 고속 페이지 모드 기능을 갖는 반도체 메모리 장치 - Google Patents

고속 페이지 모드 기능을 갖는 반도체 메모리 장치 Download PDF

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KR0183538B1
KR0183538B1 KR1019950048040A KR19950048040A KR0183538B1 KR 0183538 B1 KR0183538 B1 KR 0183538B1 KR 1019950048040 A KR1019950048040 A KR 1019950048040A KR 19950048040 A KR19950048040 A KR 19950048040A KR 0183538 B1 KR0183538 B1 KR 0183538B1
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Abstract

본 발명은 고속 페이지 모드 기능을 갖는 반도체 메모리 장치에 관한 것으로 , 페이지 모드가 시작되면 자동으로 내부 컬럼 어드레스를 발생시켜 카스바(/CAS)의 로우/하이 각각의 상태에서 컬럼 내부 어드레스를 받아들여 각각의 컬럼 디코더에서 그에 해당하는 컬럼을 선택하도록 함으로써, 페이지 모드에서의 동작 속도를 향상시킨 기술에 관한 것이다.

Description

고속 페이지 모드 기능을 갖는 반도체 메모리 장치
제1도는 셀을 엑세스 하기 위한 종래 DRAM의 블럭도.
제2도는 제1도에 도시된 DRAM의 동작 타이밍도.
제3도는 본 발명의 일실시예에 의한 DRAM의 블럭도 .
제4도는 제3도에 도시된 DRAM의 동작 타이밍도.
제5도는 제3도에 도시된 내부 카스 신호의 발생 회로도.
제6도는 제3도에 도시된 내부 컬럼 어드레스 신호의 발생 회로도.
재7도는 제3도에 도시된 컬럼 어드레스 버퍼부의 상세 회로도.
제8도는 제3도에 도시된 컬럼 어드레스 래치부의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
10_1, 10_2 : 셀 어레이 블록 20_1, 20_3 : 로오 디코더부
30_1, 30_2 : 컬럼 디코더부 40 : 어드레스 버퍼부
50 : 어드레스 디코더부 60_1, 60_2 :어드레스 래치부
70_1, 70_2 : 제1, 제 2 에지 검출부 80_1, 80_4 : J-K 플립 플럽부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속 동작이 가능한 파이프라인드 페이지 모드(pipelined page mode) 기능을 갖는 반도체 메모리 장치에 관한 것이다.
본 발명은 디램이 사용되는 모든 분야에 적용될 수 있다.
제1도는 메모리 셀을 엑세스하기 위한 종래 DRAM의 블럭도를 나타낸 것으로, 각각 적어도 하나 이상의 셀 블럭을 갖는 좌측 영역 및 우측 영역 셀 블럭을 구비한 셀 어레이(10_1, 10_2) 와, 컬럼 어드레스 신호를 입력하여 이를 버퍼링하는 어드레스 버퍼부(40)와, 상기 어드레스 버퍼부(40)로부터 출력된 컬럼 어드레스 신호(AYi)를 디코딩하여 출력하는 어드레스 디코더부(50)와, 상기 어드레스 디코더부(50)로부터의 출력신호(AYi)에 의해 외부로부터 상기 셀 어레이의 좌측 영역 및 우윽 영역 셀 블럭으로 데이타를 입력하거나, 상기 좌측 영역 및 우측 영역 셀 블럭의 데이타를 외부로 출력하기 위하여 해당 비트라인을 선택 구동하기 위한 좌측용 및 우측용 컬럼 디코더부(30_1 ,30_2)로 구성되어 있다.
상기 구성에 의하여, 어드레스 버퍼부(40)는 컬럼 어드레스 신호를 받아 들인 뒤, 이를 어드레스 디코더부(50)에서 디코딩하여 전체 셀 어레이 블럭(10_1 ,10_2)의 좌측 및 우측에 각각 접속된 컬럼 디코더부(30_1, 30_2)로 출력하게 된다. 이때, 컬럼 디코더부(30_1, 30_2)는 디코딩된 컬럼 어드레스 출력신호(AYij)에 의해 좌측 또는 우측의 컬럼 디코더부를 동작시켜 원하는 컬럼을 선택함으로써 그 컬럼에 달린 셀의 데이터가 입출력되게 된다.
이러한 과정의 동작 타이밍도를 제2도에 도시하였다.
먼저, 라스바(/RAS) 신호가 로우로 된 뒤, 카스바(/CAS) 신호가 토글하면 내부의 카스(/CAS) 신호가 발생되고, 이에 의해 외부의 어드레스(ADD)로부터 원하는 컬럼의 컬럼 어드레스(AYij)를 받아 들이게 된다. 이때, 외부로부터 입력되는 어드레스(ADD)중 컬럼 어드레스 신호(COL.i, COL.j, COL.k, COL.l)는 라스바(/RAS) 신호가 로우인 상태에서 카스바 (/CAS)신호가 하이에서 로우로 전이될 때 입력되는 어드레스 신호로 인식되어진다. 그리고, 원하는 컬럼의 컬럼 어드레스(AYij) 신호는 내부의 카스(/CAS) 신호가 로우에서 하이로 전이될 때 상기 외부로부터 입력된 컬럼 어드레스 신호를 입력으로 하게 된다.
그런데, 상기와 같은 종래의 페이지 모드에서는 라스바(/RAS)의 액티브 상태에서 카스바(/CAS)를 토글시키면서 카스바(/CAS)의 프리차지 시간인 tCP('하이' 구간)와 카스바(/CAS)의 동작 시간인 tCAS('로우' 구간)가 합쳐진 한 싸이클 기간 동안에 한번의 컬럼 어드레스를 받아들이게 되어 고속 동작을 위한 싸이클에 제한이 있었다.
따라서, 본 발명에서는 페이지 모드가 시작되면 자동으로 내부 컬럼 어드레스를 발생시켜 카스바(/CAS)의 로우/하이 각각의 상태에서 컬럼 내부 어드레스를 받아들여 각각의 컬럼 디코더에서 그에 해당하는 컬럼을 선택하도록 함으로써 동작 속도를 향상시킨 고속 페이지 모드 기능을 갖는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치는 각각 적어도 하나 이상의 셀 블럭을 갖는 좌측 영역 및 우측 영역 셀 블럭을 구비한 셀 어레이와, 외부로부터 상기 셀 어레이의 좌측 영역 및 우측 영역 셀 블럭으로 데이타를 입력하거나, 그 역동작을 수행하기 위하여 해당 비트라인을 선택 구동하기 위한 좌측용 및 우측용 컬럼 디코더 수단과, 페이지 모드(MODE) 신호와 카스바(/CAS) 신호를 입력으로 하여 상기 /CAS 신호의 변화를 검출한 카스(/CAS) 신호와 상기 /CAS 신호의 정 또는 부 논리값이 각각 일정시간 지연된 CAS_L 및 CAS_R 신호를 각각 출력하는 내부카스 신호 발생 수단과, 상기 내부 카스 신호 발생 수단으로부터 발생되는 상기 CAS신호에 의해 바이너리 카운터식으로 내부 어드레스 신호를 순차적으로 발생시키는 내부 어드레스 발생 수단과, 상기 내부 어드레스 신호와 외부 어드레스 신호 및 CAS신호를 입력으로 하여 페이지 모드 신호에 의해 상기 내부 어드레스 신호 및 외부 어드레스 신호를 선택적으로 출력하는 컬럼 어드레스 버퍼 수단과, 상기 컬럼 어드레스 버퍼 수단으로 부터의 어드레스 신호를 디코딩하는 컬럼 어드레스 디코더 수단과, 상기 컬럼 어드레스 디코더 수단으로 부터의 어드레스 신호를 각각 입력으로 하여, 상기 CAS_L 및 CAS_R 신호에 의해, 상기 좌측용 및 우측용 컬럼 디코더 수단을 상호 교차적으로 동작 시키기 위한 좌측용 및 우측용 컬럼 어드레스 래치 수단을 구비하였다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명의 일실시예에 의한 DRAM의 블럭도로서, 각각 적어도 하나 이상의 셀 블록을 갖는 좌측 영역 및 우측 영역 셀 블럭을 구비한 셀 어레이(10_1, 10_2)와, 외부로부터 상기 셀 어레이의 좌측 영역 및 우측 영역 셀 블럭(10_1, 10_2)으로 데이타를 입력하거나, 그 역동작을 수행하기 위하여 해당 비트라인을 선택 구동하기 위한 좌측용 및 우측용 컬럼 디코더(30_1, 30_2)와 , 페이지 모드(MODE) 신호와 카스바(/CAS) 신호를 입력으로 하여 상기 카스바(/CAS) 신호의 변화를 검출한 카스(CAS) 신호와 상기 카스바(/CAS) 신호의 정 또는 부 논리값이 각각 딜레이된 CAS_L 및 CAS_R 신호를 각각 출력하는 내부 카스신호 발생 회로부와, 상기 내부 카스신호 발생 회로부에서 발생되는 카스(CAS) 신호에 이해 바이너리 카운터식으로 내부 어드레스 신호를 순차적으로 발생시키는 내부 어드레스 발생 회로부와, 상기 내부 어드레스 신호(INT_ADD)와 외부 어드레스 신호(Address) 및 카스(CAS) 신호를 입력으로 하여 페이지 모드(MODE) 신호에 의해 상기 내부 어드레스 신호 및 외부 어드레스 신호를 선택적으로 출력하는 컬럼 어드레스 버퍼부(40)와, 상기 컬럼 어드레스 버퍼부(40)로 부터의 어드레스 신호를 디코딩하는 컬럼 어드레스 디코더부(50)와, 상기 컬럼 어드레스 디코더부(50)로 부터의 어드레스 신호를 각각 입력으로 하여, 상기 CAS_L 및 CAS_R 신호에 의해 상기 좌측용 및 우측용 컬럼 디코더부(30_1, 30_2)를 상호 교차적으로 동작시키기 위한 좌측용 및 우측용 컬럼 어드레스 래치부(60_1, 60_2)를 구비한다.
그 동작은 상기 내부 카스 신호 발생 회로부(제5도에 도시하였음) 에서 카스바(/CAS) 신호에 의해 만들어지는 두 신호 CAS_L, CAS_R는 카스바(/CAS) 신호가 로우일 때 CAS_L 가 하이이고, CAS_R는 로우이며, 카스바(/CAS) 신호가 로우일 때 CAS_L가 로우이고, CAS_R는 하이가 발생된다. 이들 두신호(CAS_L, CAS_R) 는 내부의 어드레스가 컬럼 어드레스 버퍼부(40)를 거치고 나온 출력(AYi)를 컬럼 어드레스 디코더부(50)에서 받아들여 어드레스 디코딩이 이루어진 뒤, 이 디코딩된 어드레스 신호(AYij)가 각각 분리된 좌측용 및 우측용 컬럼 어드레스 래치부(60_1, 60_2)에 입력되면, 먼저 좌측용 컬럼 어드레스 래치부(60_1)에서는 CAS_L 어드레스 신호에 의해 좌측 영역의 셀 어레이(10_1)에 접속된 좌측용 컬럼 디코더부(30_1)로 입력되고, 우측용 컬럼 어드레스 래치부(60_2)에서는 CAS_R 어드레스 신호에 의해 우측 영역의 셀 어레이(10_2)에 접속된 우측용 컬럼 디코더부(30_2)로 입력되게 된다. 즉, 카스바(/CAS)가 로우일때는 CAS_L 이 하이로 동작되어 그에 해당하는 AYij_L을 발생시키고, 따라서 AYij_L이 들어가는 좌측영역 셀 어레이(10_1)의 컬럼 디코더부(30_1)가 동작하여 컬럼 디코더 출력신호(Yi)를 선택시킴으로써, 전체 셀 어레이 블럭의 절반인 좌측 영역의 셀 어레이(10_1)에 대해 데이타 입출력을 수행하게 된다.
카스바(/CAS)가 하이가 되면 CAS_R가 하이로 동작되어 그에 해당되는 AYij-R을 발생시키고, 따라서 AYij_R가 들어가는 나머지 1/2셀어레이(10_2)의 컬럼 디코더부(30_2), 즉 우측용 컬럼 디코더부(30_2)가 동작하여 여기서 출력된 컬럼 디코더 출력 신호(Yi)에 의해 1/2셀 어레이(10_2)의 비트라인이 선택됨으로서, 데이타의 입출력을 수행하게 된다.
결국, 상기 카스바(/CAS) 신호의 상태에 관계없이 전체 셀 어레이 블럭에 대해 데이터의 입출력이 이루어지게 된다.
제4도는 제3도에 도시된 DRAM의 동작 타이밍도로서, 카스바(/CAS)의 토글에 대해 AYij-L과 AYij_R가 번갈아가면서 발생되어 각각 1/2씩 구성된 셀 어레이(10_1, 10_2)의 컬럼을 선택시켜 전체 셀 어레이를 번갈아가면서 데이타 입출력을 하게 된다.
제5도는 제3도에 도시된 내부 컬럼 어드레스 신호의 발생 회로도로서, 페이지 모드(MODE) 신호 및 카스바 (/CAS)신호를 NAND연산하여 노드(N1)로 출력하는 NAND게이트(G1)와, 상기 노드(N1) 및 CAS_1신호를 출력하는 노드(N2) 사이에 직렬 접속된 인버터(G2,G3)와, 상기 노드(N1) 및 노드(N4) 사이에 접속된 제1에지 검출부(70_1)와, 상기 노드(N1) 및 노드(N5) 사이에 접속된 인버터(G8)와, 상기 노드(N5) 및 노드 사이에 접속된 제2에지 검출부(70_2)와, 상지 제1, 제2에지 검출부(70_1, 70_2)의 출력 신호(N4, N7)를 NAND연산하여 노드(N8)로 출력하는 NAND게이트(G13)와 , 상기 노드(N8) 및 카스(CAS) 신호를 출력하는 노드(N9) 사이에 직렬 접속된 인버터(G14,G15)와, 상기 노드(N5) 및 CAS_R 신호를 출력하는 노드(N10) 사이에 접속된 인버터(G16,G17)로 구성된다. 상기 제1에지 검출부(70_1)는 상기 노드(N1) 및 노드(N3) 사이에 직렬 접속된 인버터(G4-G6)와, 상기 노드(N1) 및 노드(N3)의 신호를 NAND연산한 값을 상기 노드(N4)로 출력하는 NAND게이트(G7)로 구성된다. 그리고, 상기 제2에지 검출부(70_2)는 상기 노드(N5) 및 노드(N6) 사이에 접속된 인버터(G9-G11)와, 상기 노드(N5) 및 노드(N6)의 신호를 NAND연산한 값을 상기 노드(N7)로 출력하는 NAND게이트(G12)로 구성된다.
상기 구성에 의한 동작은 카스바(/CAS) 신호가 하이에서 로우로 갈 때는 상기 제1에지 검출부(70_1)를 통새 상기 출력 노드(N9)로 내부 카스(CAS) 신호를 발생하게 되고, 카스바(/CAS) 신호가 로우에서 하이로 갈 때는 상기 제2에지 검출부(70_2)를 통해 상기 출력 노드(N9)로 내부 CAS신호를 발생하게 되어, 결국 카스바(/CAS) 신호가 변하기만 하면 상기 출력 노드(N9)로 내부 카스(CAS) 신호가 발생하게 된다.
또한, 카스바 (/CAS) 신호가 로우일때는 CAS_L가 하이이고, CAS_R는 로우이며, 카스바(/CAS)가 하이일때는 CAS_L가 로우이고 CAS_R는 하이가 발생한다.
제6도는 제3도에 도시된 내부 컬럼 어드레스 신호(INT_ADD)의 발생 회로도로서, 페이지 모드(MODE) 신호를 입력하는 노드(N11)와, 상기노드(N11) 및 노드(N12) 사이에 접속된 인버터(G18)와, 카스(CAS) 신호를 J단과 K단에 공통으로 입력하여 출력 신호(Q)를 노드(N13)으로 출력하는 제1 J-K 플립_플럽(80_1)과, 상기 노드(N13)로부터 제1내부 컬럼 어드레스 신호(INT_ADD0)를 출력하는 제1출력단자와, 상기 노드(N13) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N12)에 연결된 NMOS트랜지스터(MN1)와, 상기 노드(N13)의 신호를 J단과 K단에 공통으로 입력하여 출력 신호(Q)를 노드(N14)로 출력하는 제2 J-K 플립_플럽(80_2)과, 상기 노드(N14)로부터 제2 내부 컬럼 어드레스 신호(INT_ADD1)를 출력하는 제2출력단자와, 상기 노드(N14) 및 접지전압 (Vss) 사이에 접속되며 게이트가 상기 노드(N12)에 연결된 NMOS트랜지스터(MN2)와, 상기 노드(N14)의 신호를 J단과 K단에 공통으로 입력하여 출력 신호(Q)를 노드(N15)로 출력하는 제3 J-K 플립_플럽(80_3)과, 상기 노드(N15)로부터 제3 내부 컬럼 어드레스 신호(INT_ADD2)를 출력하는 제 3 출력단자와, 상기 노드(N15) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N12)에 연결된 NMOS트랜지스터(MN3)와, ............등으로 반복되어 구성되어 진다.
상기 내부 컬럼 어드레스 발생 회로는 첫번째 플립_플럽(80_1)에는 입력으로 카스 신호가 들어오고, 두번째 플립_플럽(80_2)부터는 앞단의 플립_플럽의 출력이 입력으로 연결되고 이 단의 출력은 다음단의 입력으로 연결되는 방식으로 직렬로 연결되어 있으며, 각각의 플립_플럽의 출력인 내부 컬럼 어드레스 신호(INT_ADDi)는 본 발명의 페이지 모드로 진입하기 전에는 모두 로우로 초기화되어 있어서 항상 첫번째 컬럼 어드레스를 가리키고 있다. 그러다가 페이지 모드로 진입하게 되면 제5도에 도시된 내부카스 신호 발생 회로도에서 발생되는 카스(CAS) 신호에 의해 2진 바이너리 카운터 식으로 내부 컬럼 어드레스 신호는 점차적으로 증가하게 되어 궁극적으로 하나의 워드라인에 달린 모든 셀이 선택될 때까지 증가한 뒤에 다시 내부 컬럼 어드레스 신호는 초기 상태로 모두 로우 상태로 있게 되어 다른 모드를 준비하게 된다.
그러나, 만일 페이지 모드로 진입하여 페이지 액세스를 하다가 도중에 인터럽트를 하게 되면, 모드르 빠져 나오게 되어 모드 신호가 로우 상태가 되므로써 내부 컬럼 어드레스 신호는 모드 신호에 의해 모두 초기치인 로우 상태가 되어 있게 된다.
제7도는 제3도에 도시된 컬럼 어드레스 버퍼부(40)와 상세회도로서, 내부 컬럼 어드레스 신호(INT_ADD) 및 페이지 모드(MODE) 신호를 NAND연산하여 노드(N18)로 출력하는 NAND게이트(G19)와, 상기 페이지 모드 신호를 입력하는 노드(N16)와, 상기 노드(N16) 및 노드(N17) 사이에 접속된 인버터(G20)와, 상기 노드(N17) 및 외부로부터 입력된 컬럼 어드레스 신호를 NAND연산하여 노드(N19)로 출력하는 NAND게이트(G21)와, 카스 신호(CAS)를 입력으로 하는 노드(N20)와, 상기 노드(N20) 및 노드(N21) 사이에 접속된 인버터(G22)와 , 상기 노드(N18,N19,N21)의 신호를 NAND연산하여 노드(N22)로 출력하는 NAND게이트(G23)와, 상기 노드(N22,N20) 및 노드(N23) 사이에 접속된 NAND 플립_플롭(G24,G25)과, 상기 노드(N23) 및 노드(N24) 사이에 접속된 인버터(G26)로 구성되어 진다.
상기 페이지(MODE) 모드 신호에 의해 페이지 모드로 진입하게 되면 내부 어드레스 신호(INT_ADD)를 받아들이고, 페이지 모들 빠져 나오면 외부 어드레스 신호(ADDRESS)를 받아들이게 된다.
제8도는 제3도에 도시된 컬럼 어드레스 래치부(60_1, 60_2)의 회로도로서 , 상기 컬럼 어드레스 디코더부(50)의 출력 신호(AYij)를 입력하는 노드(N27)와, 상기 내부카스 신호 발생 회로의 출력 신호(CAS_L, CAS_R)를 각각 입력하는 노드(N25, N33)와, 상기 노드(N25) 및 노드(N26) 사이에 접속된 인버터(G27)와, 상기 노드(N27) 및 노드(N28) 사이에 접속된 전달 게이트(MN4, MP1)와, 상기 노드(N28) 및 노드(N29) 사이에 접속된 인버터(G28)와 상기 노드(N29) 및 노드(N30) 사이에 접속된 인버터(G29)와, 상기 노드(N29) 및 노드(N31) 사이에 접속된 인버터(G29)와 , 상기 노드(G29) 및 노드(N31) 사이에 접속된 전달 게이트(MP3, MN6)와, 상기 노드(N31) 및 제1출력 노드(N32) 사이에 접속된 인버터(G30)와, 상기 노드(N32) 및 노드(N33) 사이에 접속된 인버터(G31)와, 상기 노드(N28) 및 노드(N30) 사이에 접속된 전달 게이트(MN5, MP2)와 상기 노드(N31) 및 노드(N33) 사이에 접속된 전달 게이트(MN7, MP4)로 구성된다. 상기 NMOS트랜지스터(MN4, MN7) 및 PMOS트랜지스터(MP2,MP3)의 게이트는 상기 노드(N26)에 연결되고, 상기 NMOS트랜지스터(MN5, MN6) 및 PMOS트랜지스터의 게이트는 상기 노드(N25)에 연결된다. 그리고, 상기 노드(N33) 및 노드(N34) 사이에 접속된 인버터(G32)와, 상기 노드(N27) 및 노드(N35) 사이에 접속된 전달 게이트(MN8, MP5)와, 상기 노드(N35) 및 노드(N36) 사이에 접속된 인버터(G34)와, 상기 노드(N36) 및 노드(N37) 사이에 접속된 인버터(G33)와, 상기 노드(N35) 및 노드(N37) 사이에 접속된 전달 게이트(MN9, MP6)와, 상기 노드(N36) 및 노드(N37) 사이에 접속된 전달 게이트(MN10, MP7)와 , 상기 노드(N38) 및 제2출력 노드(N39) 사이에 접속된 인버터(G36)와, 상기 노드(N39) 및 노드(N40) 사이에 접속된 인버터(G35)와 상기 노드(N38) 및 노드(N40) 사이에 접속된 전달 게이트(MN11, MP8)로 구성된다. 상기 NMOS트랜지스터(MN8, MN11) 및 PMOS트랜지스터(MP6, MP7)의 게이트는 상기 노드(N34)에 연결되고, 상기 NMOS트랜지스터(MN9, MN10) 및 PMOS트랜지스터(MP5, MP8)의 게이트는 상기 노드(N33)에 연결된다.
상기 컬럼 어드레스 디코더부(50)에서 프리디코딩된 내부 어드레스 신호(AYij)가 상기 어드레스 래치부(60_1, 60_2)에 입력되면, 좌측용 어드레스 래치부(60_1) 및 우측용 래치부(60_2)에서는 제5도에 도시된 내부 카스신호 발생 회로부로부터 발생된 CAS_L 및 CAS_R신호의 제어에 따라 어드레스 신호 AYij_L 및 AYij_R를 발생시키게 된다. 상기 노드(N25)로 입력되는 CAS_L가 로우이면, 상기 노드(N26)는 하이가 되어 상기 전달 게이트(MN4, MP1) 및 전달 게이트(MP4, MN7)는 턴-온 되고, 상기 전달 게이트(MN5, MP2) 및 전달 게이트(MP3, MN6)는 턴-오프되어 상기 노드(N27)로 입력되는 상기 컬럼 어드레스 디코더부(50)로 부터의 출력 신호(AYij)는 상기 노드(N28)로 전달되고, 그리고 제1출력 단자(N32)로 출력되는 출력 신호(AYij_L)는 상기 전달 게이트가(MN7, MP4) 턴-온 됨으로써, 그 이전에 래치되었던 어드레스 신호를 출력하게 된다. 그리고, 상기 노드(N25)로 입력되는 CAS_L가 하이이면, 상기 노드(N26)는 로우가 되어 상기 전달 게이트(MN5, MP2) 및 전달 게이트(MP3, MN6)는 턴-온되고, 상기 전달 게이트(MN4, MP1) 및 전달 게이트(MP4, MN7)는 턴-오프되어 상기 전달 게이트(MN5, MP2) 및 인버터(G28, G29)에 의해 래치되었던 상기 노드(N29)의 신호가 상기 노드(N31)로 전달되어 상기 인버터(G30)를 거쳐 제1출력 단자(N32)로 출력되게 된다. 따라서 상기 CAS_L신호가 로우에서 하이로 전이될 때 상기 제1출력 단자(N32)로 출력된는 어드레스 신호 AYij_L가 바뀌게 된다.
마찬가지로, 상기 노드(N33) 로 입력되는 제5도의 내부카스 신호 발생 회로부로부터 출력된 CAS_R신호가 로우에서 하이로 전이될때만 상기 제2출력 단자(N39)로 출력되는 어드레스 신호 AYij_R는 상기 노드(N27)로부터 입력되는 새로운 컬럼 어드레스(AYij)를 받아들인다.
따라서, 카스(/CAS)가 로우, 하이, 로우 ,하이와 같이 계속해서 토글 할 때마다 외부의 컬럼 어드레스는 AYij_L, AYij_R 로 발생되어 제2도에 도시된 전체 셀 어레이의 절반인 1/2셀 어레이(20_1, 20_2)의 컬럼을 각각 선택시키기 위한 좌측용 및 우측용 컬럼 디코더부(30_1, 30_2)를 교차적으로 동작시키게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 고속 페이지 모드 기능을 갖는 반도체 메모리 장치를 디램에 사용하게 될 경우, 페이지 모드가 시작되면, 자동으로 내부 컬럼 어드레스를 발생시켜 카스바(/CAS)의 로우, 하이 각각의 상태에서 컬럼 내부 어드레스를 받아들여 각각의 컬럼 디코더에서 그에 해당하는 컬럼을 선택하도록 함으로써 동작속도를 향상시키는 효과가 있다.

Claims (7)

  1. 반도체 메모리 장치에 있어서, 각각 적어도 하나 이상의 셀 블럭을 갖는 좌측 영역 및 우측 영역 셀 블럭을 구비한 셀 어레이와, 외부로부터 상기 셀 어레이의 좌측 영역 및 우측 영역 셀 블럭으로 데이타를 입력하거나 그 역동작을 수행하기 위하여 해당 비트라인을 선택 구동하기 위한 좌측용 및 우측용 컬럼 디코더 수단과, 페이지 모드(MODE) 신호와 카스바(/CAS) 신호를 입력으로 하여 상기 /CAS 신호의 변화를 검출한 카스(CAS) 신호와 상기 /CAS 신호의 정 또는 부 논리값이 각각 일정시간 지연된 CAS_L 및 CAS_R신호를 각각 출력하는 내부카스신호 발생 수단과, 상기 내부카스신호 발생 수단으로부터 발생되는 상기 CAS신호에 의해 바이너리 카운터식으로 내부 어드레스 신호를 순차적으로 발생시키는 내부 어드레스 발생 수단과, 상기 내부 어드레스 신호와 외부 어드레스 신호 및 CAS신호를 입력으로 하여 페이지 모드 신호에 의해 상기 내부 어드레스 신호 및 외부 어드레스 신호를 선택적으로 출력하는 컬럼 어드레스 버퍼 수단과, 상기 컬럼 어드레스 버퍼 수단으로 부터의 어드레스 신호를 디코딩하는 컬럼 어드레스 디코더 수단과, 상기 컬럼 어드레스 디코더 수단으로 부터의 어드레스 신호를 각각 입력으로 하여, 상기 CAS_L 및 CAS_R 신호에 의해 상기 좌측용 및 우측용 컬럼 디코더 수단을 상호 교차적으로 동작시키기 위한 좌측용 및 우측용 컬럼 어드레스 래치 수단을 구비하는 것을 특징으로 하는 고속 페이지 모드 기능을 갖는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 내부 카스(/CAS) 신호 발생 수단은, 페이지 모드 신호 및 카스바(/CAS) 신호를 NAND연산하여 노드(N1)로 출력하는 NAND게이트(G1)와, 상기 노드(N1) 및 CAS_1신호를 출력하는 노드(N2) 사이에 직렬접속된 인버터(G2, G3)와, 상기 노드(N1) 및 노드(N4) 사이에 접속된 제1에지 검출부와, 상기 노드(N1) 및 노드(N5) 사이에 접속된 인버터(G8)와, 상기 노드(N5) 및 노드(N7) 사이에 접속된 제2에지 검출부와, 상기 제1, 제2에지 검출부의 출력 신호(N4, N7)를 NAND연산하여 노드(N8)로 출력하는 NAND게이트(G13)와, 상기 노드(N8) 및 카스(CAS) 신호를 출력하는 노드(N9) 사이에 직렬 접속된 인버터(G14, G15)와, 상기 노드(N5) 및 CAS_R 신호를 출력하는 노드(N10) 사이에 접속된 인버터(G16, G17)로 구성된 것을 특징으로 하는 고속 페이지 모드 기능을 갖는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1에지 검출부는 상기 노드(N1) 및 노드(N3) 사이에 직렬접속된 인버터(G4-G6)와, 상기 노드(N1) 및 노드(N3)의 신호를 NAND연산한 값을 상기 노드(N4)로 출력하는 NAND게이트(G7)로 구성되고, 상기 제2에지 검출부는 상기 노드(N5) 및 노드(N6) 사이에 접속된 인버터(G9~G11)와, 상기 노드(N5) 및 노드(N6)의 신호를 NAND연산한 값을 상기 노드(N7)로 출력하는 NAND게이트(G12)로 구성된 것을 특징으로 하는 고속 페이지 모드 기능을 갖는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 내부 어드레스 발생 수단은 첫번째 플립_플럽에는 입력으로 카스 (CAS)신호가 들어오고, 두번째 플립_플롭 부터는 앞단의 플립_플럽의 출력이 입력으로 연결되고 이단의 출력은 다음단의 입력으로 연결되는 방식으로 직렬로 연결되어 있으며, 각각의 플립_플럽의 출력인 내부 컬럼 어드레스 신호(INT_ADDi)는 페이지 모드로 진입하기 전에는 모두 로우로 초기화 되어 있어서 항상 첫번째 컬럼 어드레스를 가리키고 있는 구성을 가지는 것을 특징으로 하는 고속 페이지 모드 기능을 갖는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 플립_플롭은 J-K플립_플롭인 것을 특징으로 하는 고속 페이지 모드 기능을 갖는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 컬럼 어드레스 버퍼 수단은 , 내부 컬럼 어드레스 신호(INT_ADD) 및 페이지 모드(MODE) 신호를 NAND연산하여 노드(N18)로 출력하는 NAND게이트(G19)와, 상기 페이지 모드 신호를 입력하는 노드(N16)와 상기 노드(N16) 및 노드(N17) 사이에 접속된 인버터(G20)와, 상기 노드(N17) 및 외부로부터 입력된 컬럼 어드레스 신호를 NAND연산하여 노드(N19)로 출력하는 NAND게이트(G21)와, 카스(CAS) 신호를 입력으로 하는 노드(N20)와, 상기 노드(N20) 및 노드(N21) 사이에 접속된 인버터(G22)와, 상기 노드(N18, N19, N21)의 신호를 NAND연산하여 노드(N22)로 출력하는 NAND게이트(G23)와, 상기 노드(N22, N20) 및 노드(N23) 사이에 접속된 NAND플립_플럽(G24, G25)과, 상기 노드(N23) 및 노드(N24) 사이에 접속된 인버터(G26)로 구성된 것을 특징으로 하는 고속 페이지 모드 기능을 갖는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 컬럼 어드레스 래치 수단은, 상기 컬럼 어드레스 디코더 수단의 출력 신호(AYij)를 입력하는 노드(N27)와, 상기 내부카스신호 발생 수단의 출력 신호(CAS_L, CAS_R)를 각각 입력하는 노드(N25, N33)와, 상기 노드(N25) 및 노드(N26) 사이에 접속된 인버터(G27)와, 상기 노드(N27) 및 노드(N28) 사이에 접속된 전달 게이트(MN4, MP1)와, 상기 노드(N28) 및 노드(N29) 사이에 접속된 인버터(G28)와 , 상기 노드(N29) 및 노드(N30) 사이에 접속된 인버터(G29)와, 상기 노드(N29) 및 노드(N31) 사이에 접속된 전달 게이트(MP3, MN6)와, 상기 노드(N31) 및 제 1출력 노드(N32) 사이에 접속된 인버터(G30)와, 상기 노드(N32) 및 노드(N33) 사이에 접속된 인버터(G31)와, 상기 노드(N28) 및 노드(N30) 사이에 접속된 전달 게이트(MN5, MP2)와, 상기 노드(N31) 및 노드(N33) 사이에 접속된 전달 게이트(MN7, MP4)로 구성되고, 상기 NMOS 트랜지스터(MN4, MN7) 및 PMOS트랜지스터(MP2, MP3)의 게이트는 상기 노드(N26)에 연결되고, 상기 NMOS트랜지스터(MN5, MN6) 및 PMOS트랜지스터(MP1, MP4)의 게이트는 상기 노드(N25)에 연결되고, 그리고 상기 노드(N33) 및 노드(N34) 사이에 접속된 인버터(G32)와, 상기 노드(N27) 및 노드(N35) 사이에 접속된 전달 게이트(MN8, MP5)와, 상기 노드(N35) 및 노드(N36) 사이에 접속된 인버터(G34)와, 상기 노드(N36) 및 노드(N37) 사이에 접속된 인버터(G33)와, 상기 노드(N35) 및 노드(N37) 사이에 접속된 전달 게이트(MN9, MP6)와, 상기 노드(N36) 및 노드(N38) 사이에 접속된 전달 게이트(MN10, MP7)와 , 상기 노드(N38) 및 제2출력 노드(N39) 사이에 접속된 인버터(G36)와, 상기 노드(N39) 및 노드(N40) 사이에 접속된 인버터(G36)와, 상기 노드(N39) 및 노드(N40) 사이에 접속된 인버터(G35)와, 상기 노드(N38) 및 노드(N40)사이에 접속된 전달 게이트(MN11, MP8)로 구성되고, 상기 NMOS트랜지스터(MN8, MN11) 및 PMOS트랜지스터(MP6, MP7)의 게이트는 상기 노드(N34)에 연결되고 , 상기 NMOS 트랜지스터(MN9, MN10) 및 PMOS 트랜지스터(MP5, MP8)의 게이트는 상기 노드(N33)에 연결된 것을 특징으로 하는 고속 페이지 모드 기능을 갖는 반도체 메모리 장치.
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